JPH05259266A - 集積回路装置用誘電体分離ウエハおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】基板接合形の誘電体分離ウエハに集積回路の回
路要素を作り込むに際しその誘電体分離された半導体領
域の導電形を変えるため長時間かつ高温下で熱拡散をす
る必要をなくし、相補な回路要素を容易に作り込めるよ
うにする。 【構成】第１の基板の裏面から所定範囲に逆導電形の半
導体領域を拡散して置き、これを酸化シリコン膜を介し
第２の基板と接合した後に表面側から誘電体分離する
か、その裏面側から誘電体分離をした後に第２の基板と
接合することにより、第１の基板が第２の基板に担持さ
れて異なる導電形の半導体領域に二次元分割された誘電
体分離ウエハとし、半導体領域の導電形に応じて相補な
回路要素を作り込めるようにする。なお、誘電体分離は
異なる導電形の半導体領域の相互境界部に掘り込んだ溝
と溝面に被着した誘電体膜と溝を埋める多結晶シリコン
によりなされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２個の半導体シリコン基
板を酸化シリコン膜を介して相互に接合してなり、集積
回路の回路要素を作り込むべき半導体領域が誘電体膜を
介して相互に分離されたウエハであって、相補形の集積
回路を作り込むに適する集積回路装置用誘電体分離ウエ
ハおよびその製造方法に関する。

【０００２】

【従来の技術】周知のように、集積回路装置ではそれを
構成する回路要素間の相互干渉を減少させるため回路要
素ないし回路要素群を作り込むべき半導体領域の相互間
を動作電位上分離する必要があり、この分離手段には大
別して接合分離と誘電体分離とがあるが、半導体内部に
寄生するトランジスタやダイオードを介する回路要素間
の干渉を防止する効果は一般に後者の方が優れており、
高性能が要求される場合や高周波信号を扱う集積回路装
置には製作コストは高くなるが誘電体分離ウエハが用い
られることが多い。さらにこの誘電体分離ウエハにも、
多結晶シリコンに半導体シリコン基板を支持させる構造
のものと２枚の半導体シリコン基板を接合する構造のも
のとが知られているが、大口径ウエハの反りが少ない点
やコスト面で後者の方が優れており、前述のように本発
明はこの基板接合構造の誘電体分離ウエハに関するもの
である。以下、図５と図６を参照してその従来の構造と
製造方法を簡単に説明する。

【０００３】理解を容易にするため図６を参照して製造
方法から説明する。同図(a) に示すように、まず半導体
シリコンの例えばｎ形の第１の基板10を高温でスチーム
酸化してその両面に酸化シリコン膜30を付けるが、図示
の例ではその裏面に砒素等のｎ形不純物をイオン注入法
等で導入して置いてからスチーム酸化することによりｎ
形の埋込層14が拡散される。次の同図(b) が接合工程で
あり、半導体シリコンの第２の基板20の鏡面研磨された
表面に同図(a) の第１の基板10を吸着させて、窒素等の
不活性ガスふん囲気中で例えば1200℃, ２時間の高温加
熱を行なうことにより、両基板10と20を酸化シリコン膜
30を介して強固に接合する。次に、第１の基板10を図で
Ｌで示す面まで研削ないしはラッピングすることにより
ふつうは数十μｍ程度の厚みにする。

【０００４】同図(c) が誘電体分離工程であり、第１の
基板10の表面にリアクティブイオンエッチング法等によ
り溝41を切り、次に上述のスチーム酸化法等によりこの
溝面を含めて誘電体分離用の誘電体膜42を付け、さらに
熱ＣＶＤ法により多結晶シリコン43を成長させて図示の
ように溝41を埋める。この工程により第１の基板10は溝
41により囲まれた半導体領域11に分割され、相互間が多
結晶シリコン43で埋められる。続く同図(d) の工程では
第１の基板10を表面側から半導体領域11を露出させるま
で研磨して完成状態のウエハ50とする。

【０００５】図からわかるように、このウエハ50は第２
の基板20をその基体とするもので、その上のｎ形の薄い
第１の基板10が複数個の半導体領域11に分割され、各半
導体領域11はそれを取り囲む誘電体膜43で互いに誘電体
分離されかつ第２の基板20とも酸化シリコン膜30で分離
されているので、それぞれに作り込まれる回路要素は互
いに完全に独立した電位上で動作することができる。

【０００６】図５はこのウエハ50に集積回路用の相補な
バイポーラトランジスタを作り込んだ状態を示す。 npn
トランジスタ60はｎ形の半導体領域11をコレクタ領域と
して作り込めるが、 pnpトランジスタ70のコレクタ領域
にはｐ形の半導体領域が必要なので、これらトランジス
タを作り込む前に一部のｎ形の半導体領域11にボロンを
例えばイオン注入により導入しかつ深く熱拡散させるこ
とによりｐ形の半導体領域12とする。なお、ｐ形の半導
体領域12の下側には図のようにｎ形の埋込層14が若干残
ることがあるがとくに支障はない。

【０００７】図のように npnトランジスタ60はｎ形の半
導体領域11を下側にｎ形の埋込層14をもつコレクタ領域
としてそれにｐ形のベース層61とｎ形のエミッタ層62と
ｎ形のコレクタ接続層63とを拡散して作り込まれ、同様
に縦形の pnpトランジスタ70はｐ形の半導体領域12をコ
レクタ領域としてｎ形のベース層71とｐ形のエミッタ層
72とｐ形のコレクタ接続層73とを拡散して作り込まれ
る。これらトランジスタ60と70はいずも縦形で、その各
半導体層からコレクタＣとエミッタＥとベースＢ用の図
ではごく簡略に示された端子が導出される。

【０００８】

【発明が解決しようとする課題】以上の基板接合形の誘
電体分離ウエハを用いれば集積回路を構成する回路要素
間の動作干渉問題をほぼ完全になくすことができるが、
前述の npn形や pnp形のバイポーラトランジスタのよう
に集積回路用の相補な回路要素を作り込むためにｎ形と
ｐ形の半導体領域が必要なのに対して、従来の誘電体分
離ウエハではその一方しか得られないので、例えば図５
の例のようにｎ形の半導体領域11をｐ形の半導体領域12
に変えるため高温下の長時間の熱拡散を要する問題があ
る。例えば半導体領域11の厚みが40μｍ程度の場合、少
なくともこの厚みの半分以上をｎ形からｐ形の半導体領
域12に変えるには1250℃程度の高温下でもふつう30〜35
時間の長時間熱拡散を要する。

【０００９】さらに、かかる長時間の熱拡散を行なうと
ｎ形のままでよい半導体領域11にも好ましくない影響を
与えやすく、例えば図５のようにその下に不純物濃度の
高いｎ形の埋込層14を設けて npnトランジスタ60の電流
増幅率を上げたい場合でも、この熱拡散中に埋込層14か
ら不純物が半導体領域11内に拡散するいわゆる上がり込
みが起きやすく、埋込層14のｎ形不純物に熱拡散速度が
小さな砒素を用いてもその上がり込みを防止できない。
このため、例えば npnトランジスタ60に 200Ｖ以上のコ
レクタ・エミッタ間耐圧を要する場合でもそれに 100程
度の電流増幅率を持たせると 130〜150 Ｖの耐圧値しか
得られなくなる。なお、この埋込層14の上がり込みは図
６(a) のスチーム酸化工程や同図(b) の接合工程の間に
も起こり得るが、上がり込みの90％がｎ形の半導体領域
11をｐ形の半導体領域12に変えるための熱拡散工程中に
起きる。

【００１０】本発明はかかる問題点を解決して、誘電体
分離ウエハに集積回路用の回路要素を作り込むに際して
その半導体領域の導電形を変える必要をなくし、集積回
路を構成する相補な回路要素を容易に作り込めるように
することを目的とする。

【００１１】

【課題を解決するための手段】本発明によれば上述の目
的は、半導体シリコンからなる第１および第２の基板が
酸化シリコン膜を介して相互に接合され、第１の基板が
一方の導電形の半導体領域と他方の導電形の半導体領域
とに二次元分割され、これら半導体領域がそれぞれを囲
む誘電体膜と相互間を埋める多結晶シリコンの領域によ
り相互に誘電体分離され、第２の基板をウエハの基体と
し第１の基板が所定の厚みに仕上げられて第１の基板の
一方および他方の導電形の半導体領域内に集積回路の相
補な回路要素をそれぞれ導電形に応じて組み込み得るよ
うにした誘電体分離ウエハにより達成される。

【００１２】かかる誘電体分離ウエハの製造方法では、
一方の導電形の第１の基板の裏面側から他方の導電形の
半導体領域を拡散する工程と、第１の基板の裏面を酸化
シリコン膜を介して第２の基板と接合する工程と、第１
の基板を表面側から研削して他方の導電形の半導体領域
を露出させて第１の基板を一方および他方の導電形の半
導体領域に二次元分割する工程と、第１の基板の表面側
から一方および他方の導電形の半導体領域の相互境界部
分に酸化シリコン膜に達するまで溝を掘り込む工程と、
この溝の表面を誘電体膜で覆う工程と、第１の基板の表
面側から多結晶シリコンを成長させて溝を埋める工程
と、第１の基板の表面を研削して両導電形の半導体領域
を露出させる工程とを経てこれを製造して、第２の基板
をウエハの基体として第１の基板の一方および他方の導
電形の半導体領域内に集積回路中の相補な回路要素をそ
れぞれ導電形に応じて組み込み得るようにされる。

【００１３】なお、この製造方法において、他方の導電
形の半導体領域の拡散工程中に拡散深さが若干浅い補助
半導体領域を他方の導電形で拡散して置いて、第１の基
板の二次元分割工程中に補助半導体領域を除き他方の導
電形の半導体領域のみを露出させるよう第１の基板を表
面側から研削するのが有利である。

【００１４】さらに、本発明の上と異なる誘電体分離ウ
エハの製造方法では、一方の導電形の第１の基板の裏面
側から他方の導電形の半導体領域を拡散する工程と、第
１の基板の裏面側からその一方の導電形の半導体領域と
他方の導電形の半導体領域との相互境界部に他方の導電
形の半導体領域の拡散深さと同程度の深さに溝を掘り込
む工程と、溝の表面を含め第１の基板の裏面側に誘電体
膜を被着する工程と、第１の基板の裏面側から多結晶シ
リコンを成長させて溝を埋める工程と、第１の基板の裏
面から溝内を除く多結晶シリコンを除去する工程と、第
１の基板の裏面を第２の基板と接合する工程と、第１の
基板の表面を溝の中の多結晶シリコンが露出するまで研
削して第１の基板を誘電体膜により互いに誘電体分離さ
れた一方および他方の導電形の半導体領域に二次元分割
する工程とを経てこれを製造し、同様に第２の基板をウ
エハの基体として第１の基板の一方および他方の導電形
の半導体領域内に集積回路を構成する相補な回路要素を
それぞれ導電形に応じ組み込み得るようにされる。

【００１５】なお、上述のいずれの製造方法において
も、一方の導電形の半導体領域の下側に一方の導電形の
埋込層を作り込む場合は、第１の基板に対する他方の導
電形の半導体領域の拡散工程の後のかつ第２の基板との
接合工程の前にこの埋込層用の不純物を拡散するのが非
常に有利である。

【００１６】

【作用】本発明は、基板接合形の誘電体分離ウエハが複
数個の半導体領域に誘電体分離される第１の基板とウエ
ハの基体となる第２の基板とを相互に接合してなる点に
着目したもので、第２の基板との接合前のかつ半導体領
域に誘電体分離される前の一方の導電形の第１の基板の
裏面側から他方の導電形の半導体領域を拡散して置いた
上で接合や誘電体分離を施して集積回路用のウエハとす
ることによって、ウエハの完成状態ですでに一方および
他方の導電形の半導体領域が作り込まれており、集積回
路の相補な回路要素を作り込むに際し、従来のように半
導体領域の導電形を変えるための長時間の熱拡散工程を
経る必要なしに、それらを各半導体領域の導電形に応じ
て容易に作り込めるようにしたものである。従って、本
発明の誘電体分離ウエハではその各半導体領域内の不純
物濃度分布が集積回路の回路要素を作り込む際に大きく
変化することがなく、それらをねらいどおりの特性や耐
圧で作り込むことができる。

【００１７】なお、この本発明による誘電体分離ウエハ
の前項に述べた二つの製造方法は、第２の基板との接合
前に一方の導電形の第１の基板の裏面側から他方の導電
形の半導体領域を拡散して置く点は同じであるが、第１
の基板内を一方および他方の導電形の半導体領域に分割
するための誘電体分離を第２の基板との接合後にするか
接合前にするかの点で大きく異なり、これに関連して第
１の基板を所望の厚みに仕上げるための研削を誘電体分
離の前にするか後でするかの点等でも異なって来るもの
である。

【００１８】

【実施例】以下、図を参照しながら本発明の若干の実施
例を説明する。図中の前に説明した図５と図６に対応す
る部分には同じ符号が付されており、重複する部分の説
明は省略することとする。なお、いずれの実施例でも第
１の基板を従来例と同じくｎ形とするが、もちろんこれ
がｐ形であっても本発明をとくに困難なく実施すること
ができる。

【００１９】図１に本発明による誘電体分離ウエハ50の
実施例をそれに相補なトランジスタ60と70を作り込んだ
状態の断面図で示す。従来と同様に、このウエハ50はい
ずれも半導体シリコンからなる第１の基板10と第２の基
板20とを酸化シリコン膜30を介して相互に接合してな
り、その基体は数百μｍの厚みの第２の基板20であり、
これに支持される第１の基板10の厚みはふつう数十μｍ
とされる。元来はｎ形である第１の基板10はそれと同じ
ｎ形の半導体領域11と逆のｐ形の半導体領域12に二次元
分割され、この実施例では半導体領域11の下側に同じｎ
形の高不純物濃度の埋込層14が設けられるが、ｐ形の半
導体領域12の方の下側には前の図５の場合と異なりそれ
と逆導電形の埋込層は存在しない。なお、本発明では半
導体領域12の方にも必要に応じてｐ形の埋込層を設ける
ことができる。

【００２０】これら逆導電形の半導体領域11と12は従来
と同様にそれぞれを囲む誘電体膜42とそれらの間の溝を
埋める多結晶シリコン領域43により相互に誘電体分離さ
れ、かつ第２の基板20からも酸化シリコン膜30により誘
電体分離される。このように誘電体分離されたウエハ50
には、図５の場合と同様そのｎ形の半導体領域11内にそ
れをコレクタ領域とする npnトランジスタ60を, ｐ形の
半導体領域12内にそれと相補な pnpトランジスタ70をそ
れぞれ図のように作り込むことができる。

【００２１】図２はこの図１の実施例の誘電体分離ウエ
ハ50の製造方法をその主な工程ごとの断面図で示すもの
である。同図(a) は第１の基板10へのｐ形の半導体領域
12の拡散工程を示す。第１の基板10用にはｎ形不純物濃
度が例えば 1.5ｘ10¹⁴原子／cm³ 程度の数百μｍの厚み
のものを用いて、その図の下側である裏面側から所定の
範囲内にボロンを例えばイオン注入法により加速電圧75
kV, ドーズ量５ｘ10¹⁶原子／cm² で導入した後、窒素等
の不活性ガスふん囲気内の例えば1240℃, 35Hrの高温熱
処理によって40μｍ程度の深さに拡散させてｐ形の半導
体領域12を作り込む。第１の基板10のこの半導体領域12
以外は将来ｎ形の第１の半導体領域11になる部分であ
る。

【００２２】この実施例ではｎ形の埋込層14を設けるの
で、この図２(a) の工程内で第１の基板10の裏面側から
ｎ形不純物として例えば砒素を90kV, ２ｘ10¹⁵原子／cm
² の条件でイオン注入した上で、1100℃, 10Hr程度のス
チーム酸化を施すことにより第１の基板10の両面に酸化
シリコン膜30を２μｍ程度の膜厚で付けるとともに、導
入不純物を若干熱拡散させて埋込層14とする。なお、埋
込層14用の不純物導入はｐ形半導体領域12を除くパター
ンで行なうのが望ましいが、上例のようにそのドーズ量
が少ない場合には必ずしもその必要はない。

【００２３】図２(b) は接合工程であり、同図(a) の工
程で酸化シリコン膜30を付けた第１の基板10を表面が鏡
面化された第２の基板20に吸着させた上で、窒素等の不
活性ガスふん囲気内の例えば1200℃, ２Hrの加熱処理に
より両基板10と20を酸化シリコン膜30を介して相互に接
合する。もちろん、酸化シリコン膜30は第２の基板20の
方に付けておいてもよい。なお、この接合のための高温
加熱処理中に埋込層14をさらに拡散させてそれに適する
数μｍ程度の深さにする。続く図２(c) の工程では第１
の基板10を表面側からｐ形半導体層12が露出するまで研
削ないしは研磨する。これにより第１の基板10はこの例
では40μｍ程度の厚みになり、かつｎ形の半導体領域11
とｐ形の半導体領域12とに二次元分割される。

【００２４】図２(d) では誘電体分離がなされる。この
ため、まず第１の基板10の表面からｎ形半導体領域11と
ｐ形半導体領域12の相互境界部に対しエッチングにより
溝41を酸化シリコン膜30に達するまで深く掘り込む。こ
の溝切りエッチングにはSF₆とＯ₂ を反応ガスとするプ
ラズマエッチング法を利用してもよいが、CF₄ とＯ₂を
反応ガスとするリアクティブイオンエッチング法を利用
する方が溝41を数μｍ以下の狭い幅でかつほぼ垂直な溝
面で掘り込むことができる。溝幅がこのように狭い場合
は溝41の位置を両半導体領域11と12間の境界部に正確に
合わせる必要があるが、このためには第１の基板10の表
面にいわゆるステインエッチングを施すのがよい。すな
わち、ごく微量の硝酸を含むふっ酸で表面を軽くエッチ
ングするとｐ形半導体領域12の露出範囲のみが黒っぽく
なるので、境界を容易に見分けてリアクティブイオンエ
ッチングのマスクパターンを合わせることができる。

【００２５】この図２(d) の工程では、さらに1100℃,
２Hr程度のスチーム酸化により第１の基板10を表面側か
ら酸化して溝41の表面を１μｍ程度の膜厚の酸化シリコ
ンの誘電体膜42で覆い、かつシランガス等の例えば 600
℃, 数Hrの熱ＣＶＤ法によりこの誘電体膜42の上に多結
晶シリコン43を成長させて溝41を図示のように完全に埋
める。続く同図(e) の工程では第１の基板10の表面を半
導体領域11と12が露出するまで研磨してウエハ50を図の
完成状態とする。

【００２６】以上の製造方法による誘電体分離ウエハ50
は、図示のように基体としての第２の基板20上に酸化シ
リコン膜30を介して所定の厚みの第１の基板10が担持さ
れ、第１の基板10内に誘電体膜42により相互に分離され
かつ相互間が多結晶シリコン領域43で埋められたｎ形半
導体領域11とｐ形半導体領域12とが作り込まれた構造を
持つので、図１のように集積回路用の相補な回路要素を
直ちに作り込むことができる。なお、この実施例では前
述のように第１の基板10の厚みが40μｍ程度でｎ形半導
体領域12内の下部の埋込層14を数μｍ程度の深さにでき
るので、それに作り込まれる npnトランジスタ60に対し
て 100程度の電流増幅率で 215〜240 Ｖのコレクタ・エ
ミッタ間耐圧を持たせることができる。

【００２７】図３に示す実施例では、図２(c) の研削工
程に用いる一種のモニタとしてｐ形半導体領域12と同じ
導電形の補助半導体領域13を設ける。図３(a) は図２
(a) に対応する工程で、第１の基板10に裏面側からｐ形
半導体領域12用に前述のようにボロンを５ｘ10¹⁶原子／
cm² のドーズ量でイオン注入するが、補助半導体領域13
用にはそれよりも１桁程度低い例えば５ｘ10¹⁵原子／cm
² のドーズ量でボロンを導入する。以降は、前と同様に
ボロンの熱拡散とスチーム酸化処理を行なった後に図３
(b) のように第２の基板20と酸化シリコン膜30を介し接
合する。この状態ではドーズ量の少なかった補助半導体
領域13の拡散深さはｐ形半導体領域12より数μｍ程度浅
くなる。

【００２８】従ってこの実施例における図２(c) に対応
する研削工程では、第１の基板10を図３(b) でＬで示す
ようにｐ形半導体領域12を露出させるが補助半導体領域
13は露出させないように研削を最も合理的に進めること
ができる。この際にも前述のステインエッチングはかか
る露出条件を確かめる上で非常に有用である。なお、こ
の補助半導体領域13はウエハ50の面内の例えば中心部と
上下左右の周縁部との計５個所程度に設けるのが望まし
い。

【００２９】図４は本発明の誘電体分離ウエハの異なる
製造方法を図２と同様な要領で示すものである。図４
(a) ではｎ形の第１の基板10の裏面側から図２(a) と同
じ要領でｐ形半導体領域12用のボロンをイオン注入して
高温で熱拡散させ、かつｎ形の埋込層14用の砒素をイオ
ン注入した後、同じく裏面側から図２(d) と同じ要領で
半導体領域11と12の相互境界部に溝41をｐ形半導体領域
12と同程度の深さに掘り込み、スチーム酸化により溝41
の面を含め裏面全体に誘電体膜42を例えば２μｍ程度の
膜厚で被着し、さらに多結晶シリコン43を溝41を埋める
よう成長させる。続く図４(b) の工程では、第１の基板
10の裏面を例えば研磨することにより溝41内を除いて多
結晶シリコン43を裏面から除去する。この多結晶シリコ
ン43の除去はドライエッチングによっても行なうことが
できる。裏面に残された誘電体膜43は次の接合工程用の
酸化シリコン膜30として利用される。

【００３０】図４(c) の接合工程では、この酸化シリコ
ン膜30を介して第１の基板10と第２の基板20とを図２
(b) と同じ要領の高温加熱下で接合する。この状態で埋
込層14が前述のように数μｍの深さに拡散される。最後
の図４(d) は研削工程で、第１の基板10を表面側から多
結晶シリコン43が露出するまで研削する。これによって
第１の基板10が互いに誘電体分離されたｎ形半導体領域
11とｐ形半導体領域12に二次元分割されたウエハ50の完
成状態になる。図からわかるように、この実施例のウエ
ハ50は溝41の傾きが逆なだけの図２の実施例と等価な構
造をもち、図１の要領で集積回路の相補な回路要素を直
ちに作り込むことができる。

【００３１】なお、図４の実施例では同図(a) の工程で
ｐ形半導体領域12を拡散した第１の基板10の同じ裏面側
から溝41を掘り込むので、そのためのエッチング用マス
クのパターン合わせが図２の実施例の場合より簡単な利
点がある。

【００３２】本発明による誘電体分離ウエハは例えば高
周波信号を扱う通信用集積回路装置を作り込むに適し、
高ゲインでかつクロストークがほとんど発生しない高性
能の通信信号回路が得られる。また、各回路要素を作り
込む半導体領域の厚みを増すことが容易なので高耐圧の
集積回路用にも適する。

【００３３】以上説明した実施例に限らず本発明は種々
な態様で実施をすることができる。実施例で述べた各工
程のプロセス条件はあくまで例示で必要ないし要求に応
じて適宜な変更が可能であり、工程の手順についても場
合により若干の変更が可能である。また、図１ではウエ
ハ50の半導体領域11や12にバイポーラトランジスタを作
り込むようにしたが、それらをｎ形やｐ形のウエル等に
利用してＣＭＯＳ集積回路の相補チャネル形の電界効果
トランジスタも作り込める。

【００３４】

【発明の効果】以上のとおり本発明による誘電体分離ウ
エハでは、ウエハの基体をなす第２の基板上に所定の厚
みの第１の基板を酸化シリコン膜を介して接合すること
により担持させ、第１の基板内を誘電体膜と相互間を埋
める多結晶シリコン領域により相互に誘電体分離された
一方の導電形の半導体領域と他方の導電形の半導体領域
に二次元分割したので、集積回路用の相補な回路要素を
作り込むに際して従来のように半導体領域の導電形を変
えるための長時間の熱拡散工程を経る必要なく、各回路
要素をそれに適する導電形の半導体領域内に、その内部
の不純物濃度分布を大きく変化させることなく、容易に
しかもねらいどおりの特性や耐圧で正確に作り込むこと
ができる。この一例として半導体領域の下側部分に埋込
層を設ける場合、実施例で述べたようにトランジスタの
耐圧を従来の 130〜150 Ｖ程度から215〜240 Ｖに向上
できる。

【００３５】この本発明の誘電体分離ウエハの製造方法
では、基板接合形の場合は複数個の半導体領域に分割さ
れる第１の基板とウエハの基体となる第２の基板とが相
互に接合される点に着目して、第２の基板との接合前の
かつ半導体領域に誘電体分離される前の一方の導電形の
第１の基板の裏面側から他方の導電形の半導体領域をま
ず拡散して置いた上で、第２の基板と接合した後に第１
の基板に誘電体分離を施し、あるいは第１の基板に誘電
体分離を施した後に第２の基板と接合することにより、
第１の基板が一方および他方の半導体領域に二次元分割
された集積回路用の誘電体分離ウエハを製造するように
したので、相補な回路要素を直ちに簡単な工程で作り込
むに適する集積回路用ウエハを容易かつ安価にしかも半
導体領域内の不純物濃度分布を正確に製造することがで
きる。

【００３６】かかる特長を備える本発明による誘電体分
離ウエハは高周波信号を扱う回路用や回路要素の高耐圧
化を要する場合にとくに適し、この種集積回路装置の経
済性と性能の向上に顕著な貢献を果たし得るものであ
る。

【図面の簡単な説明】

【図１】本発明による集積回路用誘電体分離ウエハの実
施例を相補トランジスタを作り込んだ状態で示す断面図
である。

【図２】本発明の誘電体分離ウエハの製造方法の一実施
例を同図(a) 〜(e) に主な工程ごとの状態で示すウエハ
の断面図である。

【図３】図２の誘電体分離ウエハの製造方法の変形実施
例を同図(a) と(b) に主な工程ごとの状態で示すウエハ
の断面図である。

【図４】本発明の誘電体分離ウエハの製造方法の異なる
実施例を同図(a) 〜(d) に主な工程ごとの状態で示すウ
エハの断面図である。

【図５】従来技術による誘電体分離ウエハを相補として
を作り込んだ状態で示す断面図である。

【図６】図５に対応する誘電体分離ウエハの従来技術に
よる製造方法を同図(a) 〜(d)に主な工程ごとの状態で
示すウエハの断面図である。

【符号の説明】

10 第１の基板 11 一方の導電形ないしはｎ形の半導体領域 12 他方の導電形ないしはｐ形の半導体領域 13 補助半導体領域 14 埋込層 20 第２の基板 30 酸化シリコン膜 41 誘電体分離用の溝 42 誘電体膜ないしは酸化シリコン膜 43 多結晶シリコン領域 50 誘電体分離ウエハ 60 回路要素例としての npnトランジスタ 70 回路要素例としての pnpトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体シリコンからなる第１の基板と第２
   の基板とを酸化シリコン膜を介して相互に接合してな
   り、第１の基板が一方の導電形の半導体領域と他方の導
   電形の半導体領域とに二次元分割され、これらの半導体
   領域が各半導体領域を囲む誘電体膜と半導体領域相互間
   を埋める多結晶シリコンの領域とにより相互に誘電体分
   離され、第２の基板をウエハの基体とし第１の基板が所
   定の厚みに仕上げられ、第１の基板の一方および他方の
   導電形の半導体領域内に集積回路を構成する相補な回路
   要素をそれぞれ導電形に応じ組み込み得るようにしたこ
   とを特徴とする集積回路装置用誘電体分離ウエハ。
2. 【請求項２】一方の導電形の第１の基板の裏面側から他
   方の導電形の半導体領域を拡散する工程と、第１の基板
   の裏面を酸化シリコン膜を介して第２の基板と接合する
   工程と、第１の基板を表面側から研削して他方の導電形
   の半導体領域を露出させて第１の基板を一方および他方
   の導電形の半導体領域に二次元分割する工程と、第１の
   基板の表面側から一方および他方の導電形の半導体領域
   の相互境界部に酸化シリコン膜に達するまで溝を掘り込
   む工程と、溝の表面を誘電体膜で覆う工程と、第１の基
   板の表面側から多結晶シリコンを成長させて溝を埋める
   工程と、第１の基板の表面を研削して両導電形の半導体
   領域を露出させる工程とを含み、第２の基板をウエハの
   基体として第１の基板の一方および他方の導電形の半導
   体領域内に集積回路中の相補な回路要素をそれぞれ導電
   形に応じ組み込み得るようにしたことを特徴とする集積
   回路装置用誘電体分離ウエハの製造方法。
3. 【請求項３】請求項２に記載の方法において、他方の導
   電形の半導体領域の拡散工程中に拡散深さが若干浅い補
   助半導体領域を他方の導電形で拡散し、第１の基板の二
   次元分割工程中に補助半導体領域を除いて他方の導電形
   の半導体領域のみを露出させるよう第１の基板を表面側
   から研削するようにしたことを特徴とする集積回路装置
   用誘電体分離ウエハの製造方法。
4. 【請求項４】一方の導電形の第１の基板の裏面側から他
   方の導電形の半導体領域を拡散する工程と、第１の基板
   の裏面側からその一方の導電形の半導体領域と他方の導
   電形の半導体領域との相互境界部に他方の導電形の半導
   体領域の拡散深さと同程度の深さに溝を掘り込む工程
   と、溝の表面を含め第１の基板の裏面側に誘電体膜を被
   着する工程と、第１の基板の裏面側から多結晶シリコン
   を成長させて溝を埋める工程と、第１の基板の裏面から
   溝内を除く多結晶シリコンを除去する工程と、第１の基
   板の裏面を第２の基板と接合する工程と、第１の基板の
   表面を溝内の多結晶シリコンが露出するまで研削して第
   １の基板を誘電体膜により互いに誘電体分離された一方
   および他方の導電形の半導体領域に二次元分割する工程
   とを含み、第２の基板をウエハの基体として第１の基板
   の一方および他方の導電形の半導体領域内に集積回路を
   構成する相補な回路要素をそれぞれ導電形に応じ組み込
   み得るようにしたことを特徴とする集積回路装置用誘電
   体分離ウエハの製造方法。