KR100582146B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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Abstract

NPN 트랜지스터와 종형 PNP 트랜지스터의 유전체 분리형의 상보형 바이폴라 트랜지스터에 있어서, 트랜지스터의 고 내압화를 실현하기 위한 반도체 집적 회로 장치의 제조 방법을 제공한다. 본 발명의 반도체 집적 회로 장치의 콜렉터 영역 및 콜렉터 추출 영역을 형성할 때, 각 에피택셜층마다 콜렉터 영역의 매립층과 콜렉터 추출 영역의 매립층이 동시에 형성된다. 그리고, 각각의 매립층을 확산 연결시켜서 V홈형으로 에칭된다. 그것으로, 두께막화된 콜렉터 영역 및 콜렉터 추출 영역이 동시에 형성되고, 고 내압화를 실현하는 반도체 집적 회로 장치의 제조 방법을 제공한다.
에피택셜층, NPN 트랜지스터, PNP 트랜지스터, 실리콘 기판, 콜렉터 영역

Description

반도체 집적 회로 장치의 제조 방법{A METHOD OF MANUFACTURING THE SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 반도체 집적 회로 장치를 설명하는 단면도.
도 2는 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 반도체 집적 회로 장치의 유전체 분리형의 상보형 트랜지스터에 있어서의 콜렉터 영역 두께와 내압과의 관계를 나타내는 특성도.
도 13은 종래의 반도체 집적 회로 장치를 설명하는 단면도.
도 14는 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 15는 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 16은 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 17은 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 18은 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 19는 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 20은 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
21 : NPN 트랜지스터
22 : PNP 트랜지스터
23 : 실리콘 기판
54, 56 : 콜렉터 영역
58, 60 : 실리콘 산화막
59 : 다결정 실리콘
61 : 지지 기판
100 : 결정축
본 발명은 유전체 분리형의 상보형 바이폴라 트랜지스터에 있어서, 콜렉터 영역을 두껍게 형성함으로써 트랜지스터의 고 내압화를 실현하는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
최근, 오디오 증폭기나 디스플레이 드라이버 등에 이용하는 트랜지스터의 고 내압화 및 고집적화가 요구되고 있다. 고 내압 집적 회로를 고집적화 및 고속화하기 위해서는 기생 트랜지스터의 형성이나, 소자 분리 형성에 의한 칩 사이즈의 증대를 방지하기 위해서, 유전체 분리 기술을 채택하는 것이 바람직하다.
도 13은 종래의 일례의 반도체 집적 회로 장치의 단면도를 나타낸다(예를 들면, 특개평11-354535호). 그리고, 도 13에 도시한 반도체 집적 회로 장치의 제조 방법에 대하여, 도 14∼도 20을 참조로 하여 이하에 나타낸다.
도 14는 고 내압 종형 NPN 트랜지스터 형성 영역과 고 내압 종형 PNP 트랜지스터 형성 영역을 나타낸다. 우선, 실리콘으로 이루어진 N형 기판(3)의 표면에, 예를 들면 열 산화법에 의해 막 두께 2㎛ 정도의 매립 산화막(2)을 형성한다. 지지 기판(1)에 N형 기판(3)을 매립 산화막(2)을 통해 실온으로 접합한다. N형 기판 (3)은 계속되는 공정에 의해 활성층인 N+형 매립층(4) 및 P+형 매립층(5)이 된다. N형 기판(3)으로서는 예를 들면, 비 저항 10Ω·cm 정도의 실리콘 기판을 이용한다. 그 후, 예를 들면 1100℃에서 2시간 정도, 산소 분위기 속에서 어닐링을 행하여 매립 산화막(2)과 지지 기판(1)과의 접합 강도를 높인다. 계속해서, 예를 들면 기계 연마 또는 화학적 기계 연마(CMP)에 의해 N형 기판(3)을 소정의 막 두께, 예를 들면 2㎛로 한다.
다음으로, N+형 매립층(4)을 형성하기 위해서 이온 주입을 행한다. 공지의 포토리소그래피 기술에 의해 NPN 트랜지스터 부분에 개구가 형성된 포토레지스트(도시하지 않음)를 마스크로 하여 N형 불순물, 예를 들면, 비소(As)를 가속 전압 50keV, 도입량 3×1015/㎠로 이온 주입한다. 그 후, 포토레지스트를 제거한다. 또한, P+형 매립층(5)을 형성하기 위해서 이온 주입을 행한다. 공지의 포토리소그래피 기술에 의해 PNP 트랜지스터 부분에 개구가 형성된 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면, 붕소(B)를 가속 전압 50keV, 도입량 3×1015/㎠로 이온 주입한다. 그 후, 포토레지스트를 제거한다.
계속해서, 예를 들면 1100℃에서 1시간 정도, 수증기 분위기 속에서 어닐링함으로써, 전 공정에서 NPN 트랜지스터 부분에 도입된 비소 및 PNP 트랜지스터 부분에 도입된 붕소를 각각 열 확산시키고, N+형 매립층(4) 및 P+형 매립층(5)을 형성한다. 이 어닐링 공정에 있어서, 활성층 표면에 산화막(도시하지 않음)이 형성되기 때문에, 어닐링 후, 불산 용액 등을 이용한 라이트 에칭을 행하여 제거한다. 이에 따라, 도 14에 도시한 바와 같은 구조가 된다.
다음으로, 도 15에 도시한 바와 같이 활성층인 N+형 매립층(4) 및 P+형 매립층(5)의 상층에, 예를 들면 비 저항 10Ω·cm, 막 두께 15㎛의 N형 에피택셜층(6)을 성장시킨다. N형 에피택셜층(6)의 NPN형 트랜지스터 부분은 N형 콜렉터 영역 (7)이 되고, N형 에피택셜층(6)의 PNP 트랜지스터 부분은 계속되는 공정에 의해 P형 콜렉터 영역(8)이 된다. N형 에피택셜층(6)의 상층에, 열 산화법에 의해 막 두 께 50㎚ 정도의 산화막(9)을 형성한다. 공지의 포토리소그래피 기술에 의해 PNP 트랜지스터 부분에 개구가 형성된 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면, 붕소(B)를 가속 전압 300keV, 도입량 8×1012/㎠로 이온 주입한다. 불활성 가스 분위기 속에서, 예를 들면 1200℃, 7시간 정도 어닐링함으로써, PNP 트랜지스터의 P형 콜렉터 영역(8)이 형성된다. 이에 따라, 도 15에 도시한 바와 같은 구조가 된다.
다음으로, 공지의 포토리소그래피 기술에 의해 NPN 트랜지스터의 베이스 영역 상층에 개구가 형성된 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면, 붕소(B)를 가속 전압 40keV, 도입량 1×1014/㎠로 이온 주입한다. 포토레지스트를 제거한 후, 공지의 포토리소그래피 기술에 의해 PNP 트랜지스터의 베이스 영역 상층에 개구가 형성된 포토레지스트를 마스크로 하여 N형 불순물, 예를 들면, 인(P)을 가속 전압 60keV, 도입량 1×1014/㎠로 이온 주입한다. 포토레지스트 제거 후, 불활성 가스 분위기 속에서, 예를 들면 900℃에서 30분 정도 어닐링함으로써, 불순물이 열 확산되어 NPN 트랜지스터의 P형 베이스 영역(10) 및 PNP 트랜지스터의 N형 베이스 영역(11)이 각각 형성된다.
다음으로, 공지의 포토리소그래피 기술에 의해 NPN 트랜지스터의 N형 에미터 영역 및 N형 콜렉터 컨택트 상층에 개구가 형성된 포토레지스트를 마스크로 하여 N형 불순물, 예를 들면, 비소(As)를 가속 전압 110keV, 도입량 5×1015/㎠로 이온 주 입한다. 그 후, 포토레지스트를 제거한다. 계속해서, 공지의 포토리소그래피 기술에 의해 PNP 트랜지스터의 P형 에미터 영역 및 P형 콜렉터 컨택트 상층에 개구가 형성된 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면, 붕소(B)를 가속 전압 40keV, 도입량 3×1015/㎠로 이온 주입한다. 포토레지스트를 제거 후, 불활성 가스 분위기 속에서, 예를 들면 1000℃에서 30분 정도 어닐링함으로써, 불순물이 열 확산되어 NPN 트랜지스터의 N형 에미터 영역(12) 및 N+형 콜렉터 컨택트(13) 및 PNP 트랜지스터의 P+형 에미터 영역(14) 및 P+형 콜렉터 컨택트(15)가 각각 형성된다. 이에 따라, 도 16에 도시한 바와 같은 구조가 된다.
그 후, NPN 트랜지스터 부분의 산화막(9), N형 콜렉터층(7) 및 N+형 매립층 (4)을 매립 산화막(2)에 도달할 때까지 에칭함으로써, 소자 분리용 트렌치(16)를 형성한다. 동시에, PNP 트랜지스터 부분의 산화막(9), P형 콜렉터층(8) 및 P형 매립층(5)을 매립 산화막(2)에 도달할 때까지 에칭함으로써, 소자 분리용 트렌치(16)를 형성한다. 트렌치(16)의 형성은 NPN 트랜지스터 및 PNP 트랜지스터의 콜렉트 컨택트(13, 15)의 측면이 각각 트렌치(16) 내에 노출하도록 하여 행한다. 이에 따라, 도 17에 도시한 바와 같은 구조가 된다.
다음으로, 예를 들면 열 산화법에 의해 트렌치(16)의 내벽에 막 두께 500㎚ 정도의 산화막(17)을 형성한다. 또한, NPN 트랜지스터 및 PNP 트랜지스터의 콜렉터 컨택트(13, 15)에 접하는 부분의 산화막(17)을 에칭에 의해 제거한다. 이에 따라, 도 18에 도시한 바와 같은 구조가 된다. 그리고, 산화막(17)이 형성된 트렌치 (16)에 예를 들면 CVD법에 의해, 폴리실리콘(18)을 매립하면서 피착시킨다. 그 후, 트렌치로부터 넘쳐나온 폴리실리콘(18)을, 예를 들면 리액티브 이온 에칭(RIE)에 의해 에치백하여 표면을 평탄화한다. 이에 따라, 도 19에 도시한 바와 같은 구조가 된다.
NPN 트랜지스터의 N+형 콜렉터 컨택트(13)에 접하는 트렌치(16)에 매설된 폴리실리콘(18)에 N형 불순물을 도입한다. 공지의 포토리소그래피 기술을 이용하여 상기한 트렌치만을 개구하는 포토레지스트를 형성하고, 포토레지스트를 마스크로 하여 N형 불순물, 예를 들면 인(P)을 가속 전압 180keV, 도입량 5×1015/㎠로 이온 주입한다. 다음으로, PNP 트랜지스터의 P+형 콜렉터 컨택트(15)에 접하는 트렌치 (16)에 매설된 폴리실리콘(18)에 P형 불순물을 도입한다. 공지의 포토리소그래피 기술을 이용하여 상기한 트렌치만을 개구하는 포토레지스트를 형성하고, 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면 붕소(B)를 가속 전압 180keV, 도입량 5×1015/㎠로 이온 주입한다.
계속해서, 불활성 가스 분위기 속에서, 예를 들면 1000℃에서 30분 정도 어닐링함으로써, NPN 트랜지스터의 트렌치로부터 인(P)이 열 확산되어 N+형 매립층 (4)과 N+형 콜렉터 컨택트(13)를 접속하는 N+형 확산층(18n)이 형성된다. 동시에, PNP 트랜지스터의 트렌치로부터 붕소(B)가 열 확산되어 P+형 매립층(5)과 P+형 콜렉트 컨택트(15)를 접속하는 P+형 확산층(18P)이 형성된다. 폴리실리콘 중의 불순물의 확산 속도는 단결정 실리콘 중의 불순물 확산 속도에 비하여 수 10배 크기 때문에, 트렌치 내의 폴리실리콘으로부터 콜렉터 영역의 단결정 실리콘(에피택셜층)으로 단시간에 불순물이 확산한다. 콜렉터 영역으로 이동한 불순물은 단결정 실리콘 중의 불순물 확산 속도가 같고, 트렌치와의 계면에 층 형상으로 축층(蓄層)되기 때문에, N+형 확산층(18n) 및 P+형 확산층(18P: 콜렉터월)이 형성된다. 이에 따라, 도 20에 도시한 바와 같은 구조가 된다.
다음으로, 예를 들면 CVD법에 의해 전면에 산화막(19)을 피착시킨다. 또한, 전면에 포토레지스트를 피착시키고, 공지의 포토리소그래피 기술에 의해 전극 형성 부분의 포토레지스트에 개구를 형성한다. 포토레지스트를 마스크로 하여, 예를 들면 RIE를 행하고, 산화막(19) 및 산화막(9)의 전극 형성 부분에 개구를 형성한다. 그리고, 전극 형성 부분에 개구가 형성된 산화막(19)의 전면에, 예를 들면 스퍼터링법에 의해 알루미늄(20)을 피착시킨다. 그 후, 전면에 포토레지스트를 피착시키고, 공지의 포토리소그래피 기술에 의해 전극 부분 이외의 포토레지스트를 제거한다. 포토레지스트를 마스크로 하여, 예를 들면 RIE법에 의해 알루미늄(20)을 패터닝한다. 전극 형성 후, 포토레지스트를 제거함으로써, 도 13에 단면을 도시한 바와 같은 반도체 장치를 얻을 수 있다.
상기한 구조의 반도체 장치에서는 유전체 분리 기술을 이용하여 인접한 NPN 트랜지스터와 PNP 트랜지스터 사이의 전기적인 절연 분리를 행하고 있다. 이에 따라, 집적 밀도를 높게 할 수 있으며, 또한 각 트랜지스터의 PN 접합의 기생 용량도 저감할 수 있기 때문에 고속화에 유리하다. 또한, 상기한 구조의 반도체 장치에서는 콜렉터 영역(7, 8)의 불순물 농도를 낮게 함으로써 베이스 콜렉터간 내압을 확보하고 있지만, 콜렉터 영역(7, 8) 전체를 저불순물 농도로 하면, 콜렉터의 직렬 저항이 커져 특성이 저하한다. 그 때문에, 도 13에 도시된 바와 같이 저불순물 농도의 콜렉터 영역(7, 8) 하면에, 고불순물 농도의 매립층(4, 5)과 콜렉터 컨택트 (13, 15)를 각각 접속하는 콜렉터월[N+형 확산층(18n), P+형 확산층(18P)]을 형성한다. 이에 따라, 바이폴라 트랜지스터의 이점인 고속화를 활용하면서, 바이폴라 트랜지스터의 고 내압화가 실현되고 있다.
종래의 반도체 집적 회로 장치에서는 고 내압화를 실현하기 위해서 저불순물 농도의 콜렉터 영역(7, 8), 즉 N형 에피택셜층(6)을 두껍게 형성할 필요가 있다. 이 경우, 상기한 바와 같이 N형 에피택셜층(6) 표층으로부터 불순물을 확산시키기 위해서, 고온 장시간의 열 처리가 필요하고 콜렉터 영역을 두께막화(厚膜化)하는 것에는 프로세스상 한계가 있다. 그 때문에, 단층 에피택셜층으로 형성된 콜렉터 영역의 막 두께에서는 고 내압화에도 한계가 있어, 필요한 내압을 얻을 수 없다고 하는 과제가 있었다.
또한, 종래의 반도체 집적 회로 장치의 제조 방법에 있어서는 1칩 상에 인접 하여 형성되는 NPN 트랜지스터와 종형 PNP 트랜지스터의 유전체 분리형의 상보형 트랜지스터를 실현하기 위해서 트렌치를 이용하여 쌍방의 트랜지스터를 전기적으로 절연 분리하고 있었다. 그러나, 트렌치에서는 에칭하는 깊이에도 한계가 있으며, 또한 에칭의 정밀도에도 난점이 있기 때문에, 고 내압화를 실현하기 위한 에피택셜층의 두께막화에 따른 소자간 분리를 위한 에칭이 곤란하게 되는 과제가 있었다.
또한, 고 내압화를 실현하기 위해서 저불순물 농도의 콜렉터 영역(7, 8), 즉 N형 에피택셜층(6)을 두껍게 형성하는 경우, 종형 PNP 트랜지스터의 저불순물 농도의 콜렉터 영역(8)의 형성에 있어서, 이온 주입된 불순물은 고온 장시간에서의 열 처리가 필요해지고, N형 에피택셜층을 두께막화하기 위해서는 프로세스상 한계가 있어, 비용도 많이 필요하다. 불순물의 확산 깊이를 더욱 깊게 하기 위해서, 고 가속 전압, 고 도입량의 이온 주입을 행하면, 실리콘 기판의 결정 결함이 현저하게 된다고 하는 과제가 있었다.
본 발명은 상기한 종래의 과제에 감안하여 이루어진 것으로, 본 발명의 반도체 집적 회로 장치의 제조 방법은 일 도전형의 반도체 기판을 준비하는 공정; 상기 기판 상에 복수층의 역도전형의 에피택셜층을 형성하고, 상기 기판 및 상기 에피택셜층에 형성한 일 도전형 및 역도전형의 매립층을 확산하여 연결하고, 제1 및 제2 섬 영역 및 제1 및 제2 섬 영역의 주위에 고농도 불순물 확산층으로 이루어진 제1 매립층 및 제2 매립층을 형성하는 공정; 상기 제1 및 제2 섬 영역의 양단부를 상기 제1 및 제2 매립층을 남겨 V홈형으로 에칭하는 공정; 상기 제1 및 제2 매립층의 표 면에 산화막을 형성하고, 산화막 상에 다결정 반도체층을 형성하는 공정; 상기 다결정 반도체층 상에 산화막을 형성하고, 산화막을 통해 지지 기판을 접합하는 공정; 및 상기 지지 기판을 저면으로 하여 상기 반도체 기판을 상기 제1 및 제2 섬 영역이 노출할 때까지 연마하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 반도체 집적 회로 장치의 제조 방법에서는 적합하게는 상기 제1 및 제2 섬 영역을 에칭하는 공정은, 상기 제1 및 제2 섬 영역을 형성하는 저농도 불순물 확산층으로 이루어진 상기 매립층과 상기 에피택셜층과의 경계면을 완전하게 제거하고, 또한 막 두께화된 상기 제1 및 제2 섬 영역의 바닥부까지 완전하게 에칭하여, 유전체 분리형의 상보형 바이폴라 트랜지스터를 실현하기 위해서, V홈형으로 에칭하는 공정인 것을 특징으로 한다.
본 발명의 반도체 집적 회로 장치의 제조 방법에서는 적합하게는 콜렉터 영역의 주위에 형성되는 고농도 불순물 확산층으로 이루어진 매립층이 콜렉터 영역을 형성하는 매립층과 동시에, 또한 V홈형 에칭의 경사 라인을 따라 형성된다. 그에 따라, 상기 제1 및 제2 섬 영역을 소자간 분리하는 V홈형 에칭 공정에 의해 동시에 고농도 매립층도 형성되어 반도체 집적 회로 장치의 제조 공정을 단축할 수 있다.
본 발명의 반도체 집적 회로 장치의 제조 방법에서는 적합하게는 기판 표면에 이온 주입을 행하여 콜렉터 추출 확산층을 형성하는 경우에 비하여, 에피택셜층 표면에 이온 주입을 행하기 때문에, 분명히 기판에 있어서의 결정 결함의 발생을 저감시킬 수 있다.
〈실시예〉
이하, 본 발명의 반도체 집적 회로 장치 및 그 제조 방법의 실시예에 대하여 도면을 참조하여 상세히 설명한다.
도 1은 고 내압 NPN 트랜지스터(21) 및 고 내압 종형 PNP 트랜지스터(22)가 다결정 실리콘(59)을 통해 유전체 분리형의 상보형 바이폴라 트랜지스터로서 형성된 IC의 단면도이다.
본 발명의 반도체 집적 회로 장치는 실리콘 산화막(60)이 피복한 지지 기판 (61) 상에는 다결정 실리콘(59)이 형성되어 있다. 여기서, 지지 기판(61)은 실리콘 산화막(60)을 통해 1100℃∼1200℃에서 2시간 정도의 열 처리를 가함으로써 다결정 실리콘(59)과 접합되어 있다. 그리고, 다결정 실리콘(59)을 통해 유전체 분리형의 상보형 바이폴라 트랜지스터가 형성된다.
고 내압 NPN 트랜지스터(21)에서는 콜렉터 영역(54)을 둘러싸도록 실리콘 산화막(58) 및 N+형 매립층(55)이 형성되어 있다. 그리고, 콜렉터 영역(54)에는 N+형 확산 영역(64)이 콜렉터 도출 영역으로서 형성되고, P형 확산 영역(62)이 베이스 영역으로서 형성되고, N+형 확산 영역(66)이 에미터 영역으로서 형성된다. 이 때, 콜렉터 도출 영역(64)이 N+형 매립층(55)과 연결하여 형성됨으로써 N+형 고농도층을 형성하여 고 내압 NPN 트랜지스터(21)의 콜렉터 저항을 저감한 구조를 갖는다.
고 내압 종형 PNP 트랜지스터(22)에서는 콜렉터 영역(56)을 둘러싸도록 실리콘 산화막(58) 및 P+형 매립층(57)이 형성되어 있다. 그리고, 콜렉터 영역(56)에는 P+형 확산 영역(65)이 콜렉터 도출 영역으로서, N+형 웰 영역(63)이 베이스 영역으로서 및 P+형 확산 영역(67)이 에미터 영역으로서 형성된다. 이 때, 콜렉터 도출 영역(65)이 P+형 매립층(57)과 연결하여 형성됨으로써 P+형 고농도층을 형성하여 고 내압 PNP 트랜지스터(22)의 콜렉터 저항을 저감한 구조를 갖는다.
여기서, 도면에는 도시하지 않았지만, 다른 주변 회로를 일체화하여 모놀리식으로 형성하는 경우에는 이들 소자 상에 Al에 의한 전극 배선, 폴리이미드계 절연막에 의한 층간 절연막, 폴리이미드계의 재킷·코트 등이 형성된다.
상기한 본 발명의 반도체 집적 회로 장치에서는 N-형 및 P-형 콜렉터 영역 (54, 56)의 주위에 N+형 및 P+형 매립층(55, 57)을 형성하여 콜렉터 도출 영역(64, 65)과 연결시킨다. 이로써, N+형 및 P+형 고농도층을 형성하여 콜렉터 저항을 저감시켜서 콜렉터 영역(54, 56)의 두께층화를 실현할 수 있으며, 그 결과 고 내압의 상보형 바이폴라 트랜지스터를 형성할 수 있다.
구체적으로는, 도 13에 본 발명의 반도체 집적 회로 장치의 유전체 분리형의 상보형 트랜지스터에 있어서의 콜렉터 영역의 막 두께와 내압과의 관계를 나타내었다. 이 특성도가 도시한 바와 같이 콜렉터 영역의 막 두께가 90㎛에서는 콜렉터 에미터간 내압 Vceo는 300V를 얻을 수 있으며, 고 내압의 상보형 바이폴라 트랜지스터를 형성할 수 있게 된다. 또한, 콜렉터 에미터간 내압 Vceo를 250V 이상 얻기 위해서는 콜렉터 영역의 막 두께는 60㎛ 정도 이상 필요하게 되고, 트렌치를 이용한 제조 방법에서의 한계를 훨씬 넘은 막 두께가 된다.
또한, 본 발명의 반도체 집적 회로 장치는 상기한 바와 같이 NPN 트랜지스터 (21)와 PNP 트랜지스터(22)가 다결정 실리콘(59)을 통해 확실하게 유전체 분리되기 때문에 서로의 트랜지스터(21, 22)에 의한 영향 및 기생 트랜지스터의 발생을 억제할 수 있으며, 보다 고주파에 적합한 반도체 집적 회로 장치가 된다.
또한, 결정축(100)의 P형 단결정 실리콘 기판(23)은 비 저항 50Ω·cm 이상의 기판을 사용하고, 이 기판(23) 상에 에피택셜층을 적층하여 트랜지스터 형성 영역을 형성한다. 그리고, 본 발명에서는 다층의 에피택셜층을 적층하지만, 이 때 기판(23)은 장시간에 걸쳐 고온 하에 놓인다. 예를 들면, 4층의 에피택셜층을 적층하는 경우에는 약 1000∼1400℃에서 24시간이다. 그 때문에, 상기한 바와 같이 저비 저항의 기판을 이용함으로써, 기판(23)으로부터의 온도 상승을 억제할 수 있다. 그 결과, 콜렉터 영역(54, 56)으로서 이용하는 에피택셜층을 두껍게 형성할 수 있으며, 고 내압의 트랜지스터를 실현할 수 있다.
다음으로, 도 1에 도시한 본 발명의 반도체 집적 회로 장치의 제조 방법에 대하여 도 2∼도 11을 참조로 하여 설명한다.
우선, 도 2에 도시한 바와 같이 두께 650㎛ 정도의 P형 단결정 실리콘 기판 (23)을 준비하고, 이 기판(23)의 표면을 열 산화하여 산화막을 형성하고, 산화막을 포토 에칭하여 선택 마스크로 한다. 그리고, 기판(23) 표면에 N-형 제1 매립층 (24), N+형 제1 매립층(25, 26)을 형성하는 인(P) 및 P-형 제1 매립층(27), P+ 형 제1 매립층(28, 29)을 형성하는 붕소(B)를 이온 주입하여 확산한다.
다음으로, 도 3에 도시한 바와 같이 선택 마스크로서 이용한 산화막을 전부 제거한 후, 기판(23)을 에피택셜 성장 장치의 서셉터 상에 배치하고, 램프 가열에 의해 기판(23)에 1140℃ 정도의 고온을 제공함과 함께 이 반응관 내에 SiH2Cl2 가스와 H2 가스를 도입함으로써, N 또는 N-의 제1 에피택셜층(30)을 18∼22㎛ 성장시킨다. 그리고, 제1 에피택셜층(30)의 표면을 열 산화하여 산화막을 형성하고, 산화막을 포토 에칭하여 각각의 선택 마스크로 한다. 그리고, 제1 에피택셜층(30) 표면에 N-형 제2 매립층(31), N+형 제2 매립층(32, 33)을 형성하는 인(P) 및 P-형 제2 매립층(34), P+형 제2 매립층(35, 36)을 형성하는 붕소(B)를 이온 주입하여 확산한다.
다음으로, 도 4에 도시한 바와 같이 선택 마스크로 하여 이용한 산화막을 전부 제거한 후, 기판(23)을 에피택셜 성장 장치의 서셉터 상에 배치하고, 램프 가열에 의해 1140℃ 정도의 고온을 제공함과 함께 반응관 내에 SiH2Cl2 가스와 H2 가스를 도입함으로써, N 또는 N-의 제2 에피택셜층(37)을 18∼22㎛ 성장시킨다. 그리고, 제2 에피택셜층(37)의 표면을 열 산화하여 산화막을 형성하고, 산화막을 포토 에칭하여 각각의 선택 마스크로 한다. 그리고, 제2 에피택셜층(37) 표면에 N-형 제3 매 립층(38), N+형 제3 매립층(39, 40)을 형성하는 인(P) 및 P-형 제3 매립층(41), P+ 형 제2 매립층(42, 43)을 형성하는 붕소(B)를 이온 주입하여 확산한다.
이 때, 동시에 N-형 제1 및 제2 매립층(24, 31), N+형 제1 및 제2 매립층 (25, 26, 32, 33), P-형 제1 및 제2 매립층(27, 34) 및 P+형 제1 및 제2 매립층(28, 29, 35, 36)을 확산시켜서 연결시킨다.
다음으로, 도 5에 도시한 바와 같이 선택 마스크로 하여 이용한 산화막을 전부 제거한 후, 기판(23)을 에피택셜 성장 장치의 서셉터 상에 배치하고, 램프 가열에 의해 1140℃ 정도의 고온을 제공함과 함께 반응관 내에 SiH2Cl2 가스와 H2 가스를 도입함으로써, N 또는 N-의 제3 에피택셜층(44)을 18∼22㎛ 성장시킨다. 그리고, 제3 에피택셜층(44)의 표면을 열 산화하여 산화막을 형성하고, 산화막을 포토 에칭하여 각각의 선택 마스크로 한다. 그리고, 제3 에피택셜층(44) 표면에 N-형 제4 매립층(45), N+형 제4 매립층(46, 47)을 형성하는 인(P) 및 P-형 제4 매립층(48), P+ 형 제2 매립층(49, 50)을 형성하는 붕소(B)를 이온 주입하여 확산한다.
이 때, 동시에 N-형 제2 및 제3 매립층(31, 38), N+형 제2 및 제3 매립층 (32, 32, 39, 40), P-형 제2 및 제3 매립층(34, 41) 및 P+형 제2 및 제3 매립층(35, 36, 42, 43)을 확산시켜서 연결시킨다.
다음으로, 도 6에 도시한 바와 같이 선택 마스크로 하여 이용한 산화막을 전부 제거한 후, 기판(23)을 에피택셜 성장 장치의 서셉터 상에 배치하고, 램프 가열에 의해 1140℃ 정도의 고온을 제공함과 함께 반응관 내에 SiH2Cl2 가스와 H2 가스를 도입함으로써, N 또는 N-의 제4 에피택셜층(51)을 18∼22㎛ 성장시킨다. 그리고, 제4 에피택셜층(51) 표면에 N+형 제5 매립층(52)을 형성하는 인(P) 및 P+형 제5 매립층(53)을 형성하는 붕소(B)를 이온 주입하여 확산한다.
이 때, N+형 제5 매립층(52) 및 P+형 제5 매립층(53)의 폭은 제3 에피택셜층 (44)에 형성된 N-형 제4 매립층(45), N+형 제3 매립층(46, 47) 및 P-형 제4 매립층 (48), P+형 제2 매립층(49, 50)의 폭과 거의 동등하게 형성된다. 그리고, 대략 1250℃의 고온에서 16시간 정도에서의 확산 공정에 의해 각각의 매립층을 연결시킨 결과, 도시한 바와 같이 NPN 트랜지스터(21)의 N-형 콜렉터 영역(54), N+형 매립층 (55) 및 PNP 트랜지스터(22)의 P-형 콜렉터 영역(56), P+형 매립층(57)이 형성되는 영역이 된다.
여기서, N형 불순물로서 인(P), P형 불순물로서 붕소(B)를 사용한 것은 확산 속도가 빠른 불순물을 이용함으로써 짧은 열 처리 시간에 매립층의 연결을 확실하게 하기 위함이다. 즉, N형 불순물 영역 및 P형 불순물 영역에서 편평한 프로파일을 단시간에 형성하기 위함이다.
또한, 기판(23) 상에 NPN 트랜지스터(21)와 PNP 트랜지스터(22) 형성 영역을 동시에 형성할 수 있는 것도 본 발명의 특징이다.
다음으로, 도 7에 도시한 바와 같이 제4 에피택셜층(51)의 표면을 열 산화하여 산화막을 형성하고, 산화막을 포토 에칭하여 선택 마스크로 한다. 이 때, 1칩에 근접하여 형성되는 NPN 트랜지스터(21)와 PNP 트랜지스터(22)와의 간섭에 의한 영향을 저감하기 위해서, 또한 기생 트랜지스터의 발생을 억제하기 위해서, NPN 트랜지스터(21)가 형성되는 N-형 콜렉터 영역(54)과 PNP 트랜지스터(22)가 형성되는 P-형 콜렉터 영역(56)과의 소자간 분리를 실현할 필요가 있다. 그리고, 제1 에피택셜층(30), 제2 에피택셜층(37), 제3 에피택셜층(44), 제4 에피택셜층(51) 및 기판 (23)의 N-형 제1 매립층(24), N+형 제1 매립층(25, 26), P-형 제1 매립층(27) 및 P+형 제1 매립층(28, 29)이 확산하고 있는 부분보다 깊게 에칭함으로써, 소자간 분리용 V형의 홈이 형성된다.
다음으로, 도 8에 도시한 바와 같이 실리콘 산화막(58) 상에 다결정 실리콘 (59)을 1240℃ 정도의 고온 속에서 1시간 정도로 150㎛ 정도가 되도록 CVD 피착시킨다. 그 후, 다결정 실리콘(42)은 막 두께가 얇은 곳에서도 30㎛ 정도가 되도록 연마에 의해 평탄화되고, 산화막(60)이 피복된 웨이퍼를 별도로 준비하여 지지 기판(61)으로서 다결정 실리콘(42) 표면에 접합하여 1100℃∼1200℃에서 2시간 정도의 열 처리를 가함으로써 지지 기판(61)은 확실하게 접합된다. 여기서, 지지 기판 (61)은 다음 공정에서의 연마 공정에 견딜 수 있는 재료이면 좋고, 특히 도전성 재 료가 아니어도 좋다.
다음으로, 도 9에 도시한 바와 같이 표리를 뒤집어 단결정 실리콘 기판(23)이 표면에 지지 기판(61)이 저면이 되도록 한다. 그리고, 실리콘 기판(23)의 표면으로부터 N-형 콜렉터 영역(54) 및 P-형 콜렉터 영역(56)이 노출할 때까지 580㎛ 정도 실리콘 기판(23)을 연마한다. 이 때, N-형 콜렉터 영역(54), P-형 콜렉터 영역 (56)은 다결정 실리콘(59)을 통해 유전체 분리된 구조가 된다. 또한, 이 공정에 의해 N-형 콜렉터 영역(54) 및 P-형 콜렉터 영역(56)은 60∼80㎛ 정도의 막 두께로 형성된다.
다음으로, 도 10에 도시한 바와 같이 N-형 콜렉터 영역(54)에 P형 확산 영역 (62)을 베이스 영역으로서 형성하고, 또한 P-형 콜렉터 영역(56)에 이온 주입에 의해 N+형 웰 영역(63)을 베이스 영역으로서 형성한다.
다음으로, 도 11에 도시한 바와 같이 N-형 콜렉터 영역(54) 및 P-형 콜렉터 영역(56)의 표면을 열 산화하여 산화막을 형성하고, 산화막을 포토 에칭하여 선택 마스크로 한다. 그리고, N-형 콜렉터 영역(54)에 N+형 확산 영역(64)을 콜렉터 도출 영역으로서 형성하는 비소(As) 및 P+형 확산 영역(65)을 콜렉터 도출 영역으로서 형성하는 붕소(B)를 이온 주입하여 확산한다. 그리고, 동시에 P형 확산 영역(62) 에 N+형 확산 영역(66)을 에미터 영역으로서 형성함으로써, NPN 트랜지스터(21)가 형성된다. 또한, N+형 웰 영역(63)에 P+형 확산 영역(67)을 에미터 영역으로서 형성함으로써, PNP 트랜지스터(22)가 형성된다.
이 공정에서, N+형 매립층(55) 및 P+형 매립층(57)은 V홈형 에칭의 경사를 따라 표면까지 형성되어 있기 때문에, N+형 콜렉터 도출 영역(64) 및 P+형 콜렉터 도출 영역(65)은 짧은 확산 시간에 N+형 매립층(55) 및 P+형 매립층(57)과 연결할 수 있다. 또한, N+형 콜렉터 도출 영역(64) 및 P+형 콜렉터 도출 영역(65)의 마스크 차이가 있었다고 하여도, N+형 매립층(55) 및 P+형 매립층(57)은 V홈형 에칭의 경사를 따라 표면까지 형성되어 있기 때문에, 확산 시간의 조정으로 용이하게 양자를 연결시킬 수 있다. 이에 따라, N+형 콜렉터 도출 영역(64) 및 P+형 콜렉터 도출 영역(65)은 각각 N+형 매립층(55) 및 P+형 매립층(57)과 연결하여 콜렉터 저항이 저감된 구조가 된다.
그 후, 전면에 산화막이 피착되어 전극 형성부에 개구가 형성된 산화 상부터 알루미늄을 피착시켜서 전극(68)을 형성한다. 이에 따라, 도 1에 도시한 바와 같은 반도체 집적 회로 장치의 구조가 된다.
이상으로 진술한 실시에 대해서는 에피택셜층이 4층 적층된 구조에 대하여 설명하였지만, 사용 목적에 따라 적층되는 에피택셜층의 단 수가 변하더라도, 상기한 반도체 집적 회로 장치와 동일한 효과를 얻을 수 있다.
또한, 상기한 실시예에서는 콜렉터 영역 및 고농도 매립층을 형성할 때 이용하는 매립층용 마스크는 에피택셜층을 적층할 때마다 매립층의 폭을 좁혀서 형성하기 때문에, 마스크도 1층마다 바꾸고 있었지만, 모든 에피택셜층에 동일한 마스크를 이용하여 매립층을 형성할 수도 있다. 이 때는 1장의 마스크로 끝나기 때문에 보다 경제적인 제조 방법이다.
본 발명에 따르면, 반도체 집적 회로 장치에 있어서, 저농도층의 콜렉터 영역의 주위에 고농도층의 매립층을 형성하고, 고농도 콜렉터 도출 영역과 연결시킴으로써 고농도층 영역을 형성하고 콜렉터 저항을 저감시킬 수 있으며, 콜렉터 영역의 두께막화를 실현할 수 있으며, 고 내압이 풍부한 반도체 집적 회로 장치를 실현할 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 콜렉터 영역을 형성하는 공정에 있어서, 에피택셜층을 다층 적층함으로써 형성하기 때문에, 콜렉터 영역의 두께층화를 실현할 수 있으며, 고 내압이 풍부한 반도체 집적 회로 장치의 제조 방법이 실현할 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 콜렉터 영역을 에칭하는 공정에 있어서, V홈형으로 에칭함으로써 심부까지 정밀도있게 에칭할 수 있으며, 다결정 실리콘에 의해 확실하게 유전체가 분리됨으로써, 서로의 트랜지 스터의 영향을 저감시킬 수 있는 반도체 집적 회로 장치의 제조 방법을 실현할 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 콜렉터 영역의 주위에 콜렉터 추출 영역을 형성하는 공정에 있어서, 콜렉터 영역을 형성하는 매립층과 콜렉터 추출 영역을 형성하는 매립층을 동일한 공정으로 형성함으로써, V 홈형으로 에칭함으로써 콜렉터 영역과 콜렉터 추출 영역을 한번에 형성할 수 있으며, 양산성이 매우 풍부한 반도체 집적 회로 장치의 제조 방법을 실현할 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 상보형 트랜지스터의 콜렉터 도출 영역을 형성하는 공정에 있어서, V홈형으로 에칭함으로써 고농도 매립층이 경사를 갖고 형성되기 때문에, 콜렉터 도출 영역을 거의 확산하지 않고, 고농도 매립층과 연결시킬 수 있으며, 또한 에미터 영역과 동일 공정으로 형성할 수 있으며, 양산성이 매우 풍부한 반도체 집적 회로 장치의 제조 방법을 실현할 수 있다.

Claims (5)

  1. 반도체 집적 회로 장치의 제조 방법에 있어서,
    일 도전형의 반도체 기판을 준비하는 공정;
    상기 기판 상에 복수층의 역도전형 에피택셜층을 형성하고, 상기 기판 및 상기 에피택셜층에 형성한 일 도전형 및 역도전형 매립층을 확산하여 연결하고, 제1 및 제2 섬 영역 및 상기 제1 및 제2 섬 영역의 주위에 고농도 불순물 확산층으로 이루어진 제1 및 제2 매립층을 형성하는 공정;
    상기 제1 및 제2 섬 영역의 양단부를 상기 제1 및 제2 매립층을 남겨 V홈형으로 에칭하는 공정;
    상기 제1 및 제2 매립층의 표면에 산화막을 형성하고, 상기 산화막 상에 다결정 반도체층을 형성하는 공정;
    상기 다결정 반도체층 상에 산화막을 형성하고, 상기 산화막을 통해 지지 기판을 접합하는 공정; 및
    상기 지지 기판을 저면으로 하여 상기 반도체 기판을 상기 제1 및 제2 섬 영역이 노출할 때까지 연마하는 공정
    을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    고농도 불순물 확산층으로 이루어진 상기 제1 및 제2 매립층은 상기 V홈형 에칭의 경사 라인을 따라 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 및 제2 섬 영역과 상기 제1 및 제2 매립층을 동일한 공정으로 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 섬 영역의 최상부를 형성하는 매립층은 고농도 불순물 확산층으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    노출된 상기 제1 섬 영역 및 제2 섬 영역에 도전 타입이 다른 트랜지스터를 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
KR1020010054628A 2000-09-07 2001-09-06 반도체 집적 회로 장치의 제조 방법 KR100582146B1 (ko)

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