JP2723539B2 - マスタースライス型半導体装置 - Google Patents
マスタースライス型半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライス型の半導体装置に関し、特
に配線専用領域部の配線下の絶縁膜構造を改善した半導
体装置に関する。
に配線専用領域部の配線下の絶縁膜構造を改善した半導
体装置に関する。
従来、マスタースライス型半導体装置の素子領域部に
隣接して設けられる配線専用領域部の絶縁膜は、素子分
離絶縁膜を形成する際に同時に形成された酸化膜で構成
されている。例えば、素子分離絶縁膜を形成するための
LOCOS法（選択酸化法）において形成される厚い酸化膜
をそのまま配線専用領域部の絶縁膜として構成してい
る。
隣接して設けられる配線専用領域部の絶縁膜は、素子分
離絶縁膜を形成する際に同時に形成された酸化膜で構成
されている。例えば、素子分離絶縁膜を形成するための
LOCOS法（選択酸化法）において形成される厚い酸化膜
をそのまま配線専用領域部の絶縁膜として構成してい
る。
上述した従来のマスタースライス型の半導体装置、特
にECL型のゲートアレイ等においては、高集積化，高速
化の要求が強まり、半導体素子の高性能化とともに、配
線容量の低減が急務とされている。この配線容量を低減
するためには、（１）配線の微細化、（２）配線の多層
化、（３）層間絶縁膜の厚膜化，低誘電率化、（４）配
線と半導体基板間の容量低減が必要とされる。特に、
（４）の配線と半導体基板間の容量は、配線の構造にも
よるが配線容量全体の1/2程度を占めている場合が多
く、これを低減することは効果的である。
にECL型のゲートアレイ等においては、高集積化，高速
化の要求が強まり、半導体素子の高性能化とともに、配
線容量の低減が急務とされている。この配線容量を低減
するためには、（１）配線の微細化、（２）配線の多層
化、（３）層間絶縁膜の厚膜化，低誘電率化、（４）配
線と半導体基板間の容量低減が必要とされる。特に、
（４）の配線と半導体基板間の容量は、配線の構造にも
よるが配線容量全体の1/2程度を占めている場合が多
く、これを低減することは効果的である。
半導体基板と配線間の容量を小さくするには、半導体
基板上に形成した配線専用領域部の絶縁膜の膜厚を単純
に厚くすることが考えられるが、厚くするためには熱酸
化処理時間が長くなり、これによって結晶欠陥の発生，
酸化膜の素子領域への食い込み、即ちバードビークの増
大等があり得策とはいえない。
基板上に形成した配線専用領域部の絶縁膜の膜厚を単純
に厚くすることが考えられるが、厚くするためには熱酸
化処理時間が長くなり、これによって結晶欠陥の発生，
酸化膜の素子領域への食い込み、即ちバードビークの増
大等があり得策とはいえない。
本発明はこのような問題を生じることなく配線と半導
体基板間の容量を低減可能な絶縁膜構造を有するマスタ
ースライス型半導体装置を提供することを目的としてい
る。
体基板間の容量を低減可能な絶縁膜構造を有するマスタ
ースライス型半導体装置を提供することを目的としてい
る。
本発明のマスタースライス型半導体装置は、半導体基
板上に設けられ、半導体素子を形成するための領域とそ
れに隣接して前記半導体素子を分離するための素子分離
用酸化膜の領域とを備えた素子領域部と、前記素子分離
用酸化膜につらなるように設けられた配線専用領域部と
を有し、前記配線専用領域部は前記素子分離用化膜より
も厚い酸化膜と該酸化膜の下側に形成され前記半導体基
板とは逆導電型の低濃度埋め込み領域とを備え、前記配
線専用領域部の前記酸化膜の表面と前記素子領域部の前
記素子分離用酸化膜の表面とは略同一平面にある。
板上に設けられ、半導体素子を形成するための領域とそ
れに隣接して前記半導体素子を分離するための素子分離
用酸化膜の領域とを備えた素子領域部と、前記素子分離
用酸化膜につらなるように設けられた配線専用領域部と
を有し、前記配線専用領域部は前記素子分離用化膜より
も厚い酸化膜と該酸化膜の下側に形成され前記半導体基
板とは逆導電型の低濃度埋め込み領域とを備え、前記配
線専用領域部の前記酸化膜の表面と前記素子領域部の前
記素子分離用酸化膜の表面とは略同一平面にある。
上述した構成では、配線専用領域部における配線と半
導体基板との間には、厚い酸化膜の容量と低濃度埋込領
域の接合容量が直列に入ることになり、両者間の配線容
量を低減する。
導体基板との間には、厚い酸化膜の容量と低濃度埋込領
域の接合容量が直列に入ることになり、両者間の配線容
量を低減する。
また、配線専用酸化膜は半導体基板側にその膜厚が厚
くされているため、素子分離用酸化膜と配線専用酸化膜
の表面を平坦化でき、これら酸化膜の上層に形成する配
線の平坦化を図る上で有利となる。
くされているため、素子分離用酸化膜と配線専用酸化膜
の表面を平坦化でき、これら酸化膜の上層に形成する配
線の平坦化を図る上で有利となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の要部断面図である。
Ｐ型半導体基板１の素子領域部Ｘには、高濃度埋込N+
領域２と、その上に形成したN-エピタキシャル層４を設
け、またこれらを挟むように素子分離用の埋込P+領域３
を形成し、前記N-エピタキシャル層４以外の領域には素
子分離用酸化膜５を形成している。また、この素子領域
部Ｘに隣接する配線専用領域部Ｙには、素子分離用酸化
膜５より厚く形成した酸化膜６を形成し、この酸化膜６
の下側の半導体基板１には自己整合的に低濃度埋込N-領
域７を形成している。
領域２と、その上に形成したN-エピタキシャル層４を設
け、またこれらを挟むように素子分離用の埋込P+領域３
を形成し、前記N-エピタキシャル層４以外の領域には素
子分離用酸化膜５を形成している。また、この素子領域
部Ｘに隣接する配線専用領域部Ｙには、素子分離用酸化
膜５より厚く形成した酸化膜６を形成し、この酸化膜６
の下側の半導体基板１には自己整合的に低濃度埋込N-領
域７を形成している。
次に、第２図（ａ）乃至第２図（ｄ）を用いて、前記
絶縁膜構造の製造方法を工程順に説明する。
絶縁膜構造の製造方法を工程順に説明する。
先ず、第２図（ａ）のように、P-型シリコン単結晶か
らなる半導体基板１の表面に、周知の方法によって高濃
度埋込N+領域２と埋込P+領域３を形成する。そして、半
導体基板１の全面にN-型エピタキシャル層４を成長させ
てエピタキシャル基板を得る。この基板は、10Ω・cm程
度であり、エピタキシャル層４の膜厚は1.0〜1.5μｍで
ある。
らなる半導体基板１の表面に、周知の方法によって高濃
度埋込N+領域２と埋込P+領域３を形成する。そして、半
導体基板１の全面にN-型エピタキシャル層４を成長させ
てエピタキシャル基板を得る。この基板は、10Ω・cm程
度であり、エピタキシャル層４の膜厚は1.0〜1.5μｍで
ある。
そして、このエピタキシャル層４の上面に選択的に厚
さ約500Åの薄いシリコン酸化膜10及び第１のシリコン
窒化膜11を被着する。シリコン酸化膜10はエピタキシャ
ル層４の熱酸化法により形成し、第１のシリコン窒化膜
11は膜厚1000〜1500Åで気相成長法で得られる。この第
１のシリコン窒化膜11をマスクとしてエピタキシャル層
４の選択酸化を行い、第１のシリコン窒化膜11で覆われ
ていない表面に厚さ1.0〜1.5μｍ程度の素子分離用酸化
膜５を熱酸化成長させる。
さ約500Åの薄いシリコン酸化膜10及び第１のシリコン
窒化膜11を被着する。シリコン酸化膜10はエピタキシャ
ル層４の熱酸化法により形成し、第１のシリコン窒化膜
11は膜厚1000〜1500Åで気相成長法で得られる。この第
１のシリコン窒化膜11をマスクとしてエピタキシャル層
４の選択酸化を行い、第１のシリコン窒化膜11で覆われ
ていない表面に厚さ1.0〜1.5μｍ程度の素子分離用酸化
膜５を熱酸化成長させる。
なお、このとき素子分離用酸化膜５の熱酸化前に、第
１のシリコン窒化膜11に覆われないエピタキシャル層４
を一部エッチングしておくことにより素子分離用酸化膜
５を半導体基板１に埋込むことが可能となる。
１のシリコン窒化膜11に覆われないエピタキシャル層４
を一部エッチングしておくことにより素子分離用酸化膜
５を半導体基板１に埋込むことが可能となる。
次に、第２図（ｂ）のように、第１のシリコン窒化膜
11を熱リン酸等で全面除去した後、再び全面に第２のシ
リコン窒化膜12を形成する。この第２のシリコン窒化膜
12は膜厚1000〜1500Åで気相成長法で得られる。そし
て、フォトレジスト13を用いた通常の写真蝕刻技術を用
いて、配線専用領域部Ｙの第２のシリコン窒化膜12を選
択的にエッチング除去する。この第２のシリコン窒化膜
12のエッチングは、CF4ガスとO2ガスのプラズマエッチ
ングにより除去する。その後、前記フォトレジスト13と
第２のシリコン窒化膜12をマスクとして、バッファード
弗酸を用いて素子分離用酸化膜５をエッチング除去す
る。
11を熱リン酸等で全面除去した後、再び全面に第２のシ
リコン窒化膜12を形成する。この第２のシリコン窒化膜
12は膜厚1000〜1500Åで気相成長法で得られる。そし
て、フォトレジスト13を用いた通常の写真蝕刻技術を用
いて、配線専用領域部Ｙの第２のシリコン窒化膜12を選
択的にエッチング除去する。この第２のシリコン窒化膜
12のエッチングは、CF4ガスとO2ガスのプラズマエッチ
ングにより除去する。その後、前記フォトレジスト13と
第２のシリコン窒化膜12をマスクとして、バッファード
弗酸を用いて素子分離用酸化膜５をエッチング除去す
る。
続いて、第２図（ｃ）のように、フォトレジスト13,
第２のシリコン窒化膜12及び素子分離用酸化膜５をマス
クとして、Ｎ型不純物であるリンを半導体基板１にイオ
ン注入し、低濃度のＮ型領域７を形成する。このイオン
注入条件としては、エネルギー100〜200KeV,ドーズ量１
×1012〜１×1013/cm2程度が適当である。その後、フォ
トレジスト13を除去し、低濃度のＮ型領域７を1000℃,2
〜３時間の熱処理によりアニールし拡散させて低濃度埋
込N-領域７を形成する。
第２のシリコン窒化膜12及び素子分離用酸化膜５をマス
クとして、Ｎ型不純物であるリンを半導体基板１にイオ
ン注入し、低濃度のＮ型領域７を形成する。このイオン
注入条件としては、エネルギー100〜200KeV,ドーズ量１
×1012〜１×1013/cm2程度が適当である。その後、フォ
トレジスト13を除去し、低濃度のＮ型領域７を1000℃,2
〜３時間の熱処理によりアニールし拡散させて低濃度埋
込N-領域７を形成する。
しかる後、第２図（ｄ）のように、前記第２の窒化シ
リコン膜12をマスクとして熱酸化を行って厚い酸化膜６
を形成する。この厚い酸化膜６は低濃度埋込N-領域７に
まで酸化を進行させ、素子分離用酸化膜５よりも厚く1.
5〜3.0μ程度の厚さまで形成する。条件としては、950
℃で５気圧の加圧酸化で300分程度である。
リコン膜12をマスクとして熱酸化を行って厚い酸化膜６
を形成する。この厚い酸化膜６は低濃度埋込N-領域７に
まで酸化を進行させ、素子分離用酸化膜５よりも厚く1.
5〜3.0μ程度の厚さまで形成する。条件としては、950
℃で５気圧の加圧酸化で300分程度である。
この場合、厚い酸化膜６は素子分離用酸化膜５の約２
倍の膜厚まで酸化すれば、表面を略平坦なものにでき、
その後の配線工程時に段差が問題となることを防止でき
る。さらに酸化工程で低濃度埋込N-領域７は更に拡散が
進められて厚くなる。
倍の膜厚まで酸化すれば、表面を略平坦なものにでき、
その後の配線工程時に段差が問題となることを防止でき
る。さらに酸化工程で低濃度埋込N-領域７は更に拡散が
進められて厚くなる。
したがって、このようにして製造された絶縁膜構造に
よれば、配線専用領域部Ｙの厚い酸化膜６上に形成され
る配線と半導体基板１間の容量は、厚い酸化膜６の容量
と低濃度埋込N-領域７の接合容量が直列となるために、
従来に比べ低減出来る。又、厚い酸化膜６と低濃度埋込
N-領域７が自己整合されているので余分な重ね合わせの
為の領域が不要となり、その分配線専用領域を広くとる
ことができる。更に素子分離用酸化膜５を厚く形成する
必要がないため、バードビーク等による素子領域の低減
や、結晶欠陥の発生等を防止できる。
よれば、配線専用領域部Ｙの厚い酸化膜６上に形成され
る配線と半導体基板１間の容量は、厚い酸化膜６の容量
と低濃度埋込N-領域７の接合容量が直列となるために、
従来に比べ低減出来る。又、厚い酸化膜６と低濃度埋込
N-領域７が自己整合されているので余分な重ね合わせの
為の領域が不要となり、その分配線専用領域を広くとる
ことができる。更に素子分離用酸化膜５を厚く形成する
必要がないため、バードビーク等による素子領域の低減
や、結晶欠陥の発生等を防止できる。
第３図は第１図の構造を実際に適用した実施例を示し
ており、第３図（ａ）はその平面図、第３図（ｂ）はそ
のＡ−Ａ線に沿う断面図である。なお、第１図と同一部
分には同一符号を付してある。
ており、第３図（ａ）はその平面図、第３図（ｂ）はそ
のＡ−Ａ線に沿う断面図である。なお、第１図と同一部
分には同一符号を付してある。
本実施例においては、配線専用領域部Ｙに形成する厚
い酸化膜６及びこの下側に形成される低濃度埋込N-領域
７を枡目状に細分化して配線専用領域部Ｙにわたって配
設している。
い酸化膜６及びこの下側に形成される低濃度埋込N-領域
７を枡目状に細分化して配線専用領域部Ｙにわたって配
設している。
このように厚い酸化膜６及び低濃度埋込N-領域７を細
分化しても、これらの上に形成する配線と半導体基板１
との間の容量を低減できることは言うまでもない。ま
た、このように細分化することにより、低濃度埋込N-領
域７が相互に電気的に分離されるため配線容量を更に小
さくできる。また、厚い酸化膜６が小さなブロックに分
割されているため、酸化時の応力が集中しないという利
点もある。
分化しても、これらの上に形成する配線と半導体基板１
との間の容量を低減できることは言うまでもない。ま
た、このように細分化することにより、低濃度埋込N-領
域７が相互に電気的に分離されるため配線容量を更に小
さくできる。また、厚い酸化膜６が小さなブロックに分
割されているため、酸化時の応力が集中しないという利
点もある。
〔発明の効果〕 以上説明したように本発明は、配線専用領域部を厚い
酸化膜と、この厚い酸化膜の下側に形成した半導体基板
と逆導電型の低濃度埋込領域とを備えているので、配線
専用領域部における配線と半導体基板との間には、厚い
酸化膜の容量と低濃度埋込領域の接合容量が直列に入る
ことになり、配線と半導体基板の容量を大幅に低減する
ことが可能になる。これにより、特に配線長の長い例え
ば10〜20mmに及ぶ大規模マスタースライス型半導体装置
においては、その高集積化，高速化の要求を十分満たす
ことができる。
酸化膜と、この厚い酸化膜の下側に形成した半導体基板
と逆導電型の低濃度埋込領域とを備えているので、配線
専用領域部における配線と半導体基板との間には、厚い
酸化膜の容量と低濃度埋込領域の接合容量が直列に入る
ことになり、配線と半導体基板の容量を大幅に低減する
ことが可能になる。これにより、特に配線長の長い例え
ば10〜20mmに及ぶ大規模マスタースライス型半導体装置
においては、その高集積化，高速化の要求を十分満たす
ことができる。
また、本発明では、配線専用酸化膜は半導体基板側に
その膜厚が厚くされているため、素子分離用酸化膜と配
線専用酸化膜の表面を平坦化でき、これら酸化膜の上層
に例えば多層配線を形成する場合でも、配線の段切れ等
を防止することができ、前記した高集積化の要求を満た
す上で有利となる。
その膜厚が厚くされているため、素子分離用酸化膜と配
線専用酸化膜の表面を平坦化でき、これら酸化膜の上層
に例えば多層配線を形成する場合でも、配線の段切れ等
を防止することができ、前記した高集積化の要求を満た
す上で有利となる。
第１図は本発明の一実施例の要部断面図、第２図（ａ）
乃至第２図（ｄ）は第１図の構造の製造方法を工程順に
示す要部断面図、第３図は本発明を実際に適用した実施
例を示し、同図（ａ）は要部の平面図、同図（ｂ）はそ
のＡ−Ａ線に沿う断面図である。 １……Ｐ型半導体基板、２……高濃度埋込N+領域、３…
…埋込P+領域、４……N-エピタキシャル層、５……素子
分離用酸化膜、６……厚い酸化膜、７……低濃度埋込N-
領域、10……シリコン酸化膜、 11……第１のシリコン窒化膜、12……第２のシリコン窒
化膜、13……フォトレジスト、Ｘ……素子領域部、Ｙ…
…配線専用領域部。
乃至第２図（ｄ）は第１図の構造の製造方法を工程順に
示す要部断面図、第３図は本発明を実際に適用した実施
例を示し、同図（ａ）は要部の平面図、同図（ｂ）はそ
のＡ−Ａ線に沿う断面図である。 １……Ｐ型半導体基板、２……高濃度埋込N+領域、３…
…埋込P+領域、４……N-エピタキシャル層、５……素子
分離用酸化膜、６……厚い酸化膜、７……低濃度埋込N-
領域、10……シリコン酸化膜、 11……第１のシリコン窒化膜、12……第２のシリコン窒
化膜、13……フォトレジスト、Ｘ……素子領域部、Ｙ…
…配線専用領域部。
Claims (1)
- 【請求項１】半導体基板上に設けられ、半導体素子を形
成するための領域とそれに隣接して前記半導体素子を分
離するための素子分離用酸化膜の領域とを備えた素子領
域部と、前記素子分離用酸化膜につらなるように設けら
れた配線専用領域部とを有し、前記配線専用領域部は前
記素子分離用酸化膜よりも厚い酸化膜と該酸化膜の下側
に形成され前記半導体基板とは逆導電型の低濃度埋め込
み領域とを備え、前記配線専用領域部の前記酸化膜の表
面と前記素子領域部の前記素子分離用酸化膜の表面とは
略同一平面にあることを特徴とするマスタースライス型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143161A JP2723539B2 (ja) | 1988-06-10 | 1988-06-10 | マスタースライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143161A JP2723539B2 (ja) | 1988-06-10 | 1988-06-10 | マスタースライス型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021975A JPH021975A (ja) | 1990-01-08 |
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Also Published As
| Publication number | Publication date |
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| JPH021975A (ja) | 1990-01-08 |
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