JPH021975A - マスタースライス型半導体装置 - Google Patents
マスタースライス型半導体装置Info
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- JPH021975A JPH021975A JP14316188A JP14316188A JPH021975A JP H021975 A JPH021975 A JP H021975A JP 14316188 A JP14316188 A JP 14316188A JP 14316188 A JP14316188 A JP 14316188A JP H021975 A JPH021975 A JP H021975A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス型の半導体装置に関し、特に
配線専用領域部の配線下の絶縁膜構造を改善した半導体
装置に関する。
配線専用領域部の配線下の絶縁膜構造を改善した半導体
装置に関する。
（従来の技術〕
従来、マスタースライス型半導体装置の素子領域部に隣
接して設けられる配線専用領域部の絶縁膜は、素子分離
絶縁膜を形成する際に同時に形成された酸化膜で構成さ
れている。例えば、素子分離絶縁膜を形成するためのＬ
ＯＣＯ３法（選択酸化法）において形成される厚い酸化
膜をそのまま配線専用領域部の絶縁膜として構成してい
る。
接して設けられる配線専用領域部の絶縁膜は、素子分離
絶縁膜を形成する際に同時に形成された酸化膜で構成さ
れている。例えば、素子分離絶縁膜を形成するためのＬ
ＯＣＯ３法（選択酸化法）において形成される厚い酸化
膜をそのまま配線専用領域部の絶縁膜として構成してい
る。
上述した従来のマスタースライス型の半導体装置、特に
ＥＣＬ型のゲートアレイ等においては、高集積化、高速
化の要求が強まり、半導体素子の高性能化とともに、配
線容量の低減が急務とされている。この配線容量を低減
するためには、（１）配線の微細化、（２）配線の多層
化、（３）層間絶縁膜の厚膜化、低誘電率化、（４）配
線と半導体基板間の容量低減が必要とされる。特に、（
４）の配線と半導体基−板間の容量は、配線の構造にも
よるが配線容量全体の１／２程度を占めている場合が多
く、これを低減することは効果的である。
ＥＣＬ型のゲートアレイ等においては、高集積化、高速
化の要求が強まり、半導体素子の高性能化とともに、配
線容量の低減が急務とされている。この配線容量を低減
するためには、（１）配線の微細化、（２）配線の多層
化、（３）層間絶縁膜の厚膜化、低誘電率化、（４）配
線と半導体基板間の容量低減が必要とされる。特に、（
４）の配線と半導体基−板間の容量は、配線の構造にも
よるが配線容量全体の１／２程度を占めている場合が多
く、これを低減することは効果的である。
半導体基板と配線間の容量を小さくするには、半導体基
板上に形成した配線専用領域部の絶縁膜の膜厚を単純に
厚くすることが考えられるが、厚くするためには熱酸化
処理時間が長くなり、これによって結晶欠陥の発生、酸
化膜の素子領域への食い込み、即ちバードビークの増大
等があり得策とはいえない。
板上に形成した配線専用領域部の絶縁膜の膜厚を単純に
厚くすることが考えられるが、厚くするためには熱酸化
処理時間が長くなり、これによって結晶欠陥の発生、酸
化膜の素子領域への食い込み、即ちバードビークの増大
等があり得策とはいえない。
本発明はこのような問題を生じることなく配線と半導体
基板間の容量を低減可能な絶縁膜構造を有するマスター
スライス型半導体装置を提供することを目的としている
。
基板間の容量を低減可能な絶縁膜構造を有するマスター
スライス型半導体装置を提供することを目的としている
。
本発明のマスタースライス型半導体装置は、素子領域部
に隣接した配線専用領域部に、素子領域部に形成した素
子分離用酸化膜よりも厚い酸化膜と、この厚い酸化膜の
下側に自己整合的に形成した半導体基板と逆導電型の低
濃度埋込領域とを備える構成としている。
に隣接した配線専用領域部に、素子領域部に形成した素
子分離用酸化膜よりも厚い酸化膜と、この厚い酸化膜の
下側に自己整合的に形成した半導体基板と逆導電型の低
濃度埋込領域とを備える構成としている。
［作用］
上述した構成では、配線専用領域部における配線と半導
体基板との間には、厚い酸化膜の容量と低濃度埋込領域
の接合容量が直列に入ることになり、両者間の配線容量
を低減する。
体基板との間には、厚い酸化膜の容量と低濃度埋込領域
の接合容量が直列に入ることになり、両者間の配線容量
を低減する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の要部断面図である。
Ｐ型半導体基板１の素子領域部Ｘには、高４度埋込Ｎ′
領域２と、その上に形成したＮ−エピタキシャル層４を
設け、またこれらを挟むように素子分離用の埋込Ｐ″領
域を形成し、前記Ｎ−エピタキシャル層４以外の領域に
は素子分離用酸化膜５を形成している。また、この素子
領域部Ｘに隣接する配線専用領域部Ｙには、素子分離用
酸化膜５より厚（形成した酸化膜６を形成し、この酸化
膜６の下側の半導体基板１には自己整合的に低濃度埋込
Ｎ−領域７を形成している。
領域２と、その上に形成したＮ−エピタキシャル層４を
設け、またこれらを挟むように素子分離用の埋込Ｐ″領
域を形成し、前記Ｎ−エピタキシャル層４以外の領域に
は素子分離用酸化膜５を形成している。また、この素子
領域部Ｘに隣接する配線専用領域部Ｙには、素子分離用
酸化膜５より厚（形成した酸化膜６を形成し、この酸化
膜６の下側の半導体基板１には自己整合的に低濃度埋込
Ｎ−領域７を形成している。
次に、第２図（ａ）乃至第２図（ｄ）を用いて、前記絶
縁膜構造の製造方法を工程順に説明する。
縁膜構造の製造方法を工程順に説明する。
先ず、第２図（ａ）のように、Ｐ−型シリコン単結晶か
らなる半導体基板１の表面に、周知の方法によって高濃
度埋込Ｎ″領域と埋込Ｐ″領域を形成する。そして、半
導体基板１の全面にＮ型エピタキシャル層４を成長させ
てエピタキシャル基板を得る。この基板は、１０Ω・ｃ
ｍ程度であり、エピタキシャル層４の膜厚は１．０−１
．５μｍである。
らなる半導体基板１の表面に、周知の方法によって高濃
度埋込Ｎ″領域と埋込Ｐ″領域を形成する。そして、半
導体基板１の全面にＮ型エピタキシャル層４を成長させ
てエピタキシャル基板を得る。この基板は、１０Ω・ｃ
ｍ程度であり、エピタキシャル層４の膜厚は１．０−１
．５μｍである。
そして、このエピタキシャル層４の上面に選択的に厚さ
約５００人の薄いシリコン酸化膜１０及び第１のシリコ
ン窒化膜１１を被着する。シリコン酸化膜１０はエピタ
キシャル層４の熱酸化法により形成し、第１のシリコン
窒化膜１１は膜厚１０００〜１５００人で気相成長法で
得られる。この第１のシリコン窒化膜１１をマスクとし
てエピタキシャル層４の選択酸化を行い、第１のシリコ
ン窒化膜１１で覆われていない表面に厚さ１．０〜１．
５μｍ程度の素子分離用酸化膜５を熱酸化成長させる。
約５００人の薄いシリコン酸化膜１０及び第１のシリコ
ン窒化膜１１を被着する。シリコン酸化膜１０はエピタ
キシャル層４の熱酸化法により形成し、第１のシリコン
窒化膜１１は膜厚１０００〜１５００人で気相成長法で
得られる。この第１のシリコン窒化膜１１をマスクとし
てエピタキシャル層４の選択酸化を行い、第１のシリコ
ン窒化膜１１で覆われていない表面に厚さ１．０〜１．
５μｍ程度の素子分離用酸化膜５を熱酸化成長させる。
なお、このとき素子分離用酸化膜５の熱酸化前に、第１
のシリコン窒化膜１１に覆われないエピタキシャル層４
を一部エッチングしておくことにより素子分離用酸化膜
５を半導体基板ｌに埋込むことが可能となる。
のシリコン窒化膜１１に覆われないエピタキシャル層４
を一部エッチングしておくことにより素子分離用酸化膜
５を半導体基板ｌに埋込むことが可能となる。
次に、第２図（ｂ）のように、第１のシリコン窒化膜１
１を熱リン酸等で全面除去した後、再び全面に第２のシ
リコン窒化膜１２を形成する。この第２のシリコン窒化
膜１２は膜厚１０００〜１５００人で気相成長法で得ら
れる。そして、フォトレジスト１３を用いた通常の写真
蝕刻技術を用いて、配線専用領域部Ｙの第２のシリコン
窒化膜１２を選択的にエツチング除去する。この第２の
シリコン窒化膜１２のエツチングは、ＣＦ、ガスと０２
ガスのプラズマエツチングにより除去する。その後、前
記フォトレジスト１３と第２のシリコン窒化膜１２をマ
スクとして、バッフアート弗酸を用いて素子分離用酸化
膜５をエツチング除去する。
１を熱リン酸等で全面除去した後、再び全面に第２のシ
リコン窒化膜１２を形成する。この第２のシリコン窒化
膜１２は膜厚１０００〜１５００人で気相成長法で得ら
れる。そして、フォトレジスト１３を用いた通常の写真
蝕刻技術を用いて、配線専用領域部Ｙの第２のシリコン
窒化膜１２を選択的にエツチング除去する。この第２の
シリコン窒化膜１２のエツチングは、ＣＦ、ガスと０２
ガスのプラズマエツチングにより除去する。その後、前
記フォトレジスト１３と第２のシリコン窒化膜１２をマ
スクとして、バッフアート弗酸を用いて素子分離用酸化
膜５をエツチング除去する。
続いて、第２図（Ｃ）のように、フォトレジスト１３．
第２のシリコン窒化膜１２及び素子分離用酸化膜５をマ
スクとして、Ｎ型不純物であるリンを半導体基板１にイ
オン注入し、低濃度のＮ型領域７を形成する。このイオ
ン注入条件としては、エネルギー１００〜２００Ｋ ｅ
Ｖ 、 ドーズｉ １ ＸｌＯ１２〜ｌＸｌ０”／
ｃ＋ｆｌ程度が適当である。その後、フォトレジス）１
３を除去し、低濃度のＮ型領域７をｔｏｏｏ″Ｃ，２〜
３時間の熱処理によりアニールし拡散させて低濃度埋込
Ｎ−頭域７を形成する。
第２のシリコン窒化膜１２及び素子分離用酸化膜５をマ
スクとして、Ｎ型不純物であるリンを半導体基板１にイ
オン注入し、低濃度のＮ型領域７を形成する。このイオ
ン注入条件としては、エネルギー１００〜２００Ｋ ｅ
Ｖ 、 ドーズｉ １ ＸｌＯ１２〜ｌＸｌ０”／
ｃ＋ｆｌ程度が適当である。その後、フォトレジス）１
３を除去し、低濃度のＮ型領域７をｔｏｏｏ″Ｃ，２〜
３時間の熱処理によりアニールし拡散させて低濃度埋込
Ｎ−頭域７を形成する。
しかる後、第２図（ｄ）のように、前記第２の窒化シリ
コン膜１２をマスクとして熱酸化を行って厚い酸化膜６
を形成する。この厚い酸化膜６は低濃度埋込Ｎ−領域７
内にまで酸化を進行させ、素子分離用酸化膜５よりも厚
＜１．５〜３．０μ程度の厚さまで形成する。条件とし
ては、９５０°Ｃで５気圧の加圧酸化で３００分程度で
ある。
コン膜１２をマスクとして熱酸化を行って厚い酸化膜６
を形成する。この厚い酸化膜６は低濃度埋込Ｎ−領域７
内にまで酸化を進行させ、素子分離用酸化膜５よりも厚
＜１．５〜３．０μ程度の厚さまで形成する。条件とし
ては、９５０°Ｃで５気圧の加圧酸化で３００分程度で
ある。
この場合、厚い酸化膜６は素子分離用酸化膜５の約２倍
の膜厚まで酸化すれば、表面を略平坦なものにでき、そ
の後の配線工程時に段差が問題となることを防止できる
。さらに酸化工程で低濃度埋込Ｎ−領域７は更に拡散が
進められて厚くなる。
の膜厚まで酸化すれば、表面を略平坦なものにでき、そ
の後の配線工程時に段差が問題となることを防止できる
。さらに酸化工程で低濃度埋込Ｎ−領域７は更に拡散が
進められて厚くなる。
したがって、このようにして製造された絶縁膜構造によ
れば、配線専用領域部Ｙの厚い酸化膜６上に形成される
配線と半導体基板１間の容量は、厚い酸化膜６の容量と
低濃度埋込Ｎ−領域７の接合容量が直列となるために、
従来に比べ低減出来る。又、厚い酸化膜６と低濃度埋込
Ｎ−領域７が自己整合されているので余分な重ね合わせ
の為の領域が不要となり、その分配線専用領域を広くと
ることかできる。更に、素子分離用酸化膜５を厚く形成
する必要がないため、バードビーク等による素子領域の
低減や、結晶欠陥の発生等を防止できる。
れば、配線専用領域部Ｙの厚い酸化膜６上に形成される
配線と半導体基板１間の容量は、厚い酸化膜６の容量と
低濃度埋込Ｎ−領域７の接合容量が直列となるために、
従来に比べ低減出来る。又、厚い酸化膜６と低濃度埋込
Ｎ−領域７が自己整合されているので余分な重ね合わせ
の為の領域が不要となり、その分配線専用領域を広くと
ることかできる。更に、素子分離用酸化膜５を厚く形成
する必要がないため、バードビーク等による素子領域の
低減や、結晶欠陥の発生等を防止できる。
第３図は第１図の構造を実際に適用した実施例を示して
おり、第３図（ａ）はその平面図、第３図（ｂ）はその
Ａ−Ａ線に沿う断面図である。なお、第１図と同一部分
には同一符号を付しである。
おり、第３図（ａ）はその平面図、第３図（ｂ）はその
Ａ−Ａ線に沿う断面図である。なお、第１図と同一部分
には同一符号を付しである。
本実施例においては、配線専用領域部Ｙに形成する厚い
酸化膜６及びこの下側に形成される低濃度埋込Ｎ−領域
７を折目状に細分化して配線専用領域部Ｙにわたって配
設している。
酸化膜６及びこの下側に形成される低濃度埋込Ｎ−領域
７を折目状に細分化して配線専用領域部Ｙにわたって配
設している。
このように厚い酸化膜６及び低濃度埋込Ｎ−領域７を細
分化しても、これらの上に形成する配線と半導体基板ｌ
との間の容量を低減できることは言うまでもない。また
、このように細分化することにより、低濃度埋込Ｎ−領
域７が相互に電気的に分離されるため配線容量を更に小
さくできる。
分化しても、これらの上に形成する配線と半導体基板ｌ
との間の容量を低減できることは言うまでもない。また
、このように細分化することにより、低濃度埋込Ｎ−領
域７が相互に電気的に分離されるため配線容量を更に小
さくできる。
また、厚い酸化膜６が小さなブロックに分割されている
ため、酸化時の応力が集中しないという利点もある。
ため、酸化時の応力が集中しないという利点もある。
［発明の効果〕
以上説明したように本発明は、配線専用領域部を厚い酸
化膜と、この厚い酸化膜の下側に形成した半導体基板と
逆導電型の低濃度埋込領域とを備えているので、配線専
用領域部における配線と半導体基板との間には、厚い酸
化膜の容量と低濃度埋込領域の接合容量が直列に入るこ
とになり、配線と半導体基板の容量を大幅に低減するこ
とが可能になる。これにより、特に配線長の長い例えば
１０〜２０ｍｍに及ぶ大規模マスタースライス型半導体
装置においては、その高集積化、高速化の要求を十分溝
たすことができる。
化膜と、この厚い酸化膜の下側に形成した半導体基板と
逆導電型の低濃度埋込領域とを備えているので、配線専
用領域部における配線と半導体基板との間には、厚い酸
化膜の容量と低濃度埋込領域の接合容量が直列に入るこ
とになり、配線と半導体基板の容量を大幅に低減するこ
とが可能になる。これにより、特に配線長の長い例えば
１０〜２０ｍｍに及ぶ大規模マスタースライス型半導体
装置においては、その高集積化、高速化の要求を十分溝
たすことができる。
第１図は本発明の一実施例の要部断面図、第２図（ａ）
乃至第２図（ｄ）は第１図の構造の製造方法を工程順に
示す要部断面図、第３図は本発明を実際に適用した実施
例を示し、同図（ａ）は要部の平面図、同図（ｂ）はそ
のＡ−Ａ線に沿う断面図である。 ■・・・Ｐ型半導体基板、２・・・高濃度埋込Ｎ゛領域
３・・・埋込Ｐ゛領域４・・・Ｎ−エピタキシャル層、
５・・・素子分離用酸化膜、６・・・厚い酸化膜、７・
・・低濃度埋込Ｎ−領域、１０・・・シリコン酸化膜、
１１・・・第１のシリコン窒化膜、１２・・・第２のシ
リコン窒化膜、１３・・・フォトレジスト、Ｘ・・・素
子領域部、Ｙ・・・配線専用領域部。 第 図 第３ 図 （ａ） （ｂ）
乃至第２図（ｄ）は第１図の構造の製造方法を工程順に
示す要部断面図、第３図は本発明を実際に適用した実施
例を示し、同図（ａ）は要部の平面図、同図（ｂ）はそ
のＡ−Ａ線に沿う断面図である。 ■・・・Ｐ型半導体基板、２・・・高濃度埋込Ｎ゛領域
３・・・埋込Ｐ゛領域４・・・Ｎ−エピタキシャル層、
５・・・素子分離用酸化膜、６・・・厚い酸化膜、７・
・・低濃度埋込Ｎ−領域、１０・・・シリコン酸化膜、
１１・・・第１のシリコン窒化膜、１２・・・第２のシ
リコン窒化膜、１３・・・フォトレジスト、Ｘ・・・素
子領域部、Ｙ・・・配線専用領域部。 第 図 第３ 図 （ａ） （ｂ）
Claims (1)
- １、素子領域部と、これに隣接した配線専用の領域部を
有するマスタースライス型の半導体装置において、前記
配線専用領域部には、素子領域部に形成した素子分離用
酸化膜よりも厚い酸化膜と、この厚い酸化膜の下側に自
己整合的に形成した半導体基板と逆導電型の低濃度埋込
領域とを備えることを特徴とするマスタースライス型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143161A JP2723539B2 (ja) | 1988-06-10 | 1988-06-10 | マスタースライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143161A JP2723539B2 (ja) | 1988-06-10 | 1988-06-10 | マスタースライス型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021975A true JPH021975A (ja) | 1990-01-08 |
| JP2723539B2 JP2723539B2 (ja) | 1998-03-09 |
Family
ID=15332336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143161A Expired - Fee Related JP2723539B2 (ja) | 1988-06-10 | 1988-06-10 | マスタースライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723539B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153892A (en) * | 1990-01-24 | 1992-10-06 | Hitachi, Ltd. | High-pressure gas laser apparatus and method of laser processing |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202773A (en) * | 1981-06-08 | 1982-12-11 | Mitsubishi Electric Corp | Silicon integrated circuit device |
| JPS59228732A (ja) * | 1983-06-10 | 1984-12-22 | Toshiba Corp | マスタスライス型半導体装置 |
| JPS6364041U (ja) * | 1986-10-16 | 1988-04-27 |
-
1988
- 1988-06-10 JP JP63143161A patent/JP2723539B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202773A (en) * | 1981-06-08 | 1982-12-11 | Mitsubishi Electric Corp | Silicon integrated circuit device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153892A (en) * | 1990-01-24 | 1992-10-06 | Hitachi, Ltd. | High-pressure gas laser apparatus and method of laser processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723539B2 (ja) | 1998-03-09 |
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