JP2500831B2 - 多結晶シリコンを利用したバイポ―ラ素子の製造方法 - Google Patents
多結晶シリコンを利用したバイポ―ラ素子の製造方法Info
- Publication number
- JP2500831B2 JP2500831B2 JP4195038A JP19503892A JP2500831B2 JP 2500831 B2 JP2500831 B2 JP 2500831B2 JP 4195038 A JP4195038 A JP 4195038A JP 19503892 A JP19503892 A JP 19503892A JP 2500831 B2 JP2500831 B2 JP 2500831B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- emitter
- base
- oxide film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 93
- 238000000034 method Methods 0.000 title claims description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 10
- 229910052796 boron Inorganic materials 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 238000004151 rapid thermal annealing Methods 0.000 claims description 5
- 230000010354 integration Effects 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 239000000969 carrier Substances 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 244000046146 Pueraria lobata Species 0.000 description 1
- 235000010575 Pueraria lobata Nutrition 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータや通信機
器などの高速情報処理システムに使用される高速バイポ
ーラ素子の製造に関する。
器などの高速情報処理システムに使用される高速バイポ
ーラ素子の製造に関する。
【０００２】
【従来の技術】多結晶シリコン（poly silicon）がバイ
ポーラ素子の電極及び拡散源として使用されながら水平
及び垂直方向としての素子の大きさが著しく縮少され、
従来のＳＢＣ（standard Buried Collector)方法による
バイポーラ素子よりも動作速度や電力消耗の面から目ざ
ましい向上をもたらした。
ポーラ素子の電極及び拡散源として使用されながら水平
及び垂直方向としての素子の大きさが著しく縮少され、
従来のＳＢＣ（standard Buried Collector)方法による
バイポーラ素子よりも動作速度や電力消耗の面から目ざ
ましい向上をもたらした。
【０００３】即ち、多結晶シリコンを電極として使用し
てから、エミッタ（図１の１）とベース（図１の２）電
極の接触面が薄い酸化膜（図１の３）を介して自己整列
（self align)されるために、マスク誤整列（mis alig
n)による影響が取りのけられ、作製が容易なると共に、
素子の水平方向の大きさを著しく縮めることができた。
てから、エミッタ（図１の１）とベース（図１の２）電
極の接触面が薄い酸化膜（図１の３）を介して自己整列
（self align)されるために、マスク誤整列（mis alig
n)による影響が取りのけられ、作製が容易なると共に、
素子の水平方向の大きさを著しく縮めることができた。
【０００４】更に、多結晶シリコンをエミッタとベース
の拡散源として使用することにより、浅い接合形成が可
能であり、垂直方向の素子の大きさも著しく減少させ
た。
の拡散源として使用することにより、浅い接合形成が可
能であり、垂直方向の素子の大きさも著しく減少させ
た。
【０００５】多結晶シリコンを利用したバイポーラ素子
の製造方法を大きく分類すれば、図１と図２の２つの方
法に分けることができる。
の製造方法を大きく分類すれば、図１と図２の２つの方
法に分けることができる。
【０００６】図１に於いては、ベース電極に使用される
多結晶シリコン（図１の２）をまず定義してから、エミ
ッタ多結晶シリコン（図１の１）を形成し、この際に、
側面酸化膜（図１の３）を利用して、ベース、エミッタ
電極を隔離させる。
多結晶シリコン（図１の２）をまず定義してから、エミ
ッタ多結晶シリコン（図１の１）を形成し、この際に、
側面酸化膜（図１の３）を利用して、ベース、エミッタ
電極を隔離させる。
【０００７】図１の構造では、エミッタの幅が側面酸化
膜の厚みにより決められるのでマスク大きさ（mask dim
ension）より小さいエミッタ幅を具現することができる
が側面酸化膜によりエミッタ幅が決められるので、所望
のエミッタ幅を正確に形成しにくいので、素子が形成さ
れる活性領域（Active region)のシリコン表面が露出さ
れた状態で側面酸化膜を形成するための乾式蝕刻（Reac
tive ion etching）工程が進行されるので、活性領域の
表面に損傷を与えるという欠点があった。
膜の厚みにより決められるのでマスク大きさ（mask dim
ension）より小さいエミッタ幅を具現することができる
が側面酸化膜によりエミッタ幅が決められるので、所望
のエミッタ幅を正確に形成しにくいので、素子が形成さ
れる活性領域（Active region)のシリコン表面が露出さ
れた状態で側面酸化膜を形成するための乾式蝕刻（Reac
tive ion etching）工程が進行されるので、活性領域の
表面に損傷を与えるという欠点があった。
【０００８】更に、エミッタ幅が狭い時にエミッタ多結
晶シリコン（図１の１）の積層時、エミッタ部分の多結
晶シリコンの厚みが厚くなる現象（refilling effect）
で、エミッタ抵抗が増加する傾向があった。
晶シリコン（図１の１）の積層時、エミッタ部分の多結
晶シリコンの厚みが厚くなる現象（refilling effect）
で、エミッタ抵抗が増加する傾向があった。
【０００９】
【発明が解決しようとする課題】図２は、エミッタ多結
晶シリコン（図２の１）をまず形成させて側面酸化膜
（図１の３）を隔離層に形成させた後、ベース多結晶シ
リコン（図２の２）を積層させ、ベース電極として使用
している。
晶シリコン（図２の１）をまず形成させて側面酸化膜
（図１の３）を隔離層に形成させた後、ベース多結晶シ
リコン（図２の２）を積層させ、ベース電極として使用
している。
【００１０】図２に於いて、エミッタ多結晶シリコンを
まず定義するために、活性領域の表面を保護することが
可能なる特徴もあるが、エミッタは、ベース接合が工程
初期に形成された以後熱処理工程を経るので、浅い接合
形成には不適当であり、素子構造上、エミッタ多結晶シ
リコン（図２の１）上にベース多結晶シリコン（図２の
２）が通過するために、活性領域外部からエミッタ多結
晶シリコンと金属の接触が可能であり、これによりエミ
ッタ抵抗が増加する欠点があった。
まず定義するために、活性領域の表面を保護することが
可能なる特徴もあるが、エミッタは、ベース接合が工程
初期に形成された以後熱処理工程を経るので、浅い接合
形成には不適当であり、素子構造上、エミッタ多結晶シ
リコン（図２の１）上にベース多結晶シリコン（図２の
２）が通過するために、活性領域外部からエミッタ多結
晶シリコンと金属の接触が可能であり、これによりエミ
ッタ抵抗が増加する欠点があった。
【００１１】本発明の目的は、活性領域面の損傷とエミ
ッタ抵抗の増加を防止することとともに、高速、高集積
に必須的な多層配線に好適なバイポーラ素子の製造方法
を提供する。
ッタ抵抗の増加を防止することとともに、高速、高集積
に必須的な多層配線に好適なバイポーラ素子の製造方法
を提供する。
【００１２】
【課題を解決するための手段】上記目的を達成するため
発明によれば、エミッタ多結晶シリコンをまず形成し、
側面酸化膜で隔離層を形した後、ベース多結晶シリコン
を積層するバイポーラ素子の製造方法に於いて、集積度
を改善してコレクタと基板面の接合容量を減するため
に、トレンチを利用して素子を接地及び隔離させる第１
工程と、活性ベース１６を形成するために、エミッタ多
結晶シリコン９に不純物をイオン注入し、第２窒化膜１
０と第３酸化膜１１及び第３窒化膜１２を順次に積層し
た後、素子の活性領域及びエミッタ多結晶シリコン９を
定義する第２工程と、エミッタと非活性ベースを隔離さ
せるために、第２側面酸化膜１３と側面窒化膜１４を順
次に形成し、非活性ベース幅を減するために、熱酸化膜
１５を成長させる第３工程と、この中のフォトレジスタ
１９，２０を利用し平坦化した後、上記エミッタ多結晶
シリコン９上部のベース多結晶シリコン１７部分を除去
するために、上記エミッタ多結晶シリコン９上部の上記
ベース多結晶シリコン１７が露出されるまで上記フォト
レジスト１９，２０と第４酸化膜１８を蝕刻し、更に、
露出された上記ベース多結晶シリコン１７と上記第３酸
化膜１１を順次に蝕刻する第４工程と、上記第２窒化膜
１０をマスク層とし上記ベース多結晶シリコン１７を酸
化させ第５酸化膜２１を形成した後、上記第２窒化膜１
０を除去して、上記エミッタ多結晶シリコン９に砒素を
イオン注入した後、高温急速熱処理方法で浅いエミッタ
とベース接合を形成する第５工程及び、ベースとコレク
タ接点を定義し、第４酸化膜１８を除去した後、金属層
２３をスペッタリング（Sputtering）して、必要でない
部分を除去して、配線を形成する第６工程で構成させる
ことを特徴とする多結晶シリコンを利用したバイポーラ
素子の製造方法が提供される。
発明によれば、エミッタ多結晶シリコンをまず形成し、
側面酸化膜で隔離層を形した後、ベース多結晶シリコン
を積層するバイポーラ素子の製造方法に於いて、集積度
を改善してコレクタと基板面の接合容量を減するため
に、トレンチを利用して素子を接地及び隔離させる第１
工程と、活性ベース１６を形成するために、エミッタ多
結晶シリコン９に不純物をイオン注入し、第２窒化膜１
０と第３酸化膜１１及び第３窒化膜１２を順次に積層し
た後、素子の活性領域及びエミッタ多結晶シリコン９を
定義する第２工程と、エミッタと非活性ベースを隔離さ
せるために、第２側面酸化膜１３と側面窒化膜１４を順
次に形成し、非活性ベース幅を減するために、熱酸化膜
１５を成長させる第３工程と、この中のフォトレジスタ
１９，２０を利用し平坦化した後、上記エミッタ多結晶
シリコン９上部のベース多結晶シリコン１７部分を除去
するために、上記エミッタ多結晶シリコン９上部の上記
ベース多結晶シリコン１７が露出されるまで上記フォト
レジスト１９，２０と第４酸化膜１８を蝕刻し、更に、
露出された上記ベース多結晶シリコン１７と上記第３酸
化膜１１を順次に蝕刻する第４工程と、上記第２窒化膜
１０をマスク層とし上記ベース多結晶シリコン１７を酸
化させ第５酸化膜２１を形成した後、上記第２窒化膜１
０を除去して、上記エミッタ多結晶シリコン９に砒素を
イオン注入した後、高温急速熱処理方法で浅いエミッタ
とベース接合を形成する第５工程及び、ベースとコレク
タ接点を定義し、第４酸化膜１８を除去した後、金属層
２３をスペッタリング（Sputtering）して、必要でない
部分を除去して、配線を形成する第６工程で構成させる
ことを特徴とする多結晶シリコンを利用したバイポーラ
素子の製造方法が提供される。
【００１３】
【実施例】次に、本発明の実施例を詳細に説明する。
【００１４】図３は、本発明に係る完成したバイポーラ
素子の構造を示したもので、エミッタシリコン（図３の
９）をまず定義して、ベース多結晶シリコン（図３の１
７）を形成させることにより、活性領域の表面の損傷を
低減し、酸化膜と２重フォトレジスト（ＰＲ）を利用し
た平坦化工程及び乾式蝕刻工程で、エミッタ上の部分の
ベース多結晶シリコン（図３の１７）を除去することに
より、金属（図３の２３）とエミッタ多結晶シリコン
（図３の９）の接触を活性領域で形成し、従来技術（図
２）より現れるエミッタ抵抗の増加要因を除去する。
素子の構造を示したもので、エミッタシリコン（図３の
９）をまず定義して、ベース多結晶シリコン（図３の１
７）を形成させることにより、活性領域の表面の損傷を
低減し、酸化膜と２重フォトレジスト（ＰＲ）を利用し
た平坦化工程及び乾式蝕刻工程で、エミッタ上の部分の
ベース多結晶シリコン（図３の１７）を除去することに
より、金属（図３の２３）とエミッタ多結晶シリコン
（図３の９）の接触を活性領域で形成し、従来技術（図
２）より現れるエミッタ抵抗の増加要因を除去する。
【００１５】特に、他の構造とは異なり、表面平坦化が
良好で、多重配線工程時、良い効果を期待し得る。
良好で、多重配線工程時、良い効果を期待し得る。
【００１６】更に、エミッタ多結晶シリコンを写真蝕刻
法（Photolithography）に定義することにより、エミッ
タ幅を正確に形成することができる。以外にも、エミッ
タ多結晶シリコンにボロンをイオン注入させて、熱処理
による拡散により、活性ベースを形成させることによ
り、シリコンに直接イオン注入時に発生し得る接合スパ
イク（junction spike）を低減することができるし、最
終工程段階で、エミッタ多結晶シリコンに砒素をイオン
注入させ、高温急速熱処理（ＲＴＡ）方法でエミッタ接
合を形成させることにより、すっかり薄い接合を形成さ
せることができる。
法（Photolithography）に定義することにより、エミッ
タ幅を正確に形成することができる。以外にも、エミッ
タ多結晶シリコンにボロンをイオン注入させて、熱処理
による拡散により、活性ベースを形成させることによ
り、シリコンに直接イオン注入時に発生し得る接合スパ
イク（junction spike）を低減することができるし、最
終工程段階で、エミッタ多結晶シリコンに砒素をイオン
注入させ、高温急速熱処理（ＲＴＡ）方法でエミッタ接
合を形成させることにより、すっかり薄い接合を形成さ
せることができる。
【００１７】以下添付された図４から図１０により、本
発明を詳細に説明する。
発明を詳細に説明する。
【００１８】第１工程 図４は、集積度増加及びコレクター並び基板の間の接合
容量を低減させるために、トレンチを利用した素子隔離
工程を示す。
容量を低減させるために、トレンチを利用した素子隔離
工程を示す。
【００１９】Ｐ￣形シリコンウェハー表面に砒素をイオ
ン注入してウェハー全面に２μｍの深さのＮ+埋没層
（Ｎ+Ｂ／Ｌ）を形成させて、約１μｍ厚みの燐（phosp
horus）がドーピングされたＮ形エピー層（Ｎ￣ＥＰ
Ｉ）を成長させる。
ン注入してウェハー全面に２μｍの深さのＮ+埋没層
（Ｎ+Ｂ／Ｌ）を形成させて、約１μｍ厚みの燐（phosp
horus）がドーピングされたＮ形エピー層（Ｎ￣ＥＰ
Ｉ）を成長させる。
【００２０】次に、素子隔離のための段階として、５０
０Å厚みの第１酸化膜１、２０００Å厚みの第１窒化膜
２と１μｍ厚みの第２酸化膜３をマスク層に使用して、
シリコンウェハーに、Ｎ+埋没層（Ｎ+Ｂ／Ｌ）以下まで
深い垂直トレンチを、乾式蝕刻法で形成した後湿式酸化
（wet oxidation)と乾式蝕刻（dry etching)を通じて、
垂直トレンチの第１側面酸化膜４を形成させる。
０Å厚みの第１酸化膜１、２０００Å厚みの第１窒化膜
２と１μｍ厚みの第２酸化膜３をマスク層に使用して、
シリコンウェハーに、Ｎ+埋没層（Ｎ+Ｂ／Ｌ）以下まで
深い垂直トレンチを、乾式蝕刻法で形成した後湿式酸化
（wet oxidation)と乾式蝕刻（dry etching)を通じて、
垂直トレンチの第１側面酸化膜４を形成させる。
【００２１】次いで、素子隔離及びトランジスタの接地
を同時に行われる目的で、垂直トレンチに５０００Å厚
みの多結晶シリコン５ａを積層して、９２０℃で多結晶
シリコン５ａへボロンをドーピングさせる。
を同時に行われる目的で、垂直トレンチに５０００Å厚
みの多結晶シリコン５ａを積層して、９２０℃で多結晶
シリコン５ａへボロンをドーピングさせる。
【００２２】そして、上記多結晶シリコン５ａ上に、更
に９０００Åの多結晶シリコン５を積層して、９２５℃
の温度で熱処理を行うと、ボロンが多結晶シリコンを介
して拡散して、シリコン接地（図５の６）が形成され
る。
に９０００Åの多結晶シリコン５を積層して、９２５℃
の温度で熱処理を行うと、ボロンが多結晶シリコンを介
して拡散して、シリコン接地（図５の６）が形成され
る。
【００２３】トレンチ部分を除外した他の部分に有する
多結晶シリコンを除くために、第１窒化膜２が露出する
まで、多結晶シリコン５と第２酸化膜３をラッピング
（Lapping)方法で除く。
多結晶シリコンを除くために、第１窒化膜２が露出する
まで、多結晶シリコン５と第２酸化膜３をラッピング
（Lapping)方法で除く。
【００２４】第２工程 図５は、素子の活性領域及びエミッタ多結晶シリコン９
を形成する工程を示す。
を形成する工程を示す。
【００２５】まず、ラッピングにより損傷された第１窒
化膜（図４の２）を除いて、更に、ＬＰＣＶＤ方法で、
１２００Å厚みの窒化膜を積層させた後、活性領域を写
真蝕刻法で定義して、活性領域外部の第１窒化膜（図４
の２）と、第１酸化膜（図４の１）を除去した後、乾式
蝕刻法で、３０００Å厚みのシリコン（Ｎ￣ＥＰＩ）の
表面を蝕刻する。
化膜（図４の２）を除いて、更に、ＬＰＣＶＤ方法で、
１２００Å厚みの窒化膜を積層させた後、活性領域を写
真蝕刻法で定義して、活性領域外部の第１窒化膜（図４
の２）と、第１酸化膜（図４の１）を除去した後、乾式
蝕刻法で、３０００Å厚みのシリコン（Ｎ￣ＥＰＩ）の
表面を蝕刻する。
【００２６】次いで、６０００Å厚みの酸化膜７を熱酸
化方法で成長させ、素子隔離を完了する。
化方法で成長させ、素子隔離を完了する。
【００２７】第１窒化膜を除去して、コレクタマスク作
業後、イオン注入及び熱処理により、Ｎ+埋没層（Ｎ+Ｂ
／Ｌ）まで燐（phosphorus）を拡散８させて、活性領域
の第１酸化膜（図４の１）を除去し、シリコン（Ｎ￣Ｅ
ＰＩ）表面が露出させるようにする。
業後、イオン注入及び熱処理により、Ｎ+埋没層（Ｎ+Ｂ
／Ｌ）まで燐（phosphorus）を拡散８させて、活性領域
の第１酸化膜（図４の１）を除去し、シリコン（Ｎ￣Ｅ
ＰＩ）表面が露出させるようにする。
【００２８】次に、ウェハー上面に３０００Å厚みの多
結晶シリコン９を積層した後活性ベース（intrinsic ba
se）を形成するために、多結晶シリコン９にボロンをイ
オン注入する。
結晶シリコン９を積層した後活性ベース（intrinsic ba
se）を形成するために、多結晶シリコン９にボロンをイ
オン注入する。
【００２９】多結晶シリコン９上に、１０００Å厚みの
第２窒化膜１０及び１０００Å厚みの第３酸化膜１１、
１５００Å厚みの第３窒化膜１２を、ＬＰＣＶＤ方法
で、順次的に積層しエミッタ領域を定義した後、不必要
な部分を乾式蝕刻法で全て蝕刻し、図５を完成する。
第２窒化膜１０及び１０００Å厚みの第３酸化膜１１、
１５００Å厚みの第３窒化膜１２を、ＬＰＣＶＤ方法
で、順次的に積層しエミッタ領域を定義した後、不必要
な部分を乾式蝕刻法で全て蝕刻し、図５を完成する。
【００３０】第３工程 図６は、第２側面酸化膜１３形成及び側面窒化膜１４を
マスクとして、非活性ベース部分を形成させる工程断面
図を示す。
マスクとして、非活性ベース部分を形成させる工程断面
図を示す。
【００３１】まず、ＬＰＣＶＤ方法で、３０００Å厚み
の酸化膜を積層して、乾式蝕刻方法で酸化膜を蝕刻し
て、第２側面酸化膜１３を形成させる。この時、エミッ
タ多結晶シリコン上の第３酸化膜１１、は第３窒化膜１
２により保護されるので、蝕刻されない。
の酸化膜を積層して、乾式蝕刻方法で酸化膜を蝕刻し
て、第２側面酸化膜１３を形成させる。この時、エミッ
タ多結晶シリコン上の第３酸化膜１１、は第３窒化膜１
２により保護されるので、蝕刻されない。
【００３２】次に、３０００Åの厚さの窒化膜を積層
し、乾式蝕刻方法で窒化膜を蝕刻し、側面窒化膜１４を
形成した後、熱酸化膜１５の成長時に窒化膜１４の下の
シリコン（Ｎ - ＥＰＩ）層が小さくなるのを防ぐため
に、シリコン（Ｎ - ＥＰＩ）表面を１５００Å程度蝕刻
する。非活性ベース領域の幅は、ここで形成された側面
窒化膜１４の厚みにより決定される。そこで、上記側面
窒化膜１４の厚みを薄くすればので、非活性ベース幅を
狭くすることができ、ゆえに、少数のキャリアの蓄積に
よる動作速度の減少を減らすことができる。
し、乾式蝕刻方法で窒化膜を蝕刻し、側面窒化膜１４を
形成した後、熱酸化膜１５の成長時に窒化膜１４の下の
シリコン（Ｎ - ＥＰＩ）層が小さくなるのを防ぐため
に、シリコン（Ｎ - ＥＰＩ）表面を１５００Å程度蝕刻
する。非活性ベース領域の幅は、ここで形成された側面
窒化膜１４の厚みにより決定される。そこで、上記側面
窒化膜１４の厚みを薄くすればので、非活性ベース幅を
狭くすることができ、ゆえに、少数のキャリアの蓄積に
よる動作速度の減少を減らすことができる。
【００３３】側面窒化膜１４をマスク層として、９２５
℃で２５００Åの厚みの熱酸化膜１５を成長させて、側
面窒化膜１４とエミッタ上の部分の第３窒化膜１２を除
去する。この時、第３酸化膜１１がマスク役割をするの
で、第２窒化膜１０は蝕刻されない。この熱酸化膜１５
の成長過程より、エミッタ多結晶シリコン９内のボロン
がシリコン内に拡散し浅いＰ+ベース１６層を形成す
る。
℃で２５００Åの厚みの熱酸化膜１５を成長させて、側
面窒化膜１４とエミッタ上の部分の第３窒化膜１２を除
去する。この時、第３酸化膜１１がマスク役割をするの
で、第２窒化膜１０は蝕刻されない。この熱酸化膜１５
の成長過程より、エミッタ多結晶シリコン９内のボロン
がシリコン内に拡散し浅いＰ+ベース１６層を形成す
る。
【００３４】第４工程 図７は、２重フォトレジストを利用して平坦化した後、
エミッタ多結晶シリコン９上の部分のベース多結晶シリ
コン１７を除去するための工程を示す。
エミッタ多結晶シリコン９上の部分のベース多結晶シリ
コン１７を除去するための工程を示す。
【００３５】まず、３０００Å厚みの多結晶シリコンを
積層し、ボロンをイオン注入した後、非活性ベース多結
晶シリコン１７を定義する。
積層し、ボロンをイオン注入した後、非活性ベース多結
晶シリコン１７を定義する。
【００３６】次に、１μｍ厚みの第４酸化膜１８をＬＰ
ＣＶＤ方法で積層して、１μｍ厚みの１次フォトレジス
ト１９を塗布（coating)した後、写真蝕刻法でエミッタ
上の部分のフォトレジストを除去した後、粘度が低い２
次フォトレジスト２０を更に塗布して、１６０℃で熱処
理をし、表面が平坦になるようにする。
ＣＶＤ方法で積層して、１μｍ厚みの１次フォトレジス
ト１９を塗布（coating)した後、写真蝕刻法でエミッタ
上の部分のフォトレジストを除去した後、粘度が低い２
次フォトレジスト２０を更に塗布して、１６０℃で熱処
理をし、表面が平坦になるようにする。
【００３７】エミッタ多結晶シリコン９上のベース多結
晶シリコン１７を除去するために、フォトレジストの蝕
刻より第４酸化膜１８の蝕刻の方が多少速めになる蝕刻
条件により、ベース多結晶シリコン１７が露出するま
で、フォトレジストおよび酸化膜１８を乾式蝕刻して、
図８の断面図に示す構造を完成した。
晶シリコン１７を除去するために、フォトレジストの蝕
刻より第４酸化膜１８の蝕刻の方が多少速めになる蝕刻
条件により、ベース多結晶シリコン１７が露出するま
で、フォトレジストおよび酸化膜１８を乾式蝕刻して、
図８の断面図に示す構造を完成した。
【００３８】図８に於いて、乾式蝕刻方法で第３酸化膜
１１が露出されるまでエミッタ上の部分のベース多結晶
シリコン１７を蝕刻した後、第３酸化膜１１を湿式蝕刻
（wet etch）方法で除去する。
１１が露出されるまでエミッタ上の部分のベース多結晶
シリコン１７を蝕刻した後、第３酸化膜１１を湿式蝕刻
（wet etch）方法で除去する。
【００３９】第５工程 図９は、第２窒化膜１０をマスク層として露出されたベ
ース多結晶シリコン１７を酸化させ、第５酸化膜２１を
生成する工程を示したものである。
ース多結晶シリコン１７を酸化させ、第５酸化膜２１を
生成する工程を示したものである。
【００４０】第５酸化膜２１成長工程時、非活性ベース
２２と活性ベース（Ｐ￣）の接合深さが決められるの
で、酸化膜成長速度が速い湿式酸化方法より、低温（９
２０℃）で第５酸化膜を成長させて、浅い接合形成が可
能になるようにする。
２２と活性ベース（Ｐ￣）の接合深さが決められるの
で、酸化膜成長速度が速い湿式酸化方法より、低温（９
２０℃）で第５酸化膜を成長させて、浅い接合形成が可
能になるようにする。
【００４１】次に、エミッタ多結晶シリコン９上の第２
窒化膜１０を除去し、エミッタ多結晶シリコン９へ砒素
（Ａｓ）をイオン注入した後、高温急速処理で浅いエミ
ッタとベース接合を形成させる。
窒化膜１０を除去し、エミッタ多結晶シリコン９へ砒素
（Ａｓ）をイオン注入した後、高温急速処理で浅いエミ
ッタとベース接合を形成させる。
【００４２】窒化膜が除去されたエミッタ多結晶シリコ
ン９部分は、自然的に金属と接合されると共に、活性領
域で直接行われ抵抗の増加を防ぐことができる。
ン９部分は、自然的に金属と接合されると共に、活性領
域で直接行われ抵抗の増加を防ぐことができる。
【００４３】第６工程 図１０は、本発明により完成されたバイポーラ素子の最
終断面図である。
終断面図である。
【００４４】ベースとコレクト接点を定義して、第４酸
化膜１８を除去した後、金属層２３、で５００ÅＴｉＷ
と８００ÅのＡｌＳｉ（１％）をスパッタリングして、
不必要なる部分を除去し、配線を形成する。
化膜１８を除去した後、金属層２３、で５００ÅＴｉＷ
と８００ÅのＡｌＳｉ（１％）をスパッタリングして、
不必要なる部分を除去し、配線を形成する。
【００４５】エミッタシリコン９をまず定義して、ベー
ス多結晶シリコン１７を形成させる。酸化膜と２重フォ
トレジスト（ＰＲ）を利用した平坦化工程及び乾式蝕刻
工程で、エミッタ上の部分のベース多結晶シリコン１７
を除去することにより、金属２３とエミッタ多結晶シリ
コン９の接触を活性領域で形成する。
ス多結晶シリコン１７を形成させる。酸化膜と２重フォ
トレジスト（ＰＲ）を利用した平坦化工程及び乾式蝕刻
工程で、エミッタ上の部分のベース多結晶シリコン１７
を除去することにより、金属２３とエミッタ多結晶シリ
コン９の接触を活性領域で形成する。
【００４６】更に、エミッタ多結晶シリコンを写真蝕刻
法（Photolithography）で定義されるためにエミッタ幅
を正確に形成することができると共に、エミッタ多結晶
シリコンにボロン（boron)をイオン注入させて熱処理に
よる拡散に基づいて活性ベースを形成するためにシリコ
ンに直接イオン注入時生じ得る接合スパイク（junction
spike）を減らすことができ、最終工程段階に於いてエ
ミッタ多結晶シリコンに砒素をイオン注入して高温急速
熱処理（ＲＴＡ）方法でエミッタ接合を形成させること
により非常に薄い接合を形成させることができる。
法（Photolithography）で定義されるためにエミッタ幅
を正確に形成することができると共に、エミッタ多結晶
シリコンにボロン（boron)をイオン注入させて熱処理に
よる拡散に基づいて活性ベースを形成するためにシリコ
ンに直接イオン注入時生じ得る接合スパイク（junction
spike）を減らすことができ、最終工程段階に於いてエ
ミッタ多結晶シリコンに砒素をイオン注入して高温急速
熱処理（ＲＴＡ）方法でエミッタ接合を形成させること
により非常に薄い接合を形成させることができる。
【００４７】
【発明の効果】上記のように本発明は、エミッタ領域を
先に形成させることによりトランジスタの活性領域表面
を保護することができ、エミッタ部分の多結晶シリコン
を通じてイオン注入方法でベースとエミッタ接合が形成
するために、浅い接合の形成が可能である。
先に形成させることによりトランジスタの活性領域表面
を保護することができ、エミッタ部分の多結晶シリコン
を通じてイオン注入方法でベースとエミッタ接合が形成
するために、浅い接合の形成が可能である。
【００４８】非活性ベース領域を形成した後、ＰＲ平坦
化工程で活性領域の上の部分のＰ+多結晶シリコンを除
去させることにより、Ｎ+多結晶シリコンと金属の接触
が活性領域上で可能とし、従来の技術（図２）より生じ
得るエミッタ抵抗の増加を防ぐことができ、特に他の構
造に比べて、平坦化が良いので、高速・高集積に必須的
な多層配線を遂行する場合、優秀な効果を得ることがで
きる。
化工程で活性領域の上の部分のＰ+多結晶シリコンを除
去させることにより、Ｎ+多結晶シリコンと金属の接触
が活性領域上で可能とし、従来の技術（図２）より生じ
得るエミッタ抵抗の増加を防ぐことができ、特に他の構
造に比べて、平坦化が良いので、高速・高集積に必須的
な多層配線を遂行する場合、優秀な効果を得ることがで
きる。
【図１】従来の技術により完成されたバイポーラ素子の
断面図である。
断面図である。
【図２】従来の技術により完成されたバイポーラ素子の
断面図である。
断面図である。
【図３】本発明により完成されたバイポーラ素子の断面
図である。
図である。
【図４】本発明によるバイポーラ素子の製造工程別断面
図である。
図である。
【図５】本発明によるバイポーラ素子の製造工程別断面
図である。
図である。
【図６】本発明によるバイポーラ素子の製造工程別断面
図である。
図である。
【図７】本発明によるバイポーラ素子の製造工程別断面
図である。
図である。
【図８】本発明によるバイポーラ素子の製造工程別断面
図である。
図である。
【図９】本発明によるバイポーラ素子の製造工程別断面
図である。
図である。
【図１０】本発明によるバイポーラ素子の製造工程別断
面図である。
面図である。
Ｎ+Ｂ／Ｌ Ｎ+埋没層 １，３，４，７，１１，１３，１５，１８，２１ 酸
化膜 ９ エミッタ（emitter)多結晶シリコン ２，１０，１２，１４ 窒化膜 １７ ベース多結晶シリコン １９，２０ フォトレジスタ Ｎ￣ＥＰＩ Ｎ形エピー層
化膜 ９ エミッタ（emitter)多結晶シリコン ２，１０，１２，１４ 窒化膜 １７ ベース多結晶シリコン １９，２０ フォトレジスタ Ｎ￣ＥＰＩ Ｎ形エピー層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 榮民 大韓民国大田直轄市西区▲葛▼碼洞東山 アパート４−1002
Claims (7)
- 【請求項１】 エミッタ多結晶シリコンをまず形成し、
側面酸化膜で隔離層を形した後、ベース多結晶シリコン
を積層するバイポーラ素子の製造方法に於いて、 集積度を改善してコレクタと基板面の接合容量を減する
ために、トレンチを利用して素子を接地及び隔離させる
第１工程と、 活性ベース（１６）を形成するために、不純物のドーピ
ングされたエミッタ多結晶シリコン（９）を積層し、 第２窒化膜（１０）、第３酸化膜（１１）及び第３窒化
膜（１２）を順次に積層した後、素子の活性領域及びエ
ミッタ多結晶シリコン（９）を定義する第２工程と、 エミッタと非活性ベースを隔離させるために、第２側面
酸化膜（１３）及び側面窒化膜（１４）を順次に形成
し、非活性ベース幅を減するために、熱酸化膜（１５）
を成長させる第３工程と、第１フォトレジスタ（１９）を部分的に積層し、第２フ
ォトレジスタ（２０）を塗布して、表面を平坦化した
後 、上記エミッタ多結晶シリコン（９）上部のベース多
結晶シリコン（１７）部分を除去するために、上記エミ
ッタ多結晶シリコン（９）上部の上記ベース多結晶シリ
コン（１７）が露出されるまで上記フォトレジスト（１
９，２０）及び第４酸化膜（１８）を蝕刻し、更に、露
出された上記ベース多結晶シリコン（１７）と上記第３
酸化膜（１１）を順次に蝕刻する第４工程と、 上記第２窒化膜（１０）をマスク層とし上記ベース多結
晶シリコン（１７）を酸化させ第５酸化膜（２１）を形
成した後、上記第２窒化膜（１０）を除去して、上記エ
ミッタ多結晶シリコン（９）に砒素をイオン注入した
後、高温急速熱処理方法で浅いエミッタとベース接合を
形成する第５工程及び、 ベースとコレクタ接点を定義し、第４酸化膜（１８）を
除去した後、金属層２３をスパッタリング（Sputterin
g）して、必要でない部分を除去して、配線を形成する
第６工程で構成させることを特徴とする多結晶シリコン
を利用したバイポーラ素子の製造方法。 - 【請求項２】 請求項１の第１工程に於いて、シリコンウエハに前記トレンチを形成し、該 トレンチ中
に厚さ５０００Åの多結晶シリコン（５ａ）を形成し、
該多結晶シリコン（５ａ）にホウ素をドーピングした
後、該多結晶シリコン（５ａ）上に厚さ９０００Åの多
結晶シリコン（５）を積層し、９２５℃で熱処理するこ
とにより、ホウ素を拡散させて、素子隔離および接地を
同時に行なうことを特徴とする多結晶シリコンを利用し
たバイポーラ素子の製造方法。 - 【請求項３】 請求項１の第２工程に於いて、 活性ベイス（１６）を形成するために、エミッタ多結晶
シリコン（９）に注入する不純物でボロンを使用し、 第２窒化膜（１０）の厚さは１０００Åであり、 第３酸化膜（１１）の厚さは１０００Åであり、 第３窒化膜（１２）の厚さは１５００Åであり、 ＬＰＣＶＤ方法で積層するのを特徴とする多結晶シリコ
ンを利用したバイポーラ素子の製造方法。 - 【請求項４】 請求項１の第３工程に於いて、 側面窒化膜（１４）の厚みを調節して、非活性ベース領
域の大きさを減らすことにより、小数のキャリアの蓄積
による動作速度の減少を防止することを特徴とする多結
晶シリコンを利用したバイポーラ素子。 - 【請求項５】 請求項１の第４工程に於いて、 エミッタ多結晶シリコン（９）上部のベース多結晶シリ
コン（１７）を除去するため１μｍの厚さの第４酸化膜
（１８）をＬＰＣＶＤ方法で積層し、 １μｍの厚さの１次フォトレジスト（１９）を塗布した
後写真蝕刻法でエミッタ上部のフォトレジストを除去し
た後、粘度が低い２次フォトレジスト（２０）を更に塗
布し、１６０℃で熱処理して表面を平坦化させることを
特徴とする多結晶シリコンを利用したバイポーラ素子。 - 【請求項６】 請求項１の第４工程に於いて、 エミッタ多結晶シリコン（９）上部のベース多結晶シリ
コン（１７）を除去するため、フォトレジスト（１９，
２０）より第４酸化膜（１８）の蝕刻比を大きくして、
ベース多結晶シリコン（１７）が露出されるまで乾式蝕
刻した後、第３酸化膜（１１）が露出されるまでエミッ
タ上部の上記ベース多結晶シリコン（１７）を乾式蝕刻
し、続いて、第３酸化膜（１１）を湿式蝕刻することを
特徴とする多結晶シリコンを利用したバイポーラ素子の
製造方法。 - 【請求項７】 請求項１の第５工程に於いて、 上記エミッタ多結晶シリコン（９）上に上記第２窒化膜
（１０）をマスクとして露出された上記ベース多結晶シ
リコン（１７）を湿式酸化して第５酸化膜（２１）を成
長させることにより活性領域上にエミッタ接点を形成す
ることを特徴とするバイポーラ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR91-12523 | 1991-07-22 | ||
| KR1019910012523A KR930008901B1 (ko) | 1991-07-22 | 1991-07-22 | 다결정 실리콘을 이용한 바이폴라 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142500A JPH07142500A (ja) | 1995-06-02 |
| JP2500831B2 true JP2500831B2 (ja) | 1996-05-29 |
Family
ID=19317627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195038A Expired - Fee Related JP2500831B2 (ja) | 1991-07-22 | 1992-07-22 | 多結晶シリコンを利用したバイポ―ラ素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2500831B2 (ja) |
| KR (1) | KR930008901B1 (ja) |
-
1991
- 1991-07-22 KR KR1019910012523A patent/KR930008901B1/ko not_active IP Right Cessation
-
1992
- 1992-07-22 JP JP4195038A patent/JP2500831B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR930003412A (ko) | 1993-02-24 |
| JPH07142500A (ja) | 1995-06-02 |
| KR930008901B1 (ko) | 1993-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4824796A (en) | Process for manufacturing semiconductor BICMOS device | |
| US5620908A (en) | Manufacturing method of semiconductor device comprising BiCMOS transistor | |
| JPS6226590B2 (ja) | ||
| US4871684A (en) | Self-aligned polysilicon emitter and contact structure for high performance bipolar transistors | |
| JPH09504411A (ja) | セルフアラインｃｍｏｓプロセス | |
| KR20020020215A (ko) | 반도체 집적 회로 장치의 제조 방법 | |
| KR100498503B1 (ko) | 바이폴라 접합 트랜지스터 및 그 제조 방법 | |
| US6518111B1 (en) | Method for manufacturing and structure of semiconductor device with dielectric diffusion source and CMOS integration | |
| JPH10112507A (ja) | 半導体装置の製造方法 | |
| JP2500831B2 (ja) | 多結晶シリコンを利用したバイポ―ラ素子の製造方法 | |
| JPH0482180B2 (ja) | ||
| US6790736B2 (en) | Method for manufacturing and structure of semiconductor device with polysilicon definition structure | |
| JP2718257B2 (ja) | 集積回路における埋込み層容量の減少 | |
| JPH09186170A (ja) | バイポーラトランジスターの製造方法 | |
| KR950002195B1 (ko) | 초고주파용 바이폴라 트랜지스터 및 그 제조방법 | |
| JPS63237471A (ja) | 半導体装置及びその製造方法 | |
| JP2729870B2 (ja) | 可変容量ダイオードとその製造方法 | |
| KR920005126B1 (ko) | 자기정합된 바이-시모스 트랜지스터의 제조방법 | |
| JP3134830B2 (ja) | 半導体装置の製造方法 | |
| JPH0443673A (ja) | 半導体装置の製造方法 | |
| JP2926817B2 (ja) | 半導体装置の製造方法 | |
| JP2836393B2 (ja) | 半導体装置およびその製造方法 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 | |
| JPH0327530A (ja) | バイポーラトランジスタの製造方法 | |
| JPH04361533A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960116 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080313 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110313 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110313 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |