JPH0327530A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH0327530A JPH0327530A JP16169089A JP16169089A JPH0327530A JP H0327530 A JPH0327530 A JP H0327530A JP 16169089 A JP16169089 A JP 16169089A JP 16169089 A JP16169089 A JP 16169089A JP H0327530 A JPH0327530 A JP H0327530A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベース．エミッタを自己整合的に形成するハイ
ポーラトランジスタの製造方法に関し、特に製造歩留り
の改善を図った製造方法に関する。
ポーラトランジスタの製造方法に関し、特に製造歩留り
の改善を図った製造方法に関する。
従来、ベース電極，工５ツタ電極を自己整合的に形戒す
るバイボーラトランジスタの製造方′法として、例えば
Ｓ ＳＴ （Ｓｕｐｅｒ Ｓｅｌｆ−ａｌｉｇｎｅｄ
Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ ） ，
（Ｓａｋａｉ ｅｔ． ａ１、 Ｐｒｏｃ． ｏｆ１２
ｔｈ Ｃｏｎｆ． ｏｎ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄ
ｅｖｉｃｅｓ， Ｔｏｋｙｏ，Ａｕｇｕｓｔ １９８０
， Ｐ．６７）がある。
るバイボーラトランジスタの製造方′法として、例えば
Ｓ ＳＴ （Ｓｕｐｅｒ Ｓｅｌｆ−ａｌｉｇｎｅｄ
Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ ） ，
（Ｓａｋａｉ ｅｔ． ａ１、 Ｐｒｏｃ． ｏｆ１２
ｔｈ Ｃｏｎｆ． ｏｎ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄ
ｅｖｉｃｅｓ， Ｔｏｋｙｏ，Ａｕｇｕｓｔ １９８０
， Ｐ．６７）がある。
ここに記載されている方法は、シリコン基板上に多結晶
シリコン膜を堆積した後、リングラフイ技術によってベ
ース及びエミッタを形戒する領域の多結晶シリコン膜を
エッチングした後、シリコン基板と多結晶シリコン膜の
間の絶縁膜をアンダーカットする。そして、再度多結晶
シリコン膜を堆積し、アンダーカット部以外に堆積した
多結晶シリコン膜を選択的にエッチングすることにより
、アンダーカッ１・部に多結晶シリコン膜を埋め込みベ
ース電極を基板に接続させ、続いてエミッタを形成する
。
シリコン膜を堆積した後、リングラフイ技術によってベ
ース及びエミッタを形戒する領域の多結晶シリコン膜を
エッチングした後、シリコン基板と多結晶シリコン膜の
間の絶縁膜をアンダーカットする。そして、再度多結晶
シリコン膜を堆積し、アンダーカット部以外に堆積した
多結晶シリコン膜を選択的にエッチングすることにより
、アンダーカッ１・部に多結晶シリコン膜を埋め込みベ
ース電極を基板に接続させ、続いてエミッタを形成する
。
上述した従来のＳＳＴによるパイボーラトランジスタの
製造方法では、前述のアンダーカット部にポリシリコン
を埋め込む工程の間、トランジスタの活性領域であるベ
ース・工ξツタを形成する基板表面がポリシリコン膜の
堆積・エッヂングといったプロセスに直接晒されること
になる。したがって、前述の工程は充分に洗浄度が高く
かつ制御性の良いものでなければならないが、このよう
な工程をウェハ間．ウェハ内のばらつきを抑え再現性よ
く実現するのは困難であり、この結果特性の劣化による
製造歩留りの低下が生じるという問題がある。
製造方法では、前述のアンダーカット部にポリシリコン
を埋め込む工程の間、トランジスタの活性領域であるベ
ース・工ξツタを形成する基板表面がポリシリコン膜の
堆積・エッヂングといったプロセスに直接晒されること
になる。したがって、前述の工程は充分に洗浄度が高く
かつ制御性の良いものでなければならないが、このよう
な工程をウェハ間．ウェハ内のばらつきを抑え再現性よ
く実現するのは困難であり、この結果特性の劣化による
製造歩留りの低下が生じるという問題がある。
本発明は製造工程におけるばらつきを防止して製造歩留
りの改善を図った製造方法を提供することを目的とする
。
りの改善を図った製造方法を提供することを目的とする
。
本発明の製造方法は、半導体基板にベース領域を形成し
た後、半導体基板表面に絶縁膜を形成しかつこれを外部
ベース領域の形成箇所で選択的に除去する工程と、全面
に第１の導電膜を形成する工程と、この第１の導電膜を
エミッタ領域の形成箇所で選択的に除去してベース引出
電極を形成する工程と、このベース引出電極を絶縁膜で
被覆する工程と、前記ベース引出電極を通して半導体基
板に不純物を拡散して外部ベース領域を形成ずる工程と
、工くツタ領域を形成する箇所の前記各絶縁膜を選択的
に除去する工程と、全面に第２の導電膜を形成し、かつ
これをエンチングしてエミッタ領域上にのみ残す工程と
、前記第２の糞電朕を通して前記ベース領域に不純物を
拡散してエミッタ領域を形戒する工程とを含んでいる。
た後、半導体基板表面に絶縁膜を形成しかつこれを外部
ベース領域の形成箇所で選択的に除去する工程と、全面
に第１の導電膜を形成する工程と、この第１の導電膜を
エミッタ領域の形成箇所で選択的に除去してベース引出
電極を形成する工程と、このベース引出電極を絶縁膜で
被覆する工程と、前記ベース引出電極を通して半導体基
板に不純物を拡散して外部ベース領域を形成ずる工程と
、工くツタ領域を形成する箇所の前記各絶縁膜を選択的
に除去する工程と、全面に第２の導電膜を形成し、かつ
これをエンチングしてエミッタ領域上にのみ残す工程と
、前記第２の糞電朕を通して前記ベース領域に不純物を
拡散してエミッタ領域を形戒する工程とを含んでいる。
この製造方法では、ベース引出電極及び外部ベース領域
を形成する際には、ベース領域及びエミッタ領域形成箇
所は絶縁膜で被覆されているため、第１の導電膜を形戒
する際に損傷を受けることはない。また、エミッタ電極
及びエミッタ領域を形成する際にもベース領域は絶縁膜
で被覆されることになり、第２の導電膜を形成する際に
損傷を受けることはない。
を形成する際には、ベース領域及びエミッタ領域形成箇
所は絶縁膜で被覆されているため、第１の導電膜を形戒
する際に損傷を受けることはない。また、エミッタ電極
及びエミッタ領域を形成する際にもベース領域は絶縁膜
で被覆されることになり、第２の導電膜を形成する際に
損傷を受けることはない。
［実施例〕
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｅ）は本発明をｎｐｎバイポーラト
ランジスタの製造に適用した第１実施例を製造工程順に
示す縦断面図である。但し、ここではベース・工ξツタ
領域だけを図示している。
ランジスタの製造に適用した第１実施例を製造工程順に
示す縦断面図である。但し、ここではベース・工ξツタ
領域だけを図示している。
先ず、第１図（ａ）のように、ｎ型エピタキシャル層を
構威したシリコン基板１に素子分離領域（図示せず）を
形成した後、ベースボロン注入を行いベース領域２を形
成する。次いで、気相戒長法により酸化膜３を１００〜
３００人程度全面に戒長し、かつ窒化膜４を同しく気相
威長法により１０００〜２０００人程度成長する。次に
、反応性イオンエッチングにより、外部ベース領域上の
酸化膜３及び窒化膜４を除去し、エビタキシャル基板１
を露出させる。そして、ベース引出電極となる多結晶シ
リコン膜５を気相戒長法により１０００〜５０００人程
度全面に戒長し、これに注入量ＩＱ＋５〜１０１６ｃｍ
−２程度の高濃度のポロンを注入する。
構威したシリコン基板１に素子分離領域（図示せず）を
形成した後、ベースボロン注入を行いベース領域２を形
成する。次いで、気相戒長法により酸化膜３を１００〜
３００人程度全面に戒長し、かつ窒化膜４を同しく気相
威長法により１０００〜２０００人程度成長する。次に
、反応性イオンエッチングにより、外部ベース領域上の
酸化膜３及び窒化膜４を除去し、エビタキシャル基板１
を露出させる。そして、ベース引出電極となる多結晶シ
リコン膜５を気相戒長法により１０００〜５０００人程
度全面に戒長し、これに注入量ＩＱ＋５〜１０１６ｃｍ
−２程度の高濃度のポロンを注入する。
次に、第１図（ｂ）のように、フォ１・レジス１・６を
マスクとして工ごツタ領域の多結晶シリコン膜５を反応
性イオンエッチングにより除去する。
マスクとして工ごツタ領域の多結晶シリコン膜５を反応
性イオンエッチングにより除去する。
次に、第１図（Ｃ）のように、熱酸化法を用いて多結晶
シリコン膜５の表面を酸化し、酸化膜７を形成する。こ
の時同時に、多結晶シリコン膜５に注入されているボロ
ンイオンは基板１に拡散され、外部ベース領域８が形成
される。このとき、エミッタを形戒する領域は窒化膜３
で覆われており、酸化されることはない。
シリコン膜５の表面を酸化し、酸化膜７を形成する。こ
の時同時に、多結晶シリコン膜５に注入されているボロ
ンイオンは基板１に拡散され、外部ベース領域８が形成
される。このとき、エミッタを形戒する領域は窒化膜３
で覆われており、酸化されることはない。
次に、第１図（ｄ）のように、熱リン酸及び弗酸による
ウェットエッチングによりエミッタ領域の窒化膜４及び
酸化膜３を除去する。そして、気相威長法により多結晶
シリコン膜９を３０００〜８０００λ程度或長し、これ
に注入量１０１５〜１ ０１ ｂ ｃ ｍ−２程度の高
濃度のヒ素イオンを注入する。
ウェットエッチングによりエミッタ領域の窒化膜４及び
酸化膜３を除去する。そして、気相威長法により多結晶
シリコン膜９を３０００〜８０００λ程度或長し、これ
に注入量１０１５〜１ ０１ ｂ ｃ ｍ−２程度の高
濃度のヒ素イオンを注入する。
次に、第１図（ｅ）のように、熱処理により多結晶シリ
コン膜９からヒ素イオンを外部ベース領域８に拡散して
工ξツタ領域１０を形成する。その後、多結晶シリコン
膜９をエッチングバックすることにより、ベース引き出
し電極に対し自己整合的に工業ツタ電極９Ａを形成する
。
コン膜９からヒ素イオンを外部ベース領域８に拡散して
工ξツタ領域１０を形成する。その後、多結晶シリコン
膜９をエッチングバックすることにより、ベース引き出
し電極に対し自己整合的に工業ツタ電極９Ａを形成する
。
以下、不必要な多結晶シリコン膜を取り除き、層間絶縁
膜を被着し、アルミニウム配線を形成することによりｎ
ｐｎハイポーラトランジスタを形成することができる。
膜を被着し、アルミニウム配線を形成することによりｎ
ｐｎハイポーラトランジスタを形成することができる。
同様にして、ｐｎｐバイボーラトランジスタを形成でき
ることはいうまでもない。
ることはいうまでもない。
第２図（ａ）乃至（ｅ）は本発明の第２実施例を製造工
程順に示す縦断面図である。
程順に示す縦断面図である。
先ず、第２図（ａ）のように、第一の実施例と同様にベ
ース領域２，酸化膜３及び窒化膜４を威長した後、リソ
グラフィ技術を用いてシリコン基板１の表面を一部露出
させる。このとき、エミッタ形成領域と接する真性ベー
ス領域の一部を開孔しておく。そして、薄い酸化膜ｌ１
を気相戒長法により１００〜５００人程度全面に成長ず
る。これにより、この薄い酸化膜１１はエミノタ形戒領
域と接する部分で基板１の表面に形成される。
ース領域２，酸化膜３及び窒化膜４を威長した後、リソ
グラフィ技術を用いてシリコン基板１の表面を一部露出
させる。このとき、エミッタ形成領域と接する真性ベー
ス領域の一部を開孔しておく。そして、薄い酸化膜ｌ１
を気相戒長法により１００〜５００人程度全面に成長ず
る。これにより、この薄い酸化膜１１はエミノタ形戒領
域と接する部分で基板１の表面に形成される。
次に、第２図（ｂ）のように、多結晶シリコン膜１２を
気相威長法によりＩ ０００〜５０００人程度威長させ
る。
気相威長法によりＩ ０００〜５０００人程度威長させ
る。
次に、第２図（Ｃ）のように、多結晶シリコン膜１２を
エッチングバックすることにより、エミッタ領域と接す
る真性ベース領域上の一部、即ち薄い酸化膜１１上にの
み多結晶シリコン膜１２を残す。
エッチングバックすることにより、エミッタ領域と接す
る真性ベース領域上の一部、即ち薄い酸化膜１１上にの
み多結晶シリコン膜１２を残す。
次いで、第２図（ｄ）のように、弗酸によるウェットエ
ッチングにより薄い酸化膜１１を除去する。更に、熱酸
化法により多結晶シリコン膜１２の表面を酸化して酸化
膜ｌ３を形成する。
ッチングにより薄い酸化膜１１を除去する。更に、熱酸
化法により多結晶シリコン膜１２の表面を酸化して酸化
膜ｌ３を形成する。
以下、第１図（ｄ）及び（ｅ）に示した工程と同様の工
程を経ることにより、第２図（ｅ）のように、バイポー
ラトランジスタが形戒できる。
程を経ることにより、第２図（ｅ）のように、バイポー
ラトランジスタが形戒できる。
この実施例で形成したハイポーラ１・ランジスクは、エ
ミッタ領域と接する真性ベース領域上において薄い酸化
膜ｌ１を介してエミッタ電極の一部が構成されることに
なるため、エミッタ・ベース間の逆バイアスによるなだ
れ降伏で発生した電子あるいは正孔のトラップ効率を低
下させトランジスタの劣化を防くことができる利点があ
る。
ミッタ領域と接する真性ベース領域上において薄い酸化
膜ｌ１を介してエミッタ電極の一部が構成されることに
なるため、エミッタ・ベース間の逆バイアスによるなだ
れ降伏で発生した電子あるいは正孔のトラップ効率を低
下させトランジスタの劣化を防くことができる利点があ
る。
以上説明したように本発明は、ベース領域及びエミッタ
領域形成箇所を絶縁膜で覆った状熊で箇１の導電膜を形
成し、かつベース領域を絶縁膜で覆った状態で第２の導
電膜を形成しているので、第１，第２の導電膜の堆積．
エッチング等の工程による損傷を受けることがなく、特
性の劣化による製造歩留りの低下を防止できる。
領域形成箇所を絶縁膜で覆った状熊で箇１の導電膜を形
成し、かつベース領域を絶縁膜で覆った状態で第２の導
電膜を形成しているので、第１，第２の導電膜の堆積．
エッチング等の工程による損傷を受けることがなく、特
性の劣化による製造歩留りの低下を防止できる。
また、ベース領域及びエミッタ領域を自己整合的に形成
しているので、外部ベース領域を小さくでき、ベース接
合容量を小さくし、高速動作が可能なバイボーラトラン
ジスタが製造できる効果がある。
しているので、外部ベース領域を小さくでき、ベース接
合容量を小さくし、高速動作が可能なバイボーラトラン
ジスタが製造できる効果がある。
第１図（ａ）乃至（ｅ）は本発明の第１実施例を製造工
程順に示す要部の縦断面図、第２図（ａ）乃至（ｅ）は
本発明の第２実施例を製造工程順に示す要部の縦断面図
である。 ｌ・・・シリコン基板（ｎ型エビタキシャル基板）、２
・・・ベース領域、３・・・酸化膜、４・・・窒化膜、
５・・・多結晶シリコン膜、６・・・フォトレジス１・
、７・・・酸化膜、８・・・外部ベース領域、９・・・
多結晶シリコン欣、９Ａ・・・エミッタ電極、１０・・
・エミッタ１１ｆ１域、１ｌ・・・酸化膜、１２・・・
多結晶シリコン膜、１３・・・酸化膜。 ９ ｌ０ 第 １ 図 第２ 図 ／１１跋允榎
程順に示す要部の縦断面図、第２図（ａ）乃至（ｅ）は
本発明の第２実施例を製造工程順に示す要部の縦断面図
である。 ｌ・・・シリコン基板（ｎ型エビタキシャル基板）、２
・・・ベース領域、３・・・酸化膜、４・・・窒化膜、
５・・・多結晶シリコン膜、６・・・フォトレジス１・
、７・・・酸化膜、８・・・外部ベース領域、９・・・
多結晶シリコン欣、９Ａ・・・エミッタ電極、１０・・
・エミッタ１１ｆ１域、１ｌ・・・酸化膜、１２・・・
多結晶シリコン膜、１３・・・酸化膜。 ９ ｌ０ 第 １ 図 第２ 図 ／１１跋允榎
Claims (1)
- １、半導体基板にベース領域を形成した後、半導体基板
表面に絶縁膜を形成しかつこれを外部ベース領域の形成
箇所で選択的に除去する工程と、全面に第１の導電膜を
形成する工程と、この第１の導電膜をエミッタ領域の形
成箇所で選択的に除去してベース引出電極を形成する工
程と、このベース引出電極を絶縁膜で被覆する工程と、
前記ベース引出電極を通して半導体基板に不純物を拡散
して外部ベース領域を形成する工程と、エミッタ領域を
形成する箇所の前記各絶縁膜を選択的に除去する工程と
、全面に第２の導電膜を形成し、かつこれをエッチング
してエミッタ領域上にのみ残す工程と、前記第２の導電
膜を通して前記ベース領域に不純物を拡散してエミッタ
領域を形成する工程とを含むことを特徴とするバイポー
ラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16169089A JPH0327530A (ja) | 1989-06-23 | 1989-06-23 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16169089A JPH0327530A (ja) | 1989-06-23 | 1989-06-23 | バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0327530A true JPH0327530A (ja) | 1991-02-05 |
Family
ID=15740009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16169089A Pending JPH0327530A (ja) | 1989-06-23 | 1989-06-23 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0327530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2659328C1 (ru) * | 2017-10-02 | 2018-06-29 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
-
1989
- 1989-06-23 JP JP16169089A patent/JPH0327530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2659328C1 (ru) * | 2017-10-02 | 2018-06-29 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
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