JPH021937A - トレンチ内にベース及びエミッタ構造を有する半導体バイポーラ・トランジスタ及びその製法 - Google Patents
トレンチ内にベース及びエミッタ構造を有する半導体バイポーラ・トランジスタ及びその製法Info
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- JPH021937A JPH021937A JP63292229A JP29222988A JPH021937A JP H021937 A JPH021937 A JP H021937A JP 63292229 A JP63292229 A JP 63292229A JP 29222988 A JP29222988 A JP 29222988A JP H021937 A JPH021937 A JP H021937A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＬＬ上二上ユ±ｊ
本発明はバイポーラ・トランジスタ及びそれを集積回路
内に製造することに関し、より詳細にはトレンチ中のバ
イポーラ・デバイスの形成に関する。
内に製造することに関し、より詳細にはトレンチ中のバ
イポーラ・デバイスの形成に関する。
従来技術
集積回路の応用には互いに独立するマルチプル（多重）
電流出力を必要とするものらある。しかしこの様な設に
１で高電流を獲得することは困難である。この問題を克
服するための標準的な方法は、多重出力が必要な場合、
これらの出力を入力と一緒にチップの表側に持って来る
ことであり、例えば、ｒｌＥＥＥ スペクトラムＪ
（１９８５ｆ−７月刊）第４２−４８頁掲載のウラデイ
ミール・ラムネツク（Ｖｌａｄｉｍｉｒ Ｒｕ５ｅｎｎ
ｅｋ ）の［パワー・デバイスはチップ内にある」に説
明されるようなものである。この様な１バイスから得ら
れる性能は、単一のバイポーラ・デバイスから得られる
ものより遥かに劣っている。この不性能の理由は、この
標準的な解決法にＪ、って乏しい面積効果と乏しいコレ
クタ抵抗特性が提供されるということである。
電流出力を必要とするものらある。しかしこの様な設に
１で高電流を獲得することは困難である。この問題を克
服するための標準的な方法は、多重出力が必要な場合、
これらの出力を入力と一緒にチップの表側に持って来る
ことであり、例えば、ｒｌＥＥＥ スペクトラムＪ
（１９８５ｆ−７月刊）第４２−４８頁掲載のウラデイ
ミール・ラムネツク（Ｖｌａｄｉｍｉｒ Ｒｕ５ｅｎｎ
ｅｋ ）の［パワー・デバイスはチップ内にある」に説
明されるようなものである。この様な１バイスから得ら
れる性能は、単一のバイポーラ・デバイスから得られる
ものより遥かに劣っている。この不性能の理由は、この
標準的な解決法にＪ、って乏しい面積効果と乏しいコレ
クタ抵抗特性が提供されるということである。
この不利を克服するために、コレクタを全てデツプの裏
側に配置することによりチップの表側から裏側への垂直
な電流を有するデバイスを製作することが可能である。
側に配置することによりチップの表側から裏側への垂直
な電流を有するデバイスを製作することが可能である。
しかし、この配列では、全てのコレクタがチップの裏側
で一緒に接続されるので、幾つかの形の多重出力の形成
を妨げてしまう。この様な垂直、な設計において出力を
分離しようとする試みは、ウェハの裏側での操作が製造
問題を呈するので、集積回路の処理技術と両立できない
。
で一緒に接続されるので、幾つかの形の多重出力の形成
を妨げてしまう。この様な垂直、な設計において出力を
分離しようとする試みは、ウェハの裏側での操作が製造
問題を呈するので、集積回路の処理技術と両立できない
。
表側の出力を有する様な従来のバイポーラ・トランジス
タのコレクタ抵抗を改良するために、エピタキシャル層
を成長させる前に高ドーピングした層を埋込層として加
え、深く高ドーピングした領域をコレクタ・コンタクト
の表面に加えてＮ＋埋込層のところまでずっと下がって
浸透するようにする。この様にして、コレクタ抵抗を減
らずことが可能であるが、垂直な設計で獲得できるもの
ほど低い値ではない。
タのコレクタ抵抗を改良するために、エピタキシャル層
を成長させる前に高ドーピングした層を埋込層として加
え、深く高ドーピングした領域をコレクタ・コンタクト
の表面に加えてＮ＋埋込層のところまでずっと下がって
浸透するようにする。この様にして、コレクタ抵抗を減
らずことが可能であるが、垂直な設計で獲得できるもの
ほど低い値ではない。
表側の出力を有する従来のバイポーラ・トランジスタの
面積効果を改良するために、トランジスタが占める表側
の表面面積を大きくすることができる。しかし、これは
限られた改良しか提供しない。
面積効果を改良するために、トランジスタが占める表側
の表面面積を大きくすることができる。しかし、これは
限られた改良しか提供しない。
従って、以上の従来技術の説明から明らかなことは、バ
イポーラ・トランジスタで構成される集積回路に多重高
電流出力を提供することの問題は、この時には適切には
解決されないということである。
イポーラ・トランジスタで構成される集積回路に多重高
電流出力を提供することの問題は、この時には適切には
解決されないということである。
を するための
本発明に従って、上述した従来技術の問題を克服し、か
つ標準的な垂直のバイポーラ・トランジスタ設計の性能
利点を提供し、一方ＣＭＯ８やバイポーラ論理等、単一
チップ上で他の分離したデバイスとなお統合可能である
。本発明は、現在の技術の主要な不利、すなわち、論理
機能を有する同一チップ上に集積したデバイスの電流処
理の可能性を直接扱い、エミッタ面積がチップの面積よ
りも大きくなるまで潜在的に増加づる工程を生み出ず。
つ標準的な垂直のバイポーラ・トランジスタ設計の性能
利点を提供し、一方ＣＭＯ８やバイポーラ論理等、単一
チップ上で他の分離したデバイスとなお統合可能である
。本発明は、現在の技術の主要な不利、すなわち、論理
機能を有する同一チップ上に集積したデバイスの電流処
理の可能性を直接扱い、エミッタ面積がチップの面積よ
りも大きくなるまで潜在的に増加づる工程を生み出ず。
簡潔に言うと、上記のことは、バイポーラ・トランジス
タのベースとエミッタを半導体表面中にエツチングした
単一トレンチに形成することにより達成される。これは
、そのトレンチ内のシリコン中にベース拡散とエミッタ
拡散とを提供することにより達成する。この構造にトラ
ンジスタとしてバイアスをかけると、電流は他の表面コ
ンタクト或いは他のトレンチへの横方向の流れであり、
結果として非常に短い電流経路となり、この電流経路に
は非常に低い抵抗が提供される。トレンチ内にベースと
エミッタを配置することにより、同様に、トレンチのた
めにベースと１ミツタの面積がチップ自体の表面よりも
実際に大きい（大きい面積をｈする）という可能性が与
えられ、所定勺イズのチップに対するよりａ電流の１′
ｉＴ能性が提供される。
タのベースとエミッタを半導体表面中にエツチングした
単一トレンチに形成することにより達成される。これは
、そのトレンチ内のシリコン中にベース拡散とエミッタ
拡散とを提供することにより達成する。この構造にトラ
ンジスタとしてバイアスをかけると、電流は他の表面コ
ンタクト或いは他のトレンチへの横方向の流れであり、
結果として非常に短い電流経路となり、この電流経路に
は非常に低い抵抗が提供される。トレンチ内にベースと
エミッタを配置することにより、同様に、トレンチのた
めにベースと１ミツタの面積がチップ自体の表面よりも
実際に大きい（大きい面積をｈする）という可能性が与
えられ、所定勺イズのチップに対するよりａ電流の１′
ｉＴ能性が提供される。
本工程は、ｐ形半導体１１上に酸化物マスクを形成する
ことと、そこに埋込み「１領域を形成することとを含む
。更に、半導体処理は木質的に埋込層上にある。酸化物
を除去して、シリコンのｎ形エピタキシャル層を基板上
に形成する。それから、その上に酸化物層を形成し、分
離が提供されるフィールド領域のところでパターン形成
して、そこにｐ形不純物を基板まで広げて被着する。エ
ピタキシャル層表面を再び酸化物で被覆し、エミッタと
ベースが形成される領域をパターン形成し、酸化物を除
去し、ｐ十領域をエピタキシャル層の表面に形成する。
ことと、そこに埋込み「１領域を形成することとを含む
。更に、半導体処理は木質的に埋込層上にある。酸化物
を除去して、シリコンのｎ形エピタキシャル層を基板上
に形成する。それから、その上に酸化物層を形成し、分
離が提供されるフィールド領域のところでパターン形成
して、そこにｐ形不純物を基板まで広げて被着する。エ
ピタキシャル層表面を再び酸化物で被覆し、エミッタと
ベースが形成される領域をパターン形成し、酸化物を除
去し、ｐ十領域をエピタキシャル層の表面に形成する。
露出したエピタキシャル領域を再び酸化させ、基板表面
のトレンチが形成される領域をパターン形成し、エツチ
ングする。このトレンチは、上述した分離技術の代わり
の分離等のＩこめにトレンチが必要な他の領域と同様に
、ｐ十領域を通って伸びることになる。次に、多結晶シ
リコン（ポリシリコン）の膚を基板上に、部分的にトレ
ンチ中に、またその側壁に対して形成する。
のトレンチが形成される領域をパターン形成し、エツチ
ングする。このトレンチは、上述した分離技術の代わり
の分離等のＩこめにトレンチが必要な他の領域と同様に
、ｐ十領域を通って伸びることになる。次に、多結晶シ
リコン（ポリシリコン）の膚を基板上に、部分的にトレ
ンチ中に、またその側壁に対して形成する。
酸化物を基板の表面に被着し、パターン形成して、ベー
ス領域とエミッタ領域が中に形成されるトレンチだけを
露出さゼる。それから、ｐ＋不純物を開口しているトレ
ンチの側壁及び底部に拡散さＶる。
ス領域とエミッタ領域が中に形成されるトレンチだけを
露出さゼる。それから、ｐ＋不純物を開口しているトレ
ンチの側壁及び底部に拡散さＶる。
次に、被着した酸化物をはがし、ｎ形不純物をポリシリ
コン上に被覆し、更に別のポリシリコンの層をその上に
被着してトレンチを埋め、比較的平らなポリシリコン表
面を提供する。ｎ形不純物を短い距離だけでなくポリシ
リコンも通ってトレンチの側壁中に拡散させる。それか
ら、トレンチの上と最初に形成したｐ十領域の上以外の
ポリシリコンをエツチング除去する。トランジスタの完
成は、基板上に酸化物層を形成し、その酸化物をパター
ン形成して、ベース、エミッタ、及びコレクタに対する
金属化用の穴を提供し、連続金属化及び基板表面上の窒
化シリコンの層による不動態化により行う。
コン上に被覆し、更に別のポリシリコンの層をその上に
被着してトレンチを埋め、比較的平らなポリシリコン表
面を提供する。ｎ形不純物を短い距離だけでなくポリシ
リコンも通ってトレンチの側壁中に拡散させる。それか
ら、トレンチの上と最初に形成したｐ十領域の上以外の
ポリシリコンをエツチング除去する。トランジスタの完
成は、基板上に酸化物層を形成し、その酸化物をパター
ン形成して、ベース、エミッタ、及びコレクタに対する
金属化用の穴を提供し、連続金属化及び基板表面上の窒
化シリコンの層による不動態化により行う。
以上のことの結果により、集積回路が、その回路の複数
のバイポーラ・［・ランジスタを、全てのコレクタ電極
がチップの表側にある単一チップ上に有することになる
。更に、エミッタとベースを単一トレンチ中に形成して
、チップの表面よりも大きなベースとエミッタの面積を
提供するだけでなく、低抵抗を付随する非常に短い電流
経路も提供する。
のバイポーラ・［・ランジスタを、全てのコレクタ電極
がチップの表側にある単一チップ上に有することになる
。更に、エミッタとベースを単一トレンチ中に形成して
、チップの表面よりも大きなベースとエミッタの面積を
提供するだけでなく、低抵抗を付随する非常に短い電流
経路も提供する。
実施例
さて、バイポーラ・トランジスタを本発明に従って形成
り゛る好ましい方法を詳細に説明する。第１図を説明す
るが、同図には、ｐ形不純物で１０乃至２０オーム−セ
ンチメートルの抵抗までドーピングした結晶方位（１０
０）のシリコン基板１を示す。この基板１の表向を摂氏
１１００度の蒸気中Ｔ：酸化させ、酸化物層２を約６５
００オングストロームの深さに提供する。フォトレジス
トを用いてＮ埋込層３用にパターンを７オトリソグラフ
イツク的にその上に定め、パターン形成した領域から酸
化物をエツチング除去する。それから、５×１０１２の
軽出のｎ形ドーパント（添加不純物）を基板１上の露出
したパターン形成した部分に注入し、拡散させて、埋込
層３を提供づる。この段階で低濃度ドーピングを用いる
ことが通常の処理と異なっているが、この埋込層の目的
が、従来の平坦なバイポーラ・トランジスタを形成する
■程にＪ３いてよりも、この描込において異なっている
からである。このドーパントは基板中に１０マイクロメ
ートルに拡散させる。
り゛る好ましい方法を詳細に説明する。第１図を説明す
るが、同図には、ｐ形不純物で１０乃至２０オーム−セ
ンチメートルの抵抗までドーピングした結晶方位（１０
０）のシリコン基板１を示す。この基板１の表向を摂氏
１１００度の蒸気中Ｔ：酸化させ、酸化物層２を約６５
００オングストロームの深さに提供する。フォトレジス
トを用いてＮ埋込層３用にパターンを７オトリソグラフ
イツク的にその上に定め、パターン形成した領域から酸
化物をエツチング除去する。それから、５×１０１２の
軽出のｎ形ドーパント（添加不純物）を基板１上の露出
したパターン形成した部分に注入し、拡散させて、埋込
層３を提供づる。この段階で低濃度ドーピングを用いる
ことが通常の処理と異なっているが、この埋込層の目的
が、従来の平坦なバイポーラ・トランジスタを形成する
■程にＪ３いてよりも、この描込において異なっている
からである。このドーパントは基板中に１０マイクロメ
ートルに拡散させる。
それから、酸化物層を標準的なエツチングにより基板か
らはがし、１５マイクロメートルの軽くドーピングした
（約５オーム−センチメートルの）ｎ形シリコン５をエ
ピタキシセル成長で基板表面に被着する。このエピタキ
シャル層を酸化させて、第２図に示すような酸化物層７
を形成する。次に、パターン９を７オトレジストを用い
て酸化物層７上にフォトリソグラフィック的に定め、分
離整合タンクまたはデバイスが相互から形成されことに
なる領域に対するパターンを定め、酸化物をパターン形
成した部分からエツチング除去する。フォトレジスト９
を除去する。それから、エピタキシャル層５の露出した
部分を高濃度のボロンで１平方当たり５オームのシート
抵抗に、熱ドーピングし、ボロンを十分深く拡散させ、
それにより、ボロンがエピタキシャル層に浸透し、第３
図に示すように、連続的なｐ形領ｌｉｔ！＋１１を基板
の表面からエピタキシャル層５の外側の表面まで形成す
る。
らはがし、１５マイクロメートルの軽くドーピングした
（約５オーム−センチメートルの）ｎ形シリコン５をエ
ピタキシセル成長で基板表面に被着する。このエピタキ
シャル層を酸化させて、第２図に示すような酸化物層７
を形成する。次に、パターン９を７オトレジストを用い
て酸化物層７上にフォトリソグラフィック的に定め、分
離整合タンクまたはデバイスが相互から形成されことに
なる領域に対するパターンを定め、酸化物をパターン形
成した部分からエツチング除去する。フォトレジスト９
を除去する。それから、エピタキシャル層５の露出した
部分を高濃度のボロンで１平方当たり５オームのシート
抵抗に、熱ドーピングし、ボロンを十分深く拡散させ、
それにより、ボロンがエピタキシャル層に浸透し、第３
図に示すように、連続的なｐ形領ｌｉｔ！＋１１を基板
の表面からエピタキシャル層５の外側の表面まで形成す
る。
露出した部分はこの拡散中にその上に酸化物層１３を成
長させることにより′＃１１する。
長させることにより′＃１１する。
さて、ベース１のパターンを定めるが、フォトレジスト
で酸化物層７をパターン形成し、露出した部分の酸化シ
リコンをエツチング除去し、それから熱諒被４と短い拡
散を用いて露出したエピタキシャル層５中に約２マイク
ロメートルの深さのｐ＋トド−ングの浅い領域１５を形
成することにより行い、浅い低抵抗（約ｌ Ｑ Ｑ ｏ
ｈｍｓ／ ＳＱ、 ）のｐ形拡散領域を１ｉ得する。こ
の構造は本技術独特のもので、工程に於いて連続的に定
められるベース領域及び活性ベース領域どのコンタクト
間の電気的バスの働きをするのに用いられる。それから
、酸化物層１７を露出したシリコン上に拡散中に成長さ
せる。
で酸化物層７をパターン形成し、露出した部分の酸化シ
リコンをエツチング除去し、それから熱諒被４と短い拡
散を用いて露出したエピタキシャル層５中に約２マイク
ロメートルの深さのｐ＋トド−ングの浅い領域１５を形
成することにより行い、浅い低抵抗（約ｌ Ｑ Ｑ ｏ
ｈｍｓ／ ＳＱ、 ）のｐ形拡散領域を１ｉ得する。こ
の構造は本技術独特のもので、工程に於いて連続的に定
められるベース領域及び活性ベース領域どのコンタクト
間の電気的バスの働きをするのに用いられる。それから
、酸化物層１７を露出したシリコン上に拡散中に成長さ
せる。
次に、トレンチのパターンをフォトレジストでフォトリ
ソグラフィック的に定め、露出した酸化物をエツチング
除去する。それから、反応性イオン・エツチング技術を
用いてシリコンを１０マイクロメートルの深さまで除去
し、トレンチ１９及び２１を形成する。本工程のこの段
階の構造を第４図に示す。トレンチ１９の幾つかは、ｐ
＋領域１５を通過し得るが、もう一方のトレンチ２１は
通過しないということが分かる。ベースとエミッタの拡
散を含むトレンチが、先に形成したｐ十領域を通過する
ことになる。
ソグラフィック的に定め、露出した酸化物をエツチング
除去する。それから、反応性イオン・エツチング技術を
用いてシリコンを１０マイクロメートルの深さまで除去
し、トレンチ１９及び２１を形成する。本工程のこの段
階の構造を第４図に示す。トレンチ１９の幾つかは、ｐ
＋領域１５を通過し得るが、もう一方のトレンチ２１は
通過しないということが分かる。ベースとエミッタの拡
散を含むトレンチが、先に形成したｐ十領域を通過する
ことになる。
それから、５０００オングストロームの厚さのポリシリ
コン層を、チップの表面全体と、両りのトレンチ中、及
びトレンチの壁に沿って共形に被着し、部分的にトレン
チを埋める。
コン層を、チップの表面全体と、両りのトレンチ中、及
びトレンチの壁に沿って共形に被着し、部分的にトレン
チを埋める。
次に、ベース及びエミッタの拡散が提供されないトレン
チはどれも密閉するが、これは酸化シリコン及び／或い
は窒化シリコンの層２３を全てのトレンチ１９及び２１
をＭじるのに十分な厚さでチップ表面に共形に被着し、
拡散が生じることになる、開１コすべきトレンチ１つ上
のシールを露出させるために標準的なフォトリングラフ
イック技術でチップ表面をマスキングし、続いて標準的
なエツチング技術によりトレンチ１９中の密閉材料をエ
ツチングすることによって行なう。次に、ｐ十領域２５
をトレンチ部分中に熱ボロン被着により拡散させ、ｐ＋
層をトレンチ１９の壁の回りに形成するが、このとき他
のトレンチ２１は何も拡散さＶず、トレンチ１９の壁に
トランジスタの活性ベース領域を提供し、第５図に示す
ような構造を提供する。それから、残りの酸化シリコン
及び／或いは窒化シリコン密閉材料２３を標準的なエツ
チング技術によりチップの表面から除去する。
チはどれも密閉するが、これは酸化シリコン及び／或い
は窒化シリコンの層２３を全てのトレンチ１９及び２１
をＭじるのに十分な厚さでチップ表面に共形に被着し、
拡散が生じることになる、開１コすべきトレンチ１つ上
のシールを露出させるために標準的なフォトリングラフ
イック技術でチップ表面をマスキングし、続いて標準的
なエツチング技術によりトレンチ１９中の密閉材料をエ
ツチングすることによって行なう。次に、ｐ十領域２５
をトレンチ部分中に熱ボロン被着により拡散させ、ｐ＋
層をトレンチ１９の壁の回りに形成するが、このとき他
のトレンチ２１は何も拡散さＶず、トレンチ１９の壁に
トランジスタの活性ベース領域を提供し、第５図に示す
ような構造を提供する。それから、残りの酸化シリコン
及び／或いは窒化シリコン密閉材料２３を標準的なエツ
チング技術によりチップの表面から除去する。
次に、リン等のＮ形ドーパントをポリシリコンの上に熱
被着し、８０００オングストロームの別のポリシリコン
の層をその上に被着してトレンチをふさぐ。それから、
摂氏１０００度の温度に２０分間熱することにより拡散
周期を提供し、リンをポリシリコン中に均等に、かつ層
５の２７のところの結晶シリコン中までの短い距離打ち
込み、トレンチ１９中のベース及びエミッタ領域、及び
ｎ形エピタキシャル層５とのコンタクトとして役立つも
う一方のトレンチ２１中のｎ十領域２９を提供する。そ
れからポリシリコン３１及び３３をフォトリソグラフィ
ック的にパターン形成して、エツチング除去するが、ト
レンチの上方、層５表面のｐ＋領領域上方及びそこをわ
ずかに越えたところ、及び第６図のような構造を提供す
るのに必要な他の部分は除く。ＮＰＮトランジスタは、
エミッタである第一のトレンチ１９中のｎ十領域２７、
ベースであるｐ十領域２５及び、コレクタである第二の
トレンチ２１中のｎ十領域とで形成されているというこ
とが分かる。
被着し、８０００オングストロームの別のポリシリコン
の層をその上に被着してトレンチをふさぐ。それから、
摂氏１０００度の温度に２０分間熱することにより拡散
周期を提供し、リンをポリシリコン中に均等に、かつ層
５の２７のところの結晶シリコン中までの短い距離打ち
込み、トレンチ１９中のベース及びエミッタ領域、及び
ｎ形エピタキシャル層５とのコンタクトとして役立つも
う一方のトレンチ２１中のｎ十領域２９を提供する。そ
れからポリシリコン３１及び３３をフォトリソグラフィ
ック的にパターン形成して、エツチング除去するが、ト
レンチの上方、層５表面のｐ＋領領域上方及びそこをわ
ずかに越えたところ、及び第６図のような構造を提供す
るのに必要な他の部分は除く。ＮＰＮトランジスタは、
エミッタである第一のトレンチ１９中のｎ十領域２７、
ベースであるｐ十領域２５及び、コレクタである第二の
トレンチ２１中のｎ十領域とで形成されているというこ
とが分かる。
次に、１マイク［１メートルの酸化シリコンの層３５を
デツプ全体に被覆し、フォトリソグラフィック的にパタ
ーン形成し、エツチングして、侵で加えられる金属から
ポリシリコン３１及び３３を絶縁する。この酸化シリコ
ンはまた、電界軽減用に或いは他の理由のために他の部
分を残してもよい。それから、酸化シリコン層中の開口
部を、ベース及び分離領域とのコンタクト用に、パター
ン形成し、エツチングすることにより形成する。次に、
２マイクロメートルのアルミニウムの層の形の金属化物
３７及び３９を被着し、適切なフォトリソグラフィ及び
エツチングでパターン形成して、露出したポリシリコン
３１及び３３を接触させ、リード及びボンディング・パ
ッドを形成する。それから、１マイクロメートルの窒化
シリコン層４１を、不動態化のためにチップの表面全体
に被覆する。この層をパターン形成し、エツチングして
、ボンディング・パッドをあけ、金属を焼結させる。
デツプ全体に被覆し、フォトリソグラフィック的にパタ
ーン形成し、エツチングして、侵で加えられる金属から
ポリシリコン３１及び３３を絶縁する。この酸化シリコ
ンはまた、電界軽減用に或いは他の理由のために他の部
分を残してもよい。それから、酸化シリコン層中の開口
部を、ベース及び分離領域とのコンタクト用に、パター
ン形成し、エツチングすることにより形成する。次に、
２マイクロメートルのアルミニウムの層の形の金属化物
３７及び３９を被着し、適切なフォトリソグラフィ及び
エツチングでパターン形成して、露出したポリシリコン
３１及び３３を接触させ、リード及びボンディング・パ
ッドを形成する。それから、１マイクロメートルの窒化
シリコン層４１を、不動態化のためにチップの表面全体
に被覆する。この層をパターン形成し、エツチングして
、ボンディング・パッドをあけ、金属を焼結させる。
これにより、第７ａ図及び第７ｂ図に示すような構造を
提供する工程を完了する。
提供する工程を完了する。
以上に説明した構造及び工程に、幾つかの変更を開示の
範囲内において成すことが可能である１゜それらの構造
の違いは次のようになる：ｐ形埋込層及びトレンチは、
以上の説明で特定した濃いρ＋の拡散の代わりに、ρ形
不純物と共に用いて分離を形成することができる。、第
二の変更により、コレクタのトレンチを除去し、エピタ
キシャル層との浅いｎ＋コンタクトのみをコレクタ用に
用いる。これら２つの構造は、上記で説明したのと幾ら
か異なる工程を必要とし、第一の変更はより複雑で、第
二の変更はより簡単なものである。他の実行可能な変更
により、スライスの表面の上側に生じた二酸化シリコン
の層との分離を達成するが、エピタキシャル層を被着す
る前に、酸素の注入及びアニーリングをすることにより
行う。トレンチをエピタキシャル層を介して、下方に酸
化物のところまでエツチングし、その側壁を酸化させ、
それにより、デバイス用の完全に酸化物分離したシリコ
ン領域を生じる。これらの特別な変更に加え、本開示は
、トランジスタの活性ベース領域及びエミッタ領域を以
上に説明したのと同様な方法で半導体表面のトレンチの
壁に形成することに結果としてなるようないかなる構造
及び工程も予期し含む。
範囲内において成すことが可能である１゜それらの構造
の違いは次のようになる：ｐ形埋込層及びトレンチは、
以上の説明で特定した濃いρ＋の拡散の代わりに、ρ形
不純物と共に用いて分離を形成することができる。、第
二の変更により、コレクタのトレンチを除去し、エピタ
キシャル層との浅いｎ＋コンタクトのみをコレクタ用に
用いる。これら２つの構造は、上記で説明したのと幾ら
か異なる工程を必要とし、第一の変更はより複雑で、第
二の変更はより簡単なものである。他の実行可能な変更
により、スライスの表面の上側に生じた二酸化シリコン
の層との分離を達成するが、エピタキシャル層を被着す
る前に、酸素の注入及びアニーリングをすることにより
行う。トレンチをエピタキシャル層を介して、下方に酸
化物のところまでエツチングし、その側壁を酸化させ、
それにより、デバイス用の完全に酸化物分離したシリコ
ン領域を生じる。これらの特別な変更に加え、本開示は
、トランジスタの活性ベース領域及びエミッタ領域を以
上に説明したのと同様な方法で半導体表面のトレンチの
壁に形成することに結果としてなるようないかなる構造
及び工程も予期し含む。
以上に本発明を、その特定の好ましい実論例と関連して
説明したが、多くの変更及び変化が当業者にとって直ぐ
に明らかになるであろう。従って、添付の特許請求の範
囲は、この様な変更及び変化を含むべ〈従来技術を顧慮
してできるだ（）広く解釈しようとするｂのである。
説明したが、多くの変更及び変化が当業者にとって直ぐ
に明らかになるであろう。従って、添付の特許請求の範
囲は、この様な変更及び変化を含むべ〈従来技術を顧慮
してできるだ（）広く解釈しようとするｂのである。
以上の説明に関連して、更に下記の項を開示する。
（１）＠ あらかじめ定めた導電型の上面を有する半
導体基板と、 （ｃ） 前記基板に形成した第一のトレンチと、（Ｑ
前記あらかじめ定めた導電型の前記第一のトレンチ中の
エミッタ領域と、 ＠ 逆の導電型の前記第一のトレンチを囲む前記基板中
のベース領域と、 （ｅ） 前記ベース領域から間隔をあけて置かれた前
記あらかじめ定めた導電型の航記基板中のコレクタ領域
と、 （ｆ） 前記エミッタ、ベース、及びコレクタの領域
のそれぞれに対するコンタクトとを含むバイポーラ・ト
ランジスタ。
導体基板と、 （ｃ） 前記基板に形成した第一のトレンチと、（Ｑ
前記あらかじめ定めた導電型の前記第一のトレンチ中の
エミッタ領域と、 ＠ 逆の導電型の前記第一のトレンチを囲む前記基板中
のベース領域と、 （ｅ） 前記ベース領域から間隔をあけて置かれた前
記あらかじめ定めた導電型の航記基板中のコレクタ領域
と、 （ｆ） 前記エミッタ、ベース、及びコレクタの領域
のそれぞれに対するコンタクトとを含むバイポーラ・ト
ランジスタ。
（２） 第（１）項に記載したトランジスタにおいて
、萌記基扱が逆のＳ電型のエピタキシャル層を前記基板
としてその上に含み、前記エピタキシャル層が前記上面
を含むトランジスタ。
、萌記基扱が逆のＳ電型のエピタキシャル層を前記基板
としてその上に含み、前記エピタキシャル層が前記上面
を含むトランジスタ。
（３） 第（２）項に記載したトランジスタにおいて
、前記エミッタ領域が前記第一のトレンチの側壁まで伸
びているトランジスタ。
、前記エミッタ領域が前記第一のトレンチの側壁まで伸
びているトランジスタ。
（４） 第（２）項に記載したトランジスタであって
、更に前記エミッタ領域を形成する前記第一のトレンチ
中にあらかじめ定めた型の導電性でドーピングしたポリ
シリコンを含むトランジスタ。
、更に前記エミッタ領域を形成する前記第一のトレンチ
中にあらかじめ定めた型の導電性でドーピングしたポリ
シリコンを含むトランジスタ。
（５） 第（３）項に記載したトランジスタであって
、更に前記エミッタ領域を形成ケる前記第一のトレンチ
中にあらかじめ定めた型の導電性でドーピングしたポリ
シリコンを含むトランジスタ。
、更に前記エミッタ領域を形成ケる前記第一のトレンチ
中にあらかじめ定めた型の導電性でドーピングしたポリ
シリコンを含むトランジスタ。
（６） 第（２）項に記載したトランジスタにおいて
、前記コレクタ領域が前記第一のトレンチから間隔をあ
けて置かれた前記基板中の第二のトレンチを含み、前記
コレクタ領域が前記第二のトレンチの側壁まで伸びてい
るトランジスタ。
、前記コレクタ領域が前記第一のトレンチから間隔をあ
けて置かれた前記基板中の第二のトレンチを含み、前記
コレクタ領域が前記第二のトレンチの側壁まで伸びてい
るトランジスタ。
（７） 第（６）項に記載したトランジスタにおいて
、前記コレクタ領域が更にあらかじめ定めた型の導電性
でドーピングしたポリシリコンをそこに含むトランジス
タ。
、前記コレクタ領域が更にあらかじめ定めた型の導電性
でドーピングしたポリシリコンをそこに含むトランジス
タ。
（８） 第（３）項に記載したトランジスタにおいて
、前記コレクタ領域が前記第一のトレンチから間隔をあ
けて置かれた前記基板中の第二のトレンチを含み、前記
コレクタ領域が前記第二のトレンｆ−の側壁まで伸びて
いるトランジスタ。
、前記コレクタ領域が前記第一のトレンチから間隔をあ
けて置かれた前記基板中の第二のトレンチを含み、前記
コレクタ領域が前記第二のトレンｆ−の側壁まで伸びて
いるトランジスタ。
（９） 第（８）項に記載したトランジスタにおいて
、萌記：ルクタ領域が更にあらかじめ定めた型の導電性
でドーピングしたポリシリコンをそこに含むトランジス
タ。
、萌記：ルクタ領域が更にあらかじめ定めた型の導電性
でドーピングしたポリシリコンをそこに含むトランジス
タ。
（１０） 第（４）項に記載したトランジスタにおい
て、前記コレクタ領域が１ｎ記第−のトレンチから間隔
をあけて置かれた前記基板中の第二のトレンチを含み、
前記コレクタ領域が前記第二のトレンチの側壁まで伸び
ているトランジスタ。
て、前記コレクタ領域が１ｎ記第−のトレンチから間隔
をあけて置かれた前記基板中の第二のトレンチを含み、
前記コレクタ領域が前記第二のトレンチの側壁まで伸び
ているトランジスタ。
（１１） 第（１０）項に記載したトランジスタにお
いて、前記コレクタ領域が更にあらかじめ定めた型の１
１性でドーピングしたポリシリコンをそこに含むトラン
ジスタ。
いて、前記コレクタ領域が更にあらかじめ定めた型の１
１性でドーピングしたポリシリコンをそこに含むトラン
ジスタ。
（１２） 第（５）項に記載したトランジスタにおい
て、前記コレクタ領域が前記第一のトレンチから間隔を
あけて置かれた前記基板中の第二のトレンチを含み、前
記コレクタ領域が前記第二のトレンチの側壁まで伸びて
いるトランジスタ。
て、前記コレクタ領域が前記第一のトレンチから間隔を
あけて置かれた前記基板中の第二のトレンチを含み、前
記コレクタ領域が前記第二のトレンチの側壁まで伸びて
いるトランジスタ。
（１３） 第（１２）項に記載したトランジスタにお
いて、前記コレクタ領域が更にあらかじめ定めた型の１
？４性でドーピングしたポリシリコンをそこに含むトラ
ンジスタ。
いて、前記コレクタ領域が更にあらかじめ定めた型の１
？４性でドーピングしたポリシリコンをそこに含むトラ
ンジスタ。
（１４） 集積回路が、
（２）あらかじめ定めた導電型の上面をｂｙる半導体基
板と、 ０１ｔＵ記基板中の複数のバイポーラ・トランジスタと
を含み、各トランジスタが、 （ｃ） 前記基板に形成した第一のトレンチと、ゆ 前
記あらかじめ定めた導電型の前記第一のトレンチ中のエ
ミッタ領域と、 （ｅ） 逆の導電型の前記第一のトレンチを囲む前記
基板中のベース領域と、 （ｆ） 前記ベース領域から間隔をあけて置かれた前
記あらかじめ定めた導電型の前記基板中のコレクタ領域
と、 （ロ） 前記エミッタ、ベース、及びコレクタの領域の
それぞれに対するコンタクｉ・とを含む集積回路。
板と、 ０１ｔＵ記基板中の複数のバイポーラ・トランジスタと
を含み、各トランジスタが、 （ｃ） 前記基板に形成した第一のトレンチと、ゆ 前
記あらかじめ定めた導電型の前記第一のトレンチ中のエ
ミッタ領域と、 （ｅ） 逆の導電型の前記第一のトレンチを囲む前記
基板中のベース領域と、 （ｆ） 前記ベース領域から間隔をあけて置かれた前
記あらかじめ定めた導電型の前記基板中のコレクタ領域
と、 （ロ） 前記エミッタ、ベース、及びコレクタの領域の
それぞれに対するコンタクｉ・とを含む集積回路。
（１５） 第（１４）項に記載した集積回路において
、前記基板が逆の導電型のエピタキシャル層を前記基板
としてその上に含み、前記エピタキシャル層が前記上面
を含む集積回路。
、前記基板が逆の導電型のエピタキシャル層を前記基板
としてその上に含み、前記エピタキシャル層が前記上面
を含む集積回路。
（１６） 第（１５）項に記載した集積回路において
、前記エミッタ領域が前記第・−のトレンチの側壁まで
伸びている集積回路。
、前記エミッタ領域が前記第・−のトレンチの側壁まで
伸びている集積回路。
（１１） 第（１５）項に記載した集積回路であって
、更に前記エミッタ領域を形成する前記第一のトレンチ
中にあらかじめ定めた型の導電性でドーピングしたポリ
シリコンを含む集積回路。
、更に前記エミッタ領域を形成する前記第一のトレンチ
中にあらかじめ定めた型の導電性でドーピングしたポリ
シリコンを含む集積回路。
（１８） 第（１６）項に記載したトランジスタであ
って、更に前記エミッタ領域を形成する前記第一のトレ
ンチ中にあらかじめ定めた型の導電性でドーピングした
ポリシリコンを含むトランジスタ。
って、更に前記エミッタ領域を形成する前記第一のトレ
ンチ中にあらかじめ定めた型の導電性でドーピングした
ポリシリコンを含むトランジスタ。
（１９）（２）中にトレンチが形成されているあらかじ
め定めた導電型の基板と、 ｏｌｙＩ記トレシトレンチ内エミッティング領域と制御
領域とが配置されている前記基板中のバイポーラ・トラ
ンジスタと、 （ｂ） 前記トレンチから間隔をあけて置かれた前記基
板中の電子コレクティング領域とを含む半導体デバイス
。
め定めた導電型の基板と、 ｏｌｙＩ記トレシトレンチ内エミッティング領域と制御
領域とが配置されている前記基板中のバイポーラ・トラ
ンジスタと、 （ｂ） 前記トレンチから間隔をあけて置かれた前記基
板中の電子コレクティング領域とを含む半導体デバイス
。
（２０） バイポーラ・トランジスタを形成する方法
であって、 （２） あらかじめ定めた導電型の上面を有する半導体
基板を提供する段階と、 ０ 前記基板中に逆の型の導電性の浅い領域を形成する
段階と Ｑ 前記浅い領域を通って伸びるようにしてトレンチを
前記基板中に形成する段階と、ゆ ベース及びエミッタ
領域を前記トレンチ中に形成する段階と、 （ｅ） 前記トレンチから間隔をあけてコレクタ領域
を前記基板中に形成する段階とを含む方法。
であって、 （２） あらかじめ定めた導電型の上面を有する半導体
基板を提供する段階と、 ０ 前記基板中に逆の型の導電性の浅い領域を形成する
段階と Ｑ 前記浅い領域を通って伸びるようにしてトレンチを
前記基板中に形成する段階と、ゆ ベース及びエミッタ
領域を前記トレンチ中に形成する段階と、 （ｅ） 前記トレンチから間隔をあけてコレクタ領域
を前記基板中に形成する段階とを含む方法。
（２１） 第（２０）項に記載した方法において、前
記基板が逆の導電型のエピタキシャル層を前記基板とし
てその上に含み、前記エピタキシャル層が前記上面を含
む方法。
記基板が逆の導電型のエピタキシャル層を前記基板とし
てその上に含み、前記エピタキシャル層が前記上面を含
む方法。
（２２） 第（２１）項に記載した方法において、ベ
ース及びエミッタ領域を形成する前記段階が、前記トレ
ンチに逆の導電型のドーパントを被＝ｉする段階と、そ
れから前記トレンチに前記あらかじめ定めた導電型のド
ーパントを被着する段階とを含む方法。
ース及びエミッタ領域を形成する前記段階が、前記トレ
ンチに逆の導電型のドーパントを被＝ｉする段階と、そ
れから前記トレンチに前記あらかじめ定めた導電型のド
ーパントを被着する段階とを含む方法。
（２３） 第（２２）項に記載した方法において、あ
らかじめ定めた導電型の前記後述したドーパントを被着
する段階が、前記あらかじめ定めた５ｓ定型のドーパン
トを含むポリシリコンで前記トレンチを埋める段階と、
前記ドーパントが前記ポリシリコンから前記トレンチの
側壁中に拡散することを可能にする段階とを含む方法。
らかじめ定めた導電型の前記後述したドーパントを被着
する段階が、前記あらかじめ定めた５ｓ定型のドーパン
トを含むポリシリコンで前記トレンチを埋める段階と、
前記ドーパントが前記ポリシリコンから前記トレンチの
側壁中に拡散することを可能にする段階とを含む方法。
（２４〉 第（２１）項に記載した方法において、前
記コレクタ領域を形成する段階が、第二のトレンチを形
成する段階と、前記あらかじめ定めた導電型のドーパン
トを前記トレンチに被着する段階とを含む方法。
記コレクタ領域を形成する段階が、第二のトレンチを形
成する段階と、前記あらかじめ定めた導電型のドーパン
トを前記トレンチに被着する段階とを含む方法。
（２５） 第（２４）項に記載した方法において、前
記ドーパントを前記第二のトレンチに被着する段階が、
前記あらかじめ定めた′４電型のドーパントを含むポリ
シリコンで前記第二のトレンチを埋める段階と、前記ド
ーパントが前記ポリシリコンから前記第二の１へレンチ
の側壁中に拡散することを可能にする段階とを含む方法
。
記ドーパントを前記第二のトレンチに被着する段階が、
前記あらかじめ定めた′４電型のドーパントを含むポリ
シリコンで前記第二のトレンチを埋める段階と、前記ド
ーパントが前記ポリシリコンから前記第二の１へレンチ
の側壁中に拡散することを可能にする段階とを含む方法
。
（２６） 第（２２）項に記載した方法において、前
記コレクタ領域を形成する段階が、第二のトレンチを形
成する段階と、前記あらかじめ定めた導電型のドーパン
トを前記トレンチに被着する段階とを含む方法。
記コレクタ領域を形成する段階が、第二のトレンチを形
成する段階と、前記あらかじめ定めた導電型のドーパン
トを前記トレンチに被着する段階とを含む方法。
（２７〉 第（２６）項に記載した方法において、前
記ドーパントを前記第二のトレンチに被着する段階が、
前記あらかじめ定めた導電型のドーパン１−を含むポリ
シリコンで前記第二のトレンｙ−を埋める段階と、前記
ドーパントが前記ポリシリコンから前記第二のトレンチ
の側壁中に拡散することを可能にする段階とを含む方法
。
記ドーパントを前記第二のトレンチに被着する段階が、
前記あらかじめ定めた導電型のドーパン１−を含むポリ
シリコンで前記第二のトレンｙ−を埋める段階と、前記
ドーパントが前記ポリシリコンから前記第二のトレンチ
の側壁中に拡散することを可能にする段階とを含む方法
。
〈２８） 第（２３）項に記載した方法において、前
記コレクタ領域を形成する段階が、第二のトレンチを形
成する段階と、前記あらかじめ定めた導電型のドーパン
トを前記トレンチに被着する段階とを含む方法。
記コレクタ領域を形成する段階が、第二のトレンチを形
成する段階と、前記あらかじめ定めた導電型のドーパン
トを前記トレンチに被着する段階とを含む方法。
〈２９） 第（２８）項に記載した方法において、前
記ドーパントを前記第二のトレンチに被着する段階が、
前記あらかじめ定めた導電型のドーパントを含むポリシ
リコンで前記第二のトレンチを埋める段階と、前記ドー
パントが前記ポリシリコンから前記第二のトレンチのｒ
Ｉ４壁中に拡散することを可能にする段階とを含む方法
。
記ドーパントを前記第二のトレンチに被着する段階が、
前記あらかじめ定めた導電型のドーパントを含むポリシ
リコンで前記第二のトレンチを埋める段階と、前記ドー
パントが前記ポリシリコンから前記第二のトレンチのｒ
Ｉ４壁中に拡散することを可能にする段階とを含む方法
。
（３０） 本開示は集積回路基板に関し、この基板は
、ベース２５及びエミッタ２７領域が基板５．の第一の
トレンチ中に置かれ、コレクタ２９が前記トレンチから
間隔をあけて基板に置かれているバイポーラ・トランジ
スタを有する。コレクタはなるべくなら第二のトレンチ
がよい。これらのトレンチはドーピングしたポリシリコ
ン３１．３３で埋めるが、このドーパントはトレンチの
側壁中に部分的に拡散する。集積回路を形成する方法は
、あらかじめ定めた導電型（Ｎ）の半導体基板５を提供
する段階と、逆の型（Ｐ）の導電性の浅い領域を基板に
形成する段階と、トレンチを基板中に浅い領域を通って
伸びるようにして形成する段階と、ベース２５及びエミ
ッタ２７領域をトレンチに形成する段階と、コレクタ甲
域２９をトレンチから間隔をあけて基板５に形成する段
階とを含む。
、ベース２５及びエミッタ２７領域が基板５．の第一の
トレンチ中に置かれ、コレクタ２９が前記トレンチから
間隔をあけて基板に置かれているバイポーラ・トランジ
スタを有する。コレクタはなるべくなら第二のトレンチ
がよい。これらのトレンチはドーピングしたポリシリコ
ン３１．３３で埋めるが、このドーパントはトレンチの
側壁中に部分的に拡散する。集積回路を形成する方法は
、あらかじめ定めた導電型（Ｎ）の半導体基板５を提供
する段階と、逆の型（Ｐ）の導電性の浅い領域を基板に
形成する段階と、トレンチを基板中に浅い領域を通って
伸びるようにして形成する段階と、ベース２５及びエミ
ッタ２７領域をトレンチに形成する段階と、コレクタ甲
域２９をトレンチから間隔をあけて基板５に形成する段
階とを含む。
第１図乃至第６図、第７ａ図および第７ｂ図は、本発明
に従う工程の流れの様々な段階で構成されるデバイスを
示す略図である。最終デバイスは、第７ａ図の断面図及
び第７ｂ［Ｎの上面図で示す。 主な符号の説明 １：Ｐ形シリコン基板 ３：Ｎ埋込層 ５：エピタキシャル層 ７：酸化物層 １１：Ｐ影領域 １５：浅いＰ十領域 １９．２１：ｌ−レンチ ２５：Ｐ十領域／ベース ２７：Ｎ十領域／エミッタ ２９：Ｎ十領域／コレクタ ３１．３３：ポリシリコン
に従う工程の流れの様々な段階で構成されるデバイスを
示す略図である。最終デバイスは、第７ａ図の断面図及
び第７ｂ［Ｎの上面図で示す。 主な符号の説明 １：Ｐ形シリコン基板 ３：Ｎ埋込層 ５：エピタキシャル層 ７：酸化物層 １１：Ｐ影領域 １５：浅いＰ十領域 １９．２１：ｌ−レンチ ２５：Ｐ十領域／ベース ２７：Ｎ十領域／エミッタ ２９：Ｎ十領域／コレクタ ３１．３３：ポリシリコン
Claims (2)
- （１）（ａ）あらかじめ定めた導電型の上面を有する半
導体基板と、 （ｂ）前記基板に形成した第一のトレンチと、（ｃ）前
記あらかじめ定めた導電型の前記第一のトレンチ中のエ
ミッタ領域と、 （ｄ）逆の導電型の前記第一のトレンチを囲む前記基板
中のベース領域と、 （ｅ）前記ベース領域から間隔をあけて置かれた前記あ
らかじめ定めた導電型の前記基板中のコレクタ領域と、 （ｆ）前記エミッタ、ベース、及びコレクタの領域のそ
れぞれに対するコンタクトとを含むバイポーラ・トラン
ジスタ。 - （２）バイポーラ・トランジスタを形成する方法であっ
て、 （ａ）あらかじめ定めた導電型の上面を有する半導体基
板を提供する段階と、 （ｂ）前記基板中に逆の型の導電性の浅い領域を形成す
る段階と （ｃ）前記浅い領域を通つて伸びるようにしてトレンチ
を前記基板中に形成する段階と、 （ｄ）ベース及びエミッタ領域を前記トレンチ中に形成
する段階と、 （ｅ）前記トレンチから間隔をあけてコレクタ領域を前
記基板中に形成する段階とを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12120487A | 1987-11-19 | 1987-11-19 | |
| US121204 | 1987-11-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021937A true JPH021937A (ja) | 1990-01-08 |
Family
ID=22395215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63292229A Pending JPH021937A (ja) | 1987-11-19 | 1988-11-18 | トレンチ内にベース及びエミッタ構造を有する半導体バイポーラ・トランジスタ及びその製法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0316562A3 (ja) |
| JP (1) | JPH021937A (ja) |
| KR (1) | KR890008997A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001538A (en) * | 1988-12-28 | 1991-03-19 | Synergy Semiconductor Corporation | Bipolar sinker structure and process for forming same |
| CN108511340A (zh) * | 2018-03-27 | 2018-09-07 | 刘自奇 | 一种横向晶体管及其制作方法 |
| CN109087942A (zh) * | 2018-08-23 | 2018-12-25 | 盛世瑶兰（深圳）科技有限公司 | 一种沟槽型三极管及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3762966A (en) * | 1968-09-18 | 1973-10-02 | Gen Electric | Method of fabricating high emitter efficiency semiconductor device with low base resistance by selective diffusion of base impurities |
| JPS61501119A (ja) * | 1984-02-03 | 1986-05-29 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | スロット内に形成されたバイポーラトランジスタからなる能動要素を有する集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134074A (en) * | 1975-05-15 | 1976-11-20 | Fujitsu Ltd | Method to manufacture the semiconductor unit |
| GB2180693B (en) * | 1983-07-06 | 1987-12-02 | Stc Plc | Semiconductor structures |
-
1988
- 1988-10-05 EP EP88116459A patent/EP0316562A3/en not_active Withdrawn
- 1988-11-18 JP JP63292229A patent/JPH021937A/ja active Pending
- 1988-11-18 KR KR1019880015185A patent/KR890008997A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3762966A (en) * | 1968-09-18 | 1973-10-02 | Gen Electric | Method of fabricating high emitter efficiency semiconductor device with low base resistance by selective diffusion of base impurities |
| JPS61501119A (ja) * | 1984-02-03 | 1986-05-29 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | スロット内に形成されたバイポーラトランジスタからなる能動要素を有する集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0316562A3 (en) | 1989-08-09 |
| KR890008997A (ko) | 1989-07-13 |
| EP0316562A2 (en) | 1989-05-24 |
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