KR890008997A - 트렌치내에 베이스 및 에미터 구조를 갖는 반도체 바이폴라 트랜지스터 및 이의 제조 방법 - Google Patents

트렌치내에 베이스 및 에미터 구조를 갖는 반도체 바이폴라 트랜지스터 및 이의 제조 방법 Download PDF

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엔.라이스 머레트
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Abstract

내용 없음

Description

트렌치내에 베이스 및 에미터 구조를 갖는 반도체 바이폴라 트랜지스터 및 이의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1∼3도는 본 발명에 따른 처리 절차의 여러가지 단계로 구성되는 장치를 도시한 개략도.

Claims (29)

  1. 선정된 전도성 형태의 상부 표면을 갖고 있는 반도체 기판, 상기 기판내에 형성된 제1트렌치, 상기 선정된 전도성 형태의 상기 제1트렌치내의 에미터 영역, 반대 전도성 형태의 상기 제1트렌치를 포위하는 상기 기판내의 베이스 영역, 상기 베이스 영역으로 부터 간격을 두고 배치된 상기 선정된 전도성 형태의 상기 기판내의 콜렉터 영역, 및 상기 각각의 에미터, 베이스 및 콜렉터 영역에의 접촉부로 구성되는 것을 특징으로 하는 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 기판이 상기 기판으로서 반대 전도성 형태의 에피택셜 층을 위에 포함하고, 상기 에피택셜 층이 상기 상부 표면을 포함하는 것을 특징으로 하는 트랜지스터.
  3. 제2항에 있어서, 상기 에미터 영역이 상기 제1트렌치의 측벽내로 연장되는 것을 특징으로 하는 트랜지스터.
  4. 제2항에 있어서, 상기 에미터 영역을 형성하는 상기 제1트렌치내의 선정된 형태의 전도성으로 도프된 폴리실리콘을 포함하는 것을 특징으로 하는 트랜지스터.
  5. 제3항에 있어서, 상기 에미터 영역을 형성하는 상기 제1트렌치내의 선정된 형태의 전도성으로 도프된 폴리실리콘을 포함하는 것을 특징으로 하는 트랜지스터.
  6. 제2항에 있어서, 상기 콜렉터 영역이 상기 제1트렌치로 부터 간격을 두고 배치된 상기 기판내의 제2트렌치로 구성되고, 상기 콜렉터 영역이 상기 제2트렌치의 측벽내로 연장되는 것을 특징으로 하는 트랜지스터.
  7. 제6항에 있어서, 상기 콜렉터 영역이 선정된 형태의 전도성으로 도프된 폴리실리콘을 내부에 포함하는 것을 특징으로 하는 트랜지스터.
  8. 제3항에 있어서, 상기 콜렉터 영역이 상기 제1트렌치로 부터 간격을 두고 배치된 상기 기판내의 제2트렌치로 구성되고, 상기 콜렉터 영역이 상기 제2트렌치의 측벽내로 연장되는 것을 특징으로 하는 트랜지스터.
  9. 제8항에 있어서, 상기 콜렉터 영역이 선정된 형태의 전도성으로 도프된 폴리실리콘을 내부에 포함하는 것을 특징으로 하는 트랜지스터.
  10. 제4항에 있어서, 상기 콜렉터 영역이 상기 제1트렌치로 부터 간격을 두고 배치된 상기 기판내의 제2트렌치로 구성되고, 상기 콜렉터 영역이 상기 제2트렌치의 측벽내로 연장되는 것을 특징으로 하는 트랜지스터.
  11. 제10항에 있어서, 상기 콜렉터 영역이 선정된 형태의 전도성으로 도프된 폴리실리콘을 내부에 포함하는 것을 특징으로 하는 트랜지스터.
  12. 제5항에 있어서, 상기 콜렉터 영역이 상기 제1트렌치로 부터 간격을 두고 배치된 상기 기판내의 제2트렌치로 구성되고, 상기 콜렉터 영역이 상기 제2트렌치의 측벽내로 연장되는 것을 특징으로 하는 트랜지스터.
  13. 제12항에 있어서, 상기 콜렉터 영역이 선정된 형태의 전도성으로 도프된 폴리실리콘을 내부에 포함하는 것을 특징으로 하는 트랜지스터.
  14. 선정된 전도성 형태의 상부 표면을 갖고 있는 반도체 기판, 및 상기 기판내의 다수의 바이폴라 트랜지스터로 구성되고, 각각의 트랜지스터가, 상기 기판내에 형성된 제1트렌치, 상기 선정된 전도성 형태의 상기 제1트렌치내의 에미터 영역, 반대 전도성 형태의 상기 제1트렌치를 둘러싸는 상기 기판내의 베이스 영역, 상기 베이스 영역으로 부터 간격을 두고 배치된 상기 선정된 전도성 형태의 상기 기판내의 콜렉터 영역, 및 상기 각각의 에미터 , 베이스 및 콜렉터 영역에의 접촉부로 구성되는 것을 특징으로 하는 집적회로.
  15. 제14항에 있어서, 상기 기판의 상기 기판과 반대 전도성 형태의 에피택셜층을 위에 포함하고, 상기 에피택셜층이 상기 상부 표면을 포함하는 것을 특징으로 하는 집적회로.
  16. 제15항에 있어서, 상기 에미터 영역이 상기 제1트렌치의 측벽내로 연장되는 것을 특징으로 하는 집적회로.
  17. 제15항에 있어서, 상기 에미터 영역을 형성하는 상기 제1트렌치내에 선정된 형태의 전도성으로 도프된 폴리실리콘을 포함하는 것을 특징으로 하는 집적회로.
  18. 제16항에 있어서, 상기 에미터 영역을 형성하는 상기 제1트렌치내에 선정된 형태의 전도성으로 도프된 폴리실리콘을 포함하는 것을 특징으로 하는 집적회로.
  19. 내부에 형성된 트렌치를 갖고 있는 선정된 전도성 형태의 기판, 상기 트렌치내에 배치된 전자 방출 및 제어 영역을 갖고 있는상기 기판내의 바이폴라 트랜지스터, 및 상기 트렌치로 부터 간격을 두고 배치된 상기 기판내의 전자 집중 영역으로 구성되는 것을 특징으로 하는 반도체 장치.
  20. 선정된 전도성 형태의 상부 표면을 갖고 있는 반도체 기판을 제공하고, 상기 기판내에 반대 전도성 형태의 얕은 영역을 형성하며, 상기 얕은 영역을 통하여 연장되는 상기 기판내에 트렌치를 형성하고, 상기 트렌치내에 베이스 및 에미터 영역을 형성하며, 상기 트렌치로 부터 간격을 두고 배치된 상기 기판내에 콜렉터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  21. 제20항에 있어서, 상기 기판이 상기 기판과 반대 전도성 형태의 에피택셜층을 포함하고, 상기 에피택셜층의 상기 상부 표면을 포함하는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 베이스 및 에미터 영역 형성 단계가 반대 전도성 형태의 도팬트를 상기 트렌치내에 피착하고 그 다음 상기 선정된 전도성 형태의 도팬트를 상기 트렌치내에 피착하는 것을 포함하는 것을 특징으로 하는 방법.
  23. 제22항에 있어서, 선정된 전도성 형태의 마지막으로 언급된 도팬트를 피착하는 상기 단계가 상기 선정된 전도성 형태의 도팬트를 포함하는 폴리실리콘으로 상기 트렌치를 채우고 상기 도팬트가 상기 폴리실리콘으로 부터 상기 트렌치의 측벽내로 확산할 수 있게하는 것을 포함하는 것을 특징으로 하는 방법.
  24. 제21항에 있어서, 상기 콜렉터 영역을 형성하는 상기 단계가 제2트렌치를 형성하고 상기 선정된 전도성 형태의 도팬트를 상기 트렌치내로 피착하는 것을 포함하는 것을 특징으로 하는 방법.
  25. 제24항에 있어서, 상기 도팬트를 상기 제2트렌치내에 피착하는 상기 단계가 상기 선정된 전도성 형태의 도팬트를 포함하는 폴리실리콘으로 상기 제2트렌치를 채우고 상기 도팬트가 상기 폴리실로콘으로 부터 상기 제2트렌치의 측벽내로 확산할 수 있게 하는 것을 포함하는 것을 특징으로 하는 방법.
  26. 제22항에 있어서, 상기 콜렉터영역을 형성하는 상기 단계가 제2트렌치를 형성하고 상기 선정된 전도성 형태의 도팬트를 상기 트렌치내로 피착하는 것을 포함하는 것을 특징으로 하는 방법.
  27. 제26항에 있어서, 상기 도팬트를 상기 제2트렌치내에 피착하는 상기 단계가 상기 선정된 전도성 형태의 도팬트를 포함하는 폴리실리콘으로 상기 제2트렌치를 채우고 상기 도팬트가 상기 폴리실로콘으로 부터 상기 제2트렌치의 측벽내로 확산할 수 있게 하는 것을 포함하는 것을 특징으로 하는 방법.
  28. 제23항에 있어서, 상기 콜렉터 영역을 형성하는 상기 단계가 제2트렌치를 형성하고 상기 선정된 전도성 형태의 도팬트를 상기 트렌치내로 피착하는 것을 포함하는 것을 특징으로 하는 방법.
  29. 제28항에 있어서, 상기 도팬트를 상기 제2트렌치내에 피착하는 상기 단계가 상기 선정된 전도성 형태의 도팬트를 포함하는 폴리실리콘으로 상기 제2트렌치를 채우고 상기 도팬트가 상기 폴리실로콘으로 부터 상기 제2트렌치의 측벽내로 확산할 수 있게 하는 것을 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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