KR900013642A - Bicmos 프로세스내에 에미터들을 형성하기 위한 방법 - Google Patents

Bicmos 프로세스내에 에미터들을 형성하기 위한 방법 Download PDF

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Abstract

내용 없음

Description

BICMOS 프로세스내에 에미터들을 형성하기 위한 방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 내지 제10도는 본 발명의 제조 공정 내의 여러 가지 스텝들을 도시한 본 발명에 따라 형성된 BiCMOS의 단면도.
제11도는 본 발명에 따른 트랜지스터내의 소정의 인의 양에 대해 에미터 접합 깊이 대 비소 주입량을 도시한 도면.
제12도는 본 발명에 따른 트랜지스터내의 제2소정의 인의 양에 대해 에미터 접합 깊이대 비소 주입량을 도시한 도면.

Claims (24)

  1. 반도체 본체의 표면에 바이폴라 트랜지스터를 제조하기 위한 방법에 있어서, 상기 본체내에 제1전도 형태의 콜렉터 영역을 형성하는 스텝, 상기 콜렉터 영역내내 및 상기 표면에 중착된 제2전도 형태의 베이스 영역을 형성하는 스텝, 상기 표면에 상기 베이스와 접촉하는 상기 제1전도 형태의 제1 및 제2 도펀트로 도프되고, 상기 제1도펀트가 상기 제2도펀트에 비해 비교적 높은 확산도를 갖고 있는 반도체 층을 형성하는 스텝, 및 에미터 영역을 형성하도록 상기 반도체 층으로부터 상기 베이스 영역으로 상기 제1도펀트를 확산시키기 위해 상기 반도체 본체를 가열하는 스텝을 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 반도체 층을 형성하는 상기 스텝 이전에 상기 베이스 영역 위에 유전체 층을 형성하는 스텝, 및 반도체 층을 형성하는 상기 스텝 이전에 에미터 접촉을 정하기 위해 상기 유전체 층을 통해 접촉부를 식각하는 스텝을 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 제1전도 형태가 n-형이고, 상기 제2전도형태가 p-형인 것을 특징으로 하는 방법.
  4. 제3항에 있어서,상기 제1도펀트가 인 인 것을 특징으로 하는 방법.
  5. 제4항에 있어서,상기 제2도펀트가 비소인 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 반도체 층이 다결정질 실리콘인 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 가열 스텝 이전에, 에미터 전극을 정하기 위해 상기 반도체 층을 식각하는 스텝, 및 상기 제2 전도 형태의 도펀트로 상기 베이스 영역의 부분을 도핑하는 스텝을 포함하고, 상기 에미터 전극이 상기 도핑에 대해 노출된 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 도핑이 이온 주입에 의해 수행된 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 반도체 층내부로 상기 제1 및 제2 도펀트를 온 주입하는 스텝을 특징으로 하는 방법.
  10. 반도체 본체의 표면에 바이폴라 및 전계 효과 트랜지스터를 형성하기 위한 방법에 있어서, 상기 본체내에 제1전도형태의 콜렉터 영역을 형성하는 스텝. 상기 표면의 제1위치에 상기 콜렉터 영역내에 증착된 제2전도형태의 베이스 영역을 형성하는 스텝, 상기 표면의 제2위치에 상기 제1전도 형태의 제1웰을 형성하는 스텝. 상기 제1웰 위에 게이트 유전체를 형성하는 스텝. 상기 베이스 영역과 접촉하는 상기 제1 전도 형태의 제1 및 제2 도펀트로 도프되고, 상기 제1도펀트가 상기 제2 도펀트에 비해 비교적 높은 확사도를 갖고 있는 반도체 층을 형성하고 상기 게이트 유전체 위에 놓는 스텝. 상기 웰 위에 놓인 상기 베이스 영역 및 게이트 전극과 접촉하는 에미터 전극을 정하기 위해 상기 반도체 층의 선택된 부분을 제거하는 스텝. 상기 제2전도형태의 도펀트로 상기 게이트 전극에 인접한 상기 제1웰부분을 도핑하는 스텝, 에미터 영역을 형성하기 위해 반도체 층으로부터 상기 베이스 영역으로 상기 제1도펀트를 확산시키기 우해 상기 반도체 본체를 가열하는스텝을 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 제1웰 부분을 도핑하는 스텝이 이온주입을 포함하고, 상기 에미터 전극이 상기 제2전도형태의 도펀트의 상기 이온 주입에 대해 노출되는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 상기 제1전도 형태가 n-형이고, 상기 제2전도형태가 p-형인 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 제1도펀트가 인인 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 제1도펀트가 비소인 것을 특징으로 하는 방법.
  15. 제10항에 있어서, 상기 반도체 층이 다결정 실리콘인 것을 특징으로 하는 방법.
  16. 제10항에 있어서, 상기 표면의 제3위치에서 상기 제2전도형태의 제2웰을 형성하는 스텝을 포함하고, 게이트 유전체를 형성하는 상기 스텝이 또한 상기 제2웰 위에 게이트 유전체를 형성하며, 상기 반도체 층의 선택된 부분을 제거하는 상기 스텝이 상기 제2웰 위에 게이트 전극을 또한 정하고, 상기 베이스 영역과 접촉하는 에미터 전극 및 상기 웰 위에 놓인 게이트 전극을 정하기 위해 상기 반도체 층의 선택된 부분을 제거하는 스텝을 또한 포함하며, 상기 반도체 본체를 가열하는 스텝이 상기 웰 내부로 상기 제1전도 형태의 주입된 상기 도펀트를 확산하는 것을 특징으로 하는 방법.
  17. 제10항에 있어서, 상기 바이폴라 및 전계 효과 트랜지스터와 패키지의 외부단자로부터의 전기 접속부를 제조하는 스텝을 포함하는 것을 특징으로 하는 방법.
  18. 반도체 본체의 표면에 형성된 바이폴라 트랜지스터에 있어서, 제1전도 형태의 콜렉터 영역, 상기 표면에 상기 콜렉터 영역내에 증착된 제2전도 형태의 베이스 영역, 상기 베이스 영역내에 증착되고, 상기 제1전도 형태의 제1도펀트 종류로 도프된 상기 제1전도 형태의 에미터 영역, 및 상기 에미터 영역과 접촉하는, 상기 제1전도 형태의 제2 도펀트 종류로 도프된 반도체 물질, 상기 제1도펀트 종류가 상기 제2도펀트 종류보다 비교적 커다란 확산도를 갖고 있고,을 포함하는 에미터 전극을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  19. 제18항에 있어서, 상기 베이스 영역 위에 증착된 유전체층을 포함하고, 상기 에미터 전극이 상기 유전체층 위에 놓이고, 상기 유전체 층을 통해 식각된 접속부를 통해 상기 베이스 영역과 접촉하는 것을 특징으로 하는 바이폴라 트랜지스터.
  20. 제19항에 있어서, 상기 에미터 영역의 형상이 상기 접촉부를 통해 상기 에미터 전극으로부터 도펀트 확산의 특성인 것을 특징으로 하는 바이폴라 트랜지스터.
  21. 제18항에 있어서, 상기 표면에서 상기 베이스 영역내에 형성된 상기 제2형태의 상기 베이스 영역보다 비교적 농후하게 도프된 외인성 베이스 영역을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  22. 제18항에 있어서, 상기 제1전도형태가 n-형이고 상기 제2전도형태가 p-형인 것을 특징으로 하는 바이폴라 트랜지스터.
  23. 제22항에 있어서, 상기 제1도펀트가 인인 것을 특징으로 하는 바이폴라 트랜지스터.
  24. 제23항에 있어서, 상기 제2도펀트가 비소인 것을 특징으로 하는 바이폴라 트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900001239A 1989-02-03 1990-02-02 Bicmos 프로세스내에 에미터들을 형성하기 위한 방법 KR900013642A (ko)

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