KR910019143A - 고성능 반도체 디바이스 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

고성능 반도체 디바이스 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a 내지 2t도는 제1a 및 1b도에 도시된 디바이스의 베조공정을 예시하는 도면.

Claims (27)

  1. 제1표면을 지니는 반도체 기판에 활성화 영역에 인접한 분리 산화물 영역을 형성하는 방법에 있어서, a) 상기 활성영역상의 상기 제1표면상에 제1보호영역을 형성하며 제1영역을 노출시키는 단계, b) 상기 제1영역내의 상기 반도체 기판을 에칭(etching)시켜 측벽 및 수평영역을 지니는 요부영역을 형성하는 단계, c) 상기 반도체 기판상에 유전영역을 형성하는 단계, d) 상기 유전 영역을 에칭시켜 상기 측벽이 아닌 상기 수평영역으로부터 상기 유전 영역을 형성하는 단계, e) 상기 수평 영역을 산화시켜 상기 기판에 상기 분리 산화물 영역을 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 산화 단계가 상기 제1표면과 함께 상호 평탄한 상기 분리 산화물 영역의 표면을 형성하는데 충분한 시간동안 수행되는 방법.
  3. 제1항에 있어서, 상기 제1보호 영역이 실리콘 질화물 및 실리콘 이산화물을 포함하는 방법.
  4. 제1항에 있어서, 상기 제1보호영역이 실리콘 질화물에 의해 덧붙여진 산화물을 포함하는 방법.
  5. 제1항에 있어서, 상기 유전영역이 실리콘 질화물에 의해 덧붙여진 산화물을 포함하는 방법.
  6. 제1항에 있어서, 제1보호 영역 형성단계가 a) 상기 표면상에 보호층을 형성하는 단계 b) 상기 활성화 영역상의 상기보호층상에 마스크를 형성하는 단계 및, c) 상기 반도체 기판을 에칭하는 단계를 더 포함하는 방법.
  7. a) 기판상에 제1도전형태를 포함하는 단결정영역을 제공하는 단계, b) 상기 단결정 영역상에 적어도 부분적으로 제2도전 형태의 도펀트로 도핑된 다결정층을 형성하는 단계 c) 제2도전 형태의 상기 도펀트를 상기 단결정 영역내로 확산시켜 상기 단결정영역에 상기 베이스영역을 형성하는 단계를 포함하는 바이폴라 트랜지스터용 베이스영역 형성방법.
  8. 제7항에 있어서, 상기 단결정영역은 에피랙셜 영역이며, 상기 다결정 영역은 폴리실리콘 영역인 방법.
  9. 제7항에 있어서, 상기 제1도전 형태의 도펀트로 상기 다결정의 제2부분을 도핑시키는 단계를 더 포함하며, 상기 부분은 상기 바이폴라 트랜지스터의 에미터를 형성하는 방법.
  10. 제9항에 있어서, 다결정영역의 도핑단계는 상기 제2도전 형태의 상기 도펀트로 상기 다결정을 모두 도핑시키는 단계이며 에미터 영역을 형성하는 상기 단계는 상기 다결정 실리콘을 상기 제1도전형태로 보상하는 방법.
  11. 제9항에 있어서, 상기 다결정영역중 제2영역을 제2도전 형태로 도핑시키는 단계를 더포함하며 상기 제2영역이 상기 바이폴라 트랜지스터의 베이스 접점을 형성하는 방법.
  12. 제9항에 있어서, 상기 제1도전 형태의 도펀트재료로 상기 다결정영역중 제3영역을 도핑시키는 단계를 더 포함하며, 상기 제3영역은 상기 바이폴라 트랜지스터의 콜랙터 접점을 포함하는 방법.
  13. 제7항에 있어서, 상기 다결정영역을 도핑시키는 단계가 경막 도핑된 레지스터영역을 동시에 형성하는 방법.
  14. 제7항에 있어서, 제2도전 형태의 도펀트로 상기 다결정 영역을 도핑시키는 단계가, 상기 단결정영역에 약 1×1018/cm2미만의 정미 도펀트 농도를 제공하는 방법.
  15. 제7항에 있어서, 상기 바이폴라 트랜지스터의 접합 깊이는 약 0.25㎛미만인 방법.
  16. 제7항에 있어서, 상기 제2도전형태의 도펀트 물질을 주입하는 단계를 더포함하며, 상기 주입단계가 상기 베이스 저저항 영역을 형성하며, 상기 저저항 영역이 상기 에미터에 정렬되는 방법.
  17. 제7항에 있어서, 상기 에미터를 형성하도록 상기 다결정영역을 마스킹하고 에칭시키는 단계를 더 포함하며, 상기 에칭단계를 상기 에미터의 접합 깊이보다 큰 깊이로 상기 다결정을 통해 상기 단결정영역으로 에칭하는 방법.
  18. a) 기판상의 제1도전 형태의 에미터 영역 b) 상기 에미터영역 하부의 상기 기판내의 제2도전 형태의 베이스 영역 및, c) 상기 베이스 영역과 접촉하는 제1도전 형태의 콜렉터 영역을 포함하는 바이폴라 트랜지스터에 있어서, 상기 베이스 영역은, 상기 에미터의 측벽사이의 제1영역내에 존재하며 상기 에미터와 접촉하는 제1두께 및 제2영역내의 제2두께를 지니며, 상기 제1두께는 상기 제2두께보다 작으며, 상기 에미터 하부에 좁은 접합부 및 상기 에미터 인접부에 더 깊은 접합부를 형성하도록 상기 베이스 영역내의 제2도전 형태의 도펀트가 상기 에미터의 다결정으로 부터 확산되는 것을 특징으로 하는 바이폴라 트랜지스터.
  19. a) 기판상의 제1도전 형태의 에미터 영역, b) 상기 에미터 영역 하부의 상기 기판내에 있으며 상기 에미터 영역과 접촉하는 베이스 영역 및, c) 상기 베이스영역과 접촉하는 콜렉터를 포함하는 바이폴라 트랜지스터에 있어서, 상기 베이스영역은 상기 에미터의 측벽사이의 제1영역에서 제1도펀트 농도 및 제2영역에서 제2도펀트농도를 지니며, 상기 제1도펀트 농도는 상기 제2도펀트농도보다 낮으며, 상기 베이스영역의 도펀트가 상기 에미터로부터 상기 에미터 하부까지 확산되어 ㅅ아기 에미터에 인접한 영역에 부분적으로 주입되는 것을 특징으로 하는 바이폴라 트랜지스터.
  20. 제18항에 있어서, 상기 제1영역이 제1도펀트농도를 지니며 상기 제2영역이 상기 제2도펀트농도를 지니며, 상기 제2도펀트농도가 상기 제1도펀트 농도보다 큰 바이폴라 트랜지스터.
  21. 제18항에 있어서, 상기 제1두께가 약 1000내지 1200A인 바이폴라 트랜지스터.
  22. 제21항에 있어서, 상기 제2두께가 0.20내지 0.25/㎛인 바이폴라 트랜지스터.
  23. 제20항에 있어서, 상기 제1도펀트 농도가 약 1×1016내지 1×1017/cm2인 바이폴라 트랜지스터.
  24. 제20항에 있어서, 상기 제1두께가 약 400A 이며 상기 제1도펀트농도가 약 1×1016/cm2인 바이폴라 트랜지스터.
  25. 제18항에 있어서, 상기 에미터영역이 다결정을 포함하며 상기 베이스 영역이 에피택셜 단결정실리콘을 포함하는 바이폴라 트랜지스터.
  26. 제18항에 있어서, 상기 제2영역의 표면이 상기 에미터와 상기 제1영역사이의 접합수준 하부에 있는 바이폴라 트랜지스터.
  27. 에미터, 베이스 및 콜렉터영역을 지니는 바이폴라 트랜지스터 제조 방법에 있어서, a) 제1표면을 지니는 실리콘 기판상에서, 상기 콜렉터의 일부를 형성하는 제1영역에 제1도전 형태의 도펀트를 주입하는 단계; b) 상기 제1표면상에 상기 제1도전 형태로 도핑된 에피택셜 실리콘층을 형성하는 단계; c) 상기 에피택셜 층상에 제1산화물층을 형성하는 단계; d) 상기 제1산화물 층에 제1질화물층을 형성하는 단계; e) 상기 제1질화물층을 마스킹하여 상기 베이스 및 콜렉터 싱크영역을 형성하는 단계; f) 상기 제1질화물 층상의 상기 마스크에 의해 보호되지 않는 영역내의 상기 에피택셜층을 에칭시켜 수평표면 및 측벽을 지니는 상기 에피택셜 층에 요부를 형성하는 단계; g)상기 제1질화물층에서 상기 마스크를 제거하는 단계; h) 상기 기판에 제2산화물층을 형성하는 단계; i)상기 제2산화물층상에 제2질화물층을, 상기 제2질화물층에 제3질화물층을 형성하는 단계; j) 마스크없이, 상기 산화물 및 질화물층을 에칭시켜 상기 측벽 및, 상기 베이스 및 콜렉터 영역이 아닌 상기 수평표면으로 부터 산화물 및 제2질화물을 제거하는 단계; k) 상기 수평표면을 산화시켜 전계산화물 영역을 형성하는 단계; l) 상기 제1도전형태의 도펀트로 상기 싱크를 후막 도핑시키는 단계; m) 상기 기판상에 폴리실리콘층을 형성하는 단계; n) 제2도전 형태의 도펀트를 상기 폴리실리콘층에 주입하는 단계; o) 상기 제2도전 형태의 상기 도펀트를 상기 베이스영역에 확산시키는 단계; p) 상기 제1도전 형태의 도펀트를 상기베이스영역상의 상기 폴리실리콘 영역의 적어도 일부에 주입하여 아기 제1도전 형태의 에미터 접점영역을 형성하는 단계; q) 상기 폴리실리콘영역을 에칭시켜 상기 에미터 접점, 베이스 접점 및 싱크 접점을 형성하는 단계; r) 상기 에미터와 상기 베이스 접점상에 상기 제2도전형태의 도펀트를 주입시켜 상기 베이스영역의 도펀트 농도를 증가시키는 단계, s) 상기 에미터 접점의 측벽상에 산화물을 형성하는 단계; t) 상기 디바이스의 상부표면을 따라 노출된 실리콘 영역상에, 상기 베이스영역의 상부표면을 따라 상기 산화물 측벽까지 확장되는 금속 규소화물을 형성하는 단계; u) 상기 디바이스상에 접촉구멍을 지니는 산화물층을 형성하는 단계; v) 텅스텐으로 상기 구멍을 매우는 단계; w) 상기 산화물층에 알루미늄 실리콘 접점을 형성하는 단계를 포함하는 단계를 포함하는, 바이폴라 트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Applications Claiming Priority (2)

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US503498 1990-04-02

Publications (2)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574587B1 (ko) * 1998-02-25 2006-04-28 지멘스 악티엔게젤샤프트 단결정 실리콘 영역과 다결정 실리콘 구조물 사이의 콘택 및 그것의 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289024A (en) * 1990-08-07 1994-02-22 National Semiconductor Corporation Bipolar transistor with diffusion compensation
US5462894A (en) * 1991-08-06 1995-10-31 Sgs-Thomson Microelectronics, Inc. Method for fabricating a polycrystalline silicon resistive load element in an integrated circuit
WO1993016494A1 (en) * 1992-01-31 1993-08-19 Analog Devices, Inc. Complementary bipolar polysilicon emitter devices
US5358883A (en) * 1992-02-03 1994-10-25 Motorola, Inc. Lateral bipolar transistor
US5387813A (en) * 1992-09-25 1995-02-07 National Semiconductor Corporation Transistors with emitters having at least three sides
JP3343968B2 (ja) * 1992-12-14 2002-11-11 ソニー株式会社 バイポーラ型半導体装置およびその製造方法
EP0608999B1 (en) * 1993-01-29 1997-03-26 National Semiconductor Corporation Bipolar transistors and methods for fabrication thereof
US5389552A (en) * 1993-01-29 1995-02-14 National Semiconductor Corporation Transistors having bases with different shape top surfaces
US5312764A (en) * 1993-05-28 1994-05-17 Motorola, Inc. Method of doping a semiconductor substrate
US5389553A (en) * 1993-06-30 1995-02-14 National Semiconductor Corporation Methods for fabrication of transistors
US5451546A (en) * 1994-03-10 1995-09-19 National Semiconductor Corporation Masking method used in salicide process for improved yield by preventing damage to oxide spacers
US5548158A (en) * 1994-09-02 1996-08-20 National Semiconductor Corporation Structure of bipolar transistors with improved output current-voltage characteristics
JP3518122B2 (ja) * 1996-01-12 2004-04-12 ソニー株式会社 半導体装置の製造方法
US8674454B2 (en) 2009-02-20 2014-03-18 Mediatek Inc. Lateral bipolar junction transistor
US20100213507A1 (en) * 2009-02-20 2010-08-26 Ching-Chung Ko Lateral bipolar junction transistor
US7897995B2 (en) * 2009-04-07 2011-03-01 Mediatek Inc. Lateral bipolar junction transistor with reduced base resistance
US7932581B2 (en) * 2009-05-12 2011-04-26 Mediatek Inc. Lateral bipolar junction transistor

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3955269A (en) * 1975-06-19 1976-05-11 International Business Machines Corporation Fabricating high performance integrated bipolar and complementary field effect transistors
US4507847A (en) * 1982-06-22 1985-04-02 Ncr Corporation Method of making CMOS by twin-tub process integrated with a vertical bipolar transistor
JPS58225663A (ja) * 1982-06-23 1983-12-27 Toshiba Corp 半導体装置の製造方法
US4498227A (en) * 1983-07-05 1985-02-12 Fairchild Camera & Instrument Corporation Wafer fabrication by implanting through protective layer
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
US4609568A (en) * 1984-07-27 1986-09-02 Fairchild Camera & Instrument Corporation Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes
US4764480A (en) * 1985-04-01 1988-08-16 National Semiconductor Corporation Process for making high performance CMOS and bipolar integrated devices on one substrate with reduced cell size
JPS6252963A (ja) * 1985-09-02 1987-03-07 Fujitsu Ltd バイポ−ラトランジスタの製造方法
JP2537936B2 (ja) * 1986-04-23 1996-09-25 エイ・ティ・アンド・ティ・コーポレーション 半導体デバイスの製作プロセス
JPS62290173A (ja) * 1986-06-09 1987-12-17 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH01140761A (ja) * 1987-11-27 1989-06-01 Nec Corp 半導体装置
US4857476A (en) * 1988-01-26 1989-08-15 Hewlett-Packard Company Bipolar transistor process using sidewall spacer for aligning base insert
US4946798A (en) * 1988-02-09 1990-08-07 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit fabrication method
US4902633A (en) * 1988-05-09 1990-02-20 Motorola, Inc. Process for making a bipolar integrated circuit
JPH0744186B2 (ja) * 1989-03-13 1995-05-15 株式会社東芝 半導体装置の製造方法
US4965221A (en) * 1989-03-15 1990-10-23 Micron Technology, Inc. Spacer isolation method for minimizing parasitic sidewall capacitance and creating fully recessed field oxide regions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574587B1 (ko) * 1998-02-25 2006-04-28 지멘스 악티엔게젤샤프트 단결정 실리콘 영역과 다결정 실리콘 구조물 사이의 콘택 및 그것의 제조 방법

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