KR100196085B1 - 고성능 반도체 디바이스 및 그 제조 방법 - Google Patents

고성능 반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

본 발명은 고성능 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다. 베이스저항이 외인성베이스의 단결정 영역에 형성된 자체정렬 규소학물에 의해 감소됨으로써, 폴리실리콘 단결정 접촉 저항을 제거할뿐 아니라 단결정 의인성 베이스 영역의 저항을 분토시킨다. 규소화물 형성 이전에 폴리실리콘 국부접속의 측벽으로부터 산화물이 선택적으로 제거된다. 그러므로, 다중 접속층의 선택 측벽 또한 규소화된다.
이것은, 특히 초소형의 기하학 구조를 위해 현저한 상호접속 저항을 나타낸다. 본원에는 또한 개선된 전개 산화물영역 기술 및 바이폴라 트랜지스터 베이스영역을 형성하는 기술이 개재되었다.

Description

고성능 반도체 디바이스 및 그 제조방법
제1a 및 1b도는 본 발명의 두 개의 실시예에 따른 바이폴라 디바이스의 단면도.
제2a 내지 2t도는 제1a 및 1b도에 도시된 디바이스의 제조공정을 예시하는 도면.
제3도는 본 발명의 제1면에 따라 제조된 디바이스에 대한 Gummel 그래프.
[발명의 배경]
본 발명은 반도체 디바이스 및 그 제조분야에 관한 것이다. 특히, 하나의 실시예에 있어서, 본 발명은 바이폴라 트랜지스터와 같은 고성능 반도체 디바이스뿐 아니라 개선된 제조방법을 제공한다.
바이폴라 반도체 디바이스 및 그 제조방법이 잘 공지되 있다. 그같은 디바이스가 예컨대 미합중국 특허 제 4,609,568호(코흐등) 및 제 4,764,480호(보라)에 기술되 있는바, 그 상기 특허는 모두 본 발명의 양수인에게 양도되었으며 상기 두 목적을 위해 본원에 참조로써 인용되었다.
그러나 선행기술에 따르는 반도체 디바이스의 제조에는 어떠한 문제들이 초래되왔다. 예컨대, 디바이스 영역에 전계 산화물 침식이 증가되므로 디바이스의 저항 및 기생 커패시턴스가 증가한다. 또한, 종래의 단일 폴리실리콘 바이폴라 디바이스는 높은 의인성 베이스 저항 및 큰 콜렉터-베이스 커패시턴스를 지녀왔다. 또한, 종래의 바이폴라 디바이스는 국부상호접속을 위해 사용된 폴리실리콘 영역의 상부상에서만 규소화물을 지닌다. 이것은 특히, 폴리실리콘 라인 넓이가 감소될 때 수용불가능한 저항을 초래한다. 또한, 현존하는 공정에서의 열사이클은 디바이스의 속도를 한정하는 비교적 깊은 접합을 형성한다. 또한, 종래의 바이폴라 디바이스의 집적밀도는 상소접속에 필요한 영역에 의해 제한되왔다.
따라서, 개선된 반도체 디바이스뿐 아니라 개선된 그 제조방법이 필요한 것으로 인식됐다.
[발명의 요약]
개선된 반도체 디바이스 및 개선된 반도체 디바이스 제조방법이 설명된다. 개선된 분리공정이, 밀도를 증가시키고, 캐패시턴스를 감소시키며 신뢰도를 증가시키는 감소된 산화물 침식을 제공한다. 베이스 저항이 의인성 베이스의 단결정영역에 형성된 자기정렬 규소화물에 의해 감소됨으로써, 폴리실리콘과 단결정간의 접촉저항을 제거할뿐 아니라 단결정의인성 베이스 영역의 저항을 제거한다. 또한 이것은 의인성 베이스상에서의 폴리실리콘의 중첩을 감소시켜 의인성 베이스 영역의 감소 및 그로인해 베이스 콜렉터 캐패시턴스의 감소를 발생시킨다. 또한 개선된 베이스영역 제조방법이 설명된다.
따라서 하나의 실시예에 있어서, 본 발명은 비아폴라 트랜지스터에 대한 베이스 영역을 형성하는 방법을 제공한다. 그 방법은 기판상에 단결정영역을 제공하는 단계를 포함하는 바, 그 단결정 영역은 제1도전(conductivity) 형태를 포함하며; 제2도전 형태의 단결정 영역상에 도핑된 다결정 영역을 형성하며; 단결정영역에 베이스영역을 형성하도록 제2도전 형태의 도펀트를 단결정영역내로 확산시킨다.
또한 반도체 기판에, 활성영역에 인접한 분리산화물 영역을 형성하는 방법이 설명된다. 그 방법은, 활성영역상의 제1표면상에 제1보호 영역을 형성하고 제1영역을 노출시키는 단계; 제1영역내의 반도체 기판을 에칭(etching)시켜 수평영역 및 측벽을 지닌 감소된 영역을 형성하는 단계; 반도체 기판상에 유전영역을 형성하는 단계; 측벽이 아닌 수평영역으로부터 유전영역을 제거시키도록 유전영역을 에칭시키는 단계; 수평 영역을 산화시켜 기판에 분리산화물 영역을 형성하는 단계를 포함한다.
또한 에미터, 베이스 및 콜렉터 영역을 지니는 바이폴라 트랜지스터를 제조하는 방법이 설명된다. 그 방법은 제1표면을 지니는 실리콘 기판상에서 다음과 같은 공정단계를 포함하는바, 즉, 콜렉터의 일부를 형성하는 제1영역에 제1도전 형태의 도펀트를 주입하는 단계; 제1표면상에 제1도전 형태로 도핑된 에피택셜실리콘층을 형성하는 단계; 상기 에피택셜 층상에 제1산화물층을 형성시키는 단계; 제1산화물층에 제1질화물층을 형성시키는 단계; 제1질화물층을 마스킹(masking)하여 베이스 및 콜렉터 싱크영역을 형성하는 단계; 제1질화물층상의 마스크에 의해 보호되지 않는 영역내의 에피택셜층을 에칭시켜 수평표면 및 측벽을 지니는 에피택셜층에 요부를 형성하는 단계; 제1질화물층상에서 마스크를 제거하는 단계; 기판상에 제2산화물층을 형성하는 단계; 제2산화물층상에 제2질화물층을 형성하는 단계; 마스크 없이, 제2산화물 및 질화물 층을 에칭시켜 측벽 및, 베이스 및 콜렉터 영역이 아닌 수평표면에서 산화물을 제거하는 단계; 수평표면을 산화시켜 전계산화물 영역을 형성하는 단계; 기판상에 폴리실리콘 층을 형성하는 단계; 싱크를 제1도전 형태의 도펀트로 후막 도핑시키는 단계; 제2도전 형태의 도펀트를 폴리실리콘층에 주입시키는 단계; 제2도전 형태의 도펀트를 베이스영역에 확산시키는 단계; 제1도전 형태의 도펀트를 베이스영역상의 폴리실리콘 영역의 적어도 일부에 주입시켜 제1도전 형태의 에미터 영역을 형성하는 단계; 폴리실리콘 영역을 에칭시켜 에미터, 베이스 접점 및 싱크 접점을 형성하는 단계 및; 에미터와 베이스 접점사이의 베이스영역내의 도펀트 농도를 증가시키도록 제2도전 형태의 도펀트를 주입시키는 단계를 포함한다.
본 발명의 특징 및 장점의 또다른 이해가, 첨부도면 및 설명의 잔여부분을 참조함으로써 실현될 수 있다.
[바람직한 실시예의 설명]
[개요]
제1a도에는, 본발명의 제1실시예에 따른 바이폴라 트랜지스터(2) 및 레지스터(4)의 단면도가 도시되있다. 본발명은 주로 바이폴라 트랜지스터에 관해 설명됐지만 그것에 한정되는 것이 아니라는 것을 인식할 것이다. 본 발명은 전개효과 디바이스, 금속 반도체 디바이스 및 그같은 종류의 디바이스에 용이하게 적용될 수 있다. 또한, 본발명은 주로 n-p-n 디바이스에 관해 설명됐지만, 본 기술분야의 숙련자는 n-형 및 p-형 도전영역의 역할이 본원 발명의 범위를 벗어남이 없이 용이하게 반전될 수 있는 것을 인식할 것이다. 또한, 본 발명은 수평 또는 수직 디바이스에 용이하게 사용될 수 있다.
바이폴라 트랜지스터(4)가 p-기판(8)에서 n+매립층(6)을 포함한다. 매립층(6)은, 바이폴라 트랜지스터 구조물의 콜렉터 영역내의 모빌 충전 캐리어에 대해 낮은 저항률 경로로써 작용한다. 바람직한 실시예에 있어서 매립층(6)의 피크도펀트 농도는, 1017내지 1020/㎤이지만 1018내지 1019/㎤의 도펀트 농도가 바람직하다. 기판의 저항률은 30 내지 50Ω㎝인 것이 바람직하다.
바이폴라 트랜지스터의 인접부에서, 전계산화물 영역(10a, 10b) 하부에 p+ 채널 정지부(12a, 12b)가 배치되 있다. 전계산화물 영역 및 채널 정지부가 인접 트랜지스터로부터 트랜지스터를 분리시키는 작용을 하며 동시에 기판, 전계산화물 영역 및 어떤 상호 접속 영역으로 형성된 기생 전계효과 구조물에 대해 매우 높은 한계전압을 발생한다. 바람직한 실시예에 있어서, 채널 정지부에서의 피크도펀트 농도는 1017내지 1018/㎤이다. 산화물영역(10c)이 트랜지스터의 활성영역에서 콜렉터 싱크(14)를 분리한다.
트랜지스터의 콜렉터영역은 매립층뿐 아니라, 매립층과 동일등급의 도펀트 농도를 지니는 콜렉터 싱크영역(14)으로 구성된다. 그 싱크는 구조물상에서 다른 디바이스와의 접속부로 작용하는 후막도핑 n+콜렉터 접점(16)으로 확장되어 그와 접촉한다.
매립층(6)은, 바람직하게는 약 1×1016내지 1×1017/㎤의 피크도펀트 농도를 지니는 더 경막도핑 n-형 콜렉터 영역(20)을 경유해 바이폴라 트랜지스터의 베이스 영역(18)과 접촉한다. 그 베이스 영역은 실제로 n+에미터 접점(22)과 자체 정렬되는 경막 도피 영역(18a)을 포함한다. 베이스의 경막 도핑 영역은 특히 얕으며 에미터 접점으로부터 1,800 내지 2,200Å으로 확장된다. 베이스의 경막 도핑영역 인접부에서, 적당히(약 1018/㎤으로) 도핑된 영역(18b)이 측벽 상화물 영역(28) 하부에 확장된다. 적당히 도핑된 영역에서, 더 후막적으로 도핑된 영역(18c)이 측벽 산화물 하부로부터 확장되어 p+ 다결정 실리콘(폴리실리콘) 베이스 접점(24a, 24b)에 자체정렬된다. 더 후막적으로 도핑된 영역(18c)은 5×1018내지 5×1019, 바람직하게는 8×1018내지 2×1018범위의 농도로 도핑되는 것이 바람직하다. 영역(18b, 18c)은 0.20 내지 0.25㎛ 두께로 에미터의 기부로부터 기판까지 확장된다. 영역(18d)이 덧층(overlying) p+ 베이스 접점으로부터 확산된다. 영역(18b, 18c, 18d)이 트랜지스터의 의인성 베이스영역을 집합적으로 형성한다.
티타늄 규소화물 접점과 같은 내화성 금속 규소화물 접점(26a, 26b, 26c, 26d)이 제작기 베이스 접점, 에미터 접점 및 콜렉터 접점용으로 사용된다. 베이스 접점 규소화물(26a/26c)이 베이스 접점 폴리실리콘(24a/24b)의 상부를 따라 측벽 하부까지 확장되며, 또한 단결정 베이스영역(18)의 상부를 따라 에미터 접점상의 측벽산화물(28)까지 확장된다. 에미터 접점상의 규소화물 접점(26b)이 에미터 접점(22)의 상부표면을 따라 하나의 측벽에서 맞은편 측벽까지 확장된다. 콜렉터 접점(16)이 상부표면 및 측벽을 따라 규소화물 영역(26d)으로 덮여진다. 본원에 도시된 규소화물 접점이 에미터, 베이스 및 콜렉터 접점뿐 아니라 베이스영역 자체와 같은 다결정 및 단결정 구성부에 현저히 감소된 저항을 제공한다.
레지스터(4), 베이스 접점(24a), 에미터 접점(22), 베이스 접점(24b) 및 콜렉터 접점(16) 모두가 단일층의 폴리실리콘으로 형성될 것이다. 레지스터(4) 및 다른 선택 영역이 규소화물 제거산화물(29)을 포함하며 디바이스의 전체표면에는 캡 산화물층(30)이 제공된다. 접촉 금속층(32)이 캡 산화물 층을 따라 디바이스의 상호 접속을 위해 선택된 위치에 확장된다. 바람직한 실시예에 있어서, 텅스텐 플러그(31)가 캡 산화물내의 구멍의 메운다.
제1b도에는, 상호접송의 변형실시예가 예시되 있다. 이 실시예에 따르면, 접촉 금속이 AISi34층 및 TiW36층을 포함한다. 접촉층이 산화물층(30) 내의 구멍을 통해 확장되며, TiW36은 선택된 규소화물 영역(26)과 접촉한다.
[제조방법의 설명]
제2a도 내지 2t도는 본발명의 하나의 실시예에 따른 바이폴라 트랜지스터의 제조방법을 설명한다. 제2a도에 도시된 바와같이, 최초 열산화물층이 p-형 기판상에 형성된다. 바람직한 실시예에 있어서, p-형 기판이 30 내지 50Ω㎝의 저항율을 지닌다. 통상적인 열처리를 사용하여(산소 오염물질 및 그같은 종류의 물질을 제거시킨) 10㎛ 내지 20㎛ 두께의 스트립 영역이 기판 및 얇은 스크린 산화물 영역(40)에 동시에 형성된다. 이후 마스크(38)가 기판상에 형성되어 트랜지스터의 매립층(6)을 형성한다. 마스크(mask)는 (기판상에 마스크를 형성하는데 사용된 석판인쇄 요소와 대립되는) 선택영역의 보호를 위해 기판상에 형성된 재료를 의미하는 것으로 주목될 것이다.
비소를 사용하는 n+주입은 바이폴라 트랜지스터의 매립층을 형성하며 이후 그 마스크가 제거된다. 바람직한 실시예에 있어서, 매립층은 1019내지 1020/㎤의 농도로 도핑되어 5×1019/㎤의 도펀트 농도로 되는 것이 바람직하다. 매립층 주입은 약 75 내지 150KeV, 바람직하게는 75 내지 100KeV의 주입에너지를 사용한다.
제2b도를 참고하면, 매립층이 약 80분 동안 약 1100℃의 온도로 어닐링처리되며 산화물(42)의 또다른 층이 디바이스 표면상에 형성된다. n+ 및 p- 실리콘의 차등산화율 때문에, 매립층상에 성장된 산화물 두께는 표면의 잔여 p-부분상의 두께에 약 두배이다. 이것은 연속 층 배열을 허용하는 실리콘에 단(段)을 형성한다.
제2c도에 도시된 바와같이, 마스크(44)가 디바이스의 채널정지부를 형성하도록 디바이스상에 형성되며, 바람직하게는 붕소를 사용하는 주입이 이행되어 p+채널 정지부(12a, 12b)를 제공한다. 바람직한 실시예에 있어서, p+채널 정지부는 약 1016내지 1019/㎤, 바람직하게는 1017/㎤의 도펀트 농도를 지닌다. 채널 정지부를 형성하는데 사용된 p+주입는 100 내지 200KeV, 바람직하게는 125 내지 175KeV의 주입에너지를 사용한다.
제2d도에 있어서, 기판상의 마스크(44) 및 산화물 층(42)이 제거된다. 약 5×1015내지 5×1016/㎤의 도펀트 농도를 지니는 n-형 에피택셜실리콘 층(46)이 디바이스상에서 성장되며 산화물층이 그 디바이스상에 형성되어, n+ 및 p+도펀트를 하부에 놓인 기판으로부터 에픽택셜층에 확산시킨다. 바람직한 실시예에 있어서, n-에피택셜층이 약1×1016내지 3×1016/㎤의 도펀트 농도를 지닌다. 질화물층(50)이 1500Å의 두께로 산화물층(48)상에 데포지트된다. 바람직한 실시예에 있어서, 에피텍셜 실리콘층이 약 0.8 내지 1.5㎛ 바람직하게는 1.0 내지 1.2㎛의 두께를 지닌다.
제2e도를 참조하면, 활성 영역 마스크(49)가 궁극적으로 트랜지스터의 베이스 및 콜렉터싱크를 형성할 디바이스의 영역을 보호하는 디바이스 표면상에 형성된다. 이후 노출된 질화물, 산화물 및 실리콘의 에칭이 이행되어 제2e도에 도시된 구조를 제공한다. 실리콘은, 그 본래표면 하부에 약 0.3㎛ 두께로 에칭되는 것이 바람직하다. 마스크 제거이후, 성장된 산화물/질화물/데포지트된 산화물 샌드위치가 베이스상에 형성된다. 제2f도를 참조하면, 열적으로 성장된 산화물(51)이 약 400Å 두께로 되는 것이 바람직한 반면, 데포지트된 질화물(53)은 약 600Å 두께로 되는 것이 바람직하며 데포지트된 산화물(55)은 본래 1800Å 두께로 된다. 이같은 산화물/질화물/산화물 샌드위치의 마스킹되지않은 에칭은 노출된 실리콘 에칭부의 측벽상에 산화물/질화물/산화물 샌드위치를 형성하며, 미리 마스킹된 영역상에 제1질화물/산화물을 형성한다. 실리콘은, 플라즈마 에칭을 사용하여 이전수준 이하인 약 750Å의 두쎄로 에칭되는 것이 바람직하다. 제2f도는 완성구조를 보여준다. 이후 잔여 산화물 스페이서(53)가 BOE를 사용하여 제거되어 제2g도에 도시된 구조물을 제공한다.
제2h도를 참조하면, 전계의 산화가 고압(예컨대 10기압) 증기산화로 수행된다. 전계산화물의 상부는 베이스/콜렉터 싱크의 상부와 같이 평평하게 되도록 성장된다. 전계의 산화는, 1마크롱의 산화물이 형성되도록 또는 전계산화물이 기판의 표면과 같은 수준으로 될 때까지 약 1000℃의 온도에서 이행된다. 이후 데포지트된 잔여 질화물이 디바이스에서 벗겨진다.
제2i도를 참조하면, 스크린 산화물(52)이 바이폴라 트랜지스터의 베이스 및 콜렉터 영역상에 형성된다. 디바이스는 단지 디바이스의 싱크 영역(14)만을 노출시키도록 감광내식성(photoresist) 재료로 마스킹 되며, n+주입은 100 내지 200 KeV의 주입에너지를 사용하여 1×1019내지 1×1021/㎤의 농도로 싱크 영역을 도핑하도록 인으로 이행된다. 이후 싱크 마스크가 제거된다.
변형 실시예에 있어서, 선택된 에미터 영역만을 노출시키도록 부가적 마스크가 형성된다. 부가적 n+ 주입이 이행되어 에미터 접점하부에 도핑된 에픽택셜층의 농도를 약 1016내지 1017/㎤로 상승시킨다. 이것은, 높은 전류밀도에서 작동될 때 트랜지스터의 성능을 증가시킨다. 더욱이 이같은 주입은 동일 웨이퍼상에서 저전류 및 고전류 작동에 대해 최적화된 트랜지스터의 형성을 허용한다.
제2j도에 있어서, 진성 폴리실리콘층(54)이 디바이스 표면에 형성된다. 마스킹되지않은 p 주입은 디바이스의 전체표면에 걸쳐 붕소를 사용하여 수행된다. p-형 재료가 산소 분위기에서 어닐링처리되어 산화물(56)을 형성하며, p-형 재료가 폴리실리콘으로부터 단결정베이스 영역으로 확산됨으로써, 베이스 영역(18)내의 평균 도펀트 농도는 약 1×1017내지 2×1018/㎤, 바람직하게는 약 1×1018/㎤으로 된다. 베이스주입이 20 내지 60 KeV, 바람직하게는 30 내지 50KeV의 주입에너지를 사용한다. 바람직한 실시예에 있어서, 이같은 확산단계는 바이폴라 에미터 하부의 베이스 두께를 약 0.15 내지 0.25㎛, 바람직하게는 0.20㎛로 형성한다. 이같은 주입은 또한, 예컨대 레지스터로 작용하도록 폴리실리콘 경막 도핑 영역을 형성하는데 사용된다.
제2k도에 도시된 바와같이, 마스크가 레지스터(4)의 접점부분 및, 베이스 접점(24a, 24b)을 형성하도록 디바이스상에 형성된다. p+형 주입이 붕소를 사용하여 이행되어 약 1×1020/㎤의 농도로 그 영역을 도포시킨다. p+마스크가 제거되고 n+마스크 및 주입물이 에미터 접점영역(22) 및 콜렉터 접점 영역(16)을 형성한다. 이후 n+마스크가 제거되고 질화물층(57)이 데포지트된다. n+ 및 p+ 주입은 약 40 내지 100 KeV의 주입에너지를 사용하는 것이 바람직하다.
이후 디바이스가 마스킹되어 p+레지스터/베이스 접점(24a), 베이스 접점(24b), 에미터 접점(22) 및 콜렉터 접점(16)을 보호한다. 노출된 폴 리가 에칭되어 제21도에 도시된 폴리구조물을 제공한다. 이후 절연제가 제거되고 노출된 실리콘 영역이 산화되어 약 150Å의 두께를 지니는 산화물층(59)을 제공한다. 이같은 열사이클은 폴리에미터/베이스 접점으로부터 n+/p+도펀트를 확산시켜 에미터 영역(23)을 형성하도록 작용한다. 폴리오버에칭이 에미터 확산 깊이보다 약간 크게 제어되어 에미터베이스 용량을 감소시킨다. 바람직한 실시예에 있어서, 에미터(23)는 에피택셜층으로 약 100Å의 두께로 확장되는 반면 실리콘은 그 에피택셜층의 표먼의로부터 약 1200Å의 두께로 오버에칭된다. 이후 p-형 주입이 BF2를 사용하여 이행되어 에미터접점에 자체정렬되며 에미터 접점으로부터 베이스 접점까지 확장된, 정확히 도핑된 링크베이스영역을 형성한다. 폴리실리콘상의 질화물은 이같은 주입물을 마스킹하는 작용을 한다. 노출된 베이스 영역의 도핑수준은, 베이스 저항을 최소로하고 에미터-베이스 항복 특징을 개선시키도록 조절된다. 바람직한 실시예에 있어서, 에미터와 베이스 접점사이의 영역이 약 1×1017내지 1×1019/㎤, 바람직하게는 약 5×1018/㎤의 평균 도펀트 농도로 도핑된다. 이같은 베이스 주입은 약 30 내지 50 KeV 바람직하게는 약 40KeV의 주입에너지를 사용한다. 에미터 하부의 베이스 영역(18a)은 매우 얕은(바람직한 실시예에 있어서 약 0.15 내지 0.25㎛) 반면, 링크베이스(18c)는 비교적 두껍다(바람직한 실시예에 있어서 약 0.25 내지 0.30㎛).
제2m도를 참조하면, 외인성 베이스 캡 산화가 이행되어 주입 손상을 어닐링처리한다. 폴리실리콘상의 질화물이 선택적 에칭에 의해 제거된다. 약 0.4㎛의 두께를 지니는 산화물층(60)이 디바이스의 표면상에 데포지트되며, 마스크(61)가 형성되어 궁극적으로 규소화물 상호접속부를 형성하는데 바람직하지 못한(예컨데, 레지스터의 중심부분상의) 상화물 영역을 보호하며, 스페이서 에칭은 베이스 접점, 에미터, 콜렉터 접점상에 산화물벽을 형성하는, 기술분야의 숙련자에 공지된 수단을 사용하여 이행된다. 이후 마스크(61)가 제거된다. 또한 산화물이 마스킹되어(활성 트랜지스터 영역을 제외한) 폴리실리콘에 의해 피복되지 않은 웨이퍼(도시되지 않음)의 영역상에 산화물을 형성한다. 이것은 금속층과 기판사이의 근본 산화물 두께를 증가시켜 디바이스의 캐패시턴스를 감소시킬 뿐 아니라 산화물/상호접속부의 연속수준의 형성에 대해 거의 평평한 표면을 제공한다.
제2n도에 있어서, 절연 마스크(62)가 레지스터 및 유사부품상의 산화물 규소화물 제거 영역뿐 아니라 바이폴리 트랜지스터의 에미터 영역의 측벽상의 산화물을 보호하는 디바이스상에 형성된다. 이후, 베이스 접점(24) 및 콜렉터 접점(16)의 측벽으로부터 산화물을 제거하도록 스페이서 제거에칭이 이행되어, 베이스 접점 및 콜렉터 접점의 측벽이 아닌 에미터 접점(22)상에 산화물 측벽을 형성한다.
본원의 발명이 마스크의 사용에 관하여 주로 예시되어 폴리 접점층의 측벽으로부터 산화물을 선택적으로 제거하지만, p+ 및 n+접점의 선택적 성장 및 에칭이 모든 목적을 위해 참조로써 본원에 인용된 출원 제 호(위임 일련 제8332-232호)에 기술된 바와같이 사용될 수 있는 것으로 인식될 것이다.
이후 제2n도에 도시된 마스크가 제거되며 부가적 블랭킷 p+주입이 제20도에 도시된 바와같이 이행된다. 주입물은 규소화물 제거 산화물에 의해 레지스터에서 마스킹되며 의인성 베이스 영역을 증가시키도록 작용함으로써, 궁극적인 규소화물과 실리콘/폴리실리콘 접촉 저항을 감소시킨다. 주입은 40eV의 주입에너지 및 BF2를 사용함으로써, 약 1×1019내지 1×1020/㎤의 노출표면 도펀트 농도 및 0.25 내지 0.30㎛의 접합깊이를 형성한다. 이후 최종 어닐링이 약 1,050℃의 온도로 약 20초간 이행된다. 신속한 열어닐링 처리의 이행이 도펀터활성화를 향상시켜 에미터 하부의 외신성 베이스의 침식을 최소화한다.
제2p도에 있어서, 규소화물 예비세정 단계가 이행되어 규소화되는 영역으로부터 산화물을 제거한다. 이후 티타늄과 같은 내화성 금속층(64)이 디바이스 표면상에 데포지트된다. 제2g도에 도시된 바와같이, 제1규소화물 반응단계가 수행되어 TiSi가 노출된 실리콘/폴리실리콘상에 형성된다. 이후 초과 티타늄이 디바이스에서 벗겨지며, 고온(예컨데 800℃)에서의 제2규소화물 반응이 수행되어 규소화물 시이트 저항이 감소된다. 이것은, 의인성 단결정 베이스 영역의 표면을 따라 에미터의 측벽 산화물까지 확장된 베이스 접점(24)의 측벽 및 상부상에 규소화물 스트립(26a, 26c)을 남긴다. 규소화물(26b)은 하나의 측벽에서 맞은편 측벽까지 확장된 에미터 접점(22)의 상부 표면상에 남겨진다.
제2r도에는 접촉 산화물층(30)의 형성이 도시되있다. 그 산화물층은, 예컨대 본원에 참조로써 인용된 미합중국 특허 제 4,806,504호에 잘 공지된 기술을 사용하는 CVD 산화물 및 SOG(Spin on Glass) 스핀코트 데포지션에 의해 형성된다. 그후, 평탄화 에칭백이 이행되어 디바이스의 표면을 평탄화한다. 이후 화학증기 데포지션 캡 산화물이 형성되고 접촉마스크가 형성되어 디바이스의 접촉영역을 형성한다.
제2s도에는, 제1a도에 도시된 접점구조 및 그에 따른 형성방법이 도시되있다. 제2s도에 있어서, 텅스텐이 데포지트되고 플라즈마 에칭에 의해 에칭백되어 텅스텐플러그(65)를 형성한다. 이것은 약 2보다 큰 종횡비(높이 대 폭)를 지닌 접점/ 바이어스를 허용함으로써, 필요한 접점크기를 감소시키고 감소된 용량을 위해 두꺼운 전자금속 산화물의 사용을 허용한다. 표면의 전체 평탄화가 향상되어, 금속단 유효범위의 배출이 제거된다. 그후, Alsi(알루미늄 실리콘)층(26)이 데포지트되고 에칭되어 제1층 접점 금속을 형성한다.
제2t도에는 제1b도에 도시된 접점구조의 형성을 설명한다. 이같은 실시예에 따르면, Tiw층(34)이 디바이스상에 형성된 다음 Alsi(알루미늄 실리콘)층(36)이 형성된다. 이같은 두 개의 금속층의 상호접속은 낮은 시이크저항 접속을 제공한다. 금속마스크가 디바이스상에 형성되어 금속접점의 영역사이의 단락이 제거되며, 이후 메탈 에칭이 이행된다. 다중금속 상호접속층(예컨데, 5개 수중의 금속 피복법)이 산화물의 연속 데포지션, 접점구멍의 형성, 금속의 데포지션 및 금속에칭에 의해 형성된다.
[성능 특성]
상술한 발명의 전형적인 디바이스가 제조됐다. 그 디바이스는 감소된 새머리형을 지닌 전계 산화물 영역 및, 1.0㎛의 두꺼운 전계산화물에 대해 1.6㎛의 최소 활성영역을 지녔다. 공유확산 에미터-베이스 프로필이 사소한 Iceo손실을 지닌 6인치 웨이퍼 전면에 걸쳐 우수한 균등성을 지닌 좁은(700Å)중성 베이스폭을 제공했다. 의인성 베이스 영역이 에미터 폴리에 자체정렬된 수평프로필을 지녀 에미터 하부에서의 의인성 베이스 잠식을 최소화시켰다. 베이스 폴리로부터의 스페이서 산화물이 선택적으로 제거되어 규소화물에 의해 의인성 베이스 영역에 대한 직접 접속을 제공했다. 이것은 의인성 베이스영역의 감소뿐아니라 낮은 베이스 저항을 허용한다.
Rb* Cjc의결과는 약 25%로 감소되어 게이트딜레이에서 13%의 감소를 나타냈다. 폴리레지스터상의 높은 공차는, 잠식 및 종단효과의 변화를 최소화시켜 감소된 레지스터 크기로 유지됐다. 유사한 값의 확산 레지스터에 결합된 세 개의 폴리 레지스터가 단순화된 회로설계 및 레이아웃을 제공했다. 4fF/mil의 금속 캐패시턴시가 금속(1), 금속(2) 및 금속(3)에 대해 600㎂에서 1.0ps/mil의 스위칭 전류 및 200㎂에서 2.5ps/mil의 스위칭 전류로 변형시킨다. 그공정은 폴리레지스터의 세 개의 값으로 인해, 금속(4)에 17개의 마스크를 필요로 한다.
표 1은 제조된 디바이스 전체 특성을 예시한다. 제3도는 0.8×2.5㎛2에미터를 지닌 디바이스에 대한 Gummel 그래프이다. 거의 이상적인 디바이스 특징 및 거의 100에 가까운 β가 획득된다.
Figure kpo00002
약 6000개의 등가 게이트를 지니며 ASPECT-I 처리(2㎛ 부분 크기)를 사용하여 본래 설계된 16비트 배율기가 본발명을 사용하는 설계의 스켈러빌리트(Scalability)를 입증하도록 비고 목표으로써 사용됐다. 레이아웃은 부가적 커스톰 레이아웃에 대한 필요없이 소프트웨어 조종에 의해 감소된다. 최종 레이아웃 영역이 본래 영역의 약 40%이다. 이것은 동력/딜레이 결과의 개산(Scaling)에 모순이 없이 본래 레이아웃과 비교해 약 50%의 동력 및 25%의 속도의 향상을 나타낸다.
상술된 설명은, 설명을 목적으로 한것이지 제한적이 아니라는 것은 자명하다. 본 발명의 많은 변형예들이 본명세서를 재고찰함으로써 본기술분야의 숙련자에게 명백하게 될 것이다. 단지 실시예 방식에 의해, 본원에 기술된 방법 및 디바이스는 바이폴라 및 MOS 디바이스 모두를 지니는 MOS 디바이스 또는 구 구조물에 합체될 수 있다. 예컨대, 본발명은 본발명의 양수인에게 양도되었고 모든 목적을 위해 참조로써 본원에 인용된 미합중국 특허출원(제 호(위임 분류 제8332-237호)에 설명된 바와같은 BICMOS 프로세스에 합체될 수 있다. 그러므로 본발명의 범위는, 상술된 설명에 관하여 결정되는 것이 아니라 첨부된 청구범위 및 그에따른 등가의 전체 범위에 관하여 결정될 것이다.

Claims (27)

  1. 제1표면을 지니는 반도체 기판에 활성화 영역에 인접한 분리산화물 영역을 형성하는 방법에 있어서, a) 상기 활성영역상의 상기 제1표면상에 제1보호영역을 형성하며 제1영역을 노출시키는 단계, b) 상기 제1영역내의 상기 반도체 기판을 에칭(etching)시켜 측벽 및 수평영역을 지니는 요부영역을 형성하는단계, c) 상기 반도체 기판상에 유전영역을 형성하는 단계, d) 상기 유전 영역을 에칭시켜 상기 측벽이 아닌 상기 수평 영역으로부터 상기 유전 영역을 제거시키는 단계 및, e) 상기 수평영역을 산화시켜 상기 기판에 상기 분리 산화물 영역을 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 산화 단계가 상기 제1표면과 함께 상호 평탄한 상기 분리 산화물 영역의 표면을 형성하는데 충분한 시간동안 수행되는 방법.
  3. 제1항에 있어서, 상기 제1보호 영역이 실리콘 질화물 및 실리콘 이산화물을 포함하는 방법.
  4. 제1항에 있어서, 상기 제1보호 영역이 실리콘 질화물에 의해 덧붙여진 산화물을 포함하는 방법.
  5. 제1항에 있어서, 상기 유전영역이 실리콘 질화물에 의해 덧붙여진 산화물을 포함하는 방법.
  6. 제1항에 있어서, 제1보호 영역 형성단계가, a) 상기 표면상에 보호층을 형성하는 단계, b) 상기 활성화 영역상의 상기보호층상에 마스크를 형성하는 단계 및, c) 상기 반도체기판을 에칭하는 단계를 더 포함하는 방법.
  7. a) 기판상에 제1도전형태를 포함하는 단결정영역을 제공하는 단계, b) 상기 단결정 영역상에 적어도 부분적으로 제2도전 형태의 도펀트로 도핑된 다결정층을 형성하는 단계, c) 제2도전 형태의 상기 도펀트를 상기 단결정 영역내로 확산시켜 상기 단결정영역에 상기 베이스영역을 형성하는 단계를 포함하는, 바이폴라 트랜지스터용 베이스영역 형성 방법.
  8. 제7항에 있어서, 상기 단결정영역은 에피택셜 영역이며, 상기 다결정 영역은 폴리실리콘 영역인 방법.
  9. 제7항에 있어서, 상기 제1도전 형태의 도펀트로 상기 다결정의 제2부분을 도핑시키는 단계를 더 포함하며, 상기 부분은 상기 바이폴라 트랜지스터의 에미터를 형성하는 방법.
  10. 제9항에 있어서, 상기 다결정영역의 도핑단계는 상기 제2도전 형태의 상기 도펀트로 상기 다결정을 모두 도핑시키는 단계이며 에미터 영역을 형성하는 상기 단계는 상기 다결정 실리콘을 상기 제1도전형태로 보상하는 방법.
  11. 제9항에 있어서, 상기 다결정영 역중 제2영역을 제2도전 형태로 도핑시키는 단계를 더 포함하며 상기 제2영역이 상기 바이폴라 트랜지스터의 베이스 접점을 형성하는 방법.
  12. 제9항에 있어서, 상기 제1도전 형태의 도펀트재료로 상기 다결정영역중 제3영역을 도핑시키는 단계를 더포함하며, 상기 제3영역은 상기 바이폴라 트랜지스터의 콜렉터 접점을 포함하는 방법.
  13. 제7항에 있어서, 상기 다결정영역을 도핑시키는 단계가 경막 도핑된 레지스터영역을 동시에 형성하는 방법.
  14. 제7항에 있어서, 제2도전 형태의 도펀트로 상기 다결정 영역을 도핑시키는 단계가, 상기 단결정영역에 약 1×1018/㎤미만의 정미 도펀트 농도를 도펀트 농도를 제공하는 방법.
  15. 제7항에 있어서, 상기 바이폴라 트랜지스터의 접합 깊이는 약 0.25㎛ 미만인 방법.
  16. 제7항에 있어서, 상기 제2도전형태의 도펀트 물질을 주입하는 단계를 더포함하며, 상기 주입단계가 상기 베이스에 저저항 영역을 형성하며, 상기 저저항 영역이 상기 에미터에 정렬되는 방법.
  17. 제7항에 있어서, 상기 에미터를 형성하도록 상기 다결정영역을 마스킹하고 에칭시키는 단계를 더포함하며, 상기 에칭단계는 상기 에미터의 접합 깊이보다 큰 깊이로 상기 다결정을 통해 상기 단결정영역으로 에칭하는 방법.
  18. a) 기판상의 제1도전 형태의 에미터 영역, b) 상기 에미터영역 하부의 상기 기판내의 제2도전 형태의 베이스 영역 및, c) 상기 베이스 영역과 접촉하는 제1도전 형태의 콜렉터 영역을 포함하는 바이폴라 트랜지스터에 있어서, 상기 베이스 영역은, 상기 에미터의 측벽사이의 제1영역내에 존재하며 상기 에미터와 접촉하는 제1두께 및 제2영역내의 제2두께를 지니며, 상기 제1두께는 상기 제2두께보다 작으며, 상기 에미터 하부에 좁은 접합부 및 상기 에미터 인접부에 더깊은 접합부를 형성하도록 상기 베이스 영역내의 상기 제2도전 형태의 도펀트가 상기 에미터의 다결정으로부터 확산되는 것을 특징으로 하는 바이폴라 트랜지스터.
  19. a) 기판상의 제1도전 형태의 에미터 영역, b) 상기 에미터 영역 하부의 상기 기판내에 있으며 상기 에미터 영역과 접촉하는 베이스 영역 및, c) 상기 베이스 영역과 접촉하는 콜렉터를 포함하는 바이폴라 트랜지스터에 있어서, 상기 베이스영역은 상기 에미터의 측벽사이의 제1영역에서 제1도펀트 농도 및 제2영역에서 제2도펀트농도를 지니며, 상기 제1도펀트 농도는 상기 제2도펀트농도보다 낮으며, 상기 베이스영역의 도펀트가 상기 에미터로부터 상기 에미터 하부까지 확산되어 상기 에미터에 인접한 영역에 부분적으로 주입되는 것을 특징으로 하는 바이폴라 트랜지스터.
  20. 제18항에 있어서, 상기 제1영역이 제1도펀트농도를 지니며 상기 제2영역이 상기 제2도펀트농도를 지니며, 상기 제2도펀트농도가 상기 제1도펀트 농도보다 큰 바이폴라 트랜지스터.
  21. 제18항에 있어서, 상기 제1두께가 약 1000 내지 1200Å인 바이폴라 트랜지스터.
  22. 제21항에 있어서, 상기 제2두께가 0.20 내지 0.25㎛인 바이폴라 트랜지스터.
  23. 제20항에 있어서, 상기 제1도펀트 농도가 약 1×1016내지 1×1017/㎤인 바이폴라 트랜지스터.
  24. 제20항에 있어서, 상기 제1두께가 약 400Å이며 상기 제1도펀트농도가 약1×1016/㎤인 바이폴라 트랜지스터.
  25. 제18항에 있어서, 상기 에미터 영역이 다결정을 포함하며 상기 베이스 영역이 에피택셜 단결정실리콘을 포함하는 바이폴라 트랜지스터.
  26. 제18항에 있어서, 상기 제2영역의 표면이 상기 에미터와 상기 제1영역사이의 접합수준 하부에 있는 바이폴라 트랜지스터.
  27. 에미터, 베이스 및 콜렉터영역을 지니는 바이폴라 트랜지스터 제조방법에 있어서, a) 제1표면을 지니는 실리콘 기판상에서, 상기 콜렉터의 일부를 형성하는 제1영역에 제1도전 형태의 도펀트를 주입하는 단계; b) 상기 제1표면상에 상기 제1도전 형태로 도핑된 에피택셜 실리콘층을 형성하는 단계; c) 상기 에피택셜 층상에 제1산화물층을 형성하는 단계; d) 상기 제1산화물 층에 제1질화물층을 형성하는 단계; e) 상기 제1질화물층을 마스킹하여 상기 베이스 및 콜렉터 싱크영역을 형성하는 단계; f) 상기 제1질화물 층상의 상기 마스크에 의해 보호되지 않는 영역내의 상기 에피택셜층을 에칭시켜 수평표면 및 측벽을 지니는 상기 에피택셜 층에 요부를 형성하는 단계; g) 상기 제1질화물층에서 상기 마스크를 제거하는 단계; h) 상기 기판에 제2산화물층을 형성하는 단계; i) 상기 제2산화물층상에 제2질화물층을, 상기 제2질화물층에 제3질화물층을 형성하는 단계; j) 마스크없이, 상기 산화물 및 질화물층을 에칭시켜 상기 측벽 및, 상기 베이스 및 콜렉터 영역이 아닌 상기 수평표면으로부터 산화물 및 제2질화물을 제거하는 단계; k) 상기 수평표면을 산화시켜 전계산화물 영역을 형성하는 단계; l) 상기 제1도전 형태의 도펀트로 상기 싱크를 후막 도핑시키는 단계; m) 상기 기판상에 폴리실리콘층을 형성하는 단계; n) 제2도전 형태의 도펀트를 상기 폴리실리콘층에 주입하는 단계; o) 상기 제2도전 형태의 상기 도펀트를 상기 베이스 영역에 확산시키는 단계; p) 상기 제1도전 형태의 도펀트를 상기 베이스 영역상의 상기 폴리실리콘 영역의 적어도 일부에 주입하여 상기 제1도전 형태의 에미터 접점영역을 형성하는 단계; q) 상기 폴리실리콘 영역을 에칭시켜 상기 에미터 접점, 베이스 접점 및 싱크 접점을 형성하는 단계; r) 상기 에미터와 상기 베이스 접점사이에 상기 제2도전 형태의 도펀트를 주입시켜 상기 베이스 영역의 도펀트 농도를 증가시키는 단계, s) 상기 에미터 접점의 측벽상에 산화물을 형성하는 단계; t) 상기 디바이스의 상부표면을 따라 노출된 실리콘 영역상에, 상기 베이스 영역의 상부표면을 따라 상기 산화물 측벽까지 확장되는 금속 규소화물을 형성하는 단계; u) 상기 디바이스상에 접촉구멍을 지니는 산화물층을 형성하는 단계; v) 텅스텐으로 상기 구멍을 메우는 단계; w) 상기 산화물층에 알루미늄 실리콘 접점을 형성하는 단계를 포함하는, 바이폴라 트랜지스터 제조방법.
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