KR100222116B1 - 자기정합된 플레이너 모놀리딕 집적회로의 종적 트랜지스터 프로세스 - Google Patents

자기정합된 플레이너 모놀리딕 집적회로의 종적 트랜지스터 프로세스 Download PDF

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Abstract

자기 정합된 종적으로 배열된 플레이너(planar)트랜지스터를 형성하는 프로세스. 본 발명의 바람직한 실시예는 종래의 모놀리딕, 에피택셜, PN 접합 아이솔레이티드, 집적회로내에 NPN 및 PNP의 플레이터 종적 배열의 트랜지스터 들을 동시에 제작하는 것에 관한 것이다. 디바이스를 표면 아이솔레이션시키기 위하여 필드 산화물이 사용되어서 자기 정합의 활용을 돕는다.

Description

자기정합된 플레이너 모놀리딕 집적회로의 종적 트랜지스터 프로세스
제1도에서 제16도에 이르는 도면들은 PNP 및 NPN 트랜지스터를 형성하기위한 웨이퍼 예비에 간한 다양한 단계들은 묘사하는 실리콘 웨이퍼 부분 단면들을 나타낸다. 왼편에는 NPN 트랜지스터들이 있으며, 오른편에는 PNP 트랜지스터들이 있으며, 오른편에는 PNP 트랜지스터들이 있다. 도면의 치수는 일정비율로 축적된 것이 아니며, 보다 알기쉽도록 수직 치수를 과장하여 도시하였다.
[발명의 배경]
본 발명은 완벽한 정합을 갖기 위하여 고도로 정밀한 사진석판 마스킹 작업을 필요로 하지 않는 모놀리딕(monolithic)반도체 기판내에 종적으로 구성된 플레이터(planir) 트랜지스터들을 제조하는 것에 관한 것이다. 본 프로세스는 자기정합으로 이행된다. 본 공정이 개별적인 트랜지스터의 제작에도 쉽게 이용될수 있는 반면에, 그의 주요한 장점은 공지된 플레이너, PN 접합 아이솔레이션(isolation), 모놀리딕(monolithic) IC 구조를 이용하여 실리콘 웨이퍼내에 동시에 제작될 수 있는 종적 PNP 및 NPN 트랜지스터를 결합한 IC 디바이스의 제조라는 면으로 파악된다.
미합중국 특허4,940,671호는 1990년 7월 10일에 제이. 배리 스몰과 매튜 에스. 부이노스키에게 허여되었다. 이는 종래의 고성능 NPN 트랜지스터들과 버터컬 고성능 PNP 트랜지스터가 동시에 제작되는 IC 구조에 관한 것이다. 두가지 트랜지스터형 모두 제각기 높은 전기적 효율을 제공하도록 최적화될수 있으며, 이 프로세스는 충분히 정합된 상보적인 PNP및 NPN 디바이스를 생성한다. 미합중국 특허4,910,160호는 1990년 3월 20일에 딘 씨. 제닝스와 매튜 에스. 부이노스키에게 허여되었다. 이도 또한 특허 제4,940,671호에서 개시된 프로세스에 관한 것이지만, 이는 보다 진보된 파워 트랜지스터 구조를 제시하고 있다.
이들 두 개의 특허가 본 발명의 양수인에게 양도되었으며 이들 문헌들은 본원의 참고가 된다. 상기 두 특허에 기재된 프로세스들은 상표 VIPTM프로세스 IC 디바이스로 알려진 IC 생산라인을 구축하는데에 사용되어왔다. VIP란 종적으로 집적된(vertically integrated) PNP의 약자에서 인용된 것이다. 이러한 진보는 횡적(lateral) PNP 트랜지스터나 기판 콜렉터 PNP 트랜지스터등의, 두쪽 모두 바람직하지 못한 특성을 나타내는, 규격 IC 디바이스들이 종래에 사용되었기 때문에 그 의미가 크다. 선행기 슬로된 횡적 트랜지스터는 일반적으로 낮은 전류이득 특성 및 제한된 주파수 응답을 갖고 있었다. 기판 콜렉터 디바이스는 만족스런 전류이득을 갖는 반면에, 전기적으로 독립되지 못하며 개별적 제어가 불가능했었다.
본 발명은 사진석판 프로세스들에서 자기정합을 이용하는 프로세스에 관한 것이다. 이는 다른 플레이너(planar) 프로세스 응용에서도 이용될 수 있는 반면에, 본 발명의 주요한 관심사는 VIP 프로세스 IC 디바이스의 제조에 본 발명을 이용하는데에 있다.
[발명의 요약]
본 발명의 목적은 자기정합 사진석판 프로세싱을 이용하여 고성능 플레이너 트랜지스터들을 반도체내에 제작하는 프로세스를 제공하는 것이다.
본 발명의 다른 목적은 플레이너 디바이스 제조 프로세스에서 동시에 고성능의 NPN 및 PNP 트랜지스터를 생산하는 자기정합 IC 제작 프로세스를 제공하는 것이다.
본 발명의 또다른 목적은 모놀리딕 집적회로 프로세스에서 고성능 종적 PNP 및 NPN 트랜지스터를 동시에 제작하는데에 적합한 자기정합 플레이너 트랜지스터 사진석판 마스킹 프로세스를 제공하는 것이다.
다음의 방식으로 이들 및 여타의 목적을 달성한다. 제작되어질 트랜지스터들은 종래의 사직석판술로 제조된 형태의 모놀리딕 실리콘 PN 접합 아이솔레이티드(isolated) IC 디바이스내에 사용되는 P형 실리콘 기판 웨이퍼상에 위치하는 에픽택셜(epitaxial)층에서 찾아볼수 있는 N형 실리콘 기판 안에서 구성된다. 사진석판술을 사용하여서 종래 방식으로 디바이스를 구성하도록 한다. 표면 아이솔레이션을 위해서 필드 산화물을 사용하는데, 이는 사진석판으로 윤곽을 뜬 실리콘 질화물 산화 레지스트(silicon nitride oxidation resist)를 이용하여 구현된다.
제작되어질 트랜지스터들은 기판 - 에피택셜층 인터페이스에 존재하는 고 전도성의 매립층들이 위에 위치한다. 각 트랜지스터는 컬렉터 컨택트(접점 ; contact). 에미터 영역, 상기 에미터 바로맡에 위치하는 진성 즉 액티브 베이스 영역, 진성 베이스를 둘러싸고 있으며 저저항 베이스 접속을 제공하도록 그로부터 간격이 떨어진 고 도전율 즉 외인성(extrinsic)베이스 영역, 그리고 진성 및 외인성 베이스 영역간에 위치하는 링크 베이스영역을 갖는다. 상기 링크 베이스영역은 중등의 저항을 가지며 진성 베이스와 외인성 베이스간의 연계(link)를 제공하며 베이스의 저항값이 낮게 유지되게끔 돕는다. 본 프로세스는 형태의 제어 및 링크베이스 영역의 도우핑을 허용한다. 이 링크 베이스는 에피택셜물질에 의해 결정되는 컬렉터 브레이크 다운 전압을 가진 트랜지스터가 생성되도록 한다. 따라서, 제작된 트랜지스터들은 50 볼트가 넘는 BVCBO전압(에미터가 오픈된 회로상태에서의 콜렉터 - 베이스 브레이크다운 전압)을 손쉽게 가질수가 있다.
필수적인 디바이스 프로세스는 다음의 단계들로 구성된다. 첫째, 실리콘 웨이퍼상에 최초로 성장시킨 에피택셜 층이 패드 산화물로 지칭되는 얇은 층의 산화물로 덮여진다. 다음으로, PNP 트랜지스터가 위치한 부분에 개방구를 갖도록 사진석판 마스크를 웨이퍼에 가한다. PNP 트랜지스터 콜렉터를 최적화하도록 계산된 농도로 알루미늄을 주입시켜서 P 웰(well)을 성형한다. 그런다음, 사진석판 마스킹을 이용하여, 컬렉터 컨택트 영역들을 노출시킨다. 이것은 N형 및 P형 컨택트가 동시에 생성되는 2 단계 프로세스이다. 마스크의 개방구 및 노출된 얇은 패스 산화물을 통해 다량의 붕소가 PNP 트랜지스터 컬렉터 컨택트가 위치하게될 에피택셜층으로 이온주입되며, 같은 방식으로 NPN 트랜지스터 컬렉터 컨택트가 위치하게될 장소에 다량의 인이 이온주입된다.
웨이퍼 표면으로부터 마스크물질을 벗겨낸 다음, 한층의 실리콘 질화물을 웨이퍼에 걸쳐 적립한다. 그런다음 사진석판 에칭 마스크를 가하여 액티브 PNP 및 NPN 트랜지스터 영역들과 조금전 주입시킨 컬렉터 컨택트 영역들이 덮이도록 한다. 다음으로, 노출된 질화물 층을 에칭해낸다. 마스크를 제거한 다음 상기 웨이퍼는 산화대기안에서 고온 확산 작업에 들어간다. 이 단계에서 컬렉터 컨택트 불순물들 뿐만아니라 PNP 트랜지스터 컬렉터도 실리콘 표면내로 확산되며 마스킹 질화물이 존재하는 곳을 제외한 웨이퍼에 걸쳐 두꺼운 산화물이 성장된다. 이 단계를 통해 상기 필드산화물이 그들 경계 주위로 트랜지스터를 아이솔레이트시키게 된다. 컬렉터 컨택트 영역들은 거기에 저저항 컨택트를 만들기 위한 목적으로 고전도성 매립층 기판에 확장하여 컨택트 확산을 갖게된다.
이 시점에서, 두꺼운 산화물 성장을 마스크한 실리콘 질화물을 상기 산화물 및 새로운 사진석판 마스크를 침범하지 않도록하는 선택적인 에칭에 의하여 제거한다. 상기 마스크는 PNP 및 NPN 트랜지스터 둘 모두를 위한 트랜지스터 링크 베이스영역을 규정하는 형태를 갖는다. 그것은 한쌍의 링(ling)구조를 갖는데, 그것의 내측부분이 궁극적으로 트랜지스터 에미터를 규정하게 된다. 상기 링의 외측부분은 외인성 반도체 베이스와 접하게 된다. 상기 마스크는 링크 베이스가 위치할 곳을 제외한 얇은 패드 산화물을 제거하는 동방성(isotropic)에칭을 제한하기 위하여 사용된다. 에칭이 끝나면, 상기 마스크는 제거된다.
다음으로, 한층의 폴리실리콘이 웨이퍼에 걸쳐 적립된다. 상기 층은 도핑되지 않았으므로 전기적으로 불활성인 상태다. 이 시점에서, 트랜지스터 액티브 베이스 및 컬렉터 컨택트가 위치할 곳에 개방구 및 노출된 폴리실리콘을 도핑시킬 적당한 이온 주입을 제공하도록 사진석판 이온 주입 마스크들을 가한다. 이는 2단계 프로세스로서, 여기에서 NPN 외인성 베이스와 PNP 컬렉터 컨택트에 고농도로 붕소이온 주입을 실시하며 PNP 외인성 베이스 및 NPN 컬렉터 컨택트에는 고농도로 인 이온 주입을 실시한다.
다음으로, 웨이퍼로부터 이온주입 마스크를 벗겨내고 에칭에 견디는 사진석판 마스크를 웨이퍼에 걸쳐 가한다. 이 마스크들이 도포되어서 트랜지스터 에미터, 외인성 베이스, 컬렉터 컨택트 영역들을 규정한다. 그에 따라 노출된 폴리실리콘은 도핑되지 않은 에미터 폴리실리콘, 고농도로 도핑된 외인성 베이스 및 컬렉터 폴리실리콘을 남기고 선택적으로 제거된다.
상기 마스크가 제거되고, 웨이퍼에 불활성 대기내에서 확산을 시행한다. 이 단계를 통해 고농도로 도핑된 폴리실리콘은 적절한 양의 불순물을 트랜지스터 외인성 베이스 및 컬렉터 컨택트내로 확산시킬 것이다. 그러나, 에미터 영역들은 변화가 없다.
다음으로, 3개의 PNP 트랜지스터 베이스 영역들, 즉 외인성 베이스 링크베이스 및 진성베이스를 노출시키도록 이온주입 사진석판 마스크를 가한다. 그런다음 원하는 PNP 트랜지스터 진성 베이스 도핑을 생성하기 위해 선택된 양으로 인을 주입한다. 주입 에너지는 실리콘 표면이 활성화되기위하여 개입된 표피층을 충분히 침투할수 있도록 선택한다. 그다음 사진석판 마스크를 떼어내고 세 개의 NPN 트랜지스터 베이스 영역들 위에 개방구를 갖도록 또다른 사진석판 마스크를 가한다. 다음으로 원하는 NPN 트랜지스터 진성 베이스 도핑을 생성하기위해 선택된 양의 붕소를 웨이퍼내로 주입한다. 다시 한번, 실리콘 도핑을 위하여 에너지를 선택한다. 이 시점에서, 마스크를 떼어내고 산화대기내에서 트랜지스터 베이스 확산을 시행한다. 이 베이스 확산 동안에 얇은 패드 산화물의 두께가 증가하여 실질적으로 증가된 두께를 갖게된다. 비교적 두꺼운 필드산화물을 가진 다른 웨이퍼 산화물 영역들은 실질적인 변화를 갖지 않는다. 따라서, 처음의 패드 산화물이 이온 주입에 비교적 투과적이었던데에 반해, 지금의 두께가 두꺼워진 상태에서는 연속하는 자기정합 프로세스에서 이온주입 마스크로써 사용된다.
웨이퍼에 NPN 트랜지스터 에미터 및 컬렉터 컨택트가 위치할 곳에 개방구를 갖도록 새로운 사진석판 이온주입 마스크를 가하고 그에 따라 노출된 폴리실리콘내로 다량의 비소를 이온주입한다. 폴리실리콘의 도핑을 위하여 주입에너지가 선택되어지는데, 그러나 이는 사진석판 마스킹물질 아래의 두꺼워진 패드 산화물을 침투하기에는 불충분하다. 따라서, 이 에미터 도핑은 NPN 트랜지스터 에미터 영역들( 및 컬렉터 컨택트영역들)에 제한되도록 자기정합된다.
다음으로, 마스크를 웨이퍼로부터 그리고 표면 안정화 (패시베이 ; passiva tion) 층을 형성토록 웨이퍼상에 적층된 저온산화물로부터 떼어낸다. 이 층은 역류할 수가 있어서 그로인해 웨이퍼 표면 윗쪽면을 평평하게 만들며 그는 또한 외곽 유리표면층을 제거하는 HF 딥(Hip)에 앞서 수행되는 불순물의 잔류가스제거(gettering)작용을 나타낸다.
그런다음 에칭에 견디는 사진석판 마스크를 트랜지스터 에미터 외인성 베이스 및 컬렉터 컨택트를 덮고있는 폴리와 나란히 개방구를 갖도록 가한다. 그런다음, 노출된 컨택트들로부터 산화물을 벗겨내고 마스크를 제거한다.
이 시점에서, 조금전 주입된 비소가 산화대기내로 확산되어서 NPN 트랜지스터 에미터와 저저항 컬렉터 컨택트를 생성한다. 동시에, 노출된 모든 폴리실리콘이 산화된다.
그런다음 이온주입 사진석판 마스크를 PNP 트랜지스터 에미터 및 컬렉터 컨택트가 위치할 곳에 개방구를 갖도록 가한다. 고농도의 붕소를 부분적으로 폴리실리콘을 침투할 에너지로 가하여서, 자기정합 마스크로 기능하는 두꺼워진 패드산화물을 갖는 아래의 실리콘을 도핑한다. 다음으로, 마스크를 떼어내고 이온주입된 붕소를 활성화하기 위하여 웨이퍼를 달구었다가 천천히 식힌다.
이상의 단계들이 끝난 다음, 종래의 컨택트 금속화(metallization)를 수행하여 프로세스를 마무리하며 필요한 트랜지스터극의 연결을 제공한다.
[발명에 대한 설명]
다음의 설명을 통해서 PNP 및 NPN 트랜지스터의 동시 제작을 이해하기로 한다. 그러나, 본 발명의 프로세스는 개별(discrete)플레이너 트랜지스터들의 제조에 사용될 수 있다. 본 발명의 바람직한 실시예는 그의 VIP 프로세스 IC디바이스 활용에 관련되는데, 이의 기초공정들은 상기에 언급된 특허 제4,940,671호 및 제4,910,160호에 제시되어 있다. 그러나, 특히 에피택셜 층의 적립 이전에 사용되는 기본적인 웨이퍼 프로세스들은 그들이 주로 아이솔레이티드(isolated)매립 전도층의 형성과 관련되기 때문에 생략될 것이다. 또한, 공지의 PN 접합 아이솔레이션 가공은 불필요하게 도면을 복잡화하게 하지않기 위해서 상세한 설명을 하지 않았다. 상기 두 특허에서 정한 바와같이, 아이솔레이션의 바람직한 형태를 제공하기 위하여 종래의 업 - 다운 확산이 사용되었다.
제1도를 참조하여, 반도체 기판(10)은 N형 에피택셜 층 영역을 포함하는 <111>방향의 반도체 웨이퍼의 단면을 표시한다. 일반적으로, 그는 약 3·의 저항률을 갖는 N 형으로 약 8(micron)의 두께가 된다. 기판(10)은 그러한 에피택셜층의 상위층이다. 얇은 패드 산화물(11)이 표면상에 위치한다. 이 산화물층은 일반적으로 고온에서 성장되지만, 여타의 프로세스에 의해서 상장될 수도있다. 명목상으로, 그것은 약 1000 100 정도의 두께가 된다. 제1포토레지스트(12)가 웨이퍼에 하나의 층으로 가하여지고 그안에 개방구(13)을 만들기 위해 포토프로세스를 시행한다. 그 장소에 산화물(11)이 남겨진다. 연속하는 이온주입에서, 적립 이온들은 그들이 산화물을 침투하여 그 아래의 실리콘내로 들어갈 정도의 속도로 가속될 수 있다. 이러한 접근법은 얇은 산화물이 이후 실리콘내에 보유될 침투이온들에 대한 패드 또는 쿠션의 역할을 할것이기 때문에 바람직하다. 실제로, 이온주입 에너지는 대량의 이온들의 실리콘내로 충분히 침투하여 그 안에 보유되도록 선택된다. 그러나 원한다면 개방구(13) 내부의 실리콘을 벗겨내기 위하여 노출된 산화물(11)이 선택적으로 에칭될 수 있다.
도시된 바와같이, 개방구(13)내로 알루미늄이 이온주입되어서 알루미늄이 농후한 실리콘 영역(14)를 형성한다. 알루미늄의 양은 21014원자/이고, 약 160keV의 에너지를 갖도록 한다. 이러한 에너지는 표면하에 얕게 알루미늄 적립을 형성한다. 본 도면에서는 종래의 이온주입량 표현법을 사용하였다.
다음으로, 포토레지스터를 제거하고 제2도에서 도시된 것처럼 제2포토레지스터(15)를 가한다. 여기에 개방구(16)를 만들기 위해 포토프로세스를 시행하며 노출된 산화물을 에칭해낸다. 도시된 바와같이, 21015원자/의 비교적 다량의 붕소가 약 70keV로 주입되어서, 17에 붕소가 농후한 실리콘 영역을 형성한다. 그런 다음 포토레지스트를 제거한다.
제3도를 참고하여, 웨이퍼에 제3포토레지스트(18)을 가하고 거기에 개방구(19)를 만들기 위하여 포토 프로세스를 시행하며 인 이온들을 약 180keV의 에너지에서 1015원자/의 고농도로 주입시킨다. 이상은 실리콘내에 인이 풍부한 영역(20)을 형성한다. 그런 다음 포토레지스트를 벗겨낸다.
제4도에 도시된 바와 같이, 한층의 실리콘 질화물(21)이 웨이퍼 위에 적립된다. 이는 약 1500의 두께를 가짐이 바람직하다. 제4의 포토레지스트를 실리콘 질화물에 걸쳐 가하고, 포토레지스트를 시행하여 영역들(22, 23, 24, 25)을 제외한 전역에 걸쳐 이를 제거한다. 영역(22)는 액티브 NPN 트랜지스터가 구성되어질 장소를 규정하며, 영역(23)은 NPN 트랜지스터 컬렉터 컨택트를 규정하며, 영역(24)은 액티브 PNP 트랜지스터가 제작될 장소를 규정하며, 영역(25)은 PNP 트랜지스터 컬렉터 컨택트를 규정한다. 이상의 트랜지스터들은 포토레지스트 영역들 (22 - 25)에 걸친 표면형태에 따라 결정된 지형을 갖게되며 종래의 플레이너 트랜지스터 형태로 된다. 원하는 경우, 그 형태는 사진석판 프로세싱으로 가능한 최소 면적이 되어서 그로인한 최고의 고주파 디바이스를 형성할수 있다. 그러나, 만약 파워 트랜지스터가 제조될 경우에는, 보다 넓은 면적을 갖는 구조로 만들어지며 고주파 성능의 부수적인 감쇠를 수반하게 된다. 나아가, 만약 고전력 트랜지스터가 요구되는 경우에는, 다수개의 소면적 섹션으로 구성되어서 중국에는 금속화에의해 병렬로 연결될 수 있다. 마지막의 경우에 있어서, 포토레지스트 영역들(22 - 25)의 형태는 웨이퍼 표면영역의 최적활용을 위하여 조정이 될 것이다.
다음으로 실리콘 질화물을, 되도록이면 공지된 플라즈마 프로세스를 이용하여, 선택적으로 에칭해내어서 포토레지스트 요소들(22 - 25)밑의 실리콘 질화물 영역안의 적소에 그것을 남기도록 한다. 그런다음 레지스트를 제거하고 산화대기내에서 조금전 이온주입된 도펀트들이 산화대기내로 확산된다. 이는 결과적으로 실리콘 질화물의 존재로 인해 배제된 장소를 제외하고는 비교적 두꺼운(약 10000 500) 산화물이 생기게한다. 실리콘 산화물은 잘 알려진 산화에 견디는 물질로 잘 알려져있으며 도시된 바와 같이 패드 산화물이 그 밑에 보유된다.
확산 및 산화물 성장 단계후의 구조가 제5도에 도시되어 있다. 두꺼운 필드 산화물(26)이 이제는 이전에 실리콘 질화물이 덮였던 영역들 사이에 위치한 영역들에 존재한다. 제1도에서 제4도에 도시된 이온주입된 영역(14, 17, 20)은 에피택셜층으로 확산되어서 각각은 알루미늄 도핑된 P 웰(well) (27), 붕소도핑된 P+ 싱커(28) 및 인 도핑된 N+ 싱커(29)를 형성한다. 영역(27)은 이어서 그안에 형성된 PNP 트랜지스터를 갖게될것이며, 영역(28)은 PNP 트랜지스터 컬렉터 컨택트가 될것이고 영역(29)는 NPN 트랜지스터 컬렉터 컨택트가 될 것이다. 이 시점의 프로세스에서 웨이퍼를 산화물을 침범하지 않는 뜨거운 인산으로 씻어서 그로부터 실리콘 질화물을 제거한다.
그런다음, 제5도 포토레지스트를 가하여 제5도에 30 및 31도 도시한 바와같이 되도록 처리한다. 각각의 레지스트들(30, 31)은 궁극적으로 트랜지스터 링크 베이스들을 규정하게될 링(ling)형태를 가짐에 유의한다. 상기 링의 내측부는 트랜지스터의 에미터들을 규정할 것이고 외측부의 그 외인성 베이스들과 접한다. 일반적으로 제5포토레지스트 요소(30, 31)은 반드시 제4도에 도시한 마스킹 요소들(22, 24)에 의해 이전에 규정된 영역들내에만 위치해야함에 주의해야한다. 따라서, 제5포토 마스크는 정확한 위치선정을 요구하지 않는다. 이는 또한 이전에 설명한 모든 마스크들에도 적용된다. 다시 말해서, 이후로 만들어지는 마스킹은 고정밀의 얼라인먼트를 요하지 않는다. 그러나, 마스크들(30, 31)의 형태가 고도로 정밀한 최종 트랜지스터 링크베이스들을 제공하기 때문에 이 파라미터로 인해 치수의 계획적인 제어가 가능하다.
제5도에 도시된 구조는 다음으로 패드 산화물을 남기고 마스크들(30, 31)의 노출된 외면, 실리콘 2 산화물을 선택적으로 제거하게될 등방성의 플라즈마 에칭에 들어간다. 이는 링크 베이스 패드 산화물을 적소에 남기는 결과를 가져온다. 제6도에서 링크 베이스 산하물은 NPN 트랜지스터의 경우 32로, PNP 트랜지스터의 경우 33으로 지칭된다.
이 시점에서, 웨이퍼를 완벽하게 세척하고 한층의 도핑되지 않은 폴리실리콘(34)을 적립시킨다. 층(34)은 5500 300의 두께로, 제6도에 도시된 바와같이 제6포토레지스트 층(35)으로 덮인다. 이 레지스트는 PNP 트랜지스터 외인성 베이스가 위치할 곳에 링 형태의 개방구(36)과 NPN 트랜지스터 컬렉터 컨택트(29)위의 개방구(37)을 포함한다. 이 시점에서, 고농도의 인이온 주입을 시행한다. 그 양은 51015원자/으로 150keV의 에너지로 가한다. 이러한 이온주입은 레지스트(35)의 구멍들 안에 노출된 폴리실리콘을 진한 농도로 도핑시킨다. 상기 마스크(35) 개방구는 단지 도핑될 영역들에 걸쳐질뿐 정밀한 얼라인먼트가 마찬가지로 불필요함에 유의한다. 이온 주입에 있어서 실제의 얼라인먼트는 필드 산화물(26)에 의해 이루어진다.
그 다음, 레지스터(35)를 벗겨내고 제7도에 도시된 것처럼 제7레지스트(35)를 가한다. 이 레지스트는 NPN 트랜지스터 외인성 베이스가 위치할 곳에 링형태의 개방구(39)를 가지며 PNP 트랜지스터 컬렉터 컨택트(28)의 경계에 개방구(40)을 갖는다. 다시한번, 필드 산화물 덕분에 제7레지스트 개구(hole)패턴도 정밀 얼라인먼트를 필요로 하지않음에 유의한다. 이 시점에서, 고농도의 붕소이온을 주입한다. 붕소는 51015원자/의 양으로 약 70keV의 에너지를 가지고 적립된다. 이는 개방구들(39, 40)에서 노출된 P+의 폴리실리콘을 고농도로 도핑시킨다.
다음으로, 레지스터를 벗겨내고 웨이퍼는 제8도에서 도시된 것처럼 사진석판 구획이 나뉘어진 제8포토레지스트로 코팅된다. 제8레지스트는 트랜지스터 컬렉터 컨택트 영역, 외인성 베이스 및 에미터 영역들의 도핑된 폴리실리콘을 덮는다. 예를 들어, 링 형태의 구획(14)은 NPN 트랜지스터의 외인성 베이스 영역을 덮고, 구획(42)은 NPN 트랜지스터 에미터 영역을 덮으며, 구획(43)은 NPN 트랜지스터 컬렉터 컨택트를 덮는다. 링형태의 구획(44)은 PNP 트랜지스터 외인성 베이스를 덮고, 구획(45)은 PNP 트랜지스터 에미터를 덮으며, 구획(46)은 PNP 트랜지스터 컬렉터 컨택트를 덮는다.
그에 따라 노출된 폴리실리콘을 다음의, 폴리실리콘은 침투하되 SiO2는 침투하지 않도록 계획된, 선택적인 에칭 프로세스를 통해 에칭해낸다.
그다음, 포토레지스트 마스크를 제거하고 웨이퍼는 외인성 베이스 확산 드라이브인으로 가하여진다. 이는 순수 질소와 같은 불활성 대기내의 가열 사이클을 수반한다. 일반적으로, 웨이퍼는 약 1100에서 약 50분간 가열된다. 이는 실리콘과 접촉하는 진하게 도핑된 폴리실리콘으로 하여금 제9도의 53 및 54로 도시된 실리콘내로 확신한 불순물을 공급하도록 하는 결과를 가져온다. NPN 및 PNP 외인성 베이스 각각에 이러한 확산을 실시한다. 컨택트(49, 52)가 NPN 및 PNP 트랜지스터 컬렉터 컨택트(29, 28) 각각에 그 불순물을 제공하게 된다. 그러나, 이러한 나중의 불순물들은 단순히 컨택트의 도핑만을 증가시킬뿐 PN 접합을 생성하지 않는다.
제10도에 도시된 바와같이, 다음으로 제9포토레지스트(55)를 가하고 도시된것처럼 PNP 트랜지스터의 실영역의 양 끝에 걸친 개방구(56)를 형성하도록 사진석판적인 윤곽을 취한다. 이전과 같이, 필드 산화물(26)이 이온주입을 정확히 트랜지스터 실영역으로 제한한 것이므로, 이 마스크도 정밀 얼라인먼트를 필요로 하지 않는다. 원하는 진성베이스 저항을 제공하기위한 인불순물의 양은 31014원자/으로 택하여지고, 에너지는 주입된 인 원자들이 링크 베이스 패드 산화물(33)을 충분히 통과하도록 보증하기위한 100keV로 선택된다. 주입된 이온들이 폴리실리콘(51)과 마주쳐서 흡수되는 장소에서 그들은 다시 그 다음 확산에 이용될 것이다. 이 이온주입은 그 분량이 외인성 베이스 불순물보다 낮은 최대치 지수에 의하므로, 영역(54)은 실제로 영향을 받지않는다.
제9포토레지스트(55)가 제거되고 제10포토레지스트(57)를 가하여 제11도에 도시된 바와같은 윤곽을 이룬다. NPN 트랜지스터 실영역의 양 끝에 걸쳐 개방구(58)가 존재한다. 다음으로, 51014원자의 붕소를 약 70keV의 에너지로 이온주입한다. 위와같은 분량의 원하는 진성 NPN 베이스 도전율을 생성하도록 취해지며 위의 에너지는 구조에 원하는 이온침투가 이루어지도록 선택된다. PNP 트랜지스터의 경우에서 그랬던것처럼, 이온 주입은 그 분량이 외인성 베이스 불순물의 것보다 낮은 최대치지수에 의한다. 따라서, 영역(53)은 실제로 영향받지 않는다.
포토레지스트를 제거하고 웨이퍼를 조심스럽게 세척한다. 그런다음, 웨이퍼는 산화대기내의 베이스 확산 사이클에 들어간다. 이는 1000에서 약 60분간 웨이퍼를 가열함을 포함한다. 처음 30분은 웨트(wet)산소환경을 수반하며, 마지막 30분은 드라이(dry)산소환경을 수반한다. 제12도에 이의 결과가 도시되어 있다. 제10도 및 제11도에서 주입된 이온들이 웨이퍼내로 확산하여 트랜지스터 진성 베이스 영역(62) 및 트랜지스터 링크 베이스 영역(63)을 형성함을 알 수 있다. 상기 링크 베이스는 외인성 베이스와 접하며 그에 의해 그들을 진성베이스와 연결한다.
여기서 중요한 프로세스 단계가 수행된다. 링크 베이스 영역을 규정하는 패드 산화물(32, 33)이 높아진 온도에서 산화대기내에 노출되었기 때문에 그들은 제12도의 32' 및 33'에 도시된 것과같은 두꺼워진 산화물을 형성하게 된다. 실제로, 두꺼워진 산화물은 3000 250의 두께가 될 것이다. 처음의 패드 산화물은 약 1000두께로 실질적으로 이온 주입에 대해 투과적이었다. 그러나, 그것이 두꺼워졌기 때문에 그 패드 산화물은 이후의 프로세스 단계들에서 이온 주입 마스크 역할을 하게된다.
제12도에 도시된 바와같이, 제 11 포토레지스트 마스크(59)를 대개 NPN 트랜지스터의 에미터 및 컬렉터 컨택트영역과 PNP 트랜지스터의 외인성 베이스와 정합되어질 개방구들(60, 61, 61A)을 갖도록 사진석판적으로 가해진다. 그 다음 약 100keV의 에너지로 21016원자/의 매우 진한 량의 비소를 주입한다. 상기 포토마스크 개방구들을 통해 노출된 폴리실리콘 극들(48, 49, 50)은 주입된 비소를 흡수한다. 그 다음, 이후로 기술되는 연속된 확산을 통해, 비소가 NPN 트랜지스터의 진성 베이스 영역안으로 얕게 확산하여 에미터를 형성하게 된다. 또한, 고농도로 도핑된 컬렉터 컨택트가 진하게 도핑된 PNP 트랜지스터 외인성 베이스를 따라 형성된다. 이온 확산은 컨택트(48, 49, 50)가 실리콘에 접하는 표면영역에 국한된다. 따라서, 이는 노출된 컨택트들안에 자동적으로 자기 정렬된다. 마찬가지로, 사진석판 마스킹은 정밀 얼라인먼트를 필요로하지 않는다. 제12도의 폴리실리콘 컨택트(48, 49, 50)가 비소로 매우 진하게 도핑되어지는 비소이온주입 후에, 상기 레지스트가 웨이퍼로부터 제거되고 제13도에서처럼 종래의 저온 산화물(low temperature oxide ; LTO) (64)가 웨이퍼상에 형성된다. LTO는 처음에 약 6000 500의 두께로 적립시킨 SiO2이다. 웨이퍼는 그다음 POCl3(인산염 ; phosphorous oxychloride)의 대기내에서 약 950로 가열되는데, 여기서 PSG (인규산유리 ; phosphosilicate glass)가 형성된다. 이는 웨이퍼 표면을 따라 흐르는 비점이 낮은 물질로서 이때 LTO는 웨이퍼로부터 나트륨등의 불필요한 불순물을 제거하기위한 게터(getter)의 기능을 행한다. 이 단계 다음에, 15분간 (10 : 1) HF에 담그는 단계를 후속하여서 대부분의 게터 불순물과 함께 LTO 표면으로부터 여분의 인을 제거한다. 다음으로, 웨이퍼에 다음번 포토레지스트를 위한 LTO 표면을 결정하는 종래의 유명한 점착가열(adhesion bake)를 시행한다. LTO의 역류로 인해서 웨이퍼 표면 상위부가 비교적 평평해진다.
그런다음, 제13도의 층(65)으로 표시된 제12포토레지스트 마스크를 비교적 평평한 웨이퍼 표면을 제공하는 LTO표면에 가한다. 이 마스크는 이전에 형성된 폴리실리콘 극들(47 - 52)과 실질적인 경계를 이루는 개방구들(66 - 71)을 갖는다. 웨이퍼는 LTO의 제거를 위해 에칭되어서 도시된 것처럼 폴리실리콘 극의 표면이 도시된 것처럼 노출되도록 한다. 상기 마스크를 제거하고, 웨이퍼는 NPN 트랜지스터 에미터(72)의 확산을 수행하는 산화대기내의 고온에 가해진다. 제12도에서 폴리실리콘 극들(48, 49)을 도핑시키기위하여 주입된 비소이온이 NPN 트랜지스터의 진성 베이스(62) 및 컬렉터 컨택트(29)로 확산하게된다. 동시에, 모든 노출된 폴리실리콘 컨택트들은 약 2000 100두께의 산화물을 성장시킨다.
다음으로, 제14도에 도시된 제13포토레지스트 마스크(73)를 가하고 개방구들(74, 75, 75A)을 갖도록 프로세스한다. 그런 다음, 고농도의 붕소 이온주입을 시행한다. 그 양은 21016원자/으로 70keV의 에너지로 가한다. 이러한 에너지에서 붕소의 상당한 부분이 노출된 폴리실리콘 컨택트들(47, 51, 52)에 가해질 것이다. 그러나, 두꺼운 패드 산화물(33')은 이온주입에 저항하여서 진성베이스 영역(63)내에 있는 PNP 트랜지스터 에미터를 자기정합한다. NPN 트랜지스터 컨택트(47)의 외인성 베이스 및 PNP 트랜지스터 컬렉터 컨택트(52)도 마찬가지로 붕소로 진하게 도핑된다. 산화물이 이 두 영역들을 둘러싸고 있으므로 마스크(73)는 정밀 얼라인먼트를 필요로 하지 않는다. 제14도에 보인 이온주입 후에, 상기 레지스트를 제거하고 웨이퍼를 조심스럽게 씻어낸다. 다음으로, 그것을 붕소주입을 활성화시키기 위하여 가열후 천천히 식힌다. 이 시점에서, NPN 및 PNP 트랜지스터 양쪽 모두가 완성되어서 유효해진다.
NPN 트랜지스터는 에미터(72), 외인성 베이스(53), 진성 베이스(62) (패드 산화물(32')하에 위치한 링크 베이스 부분에 의하여 외인성 베이스(53)과 결합하는 진성베이스) 및 에피택셜층(10)과 저항적으로 접촉하는 컬렉터 컨택트(29)로 구성된다.
PNP 트랜지스터는 에미터(76), 외인성 베이스(54), 진성베이스(63)(패드산화물(33')하에 위치한 링크베이스 부분에 의해 외인성 베이스(54)에 연결되는 진성베이스) 및 P 웰(well) (27)내에 위치하며 P 웰과 저항적으로 접촉하는 컬렉터 컨택트(28)로 구성된다.
제15도는 완성된 실제 트랜지스터들을 도시한다. 실리콘과의 모든 접촉은 도핑된 폴리실리콘극을 경유한다. 접촉시스템은 알루미늄 금속화과의 어떤 직접적인 실리콘 접촉도 피한다. 이로써 얕은 에미터를 통한 알루미늄 스파이킹(spiking)이라는 흔히 발생하는 문제를 피할수가 있다. 각각의 폴리실리콘극은 다음과 같이 생성된 규소화합물(silicide)컨택트를 갖추고 있다. 비교적 두껍고 제13도에 관해 다음에 설명한 것처럼 규정되는 LTO(59)는 에칭을 한정하는 레지스트의 역할을 한다. 첫째로, 웨이퍼에 산화물 제거용 에칭을 한다. 이는 폴리실리콘 극들(47 - 52)의 표면을 정돈한다. 다음으로 웨이퍼를 백금으로 코팅한다. 그 다음 웨이퍼를 백금과 실리콘이 반응하여 백금 규화물을 형성하는 온도까지 가열시킨다. 다음으로, 반응을 일으키지 않은 백금을 선택적으로 에칭해내어서 제15도의 백금 규화물 컨택트들(77 - 82)을 남긴다.
백금 규화물은 도핑된 폴리실리콘보다 도전율이 높으며 그로인해서 트랜지스터 접촉 저항을 감소시킨다. 나아가서, 규소화합물의 형성은 폴리실리콘의 두께를 감소시키는데, 그로인해 접촉저항이 감소되는 것이다. 다음으로, 제16도에 도시된 바와같이 도전성 금속화 이전에 불투과성(barrier)금속층을 형성한다. 이들은 LTO(59)를 마스크로 사용하여 구역이 정해진다. 이상의 층들은 각각이 적당한 단실(single chamber) 시스템내에 차례로 적립된 티타늄 - 텅스텐 합금 및 알루미늄으로 구성됨이 바람직하다. 불투과성(barrier)금속 컨택트층들은 요소들(83 - 88)로 표시된다. 도전성 금속 컨택트들은 요소 89(NPN 베이스 컨택트), 요소 90(NPN 에미터 컨택트), 요소 91(NPN 컬렉터 컨택트), 요소 92(PNP 베이스 컨택트), 요소 93(PNP 에미터 컨택트) 및 요소 94(PNP 컬렉터 컨택트)로 표시된다.
[보기]
상기에 기술된 프로세싱을 이용하여 NPN 트랜지스터와 PNP 트랜지스터를 동시에 형성하도록 IC 웨이퍼를 제조한다. NPN 트랜지스터들은 145의 피크(peak) 컬렉터 전류에서 약 160의 HFE값을 갖는다. FT값들은 2.88 GHZ이다. PNP 트랜지스터의 경우, 109A의 피크 컬렉터 전류에서 약 60의 HFE를 나타낸다. 그들의 FT값들은 1.6 GHZ에 근접한다. 트랜지스터들은 50V가 넘는 BVCBO값들을 갖는다.
이제까지 본 발명에 관해 설명해왔으며 바람직한 프로세스의 구체예를 상세히 보였다. 본 기술분야에 숙련된 당업자가 이상의 설명을 읽을때에 본 발명의 사상 및 의도내의 변형 및 균등의 것이 자명할 것이다.
따라서, 다음의 특허청구의 범위에 의해서만 본 발명의 범위를 한정하고자 한다.

Claims (7)

  1. 에미터 영역, 컬렉터 영역, 외인성 베이스 영역, 진성 베이스 영역 및 상기 외인성·진성 베이스 영역을 연결하는 링크 베이스 영역을 포함하는 자기 정합 트랜지스터 제조 방법에 있어서, 제1도전형을 지니는 반도체 웨이퍼에서 개시하는 단계 ; 상기 기판 웨이퍼상에 비교적 얇은 패드 산화물을 형성하는 단계 ; 상기 트랜지스터가 제조될 상기 패드 산화물상에 실리콘 질화물 층을 형성하는 단계 ; 상기 트랜지스터가 상기 전계 산화물에 의해 둘러싸이도록 상기 실리콘 질화물에 의해 도포된 곳을 제외하고 상기 웨이퍼상에 비교적 두꺼운 전계 산화물을 생성하기 위해 상기 웨이퍼를 산화시키는 단계 ; 상기 전계 산화물의 경계내에 상기 패드 산화물을 노출시키도록 상기 실리콘 질화물을 제거하는 단계 ; 상기 트랜지스터가 제조될 전계 산화물의 경계에 위치한 노출된 패드 산화물상에 링크 베이스의 에치 레지스트 패턴을 형성하는 단계로서, 상기 패턴은 상기 트랜지스터의 링크 베이스 영역을 한정하는 모양을 취하는 단계 ; 상기 링크 베이스의 에치 레지스트 패턴에 의해 노출되는 얇은 패드 산화물을 에칭하여 링크 베이스 영역상에 얇은 패드 산화물을 남기는 단계 ; 상기 기판 웨이퍼상에 폴리실리콘 층을 데포지트하는 단계 ; 상기 트랜지스터의 외인성 베이스 영역상에 위치한 폴리실리콘을 노출시키도록 상기 기판 웨이퍼상에 이온 주입 마스크를 형성하는 단계 ; 상기 폴리콘내에 트랜지스터의 베이스 도전형으로 상기 기판 웨이퍼를 도핑하는 다량의 불순물을 이온 주입하여 상기 외인성 트랜지스터의 베이스 영역상에 상기 폴리실리콘을 중도핑하는 단계 ; 트랜지스터의 외인성 베이스와 에미터 영역내에 상기 기판 웨이퍼를 덮도록 이에 에치 - 레지스트를 도포하는 단계 ; 상기 외인성 베이스와 에미터 마스크로 덮이는 외인성 베이스와 에미터 영역내를 제외한 상기 폴리실리콘을 제거하도록 상기 기판 웨이퍼를 에칭하는 단계 ; 상기 폴리실리콘이 상기 기판 웨이퍼와 접촉하는 기판 웨이퍼내로 상기 다량의 불순물 데포지트를 확산시키도록 상기 기판 웨이퍼를 가열하여 상기 트랜지스터의 외인성 베이스를 형성하는 단계 ; 상기 트랜지스터의 외인성, 진성 및 링크 베이스 영역을 노출시키도록 트랜지스터의 베이스 이온 - 주입 마스크를 상기 웨이퍼에 도포하는 단계로서, 상기 마스크는 트랜지스터의 베이스 이온 주입을 정확히 한정하는 상기 전계 산화물과 겹치는 개구부를 지니는 단계 ; 소기의 트랜지스터 진성 베이스 도전율을 제공하도록 선택된 양으로 그리고 상기 패드 산화물을 침투시켜 실질적으로 임의의 노출된 폴리실리콘내로 들어가게 하는 에너지에서 실리콘 웨이퍼를 상기 트랜지스터 베이스 도전형으로 도핑하는 불순물 이온 주입하는 단계 ; 상기 진성 및 링크 베이스 영역을 형성하도록 상기 베이스 이온 주입 불순물을 상기 웨이퍼내로 확산시키는 단계 ; 이온 - 주입 에미터 마스크를 상기 웨이퍼에 도포하는 단계로서, 상기 에미터 마스크는 상기 트랜지스터 에미터 영역상에 상기 폴리실리콘을 노출시키는 개구부를 지니는 단계 ; 상기 노출된 폴리실리콘이 에미터 불순물 원자로 중도핑되도록 상기 트랜지스터 에미터 도전형으로 상기 기판 웨이퍼를 도핑하는 비교적 다량의 불순물을 이온 주입하는 단계 ; 및 상기 패드 산화물이 자기 정합 방법에서 에미터를 한정하도록 상기 폴리실리콘이 상기 기판 웨이퍼 표면과 접촉하는 패드 산화물에 의해 한정된 영역내의 기판 웨이퍼내로 상기 에미터 불순물 원자를 확산시키기 위해 상기 기판 웨이퍼를 가열하는 단계를 포함하는 자기 정합 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 진성 및 링크 베이스 영역을 형성하도록 상기 이온 주입된 불순물을 확산시키는 단계는 산화 분위기에서 그리고 연속 단계로 소기의 마스킹을 제공하는 정도로 상기 패드 산화물의 두께를 증가시키도록 작용하는 온도에서 이행되는 자기 정합 트랜지스터 제조 방법.
  3. 제2항에 있어서, NPN 및 PNP 트랜지스터는 PNP 트랜지스터가 제조될 웨이퍼상에 P 형 불순물을 데포지트함으로써 상기 실리콘 질화물 데포지션에 앞서 상기 웨이퍼내에 P 웰을 형성하는 단계 ; 및 상기 산화 단계 동안 상기 기판 웨이퍼내로 P 형 불순물을 확산시키는 단계의 단계를 부가함으로써 기판 웨이퍼를 제공하도록 N 형 에피택셜 층을 사용하여 수행되는 공정 동안 형성되는 자기 정합 트랜지스터 제조 방법.
  4. 제3항에 있어서, PNP 트랜지스터가 형성될 곳에 위치한 개구부를 지니는 상기 패드 산화물상에 이온 - 주입 레지스트를 형성하는 단계 ; 소기의 P 웰 도전율을 형성하도록 선택된 양으로 그리고 상기 기판 웨이퍼내로 실질적으로 침투하도록 의도된 에너지에서 알루미늄을 상기 웨이퍼 내로 이온 주입하는 단계 ; 상기 P 웰의 에지내의 작은 부위상에 위치한 개구부를 지니는 패드 산화물상에 이온 주입 레지스트를 형성하는 단계 ; 상기 PNP 트랜지스터와의 컬렉터 접점이 위치할 곳에 도핑하도록 비교적 다량의 붕소를 상기 웨이퍼내로 이온 주입하는 단계 ; 상기 NPN 트랜지스터용 컬렉터 접점이 위치할 곳에 위치한 개구부를 지니는 상기 패드 산화물상에 이온 - 주입 레지스트를 형성하는 단계 ; 비교적 다량의 인을 상기 NPN 트랜지스터 컬렉터 접점이 형성될 웨이퍼내로 이온 주입하는 단계의 단계는 상기 산화 단계에 선행함으로, 상기 산화 단계 동안 불순물, 알루미늄, 붕소 및 인 각각은 상기 P 웰, PNP 트랜지스터 컬렉터 접점 싱커(sinker) 및 NPN 트랜지스터 컬렉터 접점 싱커를 형성하도록 확산되는 자기 정합 트랜지서터 제조 방법.
  5. 제4항에 있어서, 트랜지스터의 외인성 트랜지스터 베이스 영역내에 다량의 불순물을 데포지트하는 단계는 상기 PNP 트랜지스터의 외인성 베이스 영역 및 NPN 트랜지스터의 콜렉터 싱커를 한정하는 개구부를 지니는 이온 - 주입 포토레지스트를 도포하는 단계 ; 상기 폴리실리콘이 인으로 중도핑되도록 노출된 폴리실리콘내로 비교적 다량의 인을 이온 주입하는 단계 ; 상기 NPN 트랜지스터의 외인성 베이스 영역 및 PNP 트랜지스터의 컬렉터 싱커를 한정하는 개구부를 지니는 이온 - 주입 포토레지스트를 도포하는 단계 ; 상기 폴리실리콘이 붕소로 중도핑되도록 노출된 폴리실리콘내로 비교적 다량의 붕소를 이온 주입하는 단계 ; 및 상기 폴리실리콘이 접촉하는 기판내로 가열이 상기 인과 붕소를 선택적으로 확산시키도록 상기 산화 단계 동안 상기 인과 붕소를 확산시켜 상기 PNP 트랜지스터의 외인성 베이스 및 컬렉터 영역 각각을 형성하는 단계를 부가적으로 포함하는 자기 정합 트랜지스터 제조 방법.
  6. 컬렉터 영역, 에미터 영역, 외인성 베이스 영역, 진성 베이스 영역, 및 상기 외인성과 진성 베이스 영역을 연결하는 링크 베이스 영역을 각각 지니는 자기 정합 NPN 및 PNP 트랜지스터를 동시에 제조하는 방법에 있어서, 에피택셜식으로 데포지트된 N형 반도체 기판 웨이퍼에서 개시하는 단계 ; 상기 기판 웨이퍼를 비교적 얇은 패드 산화물로 덮는 단계 ; PNP 트랜지스터가 위치하는 곳을 한정하는 개구부를 지니는 이온 주입 마스크를 도포하는 단계 ; 적당한 PNP 트랜지스터의 컬렉터 저항률을 제공하는 양으로 알루미늄을 이온 주입하는 단계 ; PNP 트랜지스터의 컬렉터 영역 싱커 접점이 형성되는 상기 알루미늄 주입 에지에 위치한 개구부를 지니는 이온 주입 마스크를 도포하는 단계 ; 적당한 PNP 트랜지스터의 컬렉터 싱커 접점이 위치하게 될 곳에 위치하는 개구부를 지니는 이온 주입 마스크를 도포하는 단계 ; 적당한 NPN 컬렉터 영역의 싱커 접점을 제공하는 비교적 다량의 인을 이온 주입하는 단계 ; 상기 기판 웨이퍼를 실리콘 질화물의 산화방지 층으로 덮는 단계 ; 상기 컬렉터 접점 싱커 및 상기 트랜지스터의 활성 영역이 위치하게 될 기판 웨이퍼를 덮는 에치 레지스트 마스크를 도포하는 단계 ; 상기 실리콘 질화물이 상기 에치 레지스트 마스크를 덮여지는 곳을 제외하고 상기 실리콘 질화물을 에칭 제거하는 단계 ; 앞서 이온 주입된 알루미늄, 붕소 및 인을 상기 기판 웨이퍼내로 확산시키고 동시에 실리콘 질화물을로 덮이는 곳을 제외하고 상기 기판 웨이퍼상에 비교적 두꺼운 전계 산화물을 성장시키도록 산화 분위기에서 상기 기판 웨이퍼를 가열하여, 전계 산화물에 의해 둘러싸인 알루미늄 도핑 P 웰, 전계 산화물에 의해 둘러싸인 붕소 도핑 PNP 트랜지스터의 컬렉터 싱커 접점, 전계 산화물에 의해 둘러싸인 인 도핑 NPN 트랜지스터의 컬렉터 영역 싱커 접점, 및 NPN 트랜지스터가 전계 산화물에 의해 둘러싸인 상태로 위치하게 될 에피택셜 반도체의 영역을 형성하는 단계 ; 선택적인 에치로 상기 실리콘 질화물을 제거하여 PNP 및 NPN 트랜지스터가 제조될 상기 패드 산화물을 노출시키는 단계 ; 트랜지스터의 링크 베이스 영역이 위치하게 될 영역에서 상기 패드 산화물을 덮는 에치 - 레지스트를 도포하는 단계 ; 노출된 패드 산화물을 제거하도록 이를 에칭 제거하여 트랜지스터의 링크 베이스 영역내를 제외한 상기 기판 웨이퍼의 표면을 노출시키는 단계 ; 상기 기판 웨이퍼를 도핑되지 않은 폴리실리콘 층으로 덮는 단계 ; PNP 트랜지스터의 외인성 베이스 및 NPN 트랜지스터의 컬렉터 싱커 영역에 이어져 있는 개구부를 지니는 이온 - 주입 마스크를 도포하는 단계 ; 노출된 폴리실리콘이 중량으로 인도핑되도록 비교적 다량의 인을 상기 노출된 폴리실리콘내로 이온 주입하는 단계 ; NPN 트랜지스터의 외인성 베이스 및 PNP 트랜지스터의 컬렉터 싱커 영역에 이어져 있는 개구부를 지니는 이온 - 주입 마스크를 도포하는 단계 ; 노출된 폴리실리콘이 중량으로 붕소 도핑되도록 비교적 다량의 붕소를 상기 노출된 폴리실리콘내로 이온 주입하는 단계 ; NPN 및 PNP 트랜지스터 에미터 영역, 외인성 베이스 영역 및 컬렉터 싱커 영역을 덮기 위한 윤곽을 갖는 에치 - 레지스트 마스크를 도포하는 단계 ; 중도핑된 폴리실리콘의 외인성 베이스 및 컬렉터 싱커 확산 접점을 따라 도핑되지 않은 폴리실리콘 에미터 접점을 남기도록 노출된 폴리실리콘을 에칭 제거하는 단계 ; 폴리실리콘에 있는 인과 붕소를 상기 기판 웨이퍼내로 확산시키도록 상기 웨이퍼를 가열하여 트랜지스터의 외인성 베이스 및 컬렉터 싱커 확산 접점의 캡을 형성하는 단계 ; PNP 트랜지스터의 위치에 이어져 있는 개구부를 지니는 이온 주입 마스크를 도포하는 단계 ; 소기의 PNP 트랜지스터의 진성 베이스 영역의 저항률을 제공하는 양으로 인을 이온 주입하는 단계 ; NPN 트랜지스터의 위치에 이어져 있는 개구부를 지니는 이온 주입 마스크를 도포하는 단계 ; 소기의 NPN 트랜지스터의 진성 베이스 저항률을 제공하는 양으로 붕소를 이온 주입하는 단계 ; 앞서 이온 주입된 진성 베이스의 인과 붕소를 실리콘 웨이퍼 기판에서 소기의 깊이로 확산시키도록 상기 기판 웨이퍼를 가열하는 단계 ; NPN 트랜지스터의 에미터 영역, 컬렉터 싱커 확산 영역 및 PNP 트랜지스터의 진성 베이스 영역상에 배치된 개구부를 지니는 이온 - 주입 마스크를 도포하는 단계 ; 노출된 폴리실리콘을 중도핑하도록 다량의 비소를 이온 주입하는 단계 ; 상기 기판 웨이퍼를 산화막의 층으로 덮고 인 산염화물에서 상기 웨이퍼를 가열하여, 상기 산화물의 표면을 저온 유리로 변환하고 상기 NPN 트랜지스터 에미터 및 컬렉터의 접점 싱커 확산 영역내로 그리고 상기 PNP 트랜지스터의 외인성 베이스 영역내로 앞서 도포된 상기 비소를 동시에 확산시키는 단계 ; 상기 PNP 트랜지스터 에이터와 컬렉터의 싱커 확산 및 NPN 트랜지스터의 외인성 베이스 영역상에 배치된 개구부를 지니는 이온 - 주입 마스크를 도포하는 단계 ; 및 앞서 도포된 붕소를 활성화시키도록 상기 기판 웨이퍼를 가열하여 PNP 트랜지스터 에미터, 컬렉터의 싱커 확산 캡 영역 및 NPN 트랜지스터의 외인성 베이스 영역을 제공하는 단계를 포함하는 자기 정합 NPN 및 PNP 트랜지스터의 동시 제조 방법.
  7. 제6항에 있어서, 상기 앞서 주입된 진성 베이스의 인과 붕소의 확산은 확산 사이클 동안 실질적으로 더 두꺼운 상태로 상기 패드 산화물을 성장시키는 산화 분위기에서 이행되어 이 증가된 두께는 패드 산화물이 차후의 에미터 이온 주입 동작을 방해하도록 하는 자기 정합 NPN 및 PNP 트랜지스터의 동시 제조 방법.
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