KR0138352B1 - 반도체 장치 및 그의 제조방법 - Google Patents

반도체 장치 및 그의 제조방법

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Abstract

보다 용이하게 제조할 수 있어 생산 비용을 절감할 수 있는 반도체 장치 및 그의 제조방법이 개시되어 있다. 반도체 장치에 있어서, 제1도전형 영역의 상부에는 콘택 마진을 확보하기 위한 접속 패드층을 가지는데 반하여, 제2도전형 영역의 상부에는 접속 패드층 없이 바로 전극들이 개구부들을 통하여 접속되도록 하였다. 이의 제조방법에 있어서는 전면에 증착 절연층을 형성한다. 그런 다음, 제1도전형 영역들을 노출시키는 마스크 패턴을 이용하여 노출된 부위에 있는 증착 절연층을 이방성 식각하여, 잔존하는 증착 절연층이 후속되는 제1도전형 불순물 주입 공정에서 불순물 주입 방지 마스크로서 작용하도록 한다.
또한, 접속 패드층을 위한 물질층은 불순물 주입 공정전에 형성하며, 불순물 주입후에, 패터닝한다. 제2도전형 영역들의 형성에 있어서는 별도의 증착 절연층을 형성한 후, 제2도전형 영역들을 노출시키는 마스크 패턴을 이용하여 선택적으로 이방성 식각하여 잔존하는 증착 절연층을 불순물 주입 방지 마스크로 사용하거나, 제2도전형 영역들을 노출시키는 마스크 패턴을 불순물 주입 방지 마스크로 사용하게 된다.

Description

반도체 장치 및 그의 제조방법
제1도는 종래의 반도체 장치를 나타낸 단면도이다.
제2도는 본 발명의 일 유형에 따른 반도체 장치를 나타낸 단면도이다.
제3도는 본 발명의 다른 유형에 따른 반도체 장치를 나타낸 단면도이다.
제4도는 본 발명의 또 다른 유형에 따른 반도체 장치를 나타낸 단면도이다.
제5도는 본 발명의 또 다른 유형에 따른 반도체 장치의 부분적인 단면도를 나타낸 것이다.
제6A도는 본 발명에 따른 DRAM중에서 셀 어레이부에 포함되는 메모리셀을 나타낸 단면도이다.
제6B도는 본 발명에 따른 DRAM중에서 셀 어레이부에 경계부분에서 나타나는 구조의 단면도이다.
제7A도 내지 제7G도와 제8A도 내지 제8G도는 본 발명인 반도체 장치의 제조방법의 일 실시예에 따른 공정순서를 설명하기 위한 반도체 장치의 중간 구조물들의 단면도들을 순차적으로 나타낸 것들이다.
제9A도 내지 제9G도와 제10A도 내지 제10G도는 본 발명인 반도체 장치의 제조방법의 일 실시예에 따른 공정순서를 설명하기 위한 반도체 장치의 중간 구조물들의 단면도들을 순차적으로 나타낸 것들이다.
본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로, 특히 PMOS 트랜지스터 및 NMOS 트랜지스터를 모두 포함하는 다이내믹 랜덤 액세스 메모리(DRAM : dynamic random access memory)를 보다 간단하게 제조하는 방법 및 이를 위한 구조에 관한 것이다.
DRAM은 일반적으로 다수의 NMOS 트랜지스터들 및 그에 대응되는 캐패시터들을 포함하는 셀 어레이부와 이를 구동하기 위한 주변회로부로 구성되며, 주변회로부는 통상 다수의 CMOS 트랜지스터들로 구성된다. 그런데, 소자의 고집적화가 진행될수록 메모리셀간의 간격이 좁아지게 되고 그에 따르는 소오스/드레인 영역을 노출시키기 위한 콘택홀이 점점 작아지게 되어, 콘택 마진이 감소하는 문제점이 있었다. 이 문제점을 개선하기 위하여, 셀 어레이에 포함되는 다수의 NMOS 트랜지스터들의 소오스/드레인 영역의 상부에 접속 패드층을 형성하는 기술이 제안되어 있다. 그러나, 셀 어레이에 포함되는 NMOS 트랜지스터들의 상부에만 접속 패드층을 형성하는 경우에는, 접속 패드층을 형성하는 공정시 셀 어레이부와 주변 회로부를 형성하는 공정을 분리시켜야 하므로 불필요하게 많은 마스크 패턴을 요구하게 되는 단점이 있었다.
더욱이, 셀 어레이부에서 뿐만 아니라 주변 회로부에서도 소자의 고집적화에 따라, 소자가 형성되는 단위 면적이 작아지게 되며, 면적을 보다 효율적으로 이용하기 위한 노력이 요구되고 있다. 그리하여, 주변회로부에 포함되는 트랜지스터들의 소오스/드레인 영역들의 상부에도 콘택 마진을 증가시키기 위한 접속 패드층을 형성하도록 하는 기술이 제안되어 있다. 그러면, 여기서 NMOS 트랜지스터 및 PMOS 트랜지스터를 모두 포함하며, 모든 소오스/드레인 영역의 상부에 콘택 마진을 확보하기 위한 접속 패드층이 형성되어 있는 종래의 반도체 장치를 제1도를 참조하여 살펴보기로 한다.
제1도에 있어서, 반도체 기판(100)의 상부에는 선택적으로 P웰(101) 및 N웰(102)이 형성되어 있다. P웰(101)에는 소자분리 영역과 액티브 영역을 한정하기 위하여 선택적으로 필드 산화막(field oxide)와 같은 소자 절연층(103)이 형성되어 있다. P웰(101)의 액티브 영역에는 채널형성을 위하여 상호 일정한 간격을 두고 n+소오스/드레인 영역들(105,106)이 각각 형성되어 있으며, 채널의 상부에는 게이트 절연막(115)이 형성되어 있다. 게이트 절연막(115)의 상부에는 게이트 전극(110)이 형성되어 있다. 게이트 전극(110)은 상부에 캡 절연층(112)이 형성되어 있으며, 그 측벽(sidewall)들에는 스페이서 절연층(109)이 형성되어 있다. n+소오스/드레인 영역들(105,106)의 상부에는 접속 패드층(11a)들이 각각 형성되어 있다. 접속 패드층(111a)은, 위에서도 언급한 바와 같이, 콘택 마진(contact margin)을 증가시키기 위한 것으로서, 한끝이 상기 게이트 전극(110)의 상부까지 연장되어 있고 다른 끝이 소자 절연층(111)의 상부까지 연장되어 있다. 각 접속 패드층(111)들은 상호 분리되어 형성되어 전기적으로 절연되며, 게이트 전극(110)과는 캡 절연층(112) 및 스페이서 절연층(109a)에 의하여 전기적으로 절연되어 있다.
N웰(102)에 있어서도, P웰(101)에서와 유사하게 선택적으로 소자분리층(103)이 형성되어 액티브 영역과 소자분리 영역을 한정하고 있다. 액티브 영역에는, 채널 형성을 위하여 일정 간격 떨어져 p+소오스/드레인 영역들(107,108)이 형성되어 있으며, 채널의 상부에는 게이트 절연막(115), 게이트 전극(110) 및 캡 절연층(112)이 순차적으로 형성되어 있다. p+소오스/드레인 영역들(107,108)의 상부에는 접속 패드층(111b)들이 각각 형성되어 있다.
PMOS 트랜지스터 및 NMOS 트랜지스터의 상부에는 각 접속 패드층(111a,111b)들을 노출시키는 다수의 개구부를 갖는 층간 절연층(113)이 형성되어 있고, 각 접속 패드층(111a,111b)들과 상기 배선 전극층(116)들에 각각 접속되는 다수의 전극(114)들이 형성되어 있다. 예를 들어, 다수의 NMOS 트랜지스터들로 구성되는 셀 어레이부를 갖는 DRAM에 있어서, 상기 전극들은 비트 라인 또는 워드 라인에 대응될 수 있다.
이상과 같은 구조를 갖는 종래의 반도체 장치가 갖는 잇점을 살펴보면 다음과 같다.
(1) PMOS 트랜지스터 및 NMOS 트랜지스터들의 소오스/드레인 영역을 포함한 모든 액티브상의 접속 패드층을 형성함으로써, 콘택 형성 부위의 디자인 룰을 완화(relax)시킬 수 있다.
(2) DRAM 회로의 경우, NMOS 트랜지스터들만을 포함하는 셀 어레이뿐만 아니라, NMOS 트랜지스터 및 PMOS 트랜지스터를 모두 포함하는 주변(periphery) 회로부에도 접속 패드층이 형성되므로, 단차가 감소하게 된다.
(3) 접속 패드층의 도입으로 액티브 영역을 감소시킬 수 있기 때문에, 소자의 동작 속도(speed)를 증가시킬 수 있다.
그러나, 이상과 같은 장점들에도 불구하고 상기와 같은 구조를 제조하기 위하여는, PMOS 트랜지스터 및 NMOS 트랜지스터 각각에 대하여 모두 접속 패드층을 형성하여야 하기 때문에 불필요한 마스크 패턴의 증가를 피할 수 없는 단점이 있다.
이를 좀더 구체적으로 살펴보기 위하여, 여기서 상기 반도체 장치를 제조하는 공정을 살펴보기로 한다.
(1) 먼저, 반도체 기판(100)을 마련한 후, 그 상부에 선택적으로 P웰(101) 및 N웰(102)을 형성하고, 선택적으로 필드 산화막과 같은 소자분리층(103)을 형성한다.
(2) 전면상에 게이트 절연막으로서 열산화막을 형성한 후, 그 상부에 게이트전극 형성을 위한 제1폴리실리콘층을 형성한 후 불순물을 주입한다. 이어서, 캡 절연층 형성을 위한 제1CVD절연층을 형성한 후, 그 상부에 게이트 전극을 한정하는 게이트-마스크 패턴을 형성한다. 이어서, 게이트-마스크 패턴을 이용하여 상기 제1CVD절연층, 폴리실리콘 및 열산화막을 순차적이면서도 선택적으로 식각하여, 도면에 도시한 바와 같은, 캡 절연층(112), 게이트전극(110) 및 게이트 절연막(115)을 형성한다.
(3) 상기 결과물상에 n-불순물을 주입한다.
(4) 전면상에 제2CVD절연층을 형성한다. 이어서, NMOS 트랜지스터 형성 영역을 노출시키는 NMOS-마스크 패턴을 형성한 후, 노출된 NMOS 트랜지스터 형성 영역에 형성되어 있는 제2CVD 절연층을 이방성 식각하여 게이트 전극(110)의 측벽에 스페이서(109a)를 형성한다.
(5) NMOS 트랜지스터의 접속 패드층 형성을 위한 제2폴리실리콘층을 형성한다.
(6) n+불순물을 주입하여 NMOS 트랜지스터의 n+소오스/드레인 영역들(105,106)을 형성함과 동시에 상기 제2폴리실리콘층에 불순물이 도핑되도록 한다.
(7) NMOS 트랜지스터의 접속 패드층을 한정하는 NMOS 패드-마스크 패턴을 형성한 후, 이를 이용하여 상기 제2폴리실리콘층을 선택적으로 식각하여 접속 패드층(111a)들을 형성한다.
(8) 상기 NMOS-마스크 패턴을 제거하고, PMOS 트랜지스터 형성 영역을 노출시키는 PMOS-마스크 패턴을 형성한다.
(9) 상기 PMOS 트랜지스터 형성 영역에 남아 있는 제2CVD산화막을 이방성 식각하여 게이트 전극(110)의 측벽에 스페이서(109b)를 형성한다.
(10) PMOS 트랜지스터의 접속 패드층 형성을 위한 제3폴리실리콘층을 형성한 후, p+불순물을 주입하여 NMOS 트랜지스터 p+소오스/드레인 영역들(107,108)을 형성함과 동시에 상기 제3폴리실리콘층에 불순물이 도핑되도록 한다.
(11) PMOS 트랜지스터의 접속 패드층을 한정하는 PMOS 패드-마스크 패턴을 형성한 후, 이를 이용하여 상기 제3폴리실리콘층을 선택적으로 식각하여 접속 패드층(111b)을 형성한다.
(12) 층간 절연층(113)을 전면상에 형성한 후, 각 접속 패드층들(111a,111b)을 노출시키는 다수의 개구부를 형성하기 위하여 콘택-마스크 패턴을 이용하여 이를 선택적으로 식각한다.
(13) 상기 개구부를 통하여 상기 각 접속 패드층들(111a,111b)에 각각 접속되는 다수의 전극들(114)을 형성한다.
이상과 같은 제조방법에서, 상기 (3) 공정 수행시 NMOS 트랜지스터 및 PMOS 트랜지스터의 모든 소오스/드레인 영역에 n_불순물을 주입하게 되면 NMOS 트랜지스터는 LDD 구조를 갖게 되기 때문에 트랜지스터의 특성이 개선되나 PMOS 트랜지스터의 소오스 및 드레인 영역에는 반대되는 도전 영역이 형성되어 있기 때문에, 나중에 수행되는 p+불순물 주입을 실시하더라도, 문턱 전압이 지나치게 높게 되어 구동상에 장애가 발생되는 단점이 생긴다.
일반적으로, 접속 패드층이 없는 경우에는 PMOS 트랜지스터의 소오스/드레인 영역에 n-불순물을 도핑하고, 나중에 p+불순물을 도핑하게 되면, n_도핑 영역이 P형 불순물의 확산을 방지하는 기능을 수행하여 오히려 바람직한 효과를 나타낸다.
그러나, 제1도에 도시한 바와 같이, PMOS 트랜지스터의 소오스/드레인 영역의 상부에 접속 패드층을 형성한 후, p+불순물을 주입하게 되면, 효과적으로 불순물이 주입되지 못하게 된다. 그리하여, 위에서 언급한 바와 같이 지나치게 문턱 전압이 높아지게 되는 문제점을 갖게 된다. 다른 한편으로, PMOS 트랜지스터의 문턱 전압을 낮추기 위하여 p+불순물을 강하게 주입하는 경우에는 접합 깊이가 지나치게 깊게 된다. 더욱이, P형 불순물로 흔히 사용되는 보론(boron)의 확산성이 매우 높기 때문에, PMOS 트랜지스터의 펀치스루(punch through) 특성이 열화되는 문제점이 발생하게 된다.
이러한 문제점을 해결하기 위한 방법으로는 상기 (3) 공정 수행시 NMOS 트랜지스터의 소오스/드레인 영역에만 n_불순물이 도핑되도록 하기 위하여, n_불순물 도핑용 마스크 패턴을 형성하도록 하는 방법이 제안되어 있다. 그러나, 이 경우에는 제조 공정시 사용되는 마스크 패턴의 수가 증가되는 점이 있다. 마스크 패턴은 일반적으로 포토리소그래피 공정에 의하여 형성되는 것으로서, 공정상 많은 비용 및 시간을 필요로 하기 때문에, 반도체 장치의 제조 단가를 증가시키게 되므로, 마스크 패턴의 수를 증가시키는 것은 매우 바람직스럽지 못하다.
따라서, 본 발명의 목적은 보다 용이하게 제조될 수 있으면서도 신뢰도가 개선되는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 장치를 제조하는 방법을 제공한다.
상기 목적을 달성하기 위하여, 반도체 기판; 상기 반도체 기판상에 선택적으로 형성되어 있는 적어도 하나의 제1도전형 영역 및 적어도 하나의 제2도전형 영역; 상기 제1도전형 영역의 상부에 형성되며, 제1도전형 영역의 인접부위 상부에 소정 절연층을 개재하여 연장되게 형성되어 콘택 마진을 증가시키는 접속 패드층; 및 상기 제2도전형 영역 및 상기 접속 패드층을 노출시키는 다수의 개구부를 갖는 층간절연층을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
반도체 장치의 바람직한 실시예에 있어서, 상기 반도체 기판상에 소정 절연막을 개재(介在)하여 형성되어 있는 다수의 제1전극들; 및 상기 제1도전형 영역은 노출시키고 그에 인접하여 형성되어 있는 제1전극들을 덮게 되는 덮개 절연층을 더 구비하고, 상기 접속 패드층은 상기 덮개 절연층에 의하여 전기적으로 절연되어 있는 상기 제1전극들의 상부까지 연장되어 형성되어 있다.
특히, 상기 제1전극은 게이트 전극이고, 상기 덮개 절연층은 게이트 전극의 상부에 형성되어 있는 캡 절연층 및 게이트 전극의 측벽에 형성되어 있는 스페이서 절연층을 포함하여 구성되며, 상기 접속 패드층은 제1도전형 불순물이 도핑되어 있는 폴리실리콘을 포함하여 구성된다.
다른 유형에 따른 반도체 장치는 반도체 기판; 상기 반도체 기판내에 상호 일정한 간격을 두고 형성되어 있는 제1도전형 소오드 및 드레인 영역들 및 게이트 절연막을 개재(介在)하여 상기 반도체 기판상에 형성되어 있는 게이트 전극을 갖는 적어도 하나의 제1도전형 MOS 트랜지스터; 상기 제1도전형 MOS 트랜지스터의 게이트 전극을 덮으면서 형성되어 있는 게이트 덮개 절연층; 상기 제1도전형 MOS 트랜지스터의 소오스영역 및 상기 게이트 덮개 절연층으로 이루어진 표면상에 형성되는 제1접속 패드층; 상기 제1도전형 MOS 트랜지스터의 드레인 영역 및 상기 게이트 덮개 절연층으로 이루어진 표면상에 형성되며, 상기 제1접속 패드층과 전기적으로 분리되는 제2접속 패드층; 상기 반도체 기판내에 상호 일정한 간격을 두고 형성되어 있는 제2도전형 소오스 및 드레인 영역들 및 게이트 절연막을 개재하여 상기 반도체 기판상에 형성되어 있는 게이트 전극을 갖는 적어도 하나의 제2도전형 MOS 트랜지스터; 상기 제1 및 제2접속 패드층과 상기 제2도전형 MOS 트랜지스터의 소오스 및 드레인 영역을 각각 노출시키는 다수의 개구부들을 갖는 층간 절연층; 상기 개구부들을 통하여 상기 제1 및 제2접속 패드층과 상기 제2도전형 MOS 트랜지스터의 소오스 및 드레인 영역에 각각 접속되는 다수의 전극들을 포함하여 구성된다.
본 발명의 또 다른 유형에 따른 반도체 메모리 장치는 반도체 기판; 각각 소오스, 드레인 및 게이트를 갖는 다수의 제1도전형 트랜지스터들과 제1도전형 트랜지스터의 소오스 및 드레인 영역들의 상부에 형성되어 접속 마진을 증가시키는 다수의 제1도전형 접속 패드층들을 포함하여 구성되는 셀 어레이부; 및 각각 소오스, 드레인 및 게이트를 갖는 다수의 제1도전형 트랜지스터들 및 제2도전형 트랜지스터들과, 제1도전형 트랜지스터의 소오스 및 드레인 영역들의 상부에 형성되어 접속 마진을 증가시키는 다수의 제1도전형 접속 패드층들을 포함하여 구성되는 주변 회로부를 포함한다.
반도체 메모리 장치의 바람직한 실시예에 있어서, 상기 셀 어레이부 및 상기 주변회로부에 모두 포함되는 제1도전형 MOS 트랜지스터는 LDD(light doped drain) 구조의 소오스/드레인 영역을 갖는 NMOS 트랜지스터이며, 상기 주변회로부에 포함되는 제2도전형 MOS 트랜지스터는 SD(single drain) 구조의 PMOS 트랜지스터가 된다.
상기 다른 목적을 달성하기 위하여, 적어도 하나의 제1도전형 영역과 적어도 하나의 제2도전형 영역을 포함하는 반도체 장치를 제조하는 방법에 있어서, 제1도전형 영역과 제2도전형 영역을 형성하기 위한 부위들이 한정되어 있는 반도체 기판상에 절연막을 형성하는 공정; 상기 제1도전형 영역의 형성 부위를 노출시키고 제2도전형 영역의 형성 부위를 덮개되는 제1마스크 패턴을 형성하는 공정; 상기 반도체 기판이 가지는 형태적 특징에 따라, 노출된 부위에 형성되어 있는 상기 절연막을 이방성 식각하는 공정; 상기 제1마스크 패턴을 제거하는 공정; 상기 결과물의 전면에 접속 패드층 형성을 위한 제1물질층을 형성하는 공정; 상기 제1물질층의 하부에 잔존하는 상기 절연막을 불순물 주입방지 마스크로 사용하면서, 제1도전형 불순물을 주입하는 공정; 상기 제1물질층을 패터닝하여 상기 제1도전형 영역의 상부에 접속 패드층을 형성하는 공정; 상기 제2도전형 영역의 형성부위를 노출시키고 상기 제1도전형 영역의 형성부위를 차단시키는 제2마스크 패턴을 형성하는 공정; 및 상기 제2마스크 패턴을 불순물 주입 방지 마스크로 사용하면서 제2도전형 불순물을 주입하는 공정을 포함하여 구성되는 반도체 장치의 제조방법이 제공된다.
반도체 장치의 제조방법의 바람직한 실시예에 있어서, 상기 제2도전형 불순물을 주입하는 공정에 앞서, 상기 제2마스크 패턴에 의하여 노출된 부위에 형성되어 있는 상기 절연막을, 반도체 기판이 가지는 형태에 따라 이방성 식각하는 공정과, 상기 제2도전형 불순물을 주입하는 공정후, 상기 제2마스크 패턴을 제거하는 공정; 상기 결과물의 전면상에 상기 접속 패드층 및 상기 제2도전형 영역을 노출시키는 다수의 개구불을 갖는 층간 절연층을 형성하는 공정을 더 포함하게 된다.
여기서, 상기 접속 패드층으로서 제1물질층을 형성하는 공정은 폴리실리콘을 증착시키는 공정이 된다.
보다 구체적으로는, 상기 제1증착절연층을 형성하는 공정에 앞서, 반도체 기판을 선택적으로 한정하여 액티브 영역 및 소자분리 영역을 한정하는 공정; 상기 결과물상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막상에 게이트 전극용 제2물질층 및 캡 절연층을 순차적으로 형성하는 공정; 상기 결과물상에 게이트 전극을 한정하는 게이트-마스크 패턴을 형성하는 공정; 및 상기 게이트-마스크 패턴을 식각 방지 마스크로 사용하면서, 상기 캡 절연층, 제2물질층 및 게이트 절연막을 순차적이면서 선택적으로 식각하는 공정을 더 포함하며, 상기 절연막을 이방성 식각하는 공정들을 통하여 각 게이트 전극의 측벽들에 스페이서들이 형성되도록 한다.
또한, 상기 절연막을 형성하는 공정에 앞서, 제1도전형 영역과 제2도전형 영역을 형성하기 위한 부위들이 한정되어 있는 반도체 기판상에 제1도전형 불순물을 도핑하는 공정을 더 포함하도록 한다.
본 발명의 다른 유형에 의하면, 적어도 하나의 제1도전형 영역과 적어도 하나의 제2도전형 영역을 포함하는 반도체 장치를 제조하는 방법은 제1도전형 영역과 제2도전형 영역을 형성하기 위한 부위들이 한정되어 있는 반도체 기판상에 절연막을 형성하는 공정; 상기 제2도전형 영역의 형성부위를 노출시키고 상기 제1도전형 영역의 형성부위를 차단시키는 제1마스크 패턴을 형성하는 공정; 상기 제2마스크 패턴을 식각 방지 마스크로 사용하면서, 상기 절연막을 그 하부 구조의 형태에 따라 이방성 식각하는 공정; 상기 제1마스크 패턴을 제거하는 공정; 잔존하는 상기 절연막을 불순물 주입 방지 마스크로 사용하면서, 제2도전형 불순물을 주입하는 공정; 상기 제1도전형 영역의 형성 부위를 노출시키고 제2도전형 영역의 형성부위를 덮개되는 제2마스크 패턴을 형성하는 공정; 상기 반도체 기판이 가지는 형태적 특징에 따라, 노출된 부위에 형성되어 있는 상기 절연막을 이방성 식각하는 공정; 상기 제2마스크 패턴을 제거하는 공정; 상기 결과물의 전면에 접속 패드층 형성을 위한 제1물질층을 형성하는 공정; 상기 제1물질층의 하부에 잔존하는 상기 절연막을 불순물 주입 방지 마스크로 사용하면서, 제1도전형 불순물을 주입하는 공정; 및 상기 제1물질층을 패터닝하여 상기 제1도전형 영역의 상부에 접속 패드층을 형성하는 공정을 포함한다.
보다 구체적으로는 상기 접속 패드층을 형성하는 공정후, 상기 결과물의 전면상에 상기 접속 패드층 및 상기 제2도전형 영역을 노출시키는 다수의 개구부를 갖는 층간 절연층을 형성하는 공정을 더 포함한다. 여기서, 상기 제1물질층은 폴리실리콘으로 구성된다.
이하 첨부한 도면들을 참조하여 본 발명에 관하여 상세히 설명하기로 한다.
제2도는 본 발명의 한 유형에 따른 반도체 장치를 나타낸 단면도이다.
제2도를 참조하면, 반도체 기판(201) 내에 액티브 영역을 한정하기 위하여 선택적으로 소자 절연층(202)이 형성되어 있다. 액티브 영역에는 선택적으로 N형 영역(203) 및 P형 영역(204)이 형성되어 있으며, N형 영역(203)의 상부에는 콘택 마진을 증가시키기 위한 접속 패드층(205)이 형성되어 있다. 반면에, P형 영역(204)의 상부에는 접속 패드층이 형성되어 있지 않다. 소자 절연층(202), 접속 패드층(205) 및 P형 영역(204)으로 이루어진 표면상에는 접속 패드층(205) 및 P형 영역(204)을 노출시키는 다수의 개구부들을 갖는 층간 절연층(206)이 형성되어 있으며, 그 상부에는 상기 개구부들을 통하여 상기 접속 패드층(205) 및 상기 P형 영역(204)에 각각 접속되는 다수의 전극들(207)이 형성되어 있다.
제3도는 본 발명의 다른 유형에 따른 반도체 장치를 나타낸 단면도이다.
제3도를 참조하면, 반도체 기판(300)상에는 선택적으로 P웰(301) 및 N웰(302)이 형성되어 있다. 또한, P웰(301) 및 N웰(302)상에는 각각 소자분리 영역 및 액티브 영역을 한정하기 위하여, 필드산화막과 같은 소자절연층(303)이 선택적으로 형성되어 있다.
P웰(301)상에는 n+소오스/드레인 영역들(311,312)이 채널형성을 위하여 떨어져서 형성되어 있으며, 채널부위의 상부에는 게이트 절연막(304)을 개재하여 게이트 전극(305)이 형성되어 있다. 게이트 전극(305)의 상부에는 캡 절연층(308)이 형성되어 있으며, 게이트 전극(305)의 측벽에는 스페이서 절연층(315)이 형성되어 있다. 또한, n+소오스/드레인 영역들(311,312)의 상부에는 콘택 마진을 증가시키기 위하여, 접속 패드층들(317,318)이 형성되어 있다.
한편, N웰(302)상에는 p+소오스/드레인 영역들(313,314)이 채널형성을 위하여 상호 떨어져 형성되어 있으며, 채널의 상부에는 게이트 절연막(304)을 개재하여 게이트 전극(306)이 형성되어 있다. 게이트 전극(306)의 상부에는 캡 절연층(309)이 형성되어 있으며, 게이트 전극(306)의 측벽들에는 스페이서 절연층(316)이 형성되어 있다. 도면에 나타낸 바와 같이, PMOS 트랜지스터의 소오스/드레인 영역의 상부에는 접속 패드층이 형성되어 있지 않으며, NMOS 트랜지스터의 소오스/드레인 영역의 상부에만 접속 패드층이 형성되도록 한다.
여기서, 제3도에 도시한 것과는 달리, PMOS 트랜지스터의 게이트 전극(316)의 측벽들에는 스페이서를 형성하지 않도록 할 수 있다. 이 경우에 NMOS 트랜지스터의 소오스/드레인은 LDD(light deoped drain) 구조를 가지며, PMOS 트랜지스터의 소오스/드레인은 SD(single drain)구조를 갖게 된다.
물론, PMOS 트랜지스터의 측벽에 스페이서를 형성하는 경우에도 PMOS 트랜지스터의 소오스/드레인 영역이 SD 구조를 갖도록 할 수 있다.
다시 제3도를 참조하면, NMOS 트랜지스터 및 PMOS 트랜지스터의 상부에는 상기 접속 패드층 및 상기 p+소오스/드레인 영역들(313,314)을 노출시키는 다수의 개구부를 갖는 층간 절연층(319)이 형성되어 있으며, 층간 절연층(319)의 상부에는 각각 접속 패드층들(317,318) 및 p+소오스/드레인 영역들(313,314)에 접속되는 다수의 전극들(320)이 형성되어 있다.
이상과 같은 구조를 갖는 반도체 장치의 제조방법의 실시예들을 살펴보면 다음과 같다.
제1실시예
(1) N웰 및 P웰 형성
소정 반도체 기판(300)을 마련한 후, 반도체 기판(300)상에 N웰(302) 및 P웰(301)을 선택적으로 형성한다.
(2) 소자 분리
액티브 영역과 소자분리 영역을 정의하기 위하여, 필드 산화막과 같은 소자 분리층(303)을 LOCOS법 등을 이용하여 형성한다.
(3) 게이트 전극 형성
상기 액티브 영역의 상부에 절연막으로서 게이트 산화막(gate oxide)을 70∼200Å 두께로 형성한다. 게이트 산화막의 상부에는 게이트 전극 형성을 위하여, 폴리실리콘을 1000∼2000Å 두께로 증착한 후, 인(phosphorus)과 같은 N형 불순물을 도핑한다. 그런 다음, 캡 절연층을 형성하기 위하여, CVD법을 이용하여 산화막을 1000∼2500Å 두께로 증착시킨 후, 그 상부에 각 게이트 전극을 한정하는 게이트-마스크 패턴을 포토리소그래피 공정에 의하여 형성한다. 그런 다음, 상기 게이트-마스크 패턴을 이용하여 상기 CVD 산화막, 상기 폴리실리콘층 및 상기 게이트 산화막을 선택적으로 식각함으로써, 캡 절연층(308)을 갖는 게이트 전극(305)을 형성함과 동시에 PMOS 트랜지스터 및 NMOS 트랜지스터의 소오스/드레인 영역들의 형성부위들을 노출시키도록 한다.
(4) n_불순물 주입
이와 같이 게이트 전극의 형성이 완료되면, 필요에 따라, 열산화법을 이용하여 산화막을 50∼100Å 두께로 형성한다. 이와 같은 산화막은 후속되는 식각 공정 및 불순물 주입 공정에 의한 손상(damage) 완화 및 균일성(uniformity)을 개선하는 역할을 한다. 이어서, 상기 결과물의 전면에 1×1013∼5×1013dopants/㎤ 농도로 n_불순물을 주입한다. n_불순물이 도핑된 영역은 NMOS 트랜지스터에서는 LDD구조의 소오스/드레인 영역을 형성하게 되며, PMOS 트랜지스터에서는 P형 불순물이 지나치게 많이 확산되어 문턱 전압(threshold voltage)이 지나치게 낮아지는 것을 방지하는 기능을 수행하게 된다.
(5) 제1증착 절연층 형성
상기 결과물상에 스페이서 형성을 위하여 CVD법을 통하여 약 2000Å 두께로 산화막과 같은 제1증착 절연층을 형성한다.
(6) NMOS-마스크 패턴 형성
이어서, 전면에 포토레지스터를 도포한 후, 이를 선택적으로 식각하여 NMOS 트랜지스터가 형성되어야 할 부위들이 노출되도록 한다.
(7) NMOS 트랜지스터의 게이트 측벽에 스페이서 형성
상기 NMOS-마스크 패턴에 의하여 노출되어 있는 부위에 형성되어 있는 상기 제1증착 절연층을 그 하부구조가 가지는 형태적 특성에 따라 이방성 식각함으로써, NMOS 트랜지스터의 게이트 측벽에 스페이서 절연층을 형성함과 동시에 n+소오스/드레인 영역들(311,312)을 형성하기 위한 액티브 영역을 노출시키도록 한다.
이어서, 상기 NMOS-마스크 패턴을 제거한다.
(8) 접속 패드층을 위한 폴리실리콘층 형성
접속 패드층으로서 폴리실리콘층을 ① 1000Å 두께로 증착하거나 ② 200∼4000Å 두께로 증착한 후 1000∼3000Å 식각하여, 결과적으로 액티브상에 폴리실리콘층의 두께가 1000Å 정도가 되도록 한다.
여기서, 상기 반도체 장치가 다이나믹 랜덤 액세스 메모리인 경우에는, 셀 어레이부에서 형성되는 폴리실리콘 두께에 대한 개구부의 최단 거리가 2:1 이하로 되도록 함으로써, 접속 패드층이 매몰될 수 있도록 한다. 그렇지 않은 경우에는, 적어도 주변 회로에 비하여 패드층의 두께가 충분히 두껍도록 한다.
이는 셀 어레이부의 경우 패드 상단부와 소오스/드레인 도핑 영역과의 접합점인 하단부에서의 도핑 농도가 서로 다르게 즉, 후속 n+불순물 주입의 영향이 소오스/드레인 영역에 미치는 것을 최소화하는 반면 주변 회로에 형성되는 트랜지스터의 소오스/드레인은 n+불순물 주입에 의하여 패드 도핑과 동시에 도핑되도록 하기 위해서이다.
(9) n+불순물 주입
상기 NMOS 트랜지스터의 n+소오스/드레인 영역들(311,312)을 형성하는데 필요한 n+불순물을 1015∼2×1018dopants/㎠의 농도로 주입한다. 여기서 특성향상을 위하여, n+불순물 주입시 주입 에너지 및 농도를 달리하여 2회에 걸쳐 n+불순물을 주입할 수 있다. 예를 들면 N형 불순물인 As를 80∼100keV의 주입 에너지와 5∼9×1015dopants/㎠ 농도로 1차적으로 주입한 후 40keV의 주입 에너지와 5×1015dopants/㎠ 농도로 주입하도록 할 수 있다.
(10) 접속 패드층 패터닝
최적의 조건으로 n+불순물 주입을 실행한 후 포토레지스트를 도포하여 패드 형성 부위를 정의한 후 소자분리 영역 및 트랜지스터 게이트 스페이서와의 오버랩이 충분하도록 상기 폴리실리콘층을 선택적으로 식각하여 접속 패드층을 형성한다.
(11) PMOS-마스크 패턴 형성
NMOS 트랜지스터의 n+소오스/드레인 영역들(311,312)의 상부에 접속 패드층들(317,318)의 형성이 완료되면, 전면상에 포토레지스트를 도포하고 이를 패터닝하여, NMOS 트랜지스터 형성부위를 차단시키고, PMOS 트랜지스터 형성 부위를 노출시키는 PMOS-마스크 패턴을 형성한다.
(12) PMOS 트랜지스터의 게이트의 측벽에 스페이서 형성
상기 PMOS-마스크 패턴에 의하여 노출된 부위에 잔존하는 제1증착 절연층을 이방성 식각함으로써, p+소오스/드레인 영역들(313,314)이 형성되어야 할 부위들을 노출시킴과 동시에 PMOS 트랜지스터의 게이트 전극(306)의 측벽에 스페이서 절연층(316)을 형성한다.
(13) p+불순물 주입
이어서, 상기 PMOS-마스크 패턴, 캡 절연층(309) 및 스페이서 절연층(316) 등을 불순물 주입 방지 마스크로 사용하면서, PMOS 트랜지스터의 p+소오스/드레인 영역들(313,314)에 p+불순물을 주입하도록 한다. 그런 다음, 상기 PMOS-마스크 패턴을 제거한다.
(14) 층간 절연층 형성
상기 결과물의 전면상에 CVD법을 통하여 층간 절연층을 형성한 후, 이를 패터닝하여 상기 접속 패드층들(317,318) 및 상기 p+소오스/드레인 영역들(313,314)을 노출시키는 다수의 개구부들이 형성되도록 한다.
(15) 전극 형성
이어서, 상기 개구부들을 통하여 상기 접속 패드층들(317,318) 및 상기 p+소오스/드레인 영역들(313,314)에 각각 접속하는 다수의 전극들을 형성한다. 여기서, 전극은 금속화 공정(metalization)을 통하여 수행될 수 있다.
제3도에 도시한 바와 같은 반도체 장치를 제조하는 다른 방법은 아래와 같다.
제2실시예
제2실시예는 제1실시예의 (1) N웰 및 P웰 형성공정, (2) 소자분리, (3) 게이트 전극 형성, (4) n_불순물 주입 및 (5) 제1증착 절연층 형성까지의 공정이 동일하다.
(6) PMOS-마스크 패턴 형성
상기 결과물상에 포토레지스트를 도포하고 이를 패터닝하여 PMOS 트랜지스터의 형성 부위를 노출시키고 NMOS 트랜지스터의 형성부위를 차단시키는 PMOS-마스크 패턴을 형성한다.
(7) PMOS 트랜지스터의 게이트 측벽에 스페이서 형성
노출된 부위에 형성되어 있는 제1증착 절연층을 이방성 식각하여 PMOS 트랜지스터의 p+소오스/드레인 영역들(313,314)을 노출시킴과 동시에 PMOS 트랜지스터의 게이트 측벽에 스페이서 절연층을 형성한다.
스페이서 절연층이 형성되면, 상기 PMOS-마스크 패턴을 제거한다.
여기서, PMOS-마스크 패턴이 제거되어도, NMOS 트랜지스터의 형성부위상에는 제1증착 절연층이 남아 있게 되며, 잔존하는 제1증착 절연층은 후속되는 공정에서 마스크로서 사용하게 된다.
(8) p+불순물 주입
이어서, 필요에 따라, 후속되는 식각공정에 의한 손상을 완화시키기 위하여 상기 결과물상에 50∼100Å 두께의 열 산화막을 형성한다.
그런 다음, 상기 PMOS-마스크 패턴, 캡 절연층(309) 및 스페이서 절연층(316) 등을 불순물 주입 방지 마스크로 사용하면서, PMOS 트랜지스터의 p+소오스/드레인 영역들(313,314)에 p+불순물을 주입하도록 한다. 그런 다음, 상기 PMOS-마스크 패턴을 제거한다.
(9) 제2증착 절연층 형성
다음에, 약 500Å 두께의 제2증착 절연층을 CVD법을 통하여 형성한다.
(10) NMOS-마스크 패턴 형성
이어서, 전면에 포토레지스터를 도포한 후, 이를 선택적으로 식각하여 NMOS 트랜지스터가 형성되어야 할 부위들이 노출되도록 한다.
(11) NMOS 트랜지스터의 게이트 측벽에 스페이서 형성
상기 NMOS-마스크 패턴에 의하여 노출되어 있는 부위에 형성되어 있는 상기 제1증착 절연층을 그 하부구조가 가지는 형태적 특성에 따라 이방성 식각함으로써, NMOS 트랜지스터의 게이트 측벽에 스페이서 절연층을 형성함과 동시에 n+소오스/드레인 영역들(311,312)을 형성하기 위한 액티브 영역을 노출시키도록 한다. 그런 다음, 상기 NMOS-마스크 패턴을 제거한다.
(12) 접속 패드층을 위한 폴리실리콘층 형성
NMOS-마스크 패턴을 제거한 후, 접속 패드층 형성을 위하여, 약 1000Å 두께의 폴리실리콘층을 전면상에 형성한다.
(13) n+불순물 주입
이어서, NMOS 트랜지스터의 n+소오스/드레인 영역들(311,312)의 형성을 위하여 n+불순물을 주입한다.
(14) 접속 패드층 패터닝
최적의 조건으로 n+불순물 주입을 실행한 후 포토레지스트를 도포하여 패드 형성 부위를 정의한 후 소자분리 영역 및 트랜지스터 게이트 스페이서와의 오버랩이 충분하도록 상기 폴리실리콘층을 선택적으로 식각하여 접속 패드층을 형성한다.
(15) 층간 절연층 형성
상기 결과물의 전면상에 CVD법을 통하여 층간 절연층을 형성한 후, 이를 패터닝하여 상기 접속 패드층들(317,318) 및 상기 p+소오스/드레인 영역들(313,314)을 노출시키는 다수의 개구부들이 형성되도록 한다.
(16) 전극 형성
이어서, 상기 개구부들을 통하여 상기 접속 패드층들(317,318) 및 상기 p+소오스/드레인 영역들(313,314)에 각각 접속하는 다수의 전극들을 형성한다. 여기서, 전극은 금속화 공정(metalization)을 통하여 수행될 수 있다.
제3실시예
제3실시예는 상기 제2실시예와 거의 유사한 것으로서, 상기 제2실시예의 (9) 공정에서 제2증착 절연층을 형성하지 않고, 상기 (11) 공정에서 NMOS-마스크 패턴을 제거하지 않고 상기 (13)공정에서 n+불순물의 주입이 완료된 후에 제거하도록 한다. 이는 상기 제2증착절연층이 n+불순물 주입시 PMOS 트랜지스터의 소오스/드레인 영역을 차단하는 마스크로 작용하도록 한 것을, NMOS-마스크 패턴이 불순물 주입방지 마스크로 작용하도록 대치한 것이다.
제4도는 본 발명의 또 다른 유형에 따른 반도체 장치를 나타내는 단면도로서, 특히 DRAM의 주변 회로부에 포함될 수 있는 반도체 장치의 부분적인 단면도이다.
제4도의 구성을 살펴보면, PMOS 트랜지스터, NMOS 트랜지스터, N형 영역(418) 및 P형 영역(415)이 형성되어 있으며, 각 트랜지스터의 게이트 전극외에 배선용으로 사용되는 전극(410)이 형성되어 있다. PMOS 트랜지스터, NMOS 트랜지스터 및 배선용 전극(410)의 상부에는 다수의 개구부를 갖는 층간 절연층(424)이 형성되어 있으며, 층간 절연층의 상부에는 상기 개구부들을 통하여 각 노출부위들과 접속하는 다수의 전극들(425)이 형성되어 있다.
보다 구체적으로 살펴보면, n+소오스/드레인 영역들(416,417) 게이트 절연막(404) 및 게이트 전극(406)은 NMOS 트랜지스터를 구성하며, p+소오스/드레인 영역들(419,420), 게이트 절연막(405) 및 게이트 전극(407)은 PMOS 트랜지스터를 구성한다. 각 트랜지스터들의 게이트 전극들(406,407) 및 배선용 전극(410)의 상부에는 캡 절연층들(408,409,411)이 형성되어 있다. NMOS 트랜지스터의 n+소오스/드레인 영역들(416,417) 및 N형 영역(418)의 상부에는 콘택 마진을 증가시키기 위한 접속 패드층들(421,422,423)이 형성되어 있는 반면에, PMOS 트랜지스터의 p+소오스/드레인 영역들(419,420), P형 영역(415)의 상부에는 접속 패드층이 형성되어 있지 않다.
배선용 전극(410)은 게이트 전극의 형성시 함께 형성될 수 있는 것으로서, 소자 절연층(403)의 상부에 위치한다.
제4도에 도시한 바와 같은 반도체 장치를 제조하는 방법은 상기 제3도에서 설명한 제조 방법의 실시예들을 적용할 수 있는 것으로서, 상기 PMOS-마스트 패턴은 PMOS 트랜지스터의 형성 부위 및 P형 영역(415)의 형성 부위를 노출시키는 패턴이 되고, 상기 NMOS-마스크 패턴은 NMOS 트랜지스터의 형성 부위 및 N형 영역(418)의 형성 부위를 노출시키는 패턴이 된다. 또한 배선층 형성을 위한 부위는 상기 PMOS-마스크 패턴 또는 상기 NMOS-마스크 패턴 중 어느 한 패턴에서 노출되도록 하며, 배선용 전극 형성을 위한 물질층들의 형성 및 패터닝은 상기 각 트랜지스터들의 게이트 전극 형성과 합치되어 수행하도록 한다.
제5도는 본 발명의 또 다른 유형에 따른 반도체 장치의 부분적인 단면도를 나타낸 것이다.
제5도를 참조하면, 제4도에 도시된 반도체 장치와 거의 유사한 구성을 가지는 것으로서, 단지 n+영역이 N웰(502)에 형성되지 아니하고 P웰(501)내에 형성되어 있으며, 배선용 전극(510)의 측벽에 스페이서 절연층이 형성되지 않도록 한 것이다.
제5도에 있어서, n+소오스/드레인 영역들(516,517), 게이트 절연막(504) 및 게이트 전극(506)은 NMOS 트랜지스터를 구성하며, p+소오스/드레인 영역들(519,520), 게이트 절연막(405) 및 게이트 전극(507)은 PMOS 트랜지스터를 구성한다. 게이트 전극들(506,507)의 측벽에는 스페이서 절연층들(412,413)이 형성되어 있다.
NMOS 트랜지스터의 n+소오스/드레인 영역들(516,517) 및 N형 영역(515)의 상부에는 콘택 마진을 증가시키기 위한 접속 패드층(512,522,523)이 형성되어 있는 반면에, PMOS 트랜지스터의 p+소오스/드레인 영역들(519,520), P형 영역(518)의 상부에는 접속 패드층이 형성되어 있지 않다. 여기서, NMOS 트랜지스터의 게이트 전극(506)의 측벽에 형성되어 있는 스페이서 절연층(512)은 접속 패드층들(521,522)과 게이트 전극(506)이 전기적으로 절연되도록 하는 역할을 하게 된다.
제6A도는 본 발명에 따른 DRAM중에서 셀 어레이부에 포함되는 메모리셀을 나타낸 단면도이다.
제6A도를 참조하면, 반도체 기판(600)의 상부에는 P웰(601)이 형성되어 있으며, P웰(601)상에는 선택적으로 소자 분리층(622)이 형성되어 있다. 액티브 영역상에는 상호 떨어져서 소오스/드레인 영역들(602,603,604)이 형성되어 있으며, 소오스/드레인 영역들 사이에 형성되는 채널의 상부에는 게이트 절연막(605,606)을 개재하여 게이트 전극(607,608)이 각각 형성되어 있다. 게이트 전극(607,608)의 상부에는 캡 절연층(612,613)이 각각 형성되어 있고, 소자 절연층(622)의 상부에는 배선용 전극(609,610)들이 형성되어 있다. 배선용 전극(609,610)들의 상부에도 역시 캡 절연층들(611,614)이 형성되어 있다. n_소오스/드레인 영역들(602,603,604)의 상부에는 콘택 마진을 증가시키기 위한 접속 패드층들(615,616,617)이 형성되어 있으며, 그 상부에는 제1층간 절연층(618) 및 제2층간 절연층(619)이 순차적으로 형성되어 있다. 제1층간 절연층(618)과 제2층간 절연층(619) 사이에는 소정 개구부를 통하여 접속 패드층(616)에 접속하는 비트 라인(620)이 형성되어 있다. 제2층간 절연층(619)의 상부에는 축적 전극들(612a,612b)이 형성되어 있다.
제6B도는 본 발명에 따른 DRAM 중에서 셀 어레이부에 경계부분에서 나타나는 구조의 단면도이다.
제6B도를 참조하면, 반도체 기판(600)의 상부에 P웰(601)이 형성되어 있으며, P웰(601)상에는 소자 분리층(622)이 선택적으로 형성되어 액티브 영역을 한정하고 있다. 액티브 영역에는 n_소오스/드레인 영역들(624,625) 및 p+영역(626)이 형성되어 있으며, n_소오스/드레인 영역들(624,625) 사이에 형성되는 채널의 상부에는 게이트 절연막(627)을 개재하여 게이트 전극(629)이 형성되어 있고, 그 상부에는 캡 절연층(631)이 형성되어 있다. 소자 절연층(622)의 상부에는 배선용 전극(628) 및 캡 절연층(630)이 순차적으로 형성되어 있으며, n_소오스/드레인 영역들(624,625)의 상부에는 콘택 마진을 증가시키기 위한 접속 패드층들(632,623)이 형성되어 있다. p+영역(626)의 상부에는 접속 패드층이 형성되어 있지 않고 바로 전극(637)이 접속되어 있다.
접속 패드층(633)은, 층간 절연층(618)에 형성되어 있는 개구부를 통하여, 비트 라인(634)에 접속되어 있으며, 비트 라인(634)의 상부에는 층간 절연층(619)이 형성되어 있다. 층간 절연층(619)의 상부에는 개구부를 통하여 접속 패드층(632)에 결합하는 전극(635)이 형성되어 있으며, 전극(635)의 상부에는 절연층(636)이 형성되어 있다.
제7A도 내지 제7G도와 제8A도 내지 제8G도는 본 발명인 반도체 장치의 제조방법의 일 실시예에 따른 공정순서를 설명하기 위한 반도체 장치의 중간 구조물들의 단면도들을 순차적으로 나타낸 것으로서, 특히 제7A도 내지 제7G도는 다이내믹 랜덤 액세스 메모리의 셀 어레이부의 일부를 나타낸 것이고, 제8A도 내지 제8G도는 다이내믹 랜덤 액세스 메모리(DRAM)의 주변 회로부의 일부를 나타낸 것이다.
제7A도 및 제8A도를 참조하면, 반도체 기판(700)을 마련한 후, 여기에 선택적으로 P웰(701,702) 및 N웰(703)을 형성한다. 그런 다음, 각 웰상에 선택적으로 소자 분리층(704)을 형성한다. 이어서, 게이트 전극들 및 배선용 전극들의 형성을 위하여, 전면상에 게이트 절연층(705)을 위한 70∼200Å 두께의 제1절연층, 게이트 전극(706) 및 배선용 전극의 형성을 위한 1000∼2000Å 두께의 폴리실리콘층을 순차적으로 형성한 후, 상기 폴리실리콘층에 불순물을 도핑한다. 이어서, 캡 절연층들(707,709)의 형성을 위한 1000∼2500Å 두께의 제2절연층을 형성한 후, 각 전극들을 한정하는 게이트-마스크 패턴을 이용하여 상기 제2절연층, 불순물이 도핑되어 있는 폴리실리콘층 및 제1절연층을 순차적이면서도 선택적으로 식각한다. 그런 다음, 필요에 따라, 후속되는 식각 공정 및 불순물 주입 공정에 의한 손상을 감소시키고 균일성(uniformity) 개선을 위하여 열 산화에 의한 50∼100Å 두께의 산화막을 형성한다.
다음에, 각 탭 절연층들(707,709) 및 소자 분리층(703)을 불순물 주입 방지 마스크로 사용하면서, 1∼5×1013dopants/㎠ 농도의 n_불순물을 주입하여 다수의 n_영역(710)들을 형성한다.
그런 다음, 제7B도 및 제8B도에 도시한 바와 같이, 전면상에 2000Å 두께의 증착 절연층(711)을 형성한 후, NMOS 트랜지스터 및 N형 영역을 형성하기 위한 부위들을 노출시키게 되는 제1마스크 패턴(712)을 형성한다. 그리하여, 제1마스크 패턴(712)은 DRAM의 셀 어레이부에 포함되는 NMOS 트랜지스터들 및 주변 회로부에 포함되는 NMOS 트랜지스터 및 N형 영역들의 형성 부위들을 노출시키게 된다.
이어서, 상기 제1마스크 패턴(712)에 의하여 노출된 부위들에 형성되어 있는 증착 절연층(711)을 이방성 식각함으로써, 제7C도 및 제8C도에 나타난 바와 같이, 노출된 부위들에 형성되어 있는 각 전극들의 측벽들에 스페이서 절연층(713)들을 형성함과 동시에 액티브 영역들을 노출시키도록 한다. 다음에, 제1마스크 패턴(712)을 제거한 후, 전면상에 접속 패드층의 형성을 위하여 1000Å 두께의 폴리실리콘층(714)을 형성한다.
이어서, 상기 폴리실리콘층(714)의 하부에 잔존하는 증착 절연층(711) 및 소자 분리층(704)을 불순물 주입 방지 마스크로 사용하면서, 전면상에 1015∼2×1016dopants/㎠ 농도로 n+불순물을 주입하여, 폴리실리콘층(714)에 불순물이 도핑되도록 함과 동시에 NMOS 트랜지스터의 소오스/드레인 영역들 및 N형 영역들이 LDD 구조를 가지도록 한다.
이어서, 상기 폴리실리콘층(714)을 패터닝함으로써, 제7D도 및 제8D도에 나타낸 바와 같이, NMOS 트랜지스터의 소오스/드레인 영역 및 N형 영역의 상부를 덮개됨과 동시에 콘택 마진을 증가시키는 다수의 접속 패드층(715)들을 형성한다.
그런 다음, 포토레지스트를 도포하고 이를 선택적으로 패터닝함으로써, PMOS 트랜지스터 및 P형 영역을 노출시키는 제2마스크 패턴(716)을 형성한다. 여기서, 제2마스크 패턴(716)은 대개의 경우 상기 제1마스크 패턴(712)가 상보적인 관계를 갖는다.
이어서, 제7E도 및 제8E도에 도시한 바와 같이, 노출된 부위에 형성되어 있는 증착 절연층(711)을 이방성 식각함으로써, 각 전극들의 측벽에 스페이서 절연층(717)을 형성함과 동시에 액티브 영역들을 노출시키도록 한다. 다음에, 상기 제2마스크 패턴(716) 및 각 스페이서 절연층(717) 및 캡 절연층(707)을 불순물 주입 방지 마스크로 사용하면서, 전면상에 1015∼1016dopants/㎠ 농도로 p+불순물을 주입한다. 그런 다음, 제7F도 및 제8F도에 도시한 바와 같이, 상기 제2마스크 패턴(76)을 제거한다.
이어서, 제7G도 및 제8G도에 나타낸 바와 같이, 일반적인 공정 방법을 사용하여, 셀 어레이부에는 층간 절연층(718), 비트라인(721), 층간 절연층(719), 축적 전극(722), 층간 절연층(723) 및 플레이트 전극(727)을 형성하고, 주변 회로부에는 층간 절연층(720) 및 전극(725)들을 형성한다.
제9A도 내지 제9G도와 제10A도 내지 제10G도는 본 발명인 반도체 장치의 제조방법의 일 실시예에 따른 공정순서를 설명하기 위한 반도체 장치의 중간 구조물들의 단면도들을 순차적으로 나타낸 것으로서, 특히 제9A도 내지 제9G도는 DRAM의 셀 어레이부의 일부를 나타낸 것이고, 제10A도 내지 제10G도는 DRAM의 주변 회로부의 일부를 나타낸 것이다.
제9A도 및 제10A도를 참조하면, 반도체 기판(900)을 마련한 후, 여기에 선택적으로 P웰(901,902) 및 N웰(903)을 형성한다. 그런 다음, 각 웰상에 선택적으로 소자 분리층(904)을 형성한다. 이어서, 게이트 전극들 및 배선용 전극들의 형성을 위하여, 전면상에 게이트 절연층(905)을 위한 90∼200Å 두께의 제1절연층, 게이트 전극(906) 및 배선용 전극의 형성을 위한 1000∼2000Å 두께의 폴리실리콘층을 순차적으로 형성한 후, 상기 폴리실리콘층에 불순물을 도핑한다. 이어서, 캡 절연층들(907,909)의 형성을 위한 1000∼2500Å 두께의 제2절연층을 형성한 후, 각 전극들을 한정하는 게이트-마스크 패턴을 이용하여 상기 제2절연층, 불순물이 도핑되어 있는 폴리실리콘층 및 제1절연층을 순차적이면서도 선택적으로 식각한다. 그런 다음, 필요에 따라, 후속되는 식각 공정 및 불순물 주입 공정에 의한 손상을 감소시키고 균일성(uniformity) 개선을 위하여 열산화에 의한 50∼100Å 두께의 산화막을 형성한다.
다음에, 각 캡 절연층들(907,909) 및 소자 분리층(903)을 불순물 주입 방지 마스크로 사용하면서, 1∼5×1013dopants/㎠ 농도의 n_불순물을 주입하여 다수의 n_영역(910)들을 형성한다.
그런 다음, 제9B도 및 제10B도에 도시한 바와 같이, 전면상에 2000Å 두께의 증착 절연층(911)을 형성한 후, PMOS 트랜지스터 및 P형 영역을 형성하기 위한 부위들을 노출시키게 되는 제1마스크 패턴(912)을 형성한다. 그리하여, 제1마스크 패턴(912)은 DRAM의 주변 회로부에 포함되는 PMOS 트랜지스터 및 P형 영역들의 형성 부위들을 노출시키게 된다.
이어서, 상기 제1마스크 패턴(912)에 의하여 노출된 부위들에 형성되어 있는 증착 절연층(911)을 이방성 식각함으로써, 제9C도 및 제10C도에 나타낸 바와 같이, 노출된 부위들에 형성되어 있는 각 전극들의 측벽들에 스페이서 절연층(913)들을 형성함과 동시에 액티브 영역들을 노출시키도록 한다. 다음에, 제1마스크 패턴(912)을 제거한 후, 필요에 따라, 후속되는 불순물 주입 공정에 의한 손상의 방지 및 균일성 향상을 위하여 50∼100Å 두께의 열 산화막(914)을 전면상에 형성한다.
다음에, 상기 제1마스크 패턴(912) 및 각 스페이서 절연층(13) 및 캡 절연층(907)을 불순물 주입 방지 마스크로 사용하면서, 전면상에 p+불순물을 주입한다. 그런 다음, 제9F도 및 제10F도에 도시한 바와 같이, 상기 제1마스크 패턴(912)을 제거한다.
이어서, 제9D도 및 제10D도에 도시한 바와 같이, 전면상에 포토레지스트를 도포하여 이를 패터닝하여, NMOS 트랜지스터 및 N형 영역의 형성 부위들을 노출시키는 제2마스크 패턴(915)을 형성한 후, 노출된 부위에 형성되어 있는 증착 절연층(911)을 이방성 식각함으로써, 각 전극들의 측벽에 스페이서 절연층(917)을 형성함과 동시에 액티브 영역들이 노출되도록 한다.
그런 다음, 제9E도 및 제10E도에 나타낸 바와 같이, 전면상에 접속 패드층의 형성을 위하여 1000Å 두께의 폴리실리콘층(916)을 형성한다. 상기 폴리실리콘층(916)의 하부에 잔존하는 증착 절연층(911) 및 소자 분리층(904)은 후속되는 n+불순물 주입 공정에서 불순물 주입 방지 마스크로 작용하게 된다.
n+불순물의 주입이 완료되면, 상기 폴리실리콘층(916)을 패터닝하여, 제9F도 및 제10F도에 나타낸 바와 같이, NMOS 트랜지스터의 소오스/드레인 영역 및 N형 영역의 상부를 덮개됨과 동시에 콘택 마진을 증가시키는 다수의 접속 패드층(918)들을 형성한다.
이어서, 제9G도 및 제10G도에 나타낸 바와 같이, 일반적인 공정 방법을 사용하여, 셀 어레이부에는 층간 절연층(919), 비트라인(921), 층간 절연층(920), 축적 전극(922), 층간 절연층(23) 및 플레이트 전극(924)을 형성하고, 주변 회로부에는 층간 저연층(925) 및 전극(26)들을 형성한다.
상술한 바와 같이, 본 발명은 보다 용이하게 제조될 수 있는 반도체 장치와 그 제조방법을 제공하는 것으로서, 제품의 생산 단가를 현저하게 줄이고 생산성을 높이는 잇점을 갖게 된다.
이상, 본 발명을 구체적인 실시예들을 들어 설명하였으나, 본 발명은 상기 실시예들에 국한되지 않고, 당업자가 가진 통상적인 지식의 범위내에서 그 변형이나 개량이 가능하다.

Claims (21)

  1. 반도체 기판; 상기 반도체 기판상에 선택적으로 형성되어 있는 적어도 하나의 제1도전형 영역 및 적어도 하나의 제2도전형 영역; 상기 제1도전형 영역의 상부에 형성되며, 제1도전형 영역의 인접부위 상부에 소정 절연층을 개재하여 연장되게 형성되어 콘택 마진을 증가시키는 접속 패드층; 및 상기 제2도전형 영역 및 상기 접속 패드층을 노출시키는 다수의 개구부를 갖는 층간절연층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 기판상에 소정 절연막을 개재(介在)하여 형성되어 있는 다수의 제1전극들; 상기 제1도전형 영역은 노출시키고 그에 인접하여 형성되어 있는 제1전극들을 덮개되는 덮개 절연층을 더 구비하고 상기 접속 패드층은 상기 덮개 절연층에 의하여 전기적으로 절연되어 있는 상기 제1전극들의 상부까지 연장되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1전극은 게이트 전극이고, 상기 덮개 절연층은 게이트 전극의 상부에 형성되어 있는 캡 절연층 및 게이트 전극의 측벽에 형성되어 있는 스페이서 절연층을 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 개구부들을 통하여 상기 접속 패드층 및 상기 제2도전형 영역에 각각 접속되는 다수의 제2전극들을 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제2전극은 금속으로 구성되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 접속 패드층은 제1도전형 불순물이 도핑되어 있는 폴리실리콘으로 구성되는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판; 상기 반도체 기판내에 상호 일정한 간격을 두고 형성되어 있는 제1도전형 소오드 및 드레인 영역들 및 게이트 절연막을 개재(介在)하여 상기 반도체 기판상에 형성되어 있는 게이트 전극을 갖는 적어도 하나의 제1도전형 MOS 트랜지스터; 상기 제1도전형 MOS 트랜지스터의 게이트 전극을 덮으면서 형성되어 있는 게이트 덮개 절연층; 상기 제1도전형 MOS 트랜지스터의 소오스영역 및 상기 게이트 덮개 절연층으로 이루어진 표면상에 형성되는 제1접속 패드층; 상기 제1도전형 MOS 트랜지스터의 드레인 영역 및 상기 게이트 덮개 절연층으로 이루어진 표면상에 형성되며, 상기 제1접속 패드층과 전기적으로 분리되는 제2접속 패드층; 상기 반도체 기판내에 상호 일정한 간격을 두고 형성되어 있는 제2도전형 소오스 및 드레인 영역들 및 게이트 절연막을 개재하여 상기 반도체 기판상에 형성되어 있는 게이트 전극을 갖는 적어도 하나의 제2도전형 MOS 트랜지스터; 상기 제1 및 제2접속 패드층과 상기 제2도전형 MOS 트랜지스터의 소오스 및 드레인 영역을 각각 노출시키는 다수의 개구부들을 갖는 층간 절연층; 상기 개구부들을 통하여 상기 제1 및 제2접속 패드층과 상기 제2도전형 MOS 트랜지스터의 소오스 및 드레인 영역에 각각 접속되는 다수의 전극들을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제9 항에 있어서, 상기 제1 및 제2접속 패드층은 제1도전형 불순물이 도핑된 폴리실콘으로 구성되는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판; 각각 소오스, 드레인 및 게이트를 갖는 다수의 제1도전형 트랜지스터들과 제1도전형 트랜지스터의 소오스 및 드레인 영역들의 상부에 형성되어 접속 마진을 증가시키는 다수의 제1도전형 접속 패드층들을 포함하여 구성되는 셀 어레이부; 및 각각 소오스, 드레인 및 게이트를 갖는 다수의 제1도전형 트랜지스터들 및 제2도전형 트랜지스터들과, 제1도전형 트랜지스터의 소오스 및 드레인 영역들의 상부에 형성되어 접속 마진을 증가시키는 다수의 제1도전형 접속 패드층들을 포함하여 구성되는 주변 회로부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 셀 어레이부 및 상기 주변회로부에 모두 포함되는 제1도전형 MOS 트랜지스터는 LDD(light doped drain) 구조의 소오스/드레인 영역을 갖는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 주변회로부에 포함되는 제2도전형 MOS 트랜지스터는 SD(single drain) 구조의 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  12. 적어도 하나의 제1도전형 영역과 적어도 하나의 제2도전형 영역을 포함하는 반도체 장치를 제조하는 방법에 있어서, 제1도전형 영역과 제2도전형 영역을 형성하기 위한 부위들이 한정되어 있는 반도체 기판상에 절연막을 형성하는 공정; 상기 제1도전형 영역의 형성 부위를 노출시키고 제2도전형 영역의 형성 부위를 덮개되는 제1마스크 패턴을 형성하는 공정; 상기 반도체 기판이 가지는 형태적 특징에 따라, 노출된 부위에 형성되어 있는 상기 절연막을 이방성 식각하는 공정; 상기 제1마스크 패턴을 제거하는 공정; 상기 결과물의 전면에 접속 패드층 형성을 위한 제1물질층을 형성하는 공정; 상기 제1물질층의 하부에 잔존하는 상기 절연막을 불순물 주입 방지 마스크로 사용하면서, 제1도전형 불순물을 주입하는 공정; 상기 제1물질층을 패터닝하여 상기 제1도전형 영역의 상부에 접속 패드층을 형성하는 공정; 상기 제2도전형 영역의 형성부위를 노출시키고 상기 제1도전형 영역의 형성부위를 차단시키는 제2마스크 패턴을 형성하는 공정; 및 상기 제2마스크 패턴을 불순물 주입 방지 마스크로 사용하면서 제2도전형 불순물을 주입하는 공정을 포함하여 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제12항에 있어서, 상기 제2도전형 불순물을 주입하는 공정에 앞서, 상기 제2마스크 패턴에 의하여 노출된 부위에 형성되어 있는 상기 절연막을, 반도체 기판이 가지는 형태에 따라 이방성 식각하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제12항에 있어서, 상기 제2도전형 불순물을 주입하는 공정후, 상기 제2마스크 패턴을 제거하는 공정; 상기 결과물의 전면상에 상기 접속 패드층 및 상기 제2도전형 영역을 노출시키는 다수의 개구부를 갖는 층간 절연층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제12항에 있어서, 상기 접속 패드층으로서 제1물질층을 형성하는 공정은 폴리실리콘은 증착시키는 공정인 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제12항에 있어서, 상기 제1증착절연층을 형성하는 공정에 앞서, 반도체 기판을 선택적으로 한정하여 액티브 영역 및 소자분리 영역을 한정하는 공정; 상기 결과물상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막상에 게이트 전극용 제2물질층 및 캡 절연층을 순차적으로 형성하는 공정; 상기 결과물상에 게이트 전극을 한정하는 게이트-마스크 패턴을 형성하는 공정; 및 상기 게이트-마스크 패턴을 식각 방지 마스크로 사용하면서, 상기 캡 절연층, 제2물질층 및 게이트 절연막을 순차적이면서 선택적으로 식각하는 공정을 더 포함하며, 상기 절연막을 이방성 식각하는 공정들을 통하여 각 게이트 전극의 측벽들에 스페이서들이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제16항에 있어서, 상기 절연막을 형성하는 공정에 앞서, 제1도전형 영역과 제2도전형 영역을 형성하기 위한 부위들이 한정되어 있는 반도체 기판상에 제1도전형 불순물을 도핑하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 적어도 하나의 제1도전형 영역과 적어도 하나의 제2도전형 영역을 포함하는 반도체 장치를 제조하는 방법에 있어서, 제1도전형 영역과 제2도전형 영역을 형성하기 위한 부위들이 한정되어 있는 반도체 기판상에 절연막을 형성하는 공정; 상기 제2도전형 영역의 형성 부위를 노출시키고 상기 제1도전형 영역의 형성부위를 차단시키는 제1마스크 패턴을 형성하는 공정; 상기 제2마스크 패턴을 식각 방지 마스크로 사용하면서, 상기 절연막을 그 하부 구조의 형태에 따라 이방성 식각하는 공정; 상기 제1마스크 패턴을 제거하는 공정; 잔존하는 상기 절연막을 불순물 주입 방지 마스크로 사용하면서, 제2도전형 불순물을 주입하는 공정; 상기 제1도전형 영역의 형성 부위를 노출시키고 제2도전형 영역의 형성 부위를 덮개되는 제2마스크 패턴을 형성하는 공정; 상기 반도체 기판이 가지는 형태적 특징에 따라, 노출된 부위에 형성되어 있는 상기 절연막을 이방성 식각하는 공정; 상기 제2마스크 패턴을 제거하는 공정; 상기 결과물의 전면에 접속 패드층 형성을 위한 제1물질층을 형성하는 공정; 상기 제1물질층의 하부에 잔존하는 상기 절연막을 불순물 주입 방지 마스크로 사용하면서, 제1도전형 불순물을 주입하는 공정; 및 상기 제1물질층을 패터닝하여 상기 제1도전형 영역의 상부에 접속 패드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제18항에 있어서, 상기 접속 패드층을 형성하는 공정후, 상기 결과물의 전면상에 상기 접속 패드층 및 상기 제2도전형 영역을 노출시키는 다수의 개구부를 갖는 층간 절연층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제18항에 있어서, 상기 제1물질층은 폴리실리콘인 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제18항에 있어서, 상기 제1증착 절연층을 형성하는 공정에 앞서, 반도체 기판을 선택적으로 한정하여 액티브 영역 및 소자분리 영역을 한정하는 공정; 상기 결과물상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막상에 게이트 전극용 제2물질층 및 캡 절연층을 순차적으로 형성하는 공정; 상기 결과물상에 게이트 전극을 한정하는 게이트-마스크 패턴을 형성하는 공정; 및 상기 게이트-마스크 패턴을 식각 방지 마스크로 사용하면서, 상기 캡 절연층, 제2물질층 및 게이트 절연막을 순차적이면서 선택적으로 식각하는 공정을 더 포함하며, 상기 절연막을 이방성 식각하는 공정들을 통하여 각 게이트 전극의 측벽들에 스페이서들이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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