JP3075933B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP3075933B2 JP3075933B2 JP06255125A JP25512594A JP3075933B2 JP 3075933 B2 JP3075933 B2 JP 3075933B2 JP 06255125 A JP06255125 A JP 06255125A JP 25512594 A JP25512594 A JP 25512594A JP 3075933 B2 JP3075933 B2 JP 3075933B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にトレンチ型キャパシタを有するダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）に関する。
し、特にトレンチ型キャパシタを有するダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】近年半導体の微細加工技術の進歩に伴
い、益々ＤＲＡＭの高集積化がなされれている。しかし
記憶容量が４倍に増加した場合、最小加工寸法は必ずし
も１／２になっていないので、ＤＲＡＭのチップ面積は
増大してしまう。これはコスト面で好ましくないので、
チップ面積の縮小化の手段が種々検討されている。
い、益々ＤＲＡＭの高集積化がなされれている。しかし
記憶容量が４倍に増加した場合、最小加工寸法は必ずし
も１／２になっていないので、ＤＲＡＭのチップ面積は
増大してしまう。これはコスト面で好ましくないので、
チップ面積の縮小化の手段が種々検討されている。
【０００３】一般的なＤＲＡＭでは、トランスファゲー
トとなるＭＯＳトランジスタにキャパシタを接続したメ
モリセルをマトリックス状に配列し、個々のメモリセル
にビット線とワード線を接続して、所望のメモリセルを
選択する形を採る。ワード線はＭＯＳトランジスタのゲ
ート電極を延在させて形成するが、ビット線はＭＯＳト
ランジスタのソース、ドレイン電極に接続するため、半
導体基板上にビット線コンタクト領域が必要になる。こ
のためメモリセルの数の増加に伴いビット線コンタクト
の数も増加する。
トとなるＭＯＳトランジスタにキャパシタを接続したメ
モリセルをマトリックス状に配列し、個々のメモリセル
にビット線とワード線を接続して、所望のメモリセルを
選択する形を採る。ワード線はＭＯＳトランジスタのゲ
ート電極を延在させて形成するが、ビット線はＭＯＳト
ランジスタのソース、ドレイン電極に接続するため、半
導体基板上にビット線コンタクト領域が必要になる。こ
のためメモリセルの数の増加に伴いビット線コンタクト
の数も増加する。
【０００４】これに対し同じデザインルールを用いた場
合、通常のＤＲＡＭに対し、チップ面積が約６０〜７０
％となるＮＡＮＤ型ＤＲＡＭが提案されている。ＮＡＮ
Ｄ型ＤＲＡＭは、１つのビット線コンタクトに前述のメ
モリセルが直列に２個以上接続された構造を持ってお
り、１メモリセル当たりのビット線コンタクトの面積の
比率が小さくなる。
合、通常のＤＲＡＭに対し、チップ面積が約６０〜７０
％となるＮＡＮＤ型ＤＲＡＭが提案されている。ＮＡＮ
Ｄ型ＤＲＡＭは、１つのビット線コンタクトに前述のメ
モリセルが直列に２個以上接続された構造を持ってお
り、１メモリセル当たりのビット線コンタクトの面積の
比率が小さくなる。
【０００５】一方キャパシタの形成方法についても、プ
レーナ型、スタック型、トレンチ型等が提案されてい
る。微細化の進行とともにキャパシタの占有面積も制限
されるのでプレーナ型は不利で、縦方向でキャパシタン
スが確保できるスタック型、トレンチ型の採用が多くな
っている。特にトレンチ型は深いトレンチを形成するこ
とにより、充分なキャパシタンスを容易に得ることがで
きる。
レーナ型、スタック型、トレンチ型等が提案されてい
る。微細化の進行とともにキャパシタの占有面積も制限
されるのでプレーナ型は不利で、縦方向でキャパシタン
スが確保できるスタック型、トレンチ型の採用が多くな
っている。特にトレンチ型は深いトレンチを形成するこ
とにより、充分なキャパシタンスを容易に得ることがで
きる。
【０００６】図１２は、通常用いられているトレンチ型
キャパシタを用いたＤＲＡＭメモリセル２ビット分のビ
ット線に沿った断面図である。半導体基板１０１上に選
択酸化法（ＬＯＣＯＳ）により形成された素子分離領域
１１４で囲まれた素子領域には、半導体基板１０１に深
いトレンチ１０５が形成されている。トレンチ１０５の
内壁には基板１０１と反対の導電型を有する拡散層１０
２が形成されておりこれが蓄積電極となる。この蓄積電
極の上にキャパシタ絶縁膜１０３、さらにプレート電極
１０６がトレンチ１０５を埋め込むように多結晶シリコ
ンのＣＶＤで形成されキャパシタを構成している。プレ
ート電極１０６の半導体基板１０１上に延在した部分は
絶縁膜１１７で保護されている。
キャパシタを用いたＤＲＡＭメモリセル２ビット分のビ
ット線に沿った断面図である。半導体基板１０１上に選
択酸化法（ＬＯＣＯＳ）により形成された素子分離領域
１１４で囲まれた素子領域には、半導体基板１０１に深
いトレンチ１０５が形成されている。トレンチ１０５の
内壁には基板１０１と反対の導電型を有する拡散層１０
２が形成されておりこれが蓄積電極となる。この蓄積電
極の上にキャパシタ絶縁膜１０３、さらにプレート電極
１０６がトレンチ１０５を埋め込むように多結晶シリコ
ンのＣＶＤで形成されキャパシタを構成している。プレ
ート電極１０６の半導体基板１０１上に延在した部分は
絶縁膜１１７で保護されている。
【０００７】このキャパシタに隣接してＭＯＳトランジ
スタが形成されている。すなわち基板１０１表面にゲー
ト絶縁膜１０７を介してゲート電極１０８が形成され、
このゲート電極１０８の両側の基板表面にソース、ドレ
イン領域となる拡散層１１２が、蓄積電極の拡散層１０
２と同じ導電型で形成されている。この拡散層１１２は
ゲート電極１０８をマスクとしてイオン注入により形成
される。ソース、ドレイン領域の一方の拡散層１１２1
は蓄積電極１０２に基板１０１の表面で接続され、他方
の拡散層１１２2 はビット線コンタクト領域を兼ね、層
間絶縁膜１０４を介して形成されたビット線１１０にビ
ット線コンタクト９で接続されている。
スタが形成されている。すなわち基板１０１表面にゲー
ト絶縁膜１０７を介してゲート電極１０８が形成され、
このゲート電極１０８の両側の基板表面にソース、ドレ
イン領域となる拡散層１１２が、蓄積電極の拡散層１０
２と同じ導電型で形成されている。この拡散層１１２は
ゲート電極１０８をマスクとしてイオン注入により形成
される。ソース、ドレイン領域の一方の拡散層１１２1
は蓄積電極１０２に基板１０１の表面で接続され、他方
の拡散層１１２2 はビット線コンタクト領域を兼ね、層
間絶縁膜１０４を介して形成されたビット線１１０にビ
ット線コンタクト９で接続されている。
【０００８】このトレンチ型ＤＲＡＭメモリセルを、Ｎ
ＡＮＤ型ＤＲＡＭに適用することも考えられる。ＮＡＮ
Ｄ型ＤＲＡＭでは１つのビット線コンタクトに対し、ト
ランジスタとキャパシタからなる複数のメモリセルが直
列に接続され、このトランジスタとキャパシタが直線上
に交互に配列される。しかしながらデザインルールが小
さくなると、隣接するトランジスタのゲート電極とキャ
パシタのプレート電極とのリソグラフィでの合わせ余裕
が少なくなり、最悪の場合相対するゲート電極の端とプ
レート電極の端が接近し、もしくは重なり、トランジス
タのソース、ドレイン拡散層を形成するイオン注入が充
分入らなく可能性がある。ソース、ドレイン拡散層が充
分形成されていないと、ゲート電極の下にソース、ドレ
イン領域が存在しない、いわゆるオフセットが生じ、ト
ランジスタが充分な動作をしなくなる。このような事態
はＮＡＮＤ型ＤＲＡＭに限らず、一般のＤＲＡＭにおい
ても微細化が進むと生じる現象である。
ＡＮＤ型ＤＲＡＭに適用することも考えられる。ＮＡＮ
Ｄ型ＤＲＡＭでは１つのビット線コンタクトに対し、ト
ランジスタとキャパシタからなる複数のメモリセルが直
列に接続され、このトランジスタとキャパシタが直線上
に交互に配列される。しかしながらデザインルールが小
さくなると、隣接するトランジスタのゲート電極とキャ
パシタのプレート電極とのリソグラフィでの合わせ余裕
が少なくなり、最悪の場合相対するゲート電極の端とプ
レート電極の端が接近し、もしくは重なり、トランジス
タのソース、ドレイン拡散層を形成するイオン注入が充
分入らなく可能性がある。ソース、ドレイン拡散層が充
分形成されていないと、ゲート電極の下にソース、ドレ
イン領域が存在しない、いわゆるオフセットが生じ、ト
ランジスタが充分な動作をしなくなる。このような事態
はＮＡＮＤ型ＤＲＡＭに限らず、一般のＤＲＡＭにおい
ても微細化が進むと生じる現象である。
【０００９】
【発明が解決しようとする課題】上記のようにトレンチ
型キャパシタを用いたＤＲＡＭメモリセルにおいては、
微細化が進むとゲート電極と隣接するキャパシタのプレ
ート電極が接近し、ソース、ドレイン領域形成のための
イオン注入が充分に入らず、トランジスタが充分に動作
しなくなるという問題があった。本発明は上記事情を考
慮してなされたものであり、微細化が進んでもトランジ
スタのゲート電極とソース、ドレイン領域の間にオフセ
ットが生じない半導体記憶装置のメモリセル構造および
その製造方法を提供しようとするものである。
型キャパシタを用いたＤＲＡＭメモリセルにおいては、
微細化が進むとゲート電極と隣接するキャパシタのプレ
ート電極が接近し、ソース、ドレイン領域形成のための
イオン注入が充分に入らず、トランジスタが充分に動作
しなくなるという問題があった。本発明は上記事情を考
慮してなされたものであり、微細化が進んでもトランジ
スタのゲート電極とソース、ドレイン領域の間にオフセ
ットが生じない半導体記憶装置のメモリセル構造および
その製造方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体記憶装置は、第１導電型のメモリセル
領域を有する半導体基板と、前記メモリセル領域に形成
された第２導電型の複数の第１拡散層領域と、前記第１
拡散層領域に選択的に形成された複数のトレンチと、前
記メモリセル領域に形成され、直列に接続された複数の
ＭＯＳトランジスタと、これらのＭＯＳトランジスタに
それぞれ接続された複数のキャパシタからなる複数のメ
モリセルアレイとを具備し、前記キャパシタは前記トレ
ンチ内にそれぞれ形成され、前記トレンチの内壁に形成
され前記第１拡散層領域に一体的に接続される第２導電
型の電荷蓄積層と、前記電荷蓄積層の上に形成されたキ
ャパシタ絶縁膜と、前記トレンチを埋め込むように前記
キャパシタ絶縁膜の上に形成され、前記基板表面に延在
し少なくとも前記トランジスタ形成領域を開口した網目
状に形成されたプレート電極とからなり、前記ＭＯＳト
ランジスタは、隣接する前記トレンチ間に形成され、ゲ
ート絶縁膜を介して前記半導体基板上に形成されたゲー
ト電極と、前記メモリセルアレイの形成方向における前
記ゲート電極の両側の前記半導体基板上に形成されたソ
ース、ドレイン領域とからなり、前記ソース、ドレイン
領域は前記第１拡散層と、前記ゲート電極の少なくとも
片側の前記半導体基板に形成され前記第１拡散層と少な
くとも一部がオーバーラップする第２導電型の第２拡散
層の少なくともいずれか１つよりなることを特徴として
いる。
に本発明の半導体記憶装置は、第１導電型のメモリセル
領域を有する半導体基板と、前記メモリセル領域に形成
された第２導電型の複数の第１拡散層領域と、前記第１
拡散層領域に選択的に形成された複数のトレンチと、前
記メモリセル領域に形成され、直列に接続された複数の
ＭＯＳトランジスタと、これらのＭＯＳトランジスタに
それぞれ接続された複数のキャパシタからなる複数のメ
モリセルアレイとを具備し、前記キャパシタは前記トレ
ンチ内にそれぞれ形成され、前記トレンチの内壁に形成
され前記第１拡散層領域に一体的に接続される第２導電
型の電荷蓄積層と、前記電荷蓄積層の上に形成されたキ
ャパシタ絶縁膜と、前記トレンチを埋め込むように前記
キャパシタ絶縁膜の上に形成され、前記基板表面に延在
し少なくとも前記トランジスタ形成領域を開口した網目
状に形成されたプレート電極とからなり、前記ＭＯＳト
ランジスタは、隣接する前記トレンチ間に形成され、ゲ
ート絶縁膜を介して前記半導体基板上に形成されたゲー
ト電極と、前記メモリセルアレイの形成方向における前
記ゲート電極の両側の前記半導体基板上に形成されたソ
ース、ドレイン領域とからなり、前記ソース、ドレイン
領域は前記第１拡散層と、前記ゲート電極の少なくとも
片側の前記半導体基板に形成され前記第１拡散層と少な
くとも一部がオーバーラップする第２導電型の第２拡散
層の少なくともいずれか１つよりなることを特徴として
いる。
【００１１】ここで本発明の半導体記憶装置の望ましい
実施形態としては、次のものが挙げられる。 （１）前記メモリセルアレイの形成方向において、前記
第１拡散層の幅が、隣接する２つの前記ゲート電極の対
向する側面間の距離よりも大であること。
実施形態としては、次のものが挙げられる。 （１）前記メモリセルアレイの形成方向において、前記
第１拡散層の幅が、隣接する２つの前記ゲート電極の対
向する側面間の距離よりも大であること。
【００１２】（２）隣接する前記ＭＯＳトランジスタが
前記ソース、ドレイン領域の１つを共有する形で、複数
個の前記ＭＯＳトランジスタが直列に接続され、共有さ
れた前記ソース、ドレイン領域に前記キャパシタの前記
蓄積電極がそれぞれ接続されたＮＡＮＤ型メモリセルを
形成すること。
前記ソース、ドレイン領域の１つを共有する形で、複数
個の前記ＭＯＳトランジスタが直列に接続され、共有さ
れた前記ソース、ドレイン領域に前記キャパシタの前記
蓄積電極がそれぞれ接続されたＮＡＮＤ型メモリセルを
形成すること。
【００１３】また本発明の半導体記憶装置の製造方法
は、半導体基板上の第１導電型のメモリセル領域に、第
２導電型の第１拡散層領域を複数個周期的に列状に形成
する工程と、前記第１の拡散層領域内にトレンチを形成
する工程と、このトレンチの内壁に、前記第１の拡散層
と接続する第２導電型の電荷蓄積層を形成する工程と、
この電荷蓄積層の上にキャパシタ絶縁膜を形成する工程
と、前記トレンチを埋め込み、かつ前記半導体基板上に
突出するようにプレート電極を形成し、前記電荷蓄積層
と共に前記キャパシタ絶縁膜を挟んでキャパシタを形成
する工程と、前記プレート電極の前記半導体基板上に突
出した部分の表面に絶縁膜を形成する工程と、隣接する
前記トレンチ間の前記半導体基板表面を露出するように
加工する工程と、露出した前記半導体基板の表面にゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして前記半導体基板表面にソース、
ドレイン領域となる第２導電型の第２の拡散層を形成す
る工程とを含むことを特徴としている。
は、半導体基板上の第１導電型のメモリセル領域に、第
２導電型の第１拡散層領域を複数個周期的に列状に形成
する工程と、前記第１の拡散層領域内にトレンチを形成
する工程と、このトレンチの内壁に、前記第１の拡散層
と接続する第２導電型の電荷蓄積層を形成する工程と、
この電荷蓄積層の上にキャパシタ絶縁膜を形成する工程
と、前記トレンチを埋め込み、かつ前記半導体基板上に
突出するようにプレート電極を形成し、前記電荷蓄積層
と共に前記キャパシタ絶縁膜を挟んでキャパシタを形成
する工程と、前記プレート電極の前記半導体基板上に突
出した部分の表面に絶縁膜を形成する工程と、隣接する
前記トレンチ間の前記半導体基板表面を露出するように
加工する工程と、露出した前記半導体基板の表面にゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして前記半導体基板表面にソース、
ドレイン領域となる第２導電型の第２の拡散層を形成す
る工程とを含むことを特徴としている。
【００１４】本発明の半導体記憶装置の他の製造方法
は、半導体基板上の第１導電型のメモリセル領域に、第
２導電型の第１の拡散層を全面に形成する工程と、前記
メモリセル領域内にトレンチを周期的にかつ列状に形成
する工程と、このトレンチの内壁に、前記第１の拡散層
と接続する第２導電型の電荷蓄積層を形成する工程と、
この電荷蓄積層の表面および前記トレンチの開口部周縁
上にキャパシタ絶縁膜を形成する工程と、前記トレンチ
を埋め込み、かつ前記半導体基板上に突出するようにプ
レート電極を形成し、前記電荷蓄積層と共に前記キャパ
シタ絶縁膜を挟んでキャパシタを形成する工程と、前記
プレート電極の前記半導体基板上に突出した部分の表面
に絶縁膜を形成する工程と、隣接する前記トレンチ間の
前記半導体基板表面が露出するように加工する工程と、
前記プレート電極をマスクとして、前記第２導電型の第
１の拡散層を第１導電型に変換するようにイオン注入を
行う工程と、露出した前記半導体基板の表面にゲート絶
縁膜を介してゲート電極を形成する工程と、前記ゲート
電極をマスクとして前記半導体基板の表面にソース、ド
レイン領域となる第２導電型の第２の拡散層を形成する
工程とを含むことを特徴としている。
は、半導体基板上の第１導電型のメモリセル領域に、第
２導電型の第１の拡散層を全面に形成する工程と、前記
メモリセル領域内にトレンチを周期的にかつ列状に形成
する工程と、このトレンチの内壁に、前記第１の拡散層
と接続する第２導電型の電荷蓄積層を形成する工程と、
この電荷蓄積層の表面および前記トレンチの開口部周縁
上にキャパシタ絶縁膜を形成する工程と、前記トレンチ
を埋め込み、かつ前記半導体基板上に突出するようにプ
レート電極を形成し、前記電荷蓄積層と共に前記キャパ
シタ絶縁膜を挟んでキャパシタを形成する工程と、前記
プレート電極の前記半導体基板上に突出した部分の表面
に絶縁膜を形成する工程と、隣接する前記トレンチ間の
前記半導体基板表面が露出するように加工する工程と、
前記プレート電極をマスクとして、前記第２導電型の第
１の拡散層を第１導電型に変換するようにイオン注入を
行う工程と、露出した前記半導体基板の表面にゲート絶
縁膜を介してゲート電極を形成する工程と、前記ゲート
電極をマスクとして前記半導体基板の表面にソース、ド
レイン領域となる第２導電型の第２の拡散層を形成する
工程とを含むことを特徴としている。
【００１５】
【作用】上記のように本発明のメモリセルのトランジス
タは、トレンチキャパシタおよびゲート電極（ワード
線）形成前に形成した半導体基板と反対の導電型の第１
の拡散層と、ゲート電極加工後に形成した前記第１の拡
散層と同じ導電型の第２の拡散層との少なくとも一方を
ソース、ドレイン領域としている。即ちゲート電極形成
時の合わせずれが生じても、第１の拡散層と第２の拡散
層の少なくともどちらかがゲート電極下にソース、ドレ
イン領域を形成するので、トランジスタがオフセット構
造になることはない。従ってオフセットによりトランジ
スタの特性が劣化することがなくなる。
タは、トレンチキャパシタおよびゲート電極（ワード
線）形成前に形成した半導体基板と反対の導電型の第１
の拡散層と、ゲート電極加工後に形成した前記第１の拡
散層と同じ導電型の第２の拡散層との少なくとも一方を
ソース、ドレイン領域としている。即ちゲート電極形成
時の合わせずれが生じても、第１の拡散層と第２の拡散
層の少なくともどちらかがゲート電極下にソース、ドレ
イン領域を形成するので、トランジスタがオフセット構
造になることはない。従ってオフセットによりトランジ
スタの特性が劣化することがなくなる。
【００１６】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は本発明の第１の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのメモリセル部の部分的な平面図であり、ビット線
コンタクト９の右側にトランジスタのゲート電極（ワー
ド線）８とキャパシタが形成されたトレンチ５が交互に
配列されている。この配列方向が素子形成領域であり、
この素子領域の上部にビット線１０（領域のみ図示され
ている）が形成されている。この素子領域を挟むように
素子分離領域が形成されており、この素子分離領域の上
部にはトレンチ５に形成されたキャパシタのプレート電
極６が延在している。従ってプレート電極６は全体とし
て格子状に形成され、少なくともＭＯＳトランジスタ形
成部が開口された形状になっている。
る。図１は本発明の第１の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのメモリセル部の部分的な平面図であり、ビット線
コンタクト９の右側にトランジスタのゲート電極（ワー
ド線）８とキャパシタが形成されたトレンチ５が交互に
配列されている。この配列方向が素子形成領域であり、
この素子領域の上部にビット線１０（領域のみ図示され
ている）が形成されている。この素子領域を挟むように
素子分離領域が形成されており、この素子分離領域の上
部にはトレンチ５に形成されたキャパシタのプレート電
極６が延在している。従ってプレート電極６は全体とし
て格子状に形成され、少なくともＭＯＳトランジスタ形
成部が開口された形状になっている。
【００１７】図２は図１のＡ−Ａ線に沿った断面図であ
り、ビット線コンタクト９の右側２ビット分が拡大して
図示されている。ｐ型基板１に形成されたトレンチ５の
内壁に沿って電荷蓄積層２がｎ型拡散層として形成され
ている。この電荷蓄積層２の上にキャパシタ絶縁膜３が
形成され、さらにプレート電極６がトレンチ５を埋め込
み、基板１表面に突出する様に形成されている。トレン
チ５に隣接した基板１の表面にはゲート絶縁膜７を介し
てゲート電極８が形成され、このゲート電極８の両側の
基板表面にはソース、ドレイン領域となるｎ型拡散層１
２1 もしくは１２2 が形成されている。ｎ型拡散層１２
2 は電荷蓄積層２と一体的に接続されている。ｎ型拡散
層１２1 にはビット線１０が接続されてビット線コンタ
クト９が形成されている。
り、ビット線コンタクト９の右側２ビット分が拡大して
図示されている。ｐ型基板１に形成されたトレンチ５の
内壁に沿って電荷蓄積層２がｎ型拡散層として形成され
ている。この電荷蓄積層２の上にキャパシタ絶縁膜３が
形成され、さらにプレート電極６がトレンチ５を埋め込
み、基板１表面に突出する様に形成されている。トレン
チ５に隣接した基板１の表面にはゲート絶縁膜７を介し
てゲート電極８が形成され、このゲート電極８の両側の
基板表面にはソース、ドレイン領域となるｎ型拡散層１
２1 もしくは１２2 が形成されている。ｎ型拡散層１２
2 は電荷蓄積層２と一体的に接続されている。ｎ型拡散
層１２1 にはビット線１０が接続されてビット線コンタ
クト９が形成されている。
【００１８】図３（ａ）、（ｂ）は図１のＢ−Ｂ線、Ｃ
−Ｃ線にそれぞれ沿った断面図である。図３（ａ）のキ
ャパシタ領域ではプレート電極６が素子分離領域１４の
上部にも連続的に形成されている。図３（ｂ）のトラン
ジスタ領域ではゲート電極８が連続的に形成されてワー
ド線になっている。
−Ｃ線にそれぞれ沿った断面図である。図３（ａ）のキ
ャパシタ領域ではプレート電極６が素子分離領域１４の
上部にも連続的に形成されている。図３（ｂ）のトラン
ジスタ領域ではゲート電極８が連続的に形成されてワー
ド線になっている。
【００１９】本実施例の特徴的なことはトランジスタの
ソース、ドレイン領域にｎ型拡散層１２1 、１２2 とオ
ーバラップする形で、ｎ型拡散層２０が形成されている
ことである。このｎ型拡散層２０はゲート８を形成後、
イオン注入により形成されたものであるが、ｎ型拡散層
１２1 、１２2 の方はゲート電極８の形成前に形成して
おく。これによりゲート電極８とキャパシタ電極６が接
近して拡散層２０が充分に形成できない場合でも、予め
形成しておいた拡散層１２2 がソース、ドレインとして
機能するのでオフセットが生じない。逆に例えばビット
線コンタクト９に隣接するゲート電極８が、キャパシタ
電極６から所定の寸法以上に離れて形成された場合に
は、拡散層１２2 はオフセットなるかも知れないが、後
に形成される拡散層２０によりオフセットが解消され
る。すなわちトランジスタのチャネル長はｎ型拡散層１
２と２０のうちソースとドレインとして最も近接するも
ので決まる。
ソース、ドレイン領域にｎ型拡散層１２1 、１２2 とオ
ーバラップする形で、ｎ型拡散層２０が形成されている
ことである。このｎ型拡散層２０はゲート８を形成後、
イオン注入により形成されたものであるが、ｎ型拡散層
１２1 、１２2 の方はゲート電極８の形成前に形成して
おく。これによりゲート電極８とキャパシタ電極６が接
近して拡散層２０が充分に形成できない場合でも、予め
形成しておいた拡散層１２2 がソース、ドレインとして
機能するのでオフセットが生じない。逆に例えばビット
線コンタクト９に隣接するゲート電極８が、キャパシタ
電極６から所定の寸法以上に離れて形成された場合に
は、拡散層１２2 はオフセットなるかも知れないが、後
に形成される拡散層２０によりオフセットが解消され
る。すなわちトランジスタのチャネル長はｎ型拡散層１
２と２０のうちソースとドレインとして最も近接するも
ので決まる。
【００２０】本実施例のメモリセルアレイの製造方法を
図４ないし図６を参照して説明する。まずｐ型のシリコ
ン基板１上にＬＯＣＯＳ法により素子領域とフィールド
酸化膜が線状に形成された（これらの図では不図示）。
次に図４（ａ）に示すように素子領域にｎ型の拡散層１
２が、フォトリソグラフィを用いてリンもしくはヒ素を
イオン注入することにより形成された。この拡散層１２
の幅は後に形成されるゲート電極８の隣接するもの同士
の間隔（スペース）よりも多少大きくした。これにより
ゲートのオフセットを回避することができる。次にビッ
ト線コンタクトを形成する拡散層１２1 以外の拡散層１
２2 にこの拡散層１２2 より口径が小さくかつ充分なキ
ャパシタ容量を得ることができる深さのトレンチ５が形
成された。
図４ないし図６を参照して説明する。まずｐ型のシリコ
ン基板１上にＬＯＣＯＳ法により素子領域とフィールド
酸化膜が線状に形成された（これらの図では不図示）。
次に図４（ａ）に示すように素子領域にｎ型の拡散層１
２が、フォトリソグラフィを用いてリンもしくはヒ素を
イオン注入することにより形成された。この拡散層１２
の幅は後に形成されるゲート電極８の隣接するもの同士
の間隔（スペース）よりも多少大きくした。これにより
ゲートのオフセットを回避することができる。次にビッ
ト線コンタクトを形成する拡散層１２1 以外の拡散層１
２2 にこの拡散層１２2 より口径が小さくかつ充分なキ
ャパシタ容量を得ることができる深さのトレンチ５が形
成された。
【００２１】次に図４（ｂ）に示すように、トレンチ５
の内壁に蓄積電極となるｎ型の拡散層２が形成された。
このとき拡散層１２2 と拡散層２とは、トレンチ５が拡
散層１２2 の中に形成されているので、互いに接続され
ている。次にキャパシタ絶縁膜３が酸化膜で形成され、
プレート電極６がＬＰＣＶＤ法によるｎ型ポリシリコン
で形成された。キャパシタ絶縁膜はＯＮＯ膜、ＮＯ膜で
形成してもよい。このキャパシタ電極６は上端がテーパ
を持つようにパターニングされた。
の内壁に蓄積電極となるｎ型の拡散層２が形成された。
このとき拡散層１２2 と拡散層２とは、トレンチ５が拡
散層１２2 の中に形成されているので、互いに接続され
ている。次にキャパシタ絶縁膜３が酸化膜で形成され、
プレート電極６がＬＰＣＶＤ法によるｎ型ポリシリコン
で形成された。キャパシタ絶縁膜はＯＮＯ膜、ＮＯ膜で
形成してもよい。このキャパシタ電極６は上端がテーパ
を持つようにパターニングされた。
【００２２】次に図５（ａ）に示すように、プレート電
極６上に絶縁膜１７が熱酸化で形成された。絶縁膜１７
は熱酸化に代えてＬＰＣＶＤ法で形成してもよい。この
絶縁膜１５のプレート電極６上以外の部分は、フォトリ
ソグラフィを使用して弗化アンモニウムの溶液でエッチ
ングされた。ついでゲート絶縁膜７が熱酸化により形成
された。次にゲート電極８がＬＰＣＶＤ法によるｎ型ポ
リシリコンで形成され、パターニングされた。
極６上に絶縁膜１７が熱酸化で形成された。絶縁膜１７
は熱酸化に代えてＬＰＣＶＤ法で形成してもよい。この
絶縁膜１５のプレート電極６上以外の部分は、フォトリ
ソグラフィを使用して弗化アンモニウムの溶液でエッチ
ングされた。ついでゲート絶縁膜７が熱酸化により形成
された。次にゲート電極８がＬＰＣＶＤ法によるｎ型ポ
リシリコンで形成され、パターニングされた。
【００２３】次に図５（ｂ）に示すように、ゲート電極
８をマスクとしてソース、ドレイン領域へのイオン注入
を行い、拡散層２０が形成された。続いて層間絶縁膜４
が形成され、ビット線コンタクトホールが形成され、ビ
ット線１０としてタングステンシリサイドが形成され、
パターニングされることにより図２に示したメモリセル
アレイが完成した。
８をマスクとしてソース、ドレイン領域へのイオン注入
を行い、拡散層２０が形成された。続いて層間絶縁膜４
が形成され、ビット線コンタクトホールが形成され、ビ
ット線１０としてタングステンシリサイドが形成され、
パターニングされることにより図２に示したメモリセル
アレイが完成した。
【００２４】図６は、本実施例のゲート電極８の加工に
おいて、図の右方向に合わせずれが生じた状態を示す。
この場合ゲート電極８がプレート電極６に乗り上げるほ
ど接近しているので拡散層２０を形成するイオン注入は
入らないが、予め拡散層１２2 が形成されているのでこ
のトランジスタはオフセットにならない。このようにゲ
ート電極８とプレート電極６との合わせ余裕があまりな
い場合でも、オフセットを回避することができる。
おいて、図の右方向に合わせずれが生じた状態を示す。
この場合ゲート電極８がプレート電極６に乗り上げるほ
ど接近しているので拡散層２０を形成するイオン注入は
入らないが、予め拡散層１２2 が形成されているのでこ
のトランジスタはオフセットにならない。このようにゲ
ート電極８とプレート電極６との合わせ余裕があまりな
い場合でも、オフセットを回避することができる。
【００２５】図７は本実施例のプレート電極をテーパを
持たない垂直形状に加工した場合を示す。この場合プレ
ート電極６とゲート電極８との隙間は狭く、拡散層２０
を形成するイオン注入が充分注入されないが、予め拡散
層１２2 が形成されているためこのトランジスタはオフ
セット構造にはならない。またプレート電極６を垂直加
工した場合、ゲート電極が多少太く加工されるとゲート
電極８の両端がプレート電極６に乗り上げ、拡散層２０
を形成するイオン注入が行えなくなる。この場合でも拡
散層１２2 を形成してあるためトランジスタのゲート長
は確定されることになる。
持たない垂直形状に加工した場合を示す。この場合プレ
ート電極６とゲート電極８との隙間は狭く、拡散層２０
を形成するイオン注入が充分注入されないが、予め拡散
層１２2 が形成されているためこのトランジスタはオフ
セット構造にはならない。またプレート電極６を垂直加
工した場合、ゲート電極が多少太く加工されるとゲート
電極８の両端がプレート電極６に乗り上げ、拡散層２０
を形成するイオン注入が行えなくなる。この場合でも拡
散層１２2 を形成してあるためトランジスタのゲート長
は確定されることになる。
【００２６】次に本発明の第２の実施例に関わるＮＡＮ
Ｄ型ＤＲＡＭのメモリセル構造について説明する。本実
施例は第１の実施例と同様な効果を奏するメモリセルア
レイの他の構成例である。図８は図２に相当するメモリ
セルアレイのビット線に沿った断面図であり、図９
（ａ）、（ｂ）は図３（ａ）、（ｂ）に相当し、それぞ
れキャパシタ部、トランジスタ部の断面図である。第１
の実施例と異なる所は、素子形成領域全面にｎ型拡散層
２４を形成しておき、トレンチ５とこれを埋め込むよう
にプレート電極６を形成した後、このプレート電極６を
マスクとしてセルフアラインにｐ型のイオン注入を行
い、プレート電極６が基板１の表面に乗り出して傘のよ
うになった部分の下部を除いて、基板１の表面をｐ型層
２５（点線で示した領域）に転換する。ゲート電極８を
形成する際に多少合わせずれが生じたり、ゲート電極８
がプレート電極６上に乗り上げたり、またゲート電極の
幅が所定寸法より大きく加工されても、プレート電極６
の傘の下部がｎ型になっているので、ゲート電極とソー
ス、ドレイン領域のオフセット構造は生じない。ビット
線コンタクト９の部分は、後に行われるソース、ドレイ
ン拡散層形成時に、同時にｎ型となるので問題とはなら
ない。
Ｄ型ＤＲＡＭのメモリセル構造について説明する。本実
施例は第１の実施例と同様な効果を奏するメモリセルア
レイの他の構成例である。図８は図２に相当するメモリ
セルアレイのビット線に沿った断面図であり、図９
（ａ）、（ｂ）は図３（ａ）、（ｂ）に相当し、それぞ
れキャパシタ部、トランジスタ部の断面図である。第１
の実施例と異なる所は、素子形成領域全面にｎ型拡散層
２４を形成しておき、トレンチ５とこれを埋め込むよう
にプレート電極６を形成した後、このプレート電極６を
マスクとしてセルフアラインにｐ型のイオン注入を行
い、プレート電極６が基板１の表面に乗り出して傘のよ
うになった部分の下部を除いて、基板１の表面をｐ型層
２５（点線で示した領域）に転換する。ゲート電極８を
形成する際に多少合わせずれが生じたり、ゲート電極８
がプレート電極６上に乗り上げたり、またゲート電極の
幅が所定寸法より大きく加工されても、プレート電極６
の傘の下部がｎ型になっているので、ゲート電極とソー
ス、ドレイン領域のオフセット構造は生じない。ビット
線コンタクト９の部分は、後に行われるソース、ドレイ
ン拡散層形成時に、同時にｎ型となるので問題とはなら
ない。
【００２７】次に本実施例の製造方法を図１０を参照し
て説明する。まず図１０（ａ）に示すようにｐ型基板１
にＬＯＣＯＳ酸化膜（不図示）形成後、ＤＲＡＭのセル
領域にイオン注入法によりｎ型拡散層２４が形成され、
続いてトレンチ５が形成された。次に図１０（ｂ）に示
すようにトレンチ５内に電荷蓄積層となるｎ型拡散層２
が形成され、その上にキャパシタ絶縁膜３がトレンチ５
の開口部周縁にも一部かかるように形成された。さらに
キャパシタ絶縁膜３の上にプレート電極６となるｎ型ポ
リシリコンが、トレンチ５を埋め込み、さらに半導体基
板１上に突出するように堆積された。このプレート電極
６はリソグラフィ技術を用いて加工され、表面部がテー
パを持ちトレンチ５の周縁のキャパシタ絶縁膜３上に一
部がかかるような傘状に形成された。次に図１１（ａ）
に示すようにこのプレート電極６の半導体基板１上に突
出した部分の表面に、後に形成されるゲート８との絶縁
をとるために、絶縁膜１７が熱酸化法にて形成された。
続いてプレート電極６をマスクとしてメモリセルの形成
領域にボロンがイオン注入され、その領域はｐ型領域２
５に転換された。次に図１１（ｂ）に示すようにゲート
絶縁膜７と、ゲート電極８となるｎ型ポリシリコンが形
成された。続いてこのｎ型ポリシリコンを加工してワー
ド線（ゲート電極）８が形成された。続いてソース、ド
レイン領域となるｎ型拡散層２０がゲート電極８をマス
クとしてイオン注入された。以上により図８に示したメ
モリセルアレイが完成した。
て説明する。まず図１０（ａ）に示すようにｐ型基板１
にＬＯＣＯＳ酸化膜（不図示）形成後、ＤＲＡＭのセル
領域にイオン注入法によりｎ型拡散層２４が形成され、
続いてトレンチ５が形成された。次に図１０（ｂ）に示
すようにトレンチ５内に電荷蓄積層となるｎ型拡散層２
が形成され、その上にキャパシタ絶縁膜３がトレンチ５
の開口部周縁にも一部かかるように形成された。さらに
キャパシタ絶縁膜３の上にプレート電極６となるｎ型ポ
リシリコンが、トレンチ５を埋め込み、さらに半導体基
板１上に突出するように堆積された。このプレート電極
６はリソグラフィ技術を用いて加工され、表面部がテー
パを持ちトレンチ５の周縁のキャパシタ絶縁膜３上に一
部がかかるような傘状に形成された。次に図１１（ａ）
に示すようにこのプレート電極６の半導体基板１上に突
出した部分の表面に、後に形成されるゲート８との絶縁
をとるために、絶縁膜１７が熱酸化法にて形成された。
続いてプレート電極６をマスクとしてメモリセルの形成
領域にボロンがイオン注入され、その領域はｐ型領域２
５に転換された。次に図１１（ｂ）に示すようにゲート
絶縁膜７と、ゲート電極８となるｎ型ポリシリコンが形
成された。続いてこのｎ型ポリシリコンを加工してワー
ド線（ゲート電極）８が形成された。続いてソース、ド
レイン領域となるｎ型拡散層２０がゲート電極８をマス
クとしてイオン注入された。以上により図８に示したメ
モリセルアレイが完成した。
【００２８】上記の実施例では、プレート電極６の半導
体基板上の突出部を傘状に加工したが、その代わりにプ
レート電極６をトレンチ５から垂直に立ち上げ、半導体
基板上部に突出した部分の側壁に垂直方向に厚い絶縁膜
を形成してもよい。この場合は厚い絶縁膜がソース、ド
レイン形成の為のイオン注入のマスクとなる。
体基板上の突出部を傘状に加工したが、その代わりにプ
レート電極６をトレンチ５から垂直に立ち上げ、半導体
基板上部に突出した部分の側壁に垂直方向に厚い絶縁膜
を形成してもよい。この場合は厚い絶縁膜がソース、ド
レイン形成の為のイオン注入のマスクとなる。
【００２９】以上実施例に基づき本発明の説明をした
が、本発明は上記実施例に限られるものではなく、発明
の主旨を逸脱しない範囲で種々の変形を採り得る。また
上記実施例ではＮＡＮＤ型ＤＲＡＭを使用したが、通常
のＤＲＡＭにも適用できることはいうまでもない。
が、本発明は上記実施例に限られるものではなく、発明
の主旨を逸脱しない範囲で種々の変形を採り得る。また
上記実施例ではＮＡＮＤ型ＤＲＡＭを使用したが、通常
のＤＲＡＭにも適用できることはいうまでもない。
【００３０】
【発明の効果】上記のように本発明のメモリセルのトラ
ンジスタは、トレンチキャパシタおよびゲート電極（ワ
ード線）形成前に形成した半導体基板と反対の導電型の
第１の拡散層と、ゲート電極加工後に形成する前記第１
の拡散層と同じ導電型の第２の拡散層の、少なくとも一
方をソース、ドレイン領域としているので、トランジス
タがオフセットによりその特性が劣化することがなくな
る。従ってトランジスタのゲート電極とトレンチキャパ
シタのプレート電極が接近した微細化されたメモリセル
構造が可能となり、トランジスタとキャパシタが交互に
隣接して形成されるＮＡＮＤ型メモリセルにおいては特
に有効である。
ンジスタは、トレンチキャパシタおよびゲート電極（ワ
ード線）形成前に形成した半導体基板と反対の導電型の
第１の拡散層と、ゲート電極加工後に形成する前記第１
の拡散層と同じ導電型の第２の拡散層の、少なくとも一
方をソース、ドレイン領域としているので、トランジス
タがオフセットによりその特性が劣化することがなくな
る。従ってトランジスタのゲート電極とトレンチキャパ
シタのプレート電極が接近した微細化されたメモリセル
構造が可能となり、トランジスタとキャパシタが交互に
隣接して形成されるＮＡＮＤ型メモリセルにおいては特
に有効である。
【図１】本発明の第１の実施例に係るＮＡＮＤ型ＤＲＡ
Ｍメモリセルアレイの平面図。
Ｍメモリセルアレイの平面図。
【図２】図１のＡ−Ａ線に沿った一部拡大断面図。
【図３】（ａ）、（ｂ）は図１のＢ−Ｂ線、Ｃ−Ｃ線に
それぞれ沿った断面図。
それぞれ沿った断面図。
【図４】第１の実施例のメモリセルアレイの製造工程を
段階的に示すメモリセルアレイの断面図。
段階的に示すメモリセルアレイの断面図。
【図５】図４の次の工程を示すメモリセルアレイの断面
図。
図。
【図６】第１の実施例でゲート電極のミスアラインが生
じた場合の効果を説明するメモリセルアレイの断面図。
じた場合の効果を説明するメモリセルアレイの断面図。
【図７】第１の実施例においてプレート電極の突出部が
垂直加工された例を説明するメモリセルアレイの断面
図。
垂直加工された例を説明するメモリセルアレイの断面
図。
【図８】本発明の第２の実施例に係わるＮＡＮＤ型ＤＲ
ＡＭメモリセルアレイのビット線に沿った断面図。
ＡＭメモリセルアレイのビット線に沿った断面図。
【図９】第２の実施例におけるビット線に直交する方向
の他の断面図で、（ａ）はキャパシタ部の断面図、
（ｂ）はトランジスタ部の断面図。
の他の断面図で、（ａ）はキャパシタ部の断面図、
（ｂ）はトランジスタ部の断面図。
【図１０】第２の実施例のメモリセルアレイの製造工程
を段階的に示すメモリセルアレイの断面図。
を段階的に示すメモリセルアレイの断面図。
【図１１】図１０の次の工程を示すメモリセルアレイの
断面図。
断面図。
【図１２】従来のトレンチ型キャパシタを用いたＤＲＡ
Ｍメモリセルの断面図。
Ｍメモリセルの断面図。
１…半導体基板、２…ｎ型拡散層（電荷蓄積層）、３…
キャパシタ絶縁膜、４…層間絶縁膜、５…トレンチ、６
…プレート電極、７…ゲート絶縁膜、８ゲート電極（ワ
ード線）、９ビット線コンタクト、１０…ビット線、１
２…第１の拡散層、１４…素子分離領域、１６…絶縁
膜、１７…絶縁膜、２０…第２の拡散層、２４…ｎ型拡
散層、２５…ｐ型層
キャパシタ絶縁膜、４…層間絶縁膜、５…トレンチ、６
…プレート電極、７…ゲート絶縁膜、８ゲート電極（ワ
ード線）、９ビット線コンタクト、１０…ビット線、１
２…第１の拡散層、１４…素子分離領域、１６…絶縁
膜、１７…絶縁膜、２０…第２の拡散層、２４…ｎ型拡
散層、２５…ｐ型層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−221662（ＪＰ，Ａ) 特開 昭63−200528（ＪＰ，Ａ) 特開 平４−3463（ＪＰ，Ａ) 特開 昭61−269364（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/76 H01L 21/8242
Claims (5)
- 【請求項１】 第１導電型のメモリセル領域を有する半
導体基板と、 前記メモリセル領域に形成された第２導電型の複数の第
１拡散層領域と、 前記第１拡散層領域に選択的に形成された複数のトレン
チと、 前記メモリセル領域に形成され、直列に接続された複数
のＭＯＳトランジスタと、これらのＭＯＳトランジスタ
にそれぞれ接続された複数のキャパシタからなる複数の
メモリセルアレイとを具備し、 前記キャパシタは前記トレンチ内にそれぞれ形成され、 前記トレンチの内壁に形成され前記第１拡散層領域に一
体的に接続される第２導電型の電荷蓄積層と、 前記電荷蓄積層の上に形成されたキャパシタ絶縁膜と、 前記トレンチを埋め込むように前記キャパシタ絶縁膜の
上に形成され、前記基板表面に延在し少なくとも前記ト
ランジスタ形成領域を開口した網目状に形成されたプレ
ート電極とからなり、 前記ＭＯＳトランジスタは、隣接する前記トレンチ間に
形成され、 ゲート絶縁膜を介して前記半導体基板上に形成されたゲ
ート電極と、 前記メモリセルアレイの形成方向における前記ゲート電
極の両側の前記半導体基板上に形成されたソース、ドレ
イン領域とからなり、 前記ソース、ドレイン領域は前記第１拡散層と、前記ゲ
ート電極の少なくとも片側の前記半導体基板に形成さ
れ、前記第１拡散層と少なくとも一部がオーバーラップ
する第２導電型の第２拡散層の少なくともいずれか１つ
よりなることを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルアレイの形成方向におい
て、前記第１拡散層の幅が、隣接する２つの前記ゲート
電極の対向する側面間の距離よりも大なることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 隣接する前記ＭＯＳトランジスタが前記
ソース、ドレイン領域の１つを共有する形で、複数個の
前記ＭＯＳトランジスタが直列に接続され、前記ＭＯＳ
トランジスタの各々に対応する前記キャパシタの前記蓄
積電極が、対応する前記ソース、ドレイン領域にそれぞ
れ接続されたことを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】 半導体基板上の第１導電型のメモリセル
領域に、第２導電型の第１拡散層領域を複数個周期的に
列状に形成する工程と、 前記第１の拡散層領域内にトレンチを形成する工程と、 このトレンチの内壁に、前記第１の拡散層と接続する第
２導電型の電荷蓄積層を形成する工程と、 この電荷蓄積層の上にキャパシタ絶縁膜を形成する工程
と、 前記トレンチを埋め込み、かつ前記半導体基板上に突出
するようにプレート電極を形成し、前記電荷蓄積層と共
に前記キャパシタ絶縁膜を挟んでキャパシタを形成する
工程と、 前記プレート電極の前記半導体基板の表面に突出した部
分の表面に絶縁膜を形成する工程と、 隣接する前記トレンチ間の前記半導体基板の表面を露出
するように加工する工程と、 露出した前記半導体基板の表面にゲート絶縁膜を介して
ゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板の表面に
ソース、ドレイン領域となる第２導電型の第２の拡散層
を形成する工程と、を含むことを特徴とする半導体記憶
装置の製造方法。 - 【請求項５】 半導体基板上の第１導電型のメモリセル
領域に、第２導電型の第１の拡散層を全面に形成する工
程と、 前記メモリセル領域内にトレンチを周期的にかつ列状に
形成する工程と、 このトレンチの内壁に、前記第１の拡散層と接続する第
２導電型の電荷蓄積層を形成する工程と、 この電荷蓄積層の表面にキャパシタ絶縁膜を形成する工
程と、 前記トレンチを埋め込み、かつ前記半導体基板上に突出
するようにプレート電極を形成し、前記電荷蓄積層と共
に前記キャパシタ絶縁膜を挟んでキャパシタを形成する
工程と、 前記プレート電極の前記半導体基板上に突出した部分の
表面に絶縁膜を形成する工程と、 隣接する前記トレンチ間の前記半導体基板の表面が露出
するように加工する工程と、 前記プレート電極をマスクとして、前記第２導電型の第
１の拡散層を第１導電型に変換するようにイオン注入を
行う工程と、 露出した前記半導体基板の表面にゲート絶縁膜を介して
ゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板の表面に
ソース、ドレイン領域となる第２導電型の第２の拡散層
を形成する工程と、を含むことを特徴とする半導体記憶
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06255125A JP3075933B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体記憶装置およびその製造方法 |
| US08/328,526 US5548145A (en) | 1993-10-25 | 1994-10-25 | Semiconductor memory apparatus |
| KR1019940027236A KR950012731A (ko) | 1993-10-25 | 1994-10-25 | 반도체기억장치 및 그 제조방법 |
| US08/638,216 US5672891A (en) | 1993-10-25 | 1996-04-26 | Semiconductor memory apparatus for a dynamic RAM and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06255125A JP3075933B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125139A JPH08125139A (ja) | 1996-05-17 |
| JP3075933B2 true JP3075933B2 (ja) | 2000-08-14 |
Family
ID=17274441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06255125A Expired - Fee Related JP3075933B2 (ja) | 1993-10-25 | 1994-10-20 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075933B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6045176B2 (ja) * | 2011-04-15 | 2016-12-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1994
- 1994-10-20 JP JP06255125A patent/JP3075933B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08125139A (ja) | 1996-05-17 |
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