KR20040072446A - 반도체 기판의 가장자리 상의 금속막을 선택적으로제거하는 방법 - Google Patents

반도체 기판의 가장자리 상의 금속막을 선택적으로제거하는 방법 Download PDF

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Abstract

반도체 기판의 가장자리 상의 금속막을 선택적으로 제거하는 방법이다. 상기 방법은 반도체 기판의 전면 상에 확산 방지막의 형성을 포함한다. 상기 확산 방지막을 갖는 반도체 기판 상에 씨드 구리막을 형성한다. 상기 씨드 구리막 상에 형성되고, 상기 반도체 기판의 가장자리 상의 씨드 구리막을 선택적으로 노출시키는 구리막을 형성한다. 상기 구리막은 상기 씨드 구리막보다 두껍게 형성한다. 상기 구리막을 부분식각하여 상기 노출된 씨드 구리막을 제거한다. 이때에, 상기 반도체 기판의 가장자리 상의 상기 확산 방지막이 노출된다.

Description

반도체 기판의 가장자리 상의 금속막을 선택적으로 제거하는 방법 { Method of selectively removing metal on a semiconductor wafer edge }
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 기판의 가장자리 상의 금속막을 선택적으로 제거하는 방법에 관한 것이다.
반도체 장치의 제조에 있어서, 트랜지스터들과 같은 개별소자들(descrete devices)을 전기적으로 연결시키기 위하여 금속배선들이 필수적으로 사용된다. 상기 금속배선들을 형성하는 공정은 반도체 기판의 전면 상에 금속막을 형성하는 것과 상기 금속막을 사진 및 식각공정을 사용하여 패터닝하는 것을 포함한다.
일반적으로, 상기 금속막은 알루미늄막으로 형성된다. 그러나, 반도체 장치의 집적도가 증가함에 따라, 상기 알루미늄막은 높은 신뢰성의(high reliable) 금속막, 예컨대 구리막으로 대체되고 있다. 이는 상기 구리막의 전도도가 상기 알루미늄막의 전도도보다 높고 상기 구리막의 전자천이(electromigration) 특성이 상기 알루미늄막의 그것보다 우수하기 때문이다.
그러나, 상기 구리막을 건식 식각공정을 사용하여 패터닝하기가 어렵다. 이에 따라, 최근에 고집적 반도체 장치에 적합한 미세한 구리배선들(fine copper lines)을 형성하기 위하여 다마신 공정(damascene process)이 널리 사용되고 있다. 또한, 상기 구리배선들은 높은 확산도(high diffusivity)를 가지므로 상기 구리배선을 감싸는 확산 장벽막(diffusion barrier layer)을 형성하는 것이 요구된다.
상기 다마신 공정을 사용하여 상기 구리배선들을 형성하는 방법은 반도체 기판 상에 그루브들을 갖는 층간절연막을 형성하는 것과, 상기 층간절연막을 갖는 반도체 기판의 전면 상에 확산 장벽막 및 씨드 구리막을 차례로 형성하는 것과, 상기 씨드 구리막 상에 전기도금 기술(electroplating technique)을 사용하여 구리막을 형성하는 것과, 상기 층간절연막이 노출될 때까지 상기 구리막을 평탄화시키는 것을 포함한다. 이 경우에, 상기 반도체 기판의 가장자리(edge), 특히 베블(bevel) 상에 상기 구리막 및/ 또는 상기 씨드 구리막이 잔존할 수 있다. 상기 반도체 기판의 가장자리 상에 잔존하는 구리막은 상기 반도체 기판를 이송시키는 데 사용되는 웨이퍼 카세트 및 전송 암(transfer arm)등을 오염시킬 수 있다. 이에 더하여, 상기 잔존하는 구리막은 상기 반도체 기판 내로 침투하여 상기 반도체 기판에 형성되는 반도체 장치의 특성을 저하시킨다. 따라서, 상기 반도체 기판의 가장자리 상에 잔존하는 구리막은 반드시 제거되어야 한다.
상기 반도체 기판의 가장자리 상에 잔존하는 구리막을 제거하는 방법이 미국특허공개번호 US 2002/0106905 A1(US patent publication No. US 2002/0106905 A1)에 트란(Tran) 등에 의해 개시된 바 있다. 트란(Tran) 등에 따른 상기 방법은 반도체 기판의 전면 상에 확산 장벽막, 씨드 구리막 및 구리막을 차례로 형성하는 것을 포함한다. 이어서, 상기 구리막 상에 포토레지스트막과 같은 보호막을 형성한다. 통상의 에지비드 제거공정(edge-bead removal process)을 사용하여 상기 포토레지스트막의 가장자리를 제거한다. 그 결과, 상기 반도체 기판의 가장자리상의 상기 구리막이 노출된다. 상기 노출된 구리막 및 그 하부의 상기 씨드 구리막을 습식 식각용액(wet etchant)을 사용하여 식각한다.
상술한 바와 같이, 반도체 기판의 가장자리 상의 구리막을 선택적으로 제거하는 종래의 방법은 포토레지스트막과 같은 보호막을 사용한다. 이 경우에, 상기 포토레지스트막을 도포하는 공정, 에지비드 제거공정 및 상기 포토레지스트막의 제거공정이 추가로 요구되어 반도체 제조공정의 생산성(throughput)을 저하시킨다. 또한, 상기 포토레지스트막을 사용하는 경우에, 상기 구리막의 습식 식각용액이 상기 포토레지스트막에 의해 오염되기가 쉽다.
본 발명이 이루고자 하는 기술적 과제는 포토레지스트막의 사용없이 반도체기판의 가장자리 상의 금속막을 선택적으로 제거할 수 있는 방법을 제공하는데 있다.
도 1, 도 5 내지 도 11 은 본 발명의 실시예에 따른 반도체 기판의 가장자리 상의 금속막을 선택적으로 제거하는 방법을 설명하는 반도체 기판의 단면도들 및 평면도들.
도 2 및 도 4 는 각각 본 발명의 실시예에 따른 금속막을 형성하는데 사용되는 클램셀과 상기 클램 셀이 전기도금조에 담겨진 상태를 나타내는 단면도들.
도 3a 및 도 3b 는 각각 본 발명의 실시예에 따른 반도체 기판, 립 시일, 및 캐소드 콘택에 대한 위치관계를 나타내는 평면도와 캐소드 콘택의 사시도.
상기 기술적 과제를 이루기 위하여 본 발명은 반도체 기판의 가장자리 상의 금속막을 선택적으로 제거하는 방법을 제공한다.
상기 방법은 반도체 기판의 전면 상에 확산 방지막의 형성을 포함한다. 상기 확산 방지막을 갖는 반도체 기판 상에 씨드 구리막을 형성한다. 상기 씨드 구리막 상에 형성되고, 상기 반도체 기판의 가장자리 상의 씨드 구리막을 선택적으로 노출시키는 구리막을 형성한다. 상기 구리막은 상기 씨드 구리막보다 두껍게 형성한다. 상기 구리막을 부분식각하여 상기 노출된 씨드 구리막을 제거한다. 이때에, 상기 반도체 기판의 가장자리 상의 상기 확산 방지막이 노출된다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명하기로 한다.
도 1 은 본 발명의 실시예에 따라 금속막들이 형성된 반도체 기판의 단면도이고, 도 2 는 본 발명의 실시예에 따른 반도체 기판이 장착된 클램셀 나타내는 단면도이다.
도 1 을 참조하면, 복수 개의 하부배선(도면에 미 도시)들을 갖는 반도체 기판을 준비한다. 상기 하부배선들을 덮는 층간절연막(도면에 미 도시)을 형성한다. 상기 층간절연막에 다수 개의 홈들(Trenchs, 도면에 미 도시)을 형성한다. 상기 홈들은 상기 하부배선들의 상면들에 소정영역들을 노출한다. 상기 홈들 내부와 상기층간절연막 상에 확산 방지막(105) 및 씨드 구리막(110)을 순차적으로 형성한다. 상기 확산 방지막(105) 및 씨드 구리막(110)은 PVD(Phisical Vapor Deposition) 방식으로 형성한다. 따라서, 상기 확산 방지막(105)과 상기 씨드 구리막(110)은 상기 반도체 기판(100)의 베블(BEVEL) 부위까지 덮는다. 상기 확산 방지막(105)은 TaN 을 포함한다. 또한, 상기 확산 방지막(105)은 순차적으로 증착된 Ti 와 TiN 을 포함할 수도 있다.
도 2 을 참조하면, 반도체 기판(115)이 장착된 클램셀(Clamshell, 118)을 준비한다. 상기 반도체 기판(115)은 도 1 의 확산 방지막(105)과 씨드 구리막(110) 이 순차적으로 형성된 것이다. 상기 클램셀(118)은 립 시일(Lip seal, 140) 및 캐소드 콘택(Cathod Contact, 135)이 장착되는 본체(Main Body, 125)를 갖는다. 상기 반도체 기판(115)은 상기 립 시일(140)에 위치된다. 상기 립 시일(140)은 고무 (Rubber) 소재로 형성되고, 상기 캐소드 콘택(135)은 도전체이다. 상기 본체(125) 내에는 외부 전원(145)이 인가될 수 있도록 전선이 내장되어있다. 상기 본체(125)는 절연체로 형성되어 있다. 또한, 상기 본체(125)는 상하로 이동되는 지지부(120)를 갖는 압력부(130)를 갖는다. 상기 압력부(130)는 상기 반도체 기판(115)에 압력을 가하여 상기 캐소드 콘택(135)에 상기 반도체 기판(115)이 접촉되게 하는 역할을 한다.
도 3a 및 도 3b 는 본 발명의 실시예에 따른 반도체 기판, 립 시일, 및 캐소드 콘택에 대한 위치관계를 나타내는 평면도와 캐소드 콘택의 사시도이다.
도 3a 및 도 3b 를 참조하면, 도 3a 의 Ⅰ-Ⅰ' 에 따라서 취한 절단면은 도2 의 클램셀(118) 내부에 장착된 상기 반도체 기판(115)과 상기 립 시일(140) 및 상기 캐소드 콘택(135) 각각의 위치관계를 나타낸다. 상기 립 시일(140)은 띠 형태의 환형을 나타낸다. 상기 캐소드 콘택(135)은 상체(135a)와 하체(135c)로 구분되어 진다. 상기 하체(135c)는 복수개의 콘택 노드들을 갖는다. 상기 캐소드 콘택(135)은 자유로이 형태를 변형시킬 수 있는 도전체이고, 다수 개의 캐소드 콘택(135)들이 연결부(135b)들을 통해서 이어져서 상기 립 시일(140)에 안착된다. 상기 반도체 기판(115)은 상기 캐소드 콘택(135)에 놓인다. 즉, 상기 반도체 기판(115)의 에지(Edge) 부위는 상기 캐소드 콘택(135)의 하체(135c)에 놓인다.
도 4 는 본 발명의 실시예에 따른 반도체 기판이 장착된 클램셀이 전기도금조에 담겨진 상태를 나타내는 단면도이다.
도 4 를 참조하면, 도 2 의 클램셀(118) 내부의 지지대(120)를 통해서 압력부(130)에 압력을 가하여 반도체 기판(115)이 캐소드 콘택(135)과 접촉되도록 립 시일(140)을 짖누른다. 상기 반도체 기판(115)은 도 1 의 확산 방지막(105)과 씨드 구리막(110) 이 순차적으로 형성된 것이다. 이후로, 상기 클램셀(118)을 전기 도금조(153)의 도금용액(150)에 집어 넣어서 상기 반도체 기판(115) 상에 구리막(도면에 미 도시)을 형성한다. 이때에, 상기 클램셀(118)과 상기 전기 도금조(153)는 외부로부터 전원이 인가된다. 즉, 상기 반도체 기판(115)과 상기 도금용액(150)은 서로 다른 전기적 극성을 띤다. 상기 도금용액(150)은 황산 구리(CuSO₄), 황산(H₂SO₄), 염산(HCL), 및 첨가제(ADDITIVES) 등으로 이루어진다. 여기서, 상기 압력부(130)에 의해서 짖눌려진 립 시일(140)은 상기 도금용액(150)이 상기 캐소드 콘택(135)으로 유입되는 것(C, D)을 방지하는 역할을 한다.
그러나, 상기 립 시일(140)이 에이징(Aging)에 의한 마모 또는 짖눌린 상태가 불완전하여 상기 도금용액(150)이 상기 캐소드 콘택(135)으로 흘러들어 가는 경우가 발생한다. 이 경우에, 상기 반도체 기판(115)은 캐소드 콘택(135)과 접촉되는 부위들(A, B)에 원하지 않은 부산물(By-product)들이 형성된다.
도 5 내지 도 11 은 본 발명의 실시예에 따른 반도체 기판의 가장자리 상의 금속막을 선택적으로 제거하는 방법을 설명하는 반도체 기판의 단면도들 및 평면도들이다.
도 5 와 도 6 을 참조하면, 도 3 의 클램셀(118)을 이용한 반도체 기판(100)의 전면 상에는 도 1 확산 방지막(105) 및 씨드 구리막(110)과 함께 상기 씨드 구리막(110) 상에 구리막(160)과 부산물이 형성된다. 이후로, 상기 부산물은 찌꺼기 구리막(155)이라 지칭한다. 상기 구리막(160)은 상기 구리막(160)을 부분 식각하여 상기 찌꺼기 구리막(155)을 없애려고 미리 설정한 소정 두께(1T)로 형성한다. 상기 구리막(160)은 상기 씨드 구리막(110)보다 두껍게 형성한다.
그리고, 도 6 은 도 5 의 씨드 구리막(110)과 상기 씨드 구리막(110) 상에 형성된 구리막(160)을 갖는 반도체 기판에 대한 평면도를 나타낸다. 상기 씨드 구리막(110) 상에 형성된 상기 구리막(160)은 상기 반도체 기판(100)의 가장자리의 상에 상기 씨드 구리막(110)이 노출되도록 형성한다. 상기 구리막(160)의 형성은 상기 클램셀(118)에 장착되는 립 시일(140)의 직경과 연관된다. 상기 찌꺼기 구리막(155)은 캐소드 콘택(135)의 콘택 노드들에 대응되어 형성된다.
도 7 내지 9 을 참조하면, 도 5 의 확산 방지막(105)과 씨드 구리막(110) 및 구리막(160))을 갖는 반도체 기판(100)에 ◎ 에칭(Wet Etching)을 수행한다. 상기 ◎ 에칭으로 상기 구리막(160)을 부분식각한다. 상기 ◎ 에칭의 에천트(Etchant)는 FLUORINE-BASE CHEMICAL MIXTURE 이며, 바람직하게는 DHF 또는 DHF + H₂O₂ 등으로 이루어진다. 또는, 상기 ◎ 에칭의 에천트는 H₂SO₄, HCL, 및 H₂O₂계 CHEMICAL MIXTURE, H₃PO₄계 CHEMICAL MIXTURE, 및 HNO₃계 CHEMICAL MIXTURE 중 선택된 어느 하나로 이루어질 수도 있다.
또한, 상기 ◎ 에칭은 ◎ 벤치 디핑(Wet Bench Dipping) 방식, 싱글 스핀(Single Spin) 방식, 스프레잉 타입(Spraying Type) 방식 중 어느 하나를 사용하여 수행된다. 상기 ◎ 벤치 디핑(Wet Bench Dipping) 방식 및 상기 스프레이 타입(Spraying Type) 방식은 준비된 하나 이상의 반도체 기판(100)을 동시에 상기 ◎ 에칭하는 것이고, 상기 싱글 스핀(Single Spin) 방식은 준비된 하나의 반도체 기판(100)을 상기 ◎ 에칭시마다 차례로 처리하는 것이다. 상기 ◎ 벤치 디핑(Wet Bench Dipping) 방식, 상기 싱글 스핀(Single Spin) 방식, 및 상기 스프레잉 타입(Spraying Type) 방식은 종래 기술에서 알려진 것이다.
상기 ◎ 에칭은 반도체 기판(100)의 베블(Bevel) 상, 상기 반도체 기판(100)의 가장자리의 상, 및 상기 반도체 기판(100)의 하부면(下部面) 상에 존재할 수 있는 구리(Cu) 원자들을 제거한다. 이로 인해서, 상기 반도체 기판(100)은 후속 공정과 연관되는 반도체 공정설비(도면에 미 도시)들에 오염 소오스(Contaminant Source)를 줄여준다.
상기 구리막(160)의 부분식각으로 상기 구리막(160)의 하부에는 씨드 구리막(110)이 형성된다. 이때에, 상기 구리막(160)은 상기 반도체 기판(100) 상에 소정 두께(2T)로 형성된다. 부분식각된 상기 구리막(160)을 갖는 반도체 기판은, 평면적으로 볼 때에, 띠 형태의 환형과 하나의 원을 나타낸다. 상기 환형은 상기 확산 방지막(105)을 나타내는 영역이고, 상기 원은 구리막(160)을 나타내는 영역이다. 결과적으로, 상기 확산 방지막(105)을 갖는 상기 반도체 기판은 전면 상에 상기 찌꺼기 구리막(155)이 모두 제거된다.
도 10 및 도 11 을 참조하면, 도 8 의 구리막(160)과 씨드 구리막(110) 및 확산 방지막(105)을 갖는 반도체 기판 상에 화학 기계적 연마(Chemical Mechanical Polishing) 공정을 수행한다. 상기 화학 기계적 연마는 도 1 에서 언급된 층간절연막을 식각 버퍼(Buffer) 막으로 하여 상기 층간절연막이 전면적으로 노출될 때까지 진행한다. 이때에, 상기 구리막(160)과 상기 씨드 구리막(110) 및 상기 확산 방지막(105)은 도 1 의 다수개의 홈들(Trenchs) 내부에 채워져서 상부배선들(도면에 미 도시)을 형성한다. 상기 상부배선들은 상기 홈들을 통하여 도 1 의 하부배선들과 접촉되어 진다.
또한, 도 6 과 같이 상기 찌꺼기 구리막(155)들을 갖는 반도체 기판은 화학 기계적 연마를 수행시에 상기 스크래치를 유발할 수 있다. 그러나, 도 8 의 반도체 기판(100)은 찌꺼기 구리막(155)들이 모두 제거되었기 때문에, 상기 화학 기계적 연마공정 후에는 상기 반도체 기판(100)의 전면상에 스크레치(Scratch)가 형성되지 않는다.
상술한 바와 같이, 본 발명은 확산 방지막과 희생막 및 도전막을 갖는 상기 반도체 기판에 ◎ 에칭을 수행하여 상기 도전막의 형성시에 생긴 찌꺼기 도전막들과 상기 찌꺼기 구리막에 의한 오염원을 상기 반도체 기판으로부터 제거한다. 이를 통하여, 상기 반도체 기판 상에서 상기 찌꺼기 도전막으로 인한 스크래치들과 상기 오염원으로 인한 후속 공정에 관련된 설비들에 끼치는 오염을 방지하여 상기 반도체 장치의 퍼포먼스를 향상시킬수 있다.

Claims (8)

  1. 반도체 기판의 전면 상에 확산 방지막을 형성하고,
    상기 확산 방지막 상에 씨드 구리막을 형성하고,
    상기 씨드 구리막 상에 상기 반도체 기판의 가장자리 상의 씨드 구리막을 선택적으로 노출시키는 구리막을 형성하되, 상기 구리막은 상기 씨드 구리막보다 두껍고,
    상기 노출된 씨드 구리막이 제거되어 상기 반도체 기판의 가장자리 상의 상기 확산 방지막이 노출될 때까지 상기 구리막을 부분식각하는 것을 포함하는 금속막 형성방법.
  2. 제 1 항에 있어서,
    상기 확산 방지막은 TaN 을 포함하는 것이 특징인 금속막 형성방법.
  3. 제 1 항에 있어서,
    상기 확산 방지막은 순차적으로 증착된 Ti 와 TiN 을 포함하는 것이 특징인 금속막 형성방법.
  4. 제 1 항에 있어서,
    상기 확산 방지막 및 상기 구리막은 PVD(PHYSICAL VAPOR DEPOSITION) 방식으로 형성되는 것이 특징인 금속막 형성방법.
  5. 제 1 항에 있어서,
    상기 구리막은 전기 도금(ELECTROPLATING) 방식으로 형성하는 것이 특징인 금속막 형성방법.
  6. 제 1 항에 있어서,
    상기 부분식각은 FLUORINE-BASE CHEMICAL MIXTURE, H₂SO₄, HCL, 및 H₂O₂계 CHEMICAL MIXTURE, H₃PO₄계 CHEMICAL MIXTURE, 및 HNO₃계 CHEMICAL MIXTURE 중 선택된 어느 하나를 사용하여 실시하는 것이 특징인 금속막 형성방법.
  7. 제 1 항에 있어서,
    상기 부분식각은 WET BENCH DIPPING 방식, SINGLE SPIN 방식, SPRAYING TYPE 방식 중 어느 하나를 사용하여 수행되는 것이 특징인 금속막 형성방법.
  8. 제 1 항에 있어서,
    부분식각된 상기 구리막을 형성한 후에,
    상기 반도체 기판 상에 형성된 상기 구리막과 상기 씨드 구리막 및 상기 확산 방지막을 순차적으로 제거하는 화학 기계적 연마공정을 실시하는 것을 더 포함하는 것이 특징인 금속막 형성방법.
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