KR0156606B1 - 반도체 메모리장치 및 그의 제조방법 - Google Patents

반도체 메모리장치 및 그의 제조방법

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KR0156606B1
KR0156606B1 KR1019950025979A KR19950025979A KR0156606B1 KR 0156606 B1 KR0156606 B1 KR 0156606B1 KR 1019950025979 A KR1019950025979 A KR 1019950025979A KR 19950025979 A KR19950025979 A KR 19950025979A KR 0156606 B1 KR0156606 B1 KR 0156606B1
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요시카즈 오노
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

제1층간절연층(8)이 기판(21)이 주표면에 형성된다. 반도체층(1)은 상기 제1 층간절연층(8) 상에 형성된다.
스위치용 모스트랜지스터(5)의 게이트전극(워드라인:4)이 반도체층(1)의 하부에 형성되고, 비트라인(10)과 캐패시터(12)는 반도체층(1)의 상부에 형성된다. 상기 반도체층(1)은 대체로 평탄한 상부 표면을 가지며, 대체로 평탄한 상부 표면을 갖는 층간절연층(22)과 제2 층간절연(11)은 반도체층(1) 상에 형성된다.
캐패시터(12)는 제2 층간절연층 상에 형성되고, 캐패시터(12)와 제2 층간절연층(11)은 제3 층간절연층(16)으로 덮혀진다.
그러므로, 반도체 메모리장치 내에서 메모리 셀 어레이와 주변회로부 사이의 단차를 감소시킬 수 있다.

Description

반도체 메모리장치 및 그의 제조방법
제1도는 본 발명의 제1실시예에 따른 DRAM의 단면도.
제2도는 제1도의 메로리 셀 어레이와 주변회로부의 경계 부분을 확대시킨 단면도.
제3도 내지 제10도는 제1도에 도시된 DRAM의 제조 공정 중 제1내지 제8단계를 도시하는 단면도.
제11도는 본 발명의 제2실시예에 따른 DRAM의 단면도.
제12도 내지 제19도는 제11도에 도시된 DRAM의 제조 공정 중 제1내지 제8단계를 도시하는 단면도.
제20도는 본 발명의 제3실시예에 따른 DRAM의 단면도.
제21도 내지 제26도는 제20도에 도시된 DRAM의 제조 공정 중 제1 내지 제6단계를 도시하는 단면도.
제27도는 본 발명의 제4실시예에 따른 DRAM의 단면도.
제28도 내지 제34도는 제27도에 도시된 DRAM의 제조 공정 중 제1 내지 제7단계를 도시하는 단면도.
제35도는 본 발명의 제5실시예에 따른 DRAM의 단면도.
제36도 내지 제41도는 제35도에 도시된 DRAM의 제조 공정 중 제1 내지 제6단계를 도시하는 단면도.
제42도는 본 발명의 제6실시예에 따른 DRAM의 단면도.
제43도는 종래의 DRAM의 단면도.
제44도는 제43도에 도시된 종래의 DRAM의 메로리 셀 어레이와 주변회로부의 경계 부분을 확대시킨 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체층 2 : 소자분리산화막
4 : 게이트전극 및 워드라인 5 : 스위치용 모스트랜지스터
6a,6b,6c,6d : 제1, 제2, 제3 및 제4 불순물 확산층
8 : 제1층간절연층 9a : 제1접촉 홀
10 : 비트라인 12 : 전하 축적용 캐패시터
13 : 캐패시터 하부전극 14 : 캐패시터 유전막
15 : 캐패시터 상부전극 16 : 제2 층간절연층
17 : 배선층 21 : 기판
22 : 제2층간절연층 23 : 반도체층
23a : 불순물확산층 25a : 제2접촉 홀
26 : 절연층 27 : 필드쉴드게이트
29 : 접촉 홀 30 : 플러그전극
33 : 접촉 홀
본 발명은 반도체 메모리장치 및 그의 제조 방법에 관한 것으로서, 특히, 스위치용 모스트랜지스터(MOS transistor)와 전하 축적용 캐패시터를 갖는 반도체 메모리장치 및 그의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)는 스위칭 모스트랜지스터와 전하 축적용 캐패시터를 갖는 반도체 메모리장치의 예로서 잘 알려져있다. 최근, DRAM의 고집적화에 따라 스택 구조의 캐패시터, 즉, 스택 형(stacked type) 전하 측적용 캐패시터를 갖는 DRAM이 개발되었다.
제43도는 종래의 스택형 캐패시터를 갖는 DRAM를 도시한 단면도이다. 제43도를 참조하면, DRAM은 스위치용 모스트랜지스터와 전하 축적용 캐패시터를 갖는 메모리 셀로 이루어진 메모리 셀 어레이(memory cell array)와, 메모리 셀의 동작을 제어하는 주변회로로 이루어진 주변회로부를 포함한다.
p형 실리콘기판(1)의 표면상에 소자분리산화막(2)이 선택적으로 형성된다.
메모리 셀 어레이는 스위치용 트랜지스터가 쌍으로 형성되는 데, 제43도는 하나의 스위치용 트랜지스터 쌍(5)이 도시된다.
스위치용 모스트랜지스터 쌍(5)는 p형 실리콘기판(1)의 주표면에 채널층을 각각 한정하도록 이격되게 형성된 n형 불순물 확산층(6a)(6b)(6c)뿐만 아니라, 채널 영역 상에 게이트 산화막(3)을 개재시켜 형성된 게이트전극(4)을 포함한다.
각 게이트전극(4)은 산화막(7)에 피복된다.
한편, 소자분리산화막(2)의 상부에 다른 스위치용 모스트랜지스터의 게이트전극을 연결하는 워드라인(4)이 연장된다.
주변회로부 내에 n형 불순물 확산층(6d)이 p형 실리콘기판(1)의 주표면에 형성된다.
게이트전극(4)과 산화막(7)이 p형 실리콘기판(1)의 주표면에 실리콘산화막으로 형성된 제1층간절연층(8)으로 피복되어 있다.
제1층간절연층(8)은 약 3000Å 이상의 두께를 가지며 n형 불순물 확산층(6b)에 도달하는 접촉 홀(9)이 형성된다.
이 접촉 홀(9) 내에 비트라인(10)이 형성된다.
이러한 경우에 비트라인(10)은 다결정실리콘과 이 다결정실리콘 상에 형성된 실리사이드층을 포함하는 폴리사이드 구조를 갖는다.
비트라인(10)과 제1층간절연층(8)은 산화실리콘막으로 형성된 제2 층간절연층(11)로 피복되어 있다.
상기 제2층간절연층(11)과 제2층간절연층(8)은 관통시켜 n형 불순물확산층(6a)(6c)에 도달하는 접촉 홀(25)이 형성된다.
다결정실리콘으로 형성된 캐패시터 하부전극(13)이 각각의 접촉 홀(9)에 형성되어 상기 제2층간절연층(11) 상에 연장된다.
캐패시터 하부전극(13)은 질화실리콘막과 산화실리콘막의 적층 구조로 이루어진 구조를 갖는 캐패시터 유전막(14)으로 피복된다.
캐패시터 유전막(14)은 다결정실리콘으로 이루어진 캐패시터 상부 전극으로 피복된다.
캐패시터 하부전극(13), 캐패시터 유전막(14) 및 캐패시터 상부전극(15)은 전하 축적용 캐패시터(12)를 형성한다.
캐패시터(12)는 산화실리콘막으로 형성된 제3 층간절연층(16)으로 피복되어 메모리 셀 어레이로 부터 주변회로부로 연장한다.
메모리 셀 어레이에는 상술한 바와 같이 스위치트랜지스터(5)의 게이트전극(4)과 캐패시터(12)가 형성되므로 제3 층간절연층(16)의 상부 표면보다 더 높게 된다.
그러므로, 주변회로부와 메모리 셀 어레이 사이의 경계 부근에 단차부(20)가 형성된다.
제3층간절연층(16) 상에 알루미늄을 포함하는 물질로 이루어진 배선층(17)이 형성된다.
제43도에 도시된 바와 같이, 배선층(17)이 단차부(20) 상에 형성될 수도 있다.
이러한 경우에, 제1, 제2 및 제3 접촉 홀(8)(11)(16)을 통해 n형 불순물 확산층(6d)에 도달하는 접촉 홀(16)이 메모리 셀 어레이 부근의 주변 회로부에 형성되고, 접촉 홀(16) 내에 텅스텐 등으로 이루어진 플러그전극(19)이 형성된다.
상기 플러그전극(19)은 단차부(20) 상에 형성된 배선층(17)을 n형 불순물 확산층(6d)에 전기적으로 연결시킨다.
그러나, 상기 종래의 DRAM은 제43도 및 제44도를 참조하여 아래에 설명될 문제점을 갖는다.
제44도는 제43도의 주변회로부와 메모리 셀 어레이의 경계면을 확대하여 도시한 단면도이다.
제43도에 도시된 바와 같이, 메모리 셀 어레이는 캐패시터(12), 비트라인(10) 및 스위치용 모스트랜지스터(15)의 게이트전극(4)으로 형성된다. 한편, 캐패시터(12), 비트라인(10) 및 스위치용 모스트랜지스터(5)의 게이트 전극(4)은 주변회로부에 형성되지 않는다.
따라서, 제44도에 도시된 바와 같이 메모리 셀 어레이와 주변회로부사이의 경계에 큰 단차(H)를 갖는 단차부(20)가 형성된다.
단차부(20) 상에 배선층(17)이 형성된 경우, 상기 배선층(17)을 형성하는 데 이용될 패텅을 형성하는 노광 공정에서 포커스 마진(focus margin)이 감소된다.
그러므로, 배선층(17)의 형성을 어렵게 한다.
더욱이, 큰 단차(H)는 단차부(20) 상에 있는 배선층(17)의 패턴 불량이 발생되기 쉽다.
그러므로, 단차부(20) 상에 있는 배선층(17)이 단선되거나 인접 배선층(17)이 단락되는 문제점이 쉽게 발생된다.
더욱이, 접촉 홀(18)이 상술한 바와 같이 큰 단차(H)를 갖는 단차부(20)에 형성되면, 접촉 홀(18)은 다른 접촉 홀, 즉, 주변회로부 내부에 형성된 접촉 홀 보다 비교적 깊은 깊이(D)를 갖는다. 이것은 주변회로부 내의 접촉 홀의 깊이의 편차에 기인한다.
이것은 주변회로부 내의 접촉 홀의 형성을 어렵게 한다.
더욱이, 접촉 홀(18)의 깊은 깊이(D)로 인하여 접촉 홀(18) 내부에 형성된 플러그전극(19)에 보이드(void)가 형성될 수도 있다.
이것은 접촉 층의 신뢰성을 저하시킨다.
따라서, 본 발명은 상술한 문제점들을 해결하기 위한 것으로, 메모리 셀 어레이와 주변회로부 사이의 단차를 감소시킬 수 있는 반도체 메모리장치 및 그의 제조방법을 제공함에 있다.
본 발명에 따른 반도체 메모리장치는 스위치용 모스트랜지스터와 전하측적용 캐패시터를 갖는 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀의 동작을 제어하는 주변회로로 이루어진 주변회로부를 포함한다.
상기 반도체 메모리장치는 주표면을 갖는 기판, 제1 층간절연층, 반도체층, 제1 및 제2 불순물 확산층, 스위치용 모스트랜지스터의 게이트전극, 캐패시터, 제2 층간절연층과 배선층을 포함한다.
제1 층간절연층은 메모리 셀 어레이에서 주변회로부로 연장하도록 기판의 주표면 상에 형성된다.
반도체층은 메모리 셀 어레이와 상기 주변회로부 내에 위치된 제1 층간절연층 상에 형성된다.
제1 및 제2 불순물 확산층은 메모리 셀 어레이 내에 위치하는 상기 반도체층에 상기 스위치용 모스트랜지스터의 채널영역을 한정하도록 서로 이격되게 형성된다.
스위치용 모스트랜지스터의 게이트전극은 채널영역과 대향하여 상기 반도체층의 하부에 형성된다.
캐패시터는 반도체층 상에 상기 제1 불순물 확산층과 전기적으로 연결되게 형성된다.
비트라인은 반도체층 상에 상기 제2 불순물 확산층에 전기적으로 연결되게 형성된다.
제2 층간절연층은 메모리 셀 어레이로 부터 주변회로부로 연장하여 캐패시터, 비트라인 및 반도체층 상부를 덮도록 형성된다.
배선층은 제2 층간절연층 상에 형성된다.
본 발명에 따른 다른 반도체 메모리장치는 스위치용 모스트랜지스터의 게이트전극이 반도체층의 하부에 형성된다.
그것에 의해 스위치용 모스트랜지스터의 게이트전극에 기인하는 메모리 셀 어레이와 주변회로부 사이의 단차를 제거하는 것이 가능하다.
그 결과, 메모리 셀 어레이와 주변회로부 사이의 단차를 캐패시터의 두께에 기인하는 단차의 값 만큼 감소할 수 있다.
그러므로, 메모리 셀 어레이와 주변회로부 사이의 단차는 종래 기술에 비해 감소시킬 수 있다.
본 발명에 따른 다른 반도체 메모리장치는 상술한 반도체 메모리장치와 동일하게 메모리 셀 어레이와 주변회로부를 포함한다.
상기 반도체 메모리장치는 주표면을 갖는 기판, 제1, 제2, 제3 및 제4 층간절연층, 반도체층, 제1 및 제2 불순물 확산층, 스위치용 모스트랜지스터의 게이트전극, 캐패시터, 비트라인 및 배선층을 포함한다.
제1 층간절연층은 메모리 셀 어레이에서 주변회로부로 연장하도록 상기 기판의 주표면 상에 형성된다.
반도체층은 메모리 셀 어레이와 상기 주변회로부 내에 위치된 제1 층간절연층 상에 형성된다.
제1 및 제2 확산층은 메모리 셀 어레이 내에 위치하는 상기 반도체층에 상기 스위치용 모스트랜지스터의 채널영역을 한정하도록 서로 이격되게 형성된다.
제2 층간절연층은 반도체층 상에 형성되어 상기 제1 불순물 확산층의 표면에 도달하는 제1 접촉 홀을 갖고, 상기 메모리 셀 어레이로부터 상기 주변회로부로 연장하며 대체로 평탄한 상부 표면을 갖는다.
제3 층간절연층은 비트라인을 덮도록 제2 층간절연층 상에 형성되며, 상기 제2 불순물확산층의 표면에 도달하도록 상기 제2 불순물 확산층상에 위치된 상기 제2 층간절연층을 관통하는 제2 접촉 홀을 갖고 상기 메모리 셀 어레이로 부터 상기 주변회로부로 연장하며 대체로 평탄한 상부 표면을 갖는다.
캐패시터는 제2 접촉 홀로 부터 상기 제3 층간절연층의 상부 표면 상에 연장하는 캐패시터 하부전극과, 상기 캐패시터 하부전극의 표면을 덮는 캐패시터 유전막과, 상기 캐패시터 유전막의 표면을 덮는 캐패시터 상부전극으로 형성된다.
제4 층간절연층은 캐패시터와 제3 층간절연층을 덮으며, 상기 메모리 셀 어레이로 부터 주변회로부로 연장한다.
배선층은 제4 층간절연층의 상부에 형성된다.
기술한 본 발명의 따른 다른 반도체 메모리장치는 제2 및 제3 층간절연층은 메모리 셀 어레이에서 주변회로부에서 평탄한 표면을 가지며, 캐패시터는 제3 층간절연층 상에 형성된다.
그러므로, 앞에서 언급된 바와 마찬가지로, 종래 기술에 비해 메모리 셀 어레이와 주변회로부 사이의 단차를 감소시킬 수 있다.
제2 층간절연층에 의해서만 비트라인과 반도체층을 절연 및 분리할 수 있으므로 두께를 감소시킬 수 있다.
그러므로, 제1 접촉 홀의 깊이가 감소될 수 있다.
따라서, 제1 접촉 홀을 쉽게 형성할 수 있다.
또한, 제2 층간절연층의 두께를 감소시키는 것에 의해, 반도체층 상부에 형성된 제2 , 제3 및 제4 층간절연층의 전체 두께는 종래의 두께보다 작아질 수 있다.
그러므로, 주변회로부에 형성된 접촉 홀의 깊이를 감소시킬 수 있다.
본 발명에 따른 또 다른 실시예의 반도체 메모리장치는 서로 대향하는 제1 및 제2 표면, 제1 및 제2불순물 확산층, 게이트전극, 전하축적 캐패시터, 비트라인을 갖는 반도체층을 포함한다.
제1 및 제2 불순물 확산층은 반도체층에 채널영역을 한정하도록 서로 이격되게 형성된다.
게이트전극은 채널영역과 대향하는 제1 표면상의 절연층을 개재시켜 형성된다.
전하 축적 캐패시터는 제2 표면 상에 제1 불순물층과 전기적으로 연결되게 형성된다.
비트라인은 제2 표면 상에 제2 불순물층과 전기적으로 연결되게 형성된다.
상술한 본 발명에 따른 반도체 메모리장치의 제조방법은 스위치용 모스트랜지스터의 게이트전극은 반도체층의 제1 표면 측에 형성되고, 캐패시터와 비트라인은 상기 반도체층의 제2 표면 측에 형성된다.
메로리 셀의 이러한 구조를 가짐에 따라 스위치용 모스트랜지스터의 게이트전극은 반도체층 하부에 배치되고, 캐패시터와 비트라인은 반도체층의 상부에 배치된다.
따라서, 메모리 셀 어레이와 주변회로부 사이의 단차는 이전 실시예와 동일하게 감소될 수 있다.
본 발명의 반도체 메모리장치의 제조방법은 서로 대향하는 주표면과 배면을 갖는 제1 기판의 주표면에 소자분리영역을 형성한다.
그리고, 상기 제1 기판의 주표면에 위치된 메모리 셀 어레이 상에 스위치용 모스트랜지스터를 형성한다.
그 다음, 상기 제1 기판의 주표면 상에 스위치용 모스트랜지스터와 소자분리영역을 덮으며 메모리 셀 어레이로 부터 주변회로부로 연장하는 제1층간절연층을 형성한다.
상기 제1 층간절연층의 상부 표면을 평탄화한다.
그리고, 상기 제1층간절연층의 상부 표면을 제2 기판에 접합한다. 상기 메모리 셀 어레이와 상기 주변회로부 내에 반도체층을 형성하기 위해 상기 제1기판의 두께를 감소시키도록 상기 제1 기판의 배면을 처리한다.
상기 메모리 셀 어레이 내에 위치되는 상기 반도체층의 표면에 비트라인과 전하 축적용 캐패시터를 형성한다.
상기 제2 층간절연층의 상부에 상기 비트라인, 상기 캐패시터 및 상기 반도체층을 덮고 상기 메모리 셀 어레이로 부터 상기 주변회로부로 연장하는 제2층간절연층을 형성한다.
상술한 본 발명에 따른 반도체 메모리장치의 제조방법은 상기 제1 기판의 주표면에 형성된 상기 스위치용 모스트랜지스터를 덮는 상기 제1 층간절연층을 상기 제2 기판에 접합하고, 상기 제1 기판의 두께를 감소시키기 위해 상기 제1기판의 배면을 처리한다.
그것에 의해 상기 반도체층과 기판 사이에 스위치용 모스트랜지스터의 게이트전극을 형성할 수 있다.
그리고, 상기 반도체층의 표면 상에 캐패시터와 비트라인을 형성한다.
따라서, 상기 반도체층의 하부에 스위치용 모스트랜지스터의 게인트전극을 배치할 수 있고, 상기 반도체층의 상부에 캐패시터와 비트라인을 배치할 수 있다.
이것에 의해, 메모리 셀 어레이와 주변회로부 사이의 단차를 감소시킬 수 있다.
본 발명의 이전 및 다른 목적, 특징, 실시예 및 잇점은 첨부한 도면에 관련해서 설명될 때 본 발명의 이하의 설명으로 부터 더욱 명확해질 것이다.
이하, 본 발명의 실시예를 제1도 내지 제42도를 참조하여 설명한다.
[제1실시예]
제1도 내지 제10도를 참조하여 본 발명의 제1 실시예를 상세히 설명한다.
제1도는 본 발명의 제1 실시예의 DRAM의 단면도이다.
제2도는 제1도의 메로리 셀 어레이와 주변회로부의 경계 부분을 확대시킨 단면도이다.
제1도와 제2도를 참조하여 본 실시예의 DRAM의 구조를 설명한다.
제1도에서 실리콘 등으로 이루어진 기탄(21)은 실리콘산화막 등으로 이루어진 제1 층간절연층이 형성된 주표면을 갖는다.
제1 층간절연층(8)은 메모리 셀 어레이와 주변회로부의 상부에서 대체로 균일한 두께를 갖는다.
반도체층(실리콘층:1)은 제1 층간절연층(8) 상에 형성된다.
반도체층(1)은 메모리 셀 어레이와 주변회로부 내에 형성되고, 대체로 평탄한 상부 표면을 갖는다.
소자분리산화막(2)은 반도체층(1)에 선택적으로 형성된다.
스위치용 모스트랜지스터(5)는 메모리 셀 어레이 내에 형성된다.
스위치용 모스트랜지스터(5)의 게이트전극(4)과 n형 불순물 확산층(6a)(6b)(6c)을 갖는다.
n형 불순물 확산층(6a)(6b)(6c)은 반도체층(1) 내에 간격을 갖고 형성된다. 스위치용 모스트랜지스터(5)는 게이트전극(4)은 반도체층(1)의 하부에 형성된다.
게이트전극(4)은 산화막(7)으로 덮혀진다.
소자분리산화막(2) 하부에 다른 스위치용 모스트랜지스터의 게이트전극과 연결된 워드라인(4)이 형성된다.
상술한 바와 같이, 스위치용 모스트랜지스터 게이트전극(위드라인:4)은 반도체층(1) 하부에 형성되며, 그것에 의해 메모리 셀 어레이와 주변회로부 사이의 단차가 감소될 수 있다.
반도체층(1) 상에 실리콘 산화막 등으로 이루어지며 대체로 평탄한 상부 표면을 갖는 층간절연층(21)이 형성된다.
층간절연층(22)에는 상기 n형 불순물 확산층(6b)에 위치하는 접촉 홀(9a)이 형성된다.
비트라인(10)은 접촉 홀(9a) 내에 형성된다.
이 경우, 비트라인(10)은 다결정실리콘층 상에 형성된 다결정실리콘층과 실리사이드층을 포함하는 폴리사이드 구조를 갖는다.
상기 구조에서, 층간절연층(22)은 비트라인(10)과 반도체층(10) 사이를 단 지 완전히 절연시키는 것으로, 이것의 두께는 감소될 수 있다.
특히, 그 두께는 1000∼2000Å 정도로 얇게 할 수 있다.
그것에 의해 접촉 홀(9a)의 깊이는 감소될 수 있다.
층간절연층(22)과 비트라인(10)은 실리콘산화막 등으로 이루어지고 대체로 상부 표면이 평탄한 제2 층간절연층(11)으로 덮혀진다.
상기 n형 불순물 확산층(6a)(6c)는 층간절연층(22) 및 제2층간절연층(11)을 관통하는 접촉 홀(25a)이 형성된다.
다결정실리콘 등으로 이루어진 캐패시터 하부전극(13)은 접촉 홀(25a)로 부터 상기 제2 층간절연층(11) 상부의 영역으로 연장한다.
캐패시터 하부전극(13)의 표면은 실리콘질화막 및 실리콘산화막의 복합막과 같이 비교적 높은 유전상수를 갖는 물질로 이루어진 캐패시터 유전막(14)으로 덮혀진다.
다결정실리콘층 등으로 이루어진 캐패시터 상부전극(15)이 캐패시터 유전막(14)의 상부에 형성된다.
캐패시터 상부전극(15), 캐패시터 유전막(14) 및 캐패시터 하부전극(13)은 전하를 축적하는 캐패시터(12)를 이룬다.
캐패시터 상부전극(15)은 실리콘산화막 등으로 이루어진 제3 층간절연층(16)으로 덮혀진다.
배선(17)은 알루미늄(A1) 또는 텅스텐(W)으로 이루어져 제3층간절연층(16)의 상부에 형성된다.
n형 불순물 확산층(6d)은 메모리 셀 어레이에 인접하는 주변회로부 내의 반도체층(1) 내에 형성된다.
n형 불순물 확산층(6d)은 메모리 셀 어레이와 주변회로부 사이의 경계에 형성된 단차부(20) 하부에 위치된다.
단차부(20)는 제3 층간절연층(16), 제2 층간절연층(11) 및 층간절연층(22)을 관통하여 n형 불순물 확산층(6d)의 상부에 도달하는 접촉 홀(18a)이 형성된다.
텅스텐 등으로 형성된 플러그전극(19)이 배선층(17)과 n형 불순물 확산층(6d) 사이를 전기적으로 연결하도록 접촉 홀(18a) 내에 형성된다.
제1도 및 제2도를 참조하여 본 실시예의 특징 부분을 상세히 설명한다.
먼저, 제1도를 참조하면, 상술한 바와 같이 층간절연층(22)의 두께가 얇으므로 접촉 홀(9a)(25a)도 얇다.
그러므로, 접촉 홀(9a)(25a)는 종래 기술 보다 쉬게 형성할 수 있다.
제1도 및 제2도를 참조하며, 게이트전극(워드라인:4)은 반도체층(1) 또는 소자분리산화막(2)의 하부에 위치되게 제1 층간절연층(8) 내에 형성된다.
제1 중간절연층(8)은 제1도에 도시된 바와 같이 메모리 셀 어레이와 주변회로부 상부에 대체로 균일한 두께를 갖는다.
그러므로, 게이트전극(4)에 기인하는 메모리 셀 어레이와 주변회로부 사이의 단차를 줄일 수 있다.
따라서, 메모리 셀 어레이와 주변뢰로부 사이의 단차(H1)는 대략 캐패시터(12)의 두께와 일치한다.
그러므로, 메모리 셀 어레이와 주변회로부 사이의 단차는 종래 기술 보다 작게 된다.
그러므로, 배선층(17)이 쉽게 형성되고, 단차(20)에 기인하는 배선층(17)의 패턴의 불량을 효과적으로 방지할 수 있다.
따라서, DRAM의 신뢰성을 향상시킬 수 있다.
또한, 상술한 바와 같이 층간절연층(22)의 두께가 감소될 수 있으므로, 주변회로부 내의 접촉 홀(18a)의 깊이(D1)는 종래 기술 보다 감소될 수 있다.
그것에 의해 접촉 홀(18a)을 쉽게 형성할 수 있고, 플러그전극(19) 내 보이드(void)의 생성을 효과적으로 줄일 수 있다.
이러한 것도 DRAM의 신뢰성을 향상시킨다.
제3도 내지 제10도를 참조하여 본 발명의 제1실시예에 따른 DRAM의 제조방법을 설명한다.
제3도 내지 제10도는 본 발명의 제1실시예에 따른 DRAM의 제조 공정 중 제1∼제8단계를 나타내는 단면도이다.
제3도를 참조하면, p형 실리콘기판(1)의 주표면에 소자분리산화막(2)을 LOCOS(Local Oxidation of Silicon) 방법으로 형성한다.
제4도를 참조하면, 실리콘기판(1)의 주표면을 열산화한다.
그후, CVD(Chemical Vapor Deposition) 방법 등으로 다결정실리콘층을 형성한다.
그리고, 상기 다결정실리콘층 상에 CVD 방법으로 실리콘산화막을 형성한다.
그후, 다결정실리콘층과 실리콘산화막을 패터닝한다.
그러므로, 게이트전극(워드라인:4)과 게이트산화막(3)이 형성된다.
게이트전극(4)을 마스크로 사용하여 p형 실리콘기판(1)의 주표면에 n형 불순물을 주입한다.
그것에 의해 n 형 불순물 확산층(6a)(6b)(6c)(6d)이 형성된다.
게이트전극(워드라인:4)을 피복하는 산화막(7)을 형성한다.
이와 같은 방법으로 스위치용 캐패시터(5)가 형성된다.
제5도를 참조하면 p형 실리콘기판(1)의 주표면 상의 전면에 실리콘산화막 등으로 이루어진 제1층간절연막(8)을 CVD 등의 방법으로 형성한다. 그리고, 제1층간절연막(8)의 상부표면을 동일한 높이로 평탄해지도록 에치백(etchback)한다.
제6도를 참조하면, 실리콘 등으로 이루어진 기판(21)을 제1절연층(8)의 상부표면에 접합시킨다.
이러한 경우에 접합하는 방법은, 예를 들면, 열처리하거나 또는 접착제로 실시한다.
제7도를 참조하면, 실리콘기판(1)의 배면을 처리하여 실리콘기판(1)의 두께를 감소시킨다.
더욱 상세하게는, 실리콘기판(1)의 배면을 CMP(Chemical Mechanical Polishing)방법 등으로 연마한다.
이렇게 하므로서 반도체층(1)이 형성된다.
제8도를 참조하면, 반도체층(1)을 도포하는 실리콘산화막 등으로 이루어진 층간절연층(22)을 CVD방법 등으로 형성한다.
그러므로, 형성된 층간절연층(22)은 약 1000∼2000Å 정도의 두께를 갖는다.
층간절연층(22)에 n형 불순물 확산층(6d)의 표면에 도달하는 접촉 홀(9a)을 형성한다.
이러한 공정에서, 상술한 바와 같이 층간절연층(22)이 얇으므로 접촉홀(9a)을 쉽게 형성할 수 있다.
접촉 홀(9a)내에 비트라인(10)을 형성한다.
제9도를 참조하면, CVD 등의 방법으로 비트라인(10)과 층간절연층(22)을 덮는 실리콘산화막 등으로 이루어진 제2층간절연층(11)을 형성한다. 그리고, 제2층간절연층(11)과 층간절연층(22)에 n형 불순물 확산층(6a)(6c)의 표면에 도달하는 접촉 홀(25a)을 형성한다.
층간절연층(22)이 얇으므로 이렇게 형성된 접촉 홀(25a)은 얕게 된다.
따라서, 접촉 홀(25a)을 쉽게 형성할 수 있다.
접촉 홀(25a)의 내부와 제2 절연층(11)의 상부에 다결정실리콘층을 CVD 등의 방법으로 형성한다.
상기 실리콘층을 패터닝하여 캐패시터 하부전극(13)을 형성한다.
그리고, 캐패시터 하부전극(13)을 덮는 실리콘질화막을 CVD 등의 방법으로 형성한다.
상기 실리콘질화막의 표면이 산화되도록 상기 실리콘질화막을 열산화한다.
캐패시터 유전막(14)을 형성하도록 상기 실리콘질화막을 패터닝한다.
그리고, 캐패시터 유전막(14)상에 다결정실리콘층을 CVD 등의 방법으로 형성한다.
캐패시터 상부전극(15)을 형성하기 위해 상기 다결정실리콘층을 패터닝한다.
제10도를 참조하면, 캐패시터 상부전극(15)과 제2 층간절연층(11)을 덮도록 CVD 등의 방법으로 실리콘산화막으로 이루어진 제3 절연층(16)을 형성한다.
제1도를 참조하면, 제3절연층(16), 제2 층간절연층(11) 및 절연층(22)을 관통하여 n형 불순물 확산층(6d)에 도달하는 접촉 홀(18a)을 형성한다.
이러한 경우에도, 층간절연층(22)이 얇으므로 접촉 홀(18a)의 깊이는 얕게 될 수 있다.
그러므로, 접촉 홀(18a)을 쉽게 형성할 수 있다.
접촉 홀(18a) 내부에 텅스텐 등으로 이루어진 플러그전극(19)을 CVD 등의 방법으로 형성한다.
그 다음, 스퍼터링 방법 등으로 제3층간절연층(16)의 상부에 알루미늄 또는 텅스텐으로 이루어진 금속층을 형성한다.
배선층(17)을 형성하도록 이 금속층을 패터닝한다.
메모리 셀 어레이와 주변회로부 사이의 단차가 감소되므로 배선층(17)이 메모리 셀 어레이와 주변회로부 사이의 단차부(20)에 형성되는 경우에도 배선층(17)의 패턴이 불량하게 되는 것을 효과적으로 방지할 수 있다. 그것에 의해 DRAM의 신뢰성을 향상시킬 수 있다.
[제2실시예]
제11도 내지 제19도를 참조하여 본 발명의 제2실시예를 상세히 설명한다.
제11도는 본 발명의 제2실시예의 DRAM의 단면도이다.
제11도에 도시된 본 실시예에서, 반도체층(1)은 소자분리산화막(2)상에 남아 있는 부분을 갖는다.
소자를 분리하는 p형 불순물 확산층(23)이 소자분리산화막(2) 상에 위치하는 반도체층(1)에 형성된다.
그러므로, 주변회로부 내의 반도체층(1)이 메모리 셀 어레이 내의 반도체층(1)과 전기적으로 연결된다.
전술한 제1실시예에서, 반도체층이 소자분리산화막(2)에 의해 각각 완전히 이격된 부분으로 분리된다.
그러므로, 스위치용 모스트랜지스터(5)의 채널영역에서 전위가 바람직하기 않게 변동된다.
동시에, 제2실시예에서, 주변회로부 내의 반도체층은 메모리 셀 어레이내의 반도체층에 전기적으로 연결되므로 스위치용 모스트랜지스터(5)의 채널영역에서 전위의 변동을 감소시키는 것이 가능하다.
그러므로, DRAM의 신뢰성을 향상시킬 수 있다.
또한, 반도체층(1) 내에는, 플러그전극(19)과 반도체층(1) 사이의 접촉부, 캐패시터 하부전극(13)과 반도체층(1) 사이의 접촉부, 비트라인(10)과 반도체층(1) 사이의 접촉부를 형성하는 n형 불순물 확산층(24)이 형성된다.
상술한 이외의 구조의 다른 부분은 제1도에 도시된 제1실시예에 따른 DRAM의 구조와 동일하다.
제12도 내지 제19도를 참조하면 본 발명의 제2실시예에 따른 DRAM의 제조방법을 설명한다.
제12도 내지 제19도는 본 발명의 제2실시예에 따른 DRAM의 제조 공정 중 제1∼제8단계를 나타내는 단면도이다.
제12도를 참조하면, 전술한 제1실시예와 동일한 방법에 의해 p형 실리콘기판(1)의 주표면에 소자분리산화막(2)을 선택적으로 형성한다.
불순물이 소자분리산화막(2)을 관통할 정도의 에너지로 p형 실리콘기판(1)의 주표면에 보론(B)과 같은 p형 불순물을 주입한다.
그것에 의해, 소자 분리를 하는 p형 불순물 확산층(23)이 형성된다.
제13도를 참조하면, 전술한 제1실시예와 동일한 방법에 의해 게이트전극(워드라인 :4), n형 불순물 확산층(6a)(6b)(6c)(6d) 및 산화막(7)을 형성한다.
제14도를 참조하면, 전술한 제1실시예와 동일한 방법에 의해 제1 층간절연층(8)을 형성한다.
제15도를 참조하면, 전술한 제1실시예와 동일한 방법에 의해 제1 절연층(8)의 상부 표면에 기판(21)을 접합한다.
제16도에 도시된 바와 같이, 제1실시예와 동일한 방법에 의해 실리콘기판(1)의 두께를 감소시킨다.
이 때, 본 실시예에서는 소자분리산화막(2) 상에 p형 불순물 확산층(23)이 남게 된다.
그것에 의해, 반도체층(1)의 두께는 제1실시예의 그것 보다 약간 두꺼우며, 메모리 셀 어레이에 위치된 반도체층(1)은 주변회로부 내에 위치된 반도체층(1)과 p형 불순물 확산층(23)을 통해 전기적으로 연결된다.
그러므로, 메모리 셀 어레이 내의 스위치용 모스트랜지스터(5)의 채널영역에서 전위가 상승되는 것을 효과적으로 방지할 수 있다.
제17도를 참조하면, 제1실시예와 동일한 방법에 의해 반도체층(1)상에 층간절연층(22)을 형성한다.
층간절연층(23)의 소정 위치에 접촉 홀(9a)을 형성한다.
접촉홀(9a)을 통해 반도체층(1)에 n형 불순물을 도입하여 n형 불순물 확산층(24)을 형성한다.
그후, 제1실시예와 동일한 방법에 의해 접촉 홀(9a) 내에 비트라인(10)을 형성한다.
제18도를 참조하면, 층간절연층(22) 상에 제2 절연층(11)을 형성하고, 제1실시예와 동일한 방법에 의해 제2 절연층(11)과 층간절연층(22)을 관통하는 접촉 홀(25a)을 형성한다.
접촉 홀(25a)을 통해 반도체층(1)으로 n형 불순물을 주입한다.
그것에 의해 n형 불순물 확산층(24)이 형성된다.
그 다음, 제1실시예와 동일한 방법에 의해 캐패시터 하부전극(13), 캐패시터 유전막(14) 및 캐패시터 상부전극(15)을 형성한다.
그것에 의해 캐패시터(12)가 형성된다.
제19도를 참조하면, 제1실시예와 동일한 방법에 의해 캐패시터 상부전극(15)을 덮는 제3절연층(16)을 형성한다.
제11도를 참조하면, 주변회로부 내에 접촉 홀(18a)을 형성하고, 접촉 홀(18a)을 통해 반도체층(1)으로 n형 불순물을 주입한다.
그것에 의해 n형 불순물 확산층(24)이 형성된다.
그 다음, 제1실시예와 동일한 방법을 실행하므로 제11도에 도시된 DRAM이 완성된다.
[제3실시예]
제20도 내지 제26도를 참조하여 본 발명의 제3실시예를 상세히 설명한다.
제20도는 본 발명의 제3실시예의 DRAM의 단면도이다.
제20도를 참조하면, 본 실시예는 소자를 분리하는 필드 쉴드 분리(field shild isolation)가 이용 되어진다.
이외의 다른 구조는 제1실시예의 구조와 동일하다.
필드 쉴드 분리에 의해 제2실시예와 동일하게 스위치용 모스트랜지스터의 채널영역에서 전위 변화를 감소시킬 수 있다.
그것에 의해 DRAM의 신뢰성을 개선할 수 있다.
제21도 내지 제26도를 참조하여 본 발명의 제3실시예에 따른 DRAM의 제조방법을 설명한다.
제21도 내지 제26도는 본 발명의 제3실시예에 따른 DRAM의 제조 공정 중 제1∼제6단계를 나타내는 단면도이다.
먼저, 제21도를 참조하면, p형 실리콘기판(1)의 주표면에 열산화에 의해 실리콘산화막을 형성한다.
상기 실리콘산화막 상에 CVD 방법으로 다결정실리콘층을 형성한다.
그 다음, 상기 다결정실리콘층 상에 CVD 방법으로 실리콘산화막(28a)을 형성한다.
그리고, 상기 형성된 실리콘산화막과 다결정실리콘을 소정 형상으로 패터닝한다.
그것에 의해 게이트산화막(26)과 필드 쉴드 게이트(27)가 형성된다.
제22도를 참조하면, CVD 방법 등으로 전 표면에 실리콘산화막을 퇴적하고, 실리콘산화막을 이방성 에칭한다.
그것에 의해, 필드 쉴드 게이트(27)을 덮는 실리콘산화막(28)이 형성된다. 제24도를 참조하면, 제1실시예와 동일한 방법에 의해 제1층간절연층(8)을 형성한다.
제25도에 도시된 바와 같이, 제1실시예와 동일한 방법에 의해 제1절연층(8)의 상부 표면에 기판(21)을 접합한다.
제26도에 도시된 바와 같이, 제1실시예와 동일한 방법에 의해 실리콘층(1)을 형성하도록 실리콘기판(1)의 두께를 감소시킨다.
그 다음, 제1실시예와 동일한 방법을 실행하므로 제11도에 도시된 DRAM이 완성된다.
[제4실시예]
제27도 내지 제30도를 참조하여 본 발명의 제4실시예를 상세히 설명한다.
제27도는 본 발명의 제4실시예의 DRAM의 단면도이다.
본 실시예에서, 제27도에 도시된 바와 같이, 필드 쉴드 게이트(27)가 플러그전극(30)을 통해 기판(21)과 전기적으로 연결된다.
이외의 다른 구조는 제3실시예의 구조와 동일하다.
필드 쉴드 게이트(27)와 기판(21) 사이의 전기적 연결에 의해 필드 쉴드 게이트(27)의 전위를 안정시킬 수 있다.
그것에 의해 소자분리 특성이 향상될 수 있다.
플러그전극(30)은 다결정실리콘, 또는, 텅스텐 또는 티타늄 등과 같은 고융점 금속으로 형성될 수 있다.
플러그전극(30)이 고융점 금속으로 형성되면, 플러그전극(30) 형성 후 열처리 공정에서 기판(실리콘기판: 21)과 플러그전극(30) 사이 경계면에 실리사이드층이 형성된다.
이러한 경우에 플러그전극(30)과 기판(21) 사이의 접촉 저항이 감소되어 고성능의 DRAM을 얻을 수 있다.
제28도 내지 제34도를 참조하여 본 발명의 제4실시예에 따른 DRAM의 제조방법을 설명한다.
제28도 내지 제34도는 본 발명의 제4실시예에 따른 DRAM의 제조 공정 중 제1∼제7단계를 나타내는 단면도이다.
제28도를 참조하면, 제3실시예와 동일한 방법으로 게이트산화막(26), 필드 쉴드 게이트(27) 및 산화막(28a)을 형성한다.
제29도에 도시된 바와 같이, 필드 쉴드 게이트(27)을 덮는 실리콘산화막(28)을 제3실시예와 동일한 방법에 의해 형성한다.
제30도 및 제31도를 참조하면, 제1실시예와 동일한 방법에 의해 게이트전극(4), 산화막(7), n형 불순물 확산층(6a)(6b)(6c)(6d) 및 제1층간절연층(8)을 형성한다.
제32도를 참조하면, 제1절연층(8)에 필드 쉴드 게이트(27)에 도달하는 접촉 홀(29)을 형성한다.
그리고, 제1층간절연층(8)의 상부 표면과 접촉 홀(29) 내부에 CVD 방법 등으로 다결정실리콘층 또는 고융점 금속층을 형성한다.
그 다음, 접촉 홀(29) 내에 플러그전극(30)을 형성하도록 다결정실리콘층 또는 고융점 금속층을 에치백한다.
제33도를 참조하면, 제1실시예와 동일한 방법에 의해 제1절연층(8)의 상부 표면에 기판(21)을 접합한다.
동시에 플러그전극(30)을 기판(21)에 접합시킨다.
제34도에 도시된 바와 같이, 제1실시예와 동일한 방법에 의해 실리콘기판(1)의 두께를 감소시켜 실리콘층(1)을 형성한다.
그 다음, 제1실시예와 동일한 방법을 실행하여 제27도에 도시된 DRAM이 완성한다.
[제5실시예]
제36도 내지 제41도를 참조하여 본 발명의 제5실시예를 상세히 설명한다.
제35도는 본 발명의 제5실시예의 DRAM의 단면도이다.
제35도를 참조하면, 본 실시예는 소자를 분리하기 위한 실리콘층(1) 내의 소자분리영역에 형성된 p형 불순물 확산층(23a)을 포함한다.
불순물 확산층(23a)의 하부에 실리콘산화막으로 이루어진 층간절연막(31)과 실리콘산화막으로 이루어진 측벽 스페이서(32)를 형성한다.
그리고, 그외의 나머지 구조는 제1도에 도시된 제1실시예의 DRAM 구조와 동일하다.
또한, 본 실시예에서, 스위치용 모스트랜지스터(5)의 채널영역에서 전위 변동을 줄일 수 있다.
제36도 내지 제41도를 참조하여 본 발명의 제5실시예에 따른 DRAM의 제조방법을 설명한다.
제36도 내지 제41도는 각기 본 발명의 제5실시예에 따른 DRAM의 제조 공정 중 제1∼제6단계를 나타내는 단면도이다.
제36도를 참조하면, p형 실리콘기판(1)의 주표면 상에 CVD방법 등으로 실리콘산화막 등으로 형성된 층간절연층(31)을 형성한다.
상기 층간절연층(31)을 소정 형상으로 패터닝한다.
그 다음, 재차 p형 실리콘기판(1)의 전표면에 CVD 방법으로 실리콘산화막을 형성한다.
그리고, 상기 실리콘산화막을 에치백한다.
그것에 의해, 층간절연층(31)의 측벽에 측벽 스페이서(32)가 형성된다.
제37도를 참조하면, 불순물이 상기 층간절연층(31)과 측벽 스페이서(32)를 관통하는 정도의 에너지로 p형 실리콘기판(1)의 주표면에 p형 불순물을 주입한다.
그것에 의해 소자분리를 위한 p형 불순물 확산층(23a)이 형성된다.
제38도 및 제39도를 참조하면, 제1실시예와 동일한 방법으로 게이트전극(4), n형 불순물 확산층(6a)(6b)(6c)(6d), 산화막(7) 및 제1층간절연층(8)을 형성한다.
제40도 및 제41도를 참조하면, 제1실시예와 동일한 방법에 의해 제1절연층(8)의 상부 표면에 기판(21)을 접합한다.
동시에, 플러그전극(30)을 기판(21)에 접합시킨다.
제41도에 도시된 바와 같이, 실리콘기판(1)의 배면을 연마하여 실리콘기판(1)의 두께를 감소시켜 실리콘층(1)을 형성한다.
그 다음, 제1실시예와 동일한 방법을 실행하여 제35도에 도시된 DRAM이 완성한다.
[제6실시예]
제42도를 참조하여 본 발명의 제6실시예를 상세히 설명한다.
제42도는 본 발명의 제6실시예의 DRAM의 단면도이다.
제42도를 참조하면, DRAM의 메모리 셀 어레이는 다수의 캐패시터(12)가 형성된다.
그들 캐패시터 사이에 위치하는 부분에는 소자 분리 산화막(2), 층간절연층(22), 제2층간절연층(11), 제3층간절연층(16)을 관통하여 워드라인(4)에 도달하는 접촉 홀(33)이 형성된다.
배선층(17)은 각각의 접촉 홀(33) 내에 형성된다.
배선층(17)은 워드라인(4)과 전기적으로 연결된다.
그것에 의해 워드라인(4)의 저항은 감소될 수 있다.
그외의 나머지 구조는 제1도에 도시된 제1실시예의 구조와 동일하다
상술한 바와 같이, 본명에 따르면, 메모리 셀 어레이와 주변회로부 사이의 단차를 감소시킬 수 있다.
그것에 의해 배선층이 메모리 셀 어레이에 인접하는 주변회로부에 형성되더라도, 배선층의 패터닝 불량을 억제할 수 있다.
따라서 반도체 메모리장치는 높은 신뢰성을 갖는다.
또한, 스위치용 모스트랜지스터의 게이트전극이 반도체층 하부에 형성되고, 비트라인이 반도체층 상부에 형성되므로 각각의 비트라인과 반도체층을 분리하는 절연층의 두께를 감소시킬 수 있다.
그러므로, 종래 기술과 비교하여, 비트라인과 스위치용 모스트랜지스터의 불순물 확산층의 하나를 연결하고, 캐패시터의 하부전극과 스위치용 모스트랜지스터의 다른 불순물 확산층의 하나를 연결하며 상기 불순물 확산층과 주변회로부의 배선층을 연결하기 위한 접촉 홀의 깊이를 감소시킬 수 있다.
그 결과, 각각의 접촉 홀을 형성하기 쉽다.
접촉 홀의 플러그전극이 형성된 구조에 있어서, 플러그전극 내에 보이드의 생성을 효과적으로 감소시킬 수 있다.
따라서, 반도체 메모리장치의 신뢰성을 향상시킬 수 있다.

Claims (18)

  1. 스위치용 모스트랜지스터(5)와 전하 축적용 캐패시터(12)를 갖는 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀의 동작을 제어하는 주변회로로 이루어진 주변회로부를 구비하는 반도체 메모리장치에 있어서, 주표면을 갖는 기판(21)과; 상기 메모리 셀 어레이에서 주변회로부로 연장하도록 상기 기판(21)의 주표면 상에 형성된 제1층간절연층(8)과;' 상기 메모리 셀 어레이와 상기 주변회로부 내에 위치된 제1 층간절연층(8) 상에 형성된 반도체층(1)과; 상기 메모리 셀 어레이 내에 위치하는 상기 반도체층(1)에 상기 스위치용 모스트랜지스터(5)의 채널영역을 한정하도록 서로 이격되게 형성된 제1및 제2불순물 확산층(6a)(6b)과; 상기 채널영역과 대향하여 상기 반도체층(1)의 하부에 형성된 상기 스위치용 모스트랜지스터의 게이트전극(4)과; 상기 반도체층(1) 상에 상기 제1불순물 확산층(6a)에 전기적으로 연결되게 형성된 캐패시터(12)와; 상기 반도체층(1) 상에 상기 제2불순물 확산층(6b)에 전기적으로 연결되게 형성된 비트라인(10)과; 상기 메모리 셀 어레이로 부터 주변회로부로 연장하여 상기 커패시터(12), 상기 비트라인(10) 및 상기 반도체층(1) 상을 덮도록 형성된 제2층간절연층(16)과; 상기 제2층간절연층(16)상에 형성된 배선층(17)을 구비하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 반도체층(1)에 선택적으로 소자분리영역이 형성되고, 상기 소자분리영역의 하부에 다른 스위치용 모스트랜지스터(5)의 게이트전극(4)을 형성하는 워드라인(4)이 형성된 반도체 메모리장치.
  3. 제2항에 있어서, 상기 소자분리영역이 분리산화막(2)으로 형성된 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 소자분리영역은 분리산화막(2)과 상기 분리산화막(2) 상에 연장하는 상기 반도체층(23)으로 형성되고, 상기 분리산화막(2)의 상부에 위치된 상기 반도체층(23)에 소자분리를 위한 불순물 확산층이 형성된 반도체 메모리장치.
  5. 제2항에 있어서, 상기 소자분리영역 하부에 절연층(26)을 개재시켜 형성된 필드쉴드게이트(27)와, 상기 필드쉴드게이트(27)의 하부에 상기 절연층(26)을 개재시켜 상기 워드라인(4)이 형성된 반도체 메모리장치.
  6. 제5항에 있어서, 상기 기판(21)이 도전성 기판이고, 상기 필드 쉴드 게이트(27)의 하부에 위치된 제1층간절연층(8)의 소정 위치에 접촉 홀(29)이 형성되며, 상기 접촉 홀(29)의 내부에 상기 기판(21)에 필드 쉴드 게이트(27)을 전기적으로 연결하는 플러그전극(30)이 형성된 반도체 메모리장치.
  7. 제2항에 있어서, 상기 소자분리영역은 상기 반도체층(1)에 소자분리를 위해 형성된 불순물 확산층(23a)으로 형성된 반도체 메모리장치.
  8. 제2항에 있어서, 상기 반도체 메모리장치의 소정 위치에 상기 제2층간절연층(16)과 상기 소자분리영역을 관통하여 상기 워드라인(4)에 도달하도록 상기 접촉 홀(33)이 형성되고, 상기 접촉 홀(33)을 통해 상기 배선층(17)과 워드라인(4)이 서로 전기적으로 연결된 반도체 메모리장치.
  9. 스위치용 모스트랜지스터(5)와 전하 축적용 모스트랜지스터(12)를 갖는 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀의 동작을 제어하는 주변회로로 이루어진 주변회로부를 구비하는 반도체 메모리장치에 있어서, 주표면을 갖는 기판(21)과; 상기 메모리 셀 어레이에서 주변회로부로 연장하도록 상기 기판(21)의 주표면 상에 형성된 제1층간절연층(8)과; 상기 메모리 셀 어레이와 상기 주변회로부 내에 위치된 제1층간절연층(8) 상에 형성된 반도체층(1)과; 상기 메모리 셀 어레이 내에 위치하는 상기 반도체층(1)에 상기 스위치용 모스트랜지스터(50의 채널영역을 한정하도록 서로 이격되게 형성된 제1및 제2불순물 확산층(6a)(6b)과; 상기 채널영역과 대향하여 상기 반도체층(1)의 하부에 형성된 상기 스위치용 모스트랜지스터의 게이트전극(14)과; 상기 반도체층(1) 상에 형성되어 상기 제1불순물 확산층(6b)의 표면에 도달하는 제1접촉 홀(9a)을 갖고, 상기 메모리 셀 어레이로 부터 상기 주변회로부로 연장하며 대체로 평탄한 상부 표면을 갖는 제2층간절연층(22)과; 상기 제1접촉 홀(9a) 내에 형성된 비트라인(10)과; 상기 비트라인(10)을 덮도록 제2층간절연층(22) 상에 형성되며, 상기 제2불순물확산층(6a)의 표면에 도달하도록 상기 제2불순물 확산층(6a) 상에 위치된 상기 제2층간절연층(22)을 관통하는 제2접촉 홀(25a)을 갖고 상기 메모리 셀 어레이로 부터 상기 주변회로부로 연장하며 대체로 평탄한 상부 표면을 갖는 제3층간절연층(11)과; 상기 제2접촉 홀(25a)로 부터 상기 제3층간절연층(11)의 상부 표면상에 연장하는 캐패시터 하부전극(13)과, 상기 캐패시터 하부전극(13)의 표면을 덮는 캐패시터 유전막(14)과, 상기 캐패시터 유전막(14)의 표면을 덮는 캐패시터 상부전극(15)으로 형성된 캐패시터(12)와; 상기 캐패시터(12)와 제3층간절연층(11)을 덮으며, 상기 메모리 셀 어레이로 부터 주변회로부로 연장하는 제4층간절연층(16)과; 상기 제4층간절연층(16)의 상부에 형성된 배선층(17)을 구비하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제2층간절연층(22)이 대략 1000∼2000Å 정도의 두께를 갖는 반도체 메모리장치.
  11. 대향하는 제1및 제2표면을 갖는 반도체층(1)과; 상기 반도체층(1)에 채널영역을 한정하도록 서로 이격된 제1및 제2불순물 확산층(6a)(6b)과; 상기 채널영역과 대향하고 상기 제1표면 상에 절연층(3)을 개재시켜 형성된 게이트전극(4)과; 상기 제2표면 상에 상기 제1불순물 확산층(6a)과 전기적으로 연결되게 형성된 전하 측적용 캐패시터와(12)와; 상기 제2표면 상에 상기 제2불순물 확산층(6b)과 전기적으로 연결되게 형성된 비트라인(10)을 구비하는 반도체 메모리장치.
  12. 스위치용 모스트랜지스터(5)와 전하 축적용 모스트랜지스터(12)를 갖는 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀의 동작을 제어하는 주변회로로 이루어진 주변회로부를 포함하는 반도체 메모리장치의 제조방법에 있어서, 서로 대향하는 주표면과 배면을 갖는 제1기판(1)의 주표면 상에 소자분리영역을 형성하는 공정과; 상기 메모리 셀 어레이에 위치된 상기 제1기판(1)의 주표면 상에 스위치용 모스트랜지스터를 형성하는 공정; 상기 제1기판(1)의 주표면 상에 상기 스위치용 모스트랜지스터(5)와 상기 소자분리영역을 덮고 상기 메모리 셀 어레이로 부터 주변회로부로 연장하는 제1층간절연층(8)을 형성하는 공정과; 상기 제1층간절연층(8)의 상부 표면을 평탄화하는 공정과; 상기 제1층간절연층(8)의 상부 표면을 제 2 기판에 접합하는 공정과; 상기 메모리 셀 어레이와 상기 주변회로부 내에 반도체층(1)을 형성하기 위해 상기 제1기판(10)의 두께를 감소시키도록 상기 제1기판(1)의 배면을 처리하는 공정과; 상기 메모리 셀 어레이 내에 위치되는 상기 반도체층(10)의 표면에 비트라인(10)과 전하 축적용 캐패시터(12)를 형성하는 공정과; 상기 비트라인(10), 캐패시터(12) 및 상기 반도체층(1)을 덮고 상기 메모리 셀 어레이로 부터 상기 주변회로부로 연장하는 제2층간절연층(16)을 형성하는 공정을 구비하는 반도체 메모리장치의 제조방법.
  13. 제12항에 있어서, 상기 반도체층(1)을 형성하는 공정은 상기 제1기판(1)의 두께를 감소시키기 위해 상기 제1기판(1)의 배면을 연마하고 상기 반도체층(1)의 평탄화하는 단계를 포함하는 반도체 메모리장치의 제조방법.
  14. 제12항에 있어서, 상기 소자분리영역을 형성하는 공정은, 상기 제1기판(1)의 주표면 상에 LOCOS(Local OXidation of Silicon) 방법으로, 소자분리산화막(2)을 선택적으로 형성하는 단계를 포함하고; 상기반도체층(1)을 형성하는 공정은, 상기 소자분리산화막(2)을 노출시키도록 상기 제1기판(1)의 두께를 감소시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
  15. 제12항에 있어서, 상기 소자분리영역을 형성하는 공정은, 상기 제1기판(1)의 주표면 상에 LOCOS(Local Oxidation of Silicon) 방법으로 소자분리산화막(2)을 선택적으로 형성하는 단계와, 상기 소자분리산화막(2)을 통해 상기 제1기판(1)의 주표면 내로 소정의 불순물을 주입하여 소자를 분리하는 불순물 확산층(23)을 형성하는 단계를 포함하고; 상기 반도체층(1)을 형성하는 공정은, 상기 불순물 확산층(23)의 표면을 조출시키도록 상기 제1기판(1)의 두께를 감소시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
  16. 제12항에 있어서, 상기 소자분리영역을 형성하는 공정은, 상기 제1기판(1)의 주표면 상의 소정 위치에 게이트절연층(26)을 개재시켜 필드 쉴드 게이트(27)을 형성하는 단계와, 상기 필드 쉴드 게이트(27)을 덮는 절연층(28a)을 형성하는 단계를 포함하고; 상기 반도체층(1)을 형성하는 공정은 상기 필드 쉴드 게이트(27) 상에 소정 두께의 상기 반도체층(1)을 잔류시키면서 상기 제1기판(1)의 두께를 감소시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
  17. 제16항에 있어서, 상기 제1층간절연층(8)의 상부 표면을 평탄화하는 공정은, 상기 제1층간절연층(8)을 관통하고 상기 필드 쉴드 게이트(27)에 도달하는 접촉 홀(29)을 형성하는 단계와, 상기 접촉 홀(29)에 플러그전극(30)을 형성하는 단계를 포함하고; 상기 제2기판(21)에 상기 제1층간절연층(8)의 상부 표면을 접합시키는 공정은 상기 제2기판(21)에 플러그전극(30)을 동시에 접합시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
  18. 제12항에 있어서, 소자분리영역을 형성하는 공정은, 상기 제1기판(1)의 주표면 상에 소자 분리를 위한 절연층(31)을 형성하는 단계와, 상기 소자 분리를 위한 절연층(31a)을 통해 상기 제1기판(1)의 내부로 소정 불순물을 주입하여 소자 분리를 위한 불순물 확산층(23a)을 형성하는 단계를 포함하고; 상기 반도체층(1)을 형성하는 공정은 상기 불순물 확산층(23a)의 표면이 노출하도록 상기 제1기판(1)의 두께를 감소시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
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