KR960009182A - 반도체 메모리장치 및 그의 제조방법 - Google Patents

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Abstract

제1층간절연층(8)이 기판(21)이 주표면에 형성된다. 반도체층(1)은 상기 제1 층간절연층(8) 상에 형성된다.
스위치용 모스트랜지스터(5)의 게이트전극(워드라인:4)이 반도체층(1)의 하부에 형성되고, 비트라인(10)과 캐패시터(12)는 반도체층(1)의 상부에 형성된다. 상기 반도체층(1)은 대체로 평탄한 상부 표면을 가지며, 대체로 평탄한 상부 표면을 갖는 층간절연층(22)과 제2 층간절연(11)은 반도체층(1) 상에 형성된다.
캐패시터(12)는 제2 층간절연층 상에 형성되고, 캐패시터(12)와 제2 층간절연층(11)은 제3 층간절연층(16)으로 덮혀진다.
그러므로, 반도체 메모리장치 내에서 메모리 셀 어레이와 주변회로부 사이의 단차를 감소시킬 수 있다.

Description

반도체 메모리장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 DRAM의 단면도.

Claims (18)

  1. 스위치용 모스트랜지스터(5)와 전하 축적용 캐패시터(12)를 갖는 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀의 동작을 제어하는 주변회로로 이루어진 주변회로부를 구비하는 반도체 메모리장치에 있어서, 주표면을 갖는 기판(21)과; 상기 메모리 셀 어레이에서 주변회로부로 연장하도록 상기 기판(21)의 주표면 상에 형성된 제1층간절연층(8)과;' 상기 메모리 셀 어레이와 상기 주변회로부 내에 위치된 제1 층간절연층(8) 상에 형성된 반도체층(1)과; 상기 메모리 셀 어레이 내에 위치하는 상기 반도체층(1)에 상기 스위치용 모스트랜지스터(5)의 채널영역을 한정하도록 서로 이격되게 형성된 제1및 제2불순물 확산층(6a)(6b)과; 상기 채널영역과 대향하여 상기 반도체층(1)의 하부에 형성된 상기 스위치용 모스트랜지스터의 게이트전극(4)과; 상기 반도체층(1) 상에 상기 제1불순물 확산층(6a)에 전기적으로 연결되게 형성된 캐패시터(12)와; 상기 반도체층(1) 상에 상기 제2불순물 확산층(6b)에 전기적으로 연결되게 형성된 비트라인(10)과; 상기 메모리 셀 어레이로 부터 주변회로부로 연장하여 상기 커패시터(12), 상기 비트라인(10) 및 상기 반도체층(1) 상을 덮도록 형성된 제2층간절연층(16)과; 상기 제2층간절연층(16)상에 형성된 배선층(17)을 구비하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 반도체층(1)에 선택적으로 소자분리영역이 형성되고, 상기 소자분리영역의 하부에 다른 스위치용 모스트랜지스터(5)의 게이트전극(4)을 형성하는 워드라인(4)이 형성된 반도체 메모리장치.
  3. 제2항에 있어서, 상기 소자분리영역이 분리산화막(2)으로 형성된 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 소자분리영역은 분리산화막(2)과 상기 분리산화막(2) 상에 연장하는 상기 반도체층(23)으로 형성되고, 상기 분리산화막(2)의 상부에 위치된 상기 반도체층(23)에 소자분리를 위한 불순물 확산층이 형성된 반도체 메모리장치.
  5. 제2항에 있어서, 상기 소자분리영역 하부에 절연층(26)을 개재시켜 형성된 필드쉴드게이트(27)와, 상기 필드쉴드게이트(27)의 하부에 상기 절연층(26)을 개재시켜 상기 워드라인(4)이 형성된 반도체 메모리장치.
  6. 제5항에 있어서, 상기 기판(21)이 도전성 기판이고, 상기 필드 쉴드 게이트(27)의 하부에 위치된 제1층간절연층(8)의 소정 위치에 접촉 홀(29)이 형성되며, 상기 접촉 홀(29)의 내부에 상기 기판(21)에 필드 쉴드 게이트(27)을 전기적으로 연결하는 플러그전극(30)이 형성된 반도체 메모리장치.
  7. 제2항에 있어서, 상기 소자분리영역은 상기 반도체층(1)에 소자분리를 위해 형성된 불순물 확산층(23a)으로 형성된 반도체 메모리장치.
  8. 제2항에 있어서, 상기 반도체 메모리장치의 소정 위치에 상기 제2층간절연층(16)과 상기 소자분리영역을 관통하여 상기 워드라인(4)에 도달하도록 상기 접촉 홀(33)이 형성되고, 상기 접촉 홀(33)을 통해 상기 배선층(17)과 워드라인(4)이 서로 전기적으로 연결된 반도체 메모리장치.
  9. 스위치용 모스트랜지스터(5)와 전하 축적용 모스트랜지스터(12)를 갖는 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀의 동작을 제어하는 주변회로로 이루어진 주변회로부를 구비하는 반도체 메모리장치에 있어서, 주표면을 갖는 기판(21)과; 상기 메모리 셀 어레이에서 주변회로부로 연장하도록 상기 기판(21)의 주표면 상에 형성된 제1층간절연층(8)과; 상기 메모리 셀 어레이와 상기 주변회로부 내에 위치된 제1층간절연층(8) 상에 형성된 반도체층(1)과; 상기 메모리 셀 어레이 내에 위치하는 상기 반도체층(1)에 상기 스위치용 모스트랜지스터(50의 채널영역을 한정하도록 서로 이격되게 형성된 제1및 제2불순물 확산층(6a)(6b)과; 상기 채널영역과 대향하여 상기 반도체층(1)의 하부에 형성된 상기 스위치용 모스트랜지스터의 게이트전극(14)과; 상기 반도체층(1) 상에 형성되어 상기 제1불순물 확산층(6b)의 표면에 도달하는 제1접촉 홀(9a)을 갖고, 상기 메모리 셀 어레이로 부터 상기 주변회로부로 연장하며 대체로 평탄한 상부 표면을 갖는 제2층간절연층(22)과; 상기 제1접촉 홀(9a) 내에 형성된 비트라인(10)과; 상기 비트라인(10)을 덮도록 제2층간절연층(22) 상에 형성되며, 상기 제2불순물확산층(6a)의 표면에 도달하도록 상기 제2불순물 확산층(6a) 상에 위치된 상기 제2층간절연층(22)을 관통하는 제2접촉 홀(25a)을 갖고 상기 메모리 셀 어레이로 부터 상기 주변회로부로 연장하며 대체로 평탄한 상부 표면을 갖는 제3층간절연층(11)과; 상기 제2접촉 홀(25a)로 부터 상기 제3층간절연층(11)의 상부 표면상에 연장하는 캐패시터 하부전극(13)과, 상기 캐패시터 하부전극(13)의 표면을 덮는 캐패시터 유전막(14)과, 상기 캐패시터 유전막(14)의 표면을 덮는 캐패시터 상부전극(15)으로 형성된 캐패시터(12)와; 상기 캐패시터(12)와 제3층간절연층(11)을 덮으며, 상기 메모리 셀 어레이로 부터 주변회로부로 연장하는 제4층간절연층(16)과; 상기 제4층간절연층(16)의 상부에 형성된 배선층(17)을 구비하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제2층간절연층(22)이 대략 1000∼2000Å 정도의 두께를 갖는 반도체 메모리장치.
  11. 대향하는 제1및 제2표면을 갖는 반도체층(1)과; 상기 반도체층(1)에 채널영역을 한정하도록 서로 이격된 제1및 제2불순물 확산층(6a)(6b)과; 상기 채널영역과 대향하고 상기 제1표면 상에 절연층(3)을 개재시켜 형성된 게이트전극(4)과; 상기 제2표면 상에 상기 제1불순물 확산층(6a)과 전기적으로 연결되게 형성된 전하 측적용 캐패시터와(12)와; 상기 제2표면 상에 상기 제2불순물 확산층(6b)과 전기적으로 연결되게 형성된 비트라인(10)을 구비하는 반도체 메모리장치.
  12. 스위치용 모스트랜지스터(5)와 전하 축적용 모스트랜지스터(12)를 갖는 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀의 동작을 제어하는 주변회로로 이루어진 주변회로부를 포함하는 반도체 메모리장치의 제조방법에 있어서, 서로 대향하는 주표면과 배면을 갖는 제1기판(1)의 주표면 상에 소자분리영역을 형성하는 공정과; 상기 메모리 셀 어레이에 위치된 상기 제1기판(1)의 주표면 상에 스위치용 모스트랜지스터를 형성하는 공정; 상기 제1기판(1)의 주표면 상에 상기 스위치용 모스트랜지스터(5)와 상기 소자분리영역을 덮고 상기 메모리 셀 어레이로 부터 주변회로부로 연장하는 제1층간절연층(8)을 형성하는 공정과; 상기 제1층간절연층(8)의 상부 표면을 평탄화하는 공정과; 상기 제1층간절연층(8)의 상부 표면을 제 2 기판에 접합하는 공정과; 상기 메모리 셀 어레이와 상기 주변회로부 내에 반도체층(1)을 형성하기 위해 상기 제1기판(10)의 두께를 감소시키도록 상기 제1기판(1)의 배면을 처리하는 공정과; 상기 메모리 셀 어레이 내에 위치되는 상기 반도체층(1)의 표면에 비트라인(10)과 전하 축적용 캐패시터(12)를 형성하는 공정과; 상기 비트라인(10), 캐패시터(12) 및 상기 반도체층(1)을 덮고 상기 메모리 셀 어레이로 부터 상기 주변회로부로 연장하는 제2층간절연층(16)을 형성하는 공정을 구비하는 반도체 메모리장치의 제조방법.
  13. 제12항에 있어서, 상기 반도체층(1)을 형성하는 공정은 상기 제1기판(1)의 두께를 감소시키기 위해 상기 제1기판(1)의 배면을 연마하고 상기 반도체층(1)의 평탄화하는 단계를 포함하는 반도체 메모리장치의 제조방법.
  14. 제12항에 있어서, 상기 소자분리영역을 형성하는 공정은, 상기 제1기판(1)의 주표면 상에 LOCOS(Local OXidation of Silicon) 방법으로, 소자분리산화막(2)을 선택적으로 형성하는 단계를 포함하고; 상기반도체층(1)을 형성하는 공정은, 상기 소자분리산화막(2)을 노출시키도록 상기 제1기판(1)의 두께를 감소시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
  15. 제12항에 있어서, 상기 소자분리영역을 형성하는 공정은, 상기 제1기판(1)의 주표면 상에 LOCOS(Local Oxidation of Silicon) 방법으로 소자분리산화막(2)을 선택적으로 형성하는 단계와, 상기 소자분리산화막(2)을 통해 상기 제1기판(1)의 주표면 내로 소정의 불순물을 주입하여 소자를 분리하는 불순물 확산층(23)을 형성하는 단계를 포함하고; 상기 반도체층(1)을 형성하는 공정은, 상기 불순물 확산층(23)의 표면을 조출시키도록 상기 제1기판(1)의 두께를 감소시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
  16. 제12항에 있어서, 상기 소자분리영역을 형성하는 공정은, 상기 제1기판(1)의 주표면 상의 소정 위치에 게이트절연층(26)을 개재시켜 필드 쉴드 게이트(27)을 형성하는 단계와, 상기 필드 쉴드 게이트(27)을 덮는 절연층(28a)을 형성하는 단계를 포함하고; 상기 반도체층(1)을 형성하는 공정은 상기 필드 쉴드 게이트(27) 상에 소정 두께의 상기 반도체층(1)을 잔류시키면서 상기 제1기판(1)의 두께를 감소시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
  17. 제16항에 있어서, 상기 제1층간절연층(8)의 상부 표면을 평탄화하는 공정은, 상기 제1층간절연층(8)을 관통하고 상기 필드 쉴드 게이트(27)에 도달하는 접촉 홀(29)을 형성하는 단계와, 상기 접촉 홀(29)에 플러그전극(30)을 형성하는 단계를 포함하고; 상기 제2기판(21)에 상기 제1층간절연층(8)의 상부 표면을 접합시키는 공정은 상기 제2기판(21)에 플러그전극(30)을 동시에 접합시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
  18. 제12항에 있어서, 소자분리영역을 형성하는 공정은, 상기 제1기판(1)의 주표면 상에 소자 분리를 위한 절연층(31)을 형성하는 단계와, 상기 소자 분리를 위한 절연층(31a)을 통해 상기 제1기판(1)의 내부로 소정 불순물을 주입하여 소자 분리를 위한 불순물 확산층(23a)을 형성하는 단계를 포함하고; 상기 반도체층(1)을 형성하는 공정은 상기 불순물 확산층(23a)의 표면이 노출하도록 상기 제1기판(1)의 두께를 감소시키는 단계를 포함하는 반도체 메모리장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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