KR960006691B1 - 반도체 장치 - Google Patents

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Abstract

내용없음

Description

반도체 장치
제1도는 EPROM 기억 소자 영역의 일부를 도시한 평면도.
제2도는 제1도중의 선 A-A'에 따라 절취하여 도시한 단면도.
제3도는 제1도중의 선 B-B'에 따라 절취하여 도시한 단면도.
제4도는 제1도중의 선 C-C'에 따라 절취하여 도시한 단면도.
제5도는 종래의 EPROM 기억 소자 영역의 일부를 도시한 평면도.
제6도는 제4도중의 선 D-D'에 따라 절취하여 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1:제어 게이트 2:비트선
3:소스선 4:접속 구멍
5:소자 분리 영역 6:슬릿
7:부유 게이트 8:드레인 확산 영역
9:소스 확산 영역 10a:제1내부 접속부
10b:제2내부 접속부 11:P형 Si 기판
12:비트선용 확산 배선 영역 13:소스선용 확산 배선 영역
14:에피택셜층 15:채널 영역
16:제1게이트 절연막 17:제2게이트 절연막
18:층간 절연막 61:슬릿 영역
62:슬릿 구멍
본 발명은 반도체 장치에 관한 것으로, 특히 배선 구조에 관한 것이다.
근래, 반도체 집적 회로가 대용량화, 고기능화됨에 따라 소자를 미세화, 고집적화하는 것이 큰 과제로 되어 있다.
종래 기술의 예로서, 부유 게이트를 갖는 자의선 조사형 반도체 기억 소자, 즉 EPROM에 대해서 설명하기로 하겠다.
제5도는 EPROM 기억 소자의 일부를 도시한 평면도이고, 제6도는 제5도의 선 D-D'에 따라 절취하여 도시한 단면도이다.
EPROM의 셀은 통상의 MOS형 FET와 마찬가지로 반도체 기판 표면에 드레인 영역(8)과 소스 영역(9)가 채널 영역(15)를 사이에 두고 설치되고, 채널 영역(15)상에는 제1게이트 절연막(16)을 끼워 주위와 완전히 절연시킨 부유 게이트(7)이 설치되며, 그 부유 게이트(7) 상에는 제2게이트 절연막(17)을 통해 제어게이트(1)이 설치되어 있다.
각 드레인 영역(8)과 채널 영역(15)는 소자 분리 영역(5)에 의해 절연되어 셀을 구성하고 있고, 각 드레인 영역(8)과 채널 영역(15)를 사이에 끼우도록 소스 영역(9)가 소자 분리 영역(5)와 직교하는 방향으로 설치되어 있다. 각 채널 영역(15) 상에는 제어 게이트(1)이 평행하게 배치되고, 소자 분리 영역(5) 상에는 제어 게이트(1)의 돌출부인 슬릿(6)이 배치되어 있다. 슬릿(6)은 소자 분리 영역(5) 상의 슬릿 영역(61)의 제어 게이트(1) 아래에 배치되고, 각 셀의 채널 영역(15) 상의 부유 게이트(7)을 분리하고 있다. 또한, 슬릿영역(61)의 제어 게이트(1) 이의의 부분은 층간 절연막(18)로 채워져 있다.
제어 게이트(1)과 소스 영역(9)에 직교하는 방향으로 비트선(2)와 소스선(3)이 서로 평행하게 기판 상에 배치되고, 접속 구멍(4)에서 비트선(2)는 각 드레인 영역(8)과 전기적으로 도통되며, 소스선(3)은 소스 영역(9)와 전기적으로 도통된다.
각 소자간의 접속부, 비트선(2) 및 소스선(3)등의 배선에는 A1 또는 A1에 Si, Cu 등을 첨가한 금속을 이용하고, 접속 구멍(4)를 통해 배선, 드레인 영역(8) 및 소스 영역(9)와 도통된다.
접속 구멍은 양호한 접속부를 형성하기 위해 일정한 크기가 필요하기 때문에, 제5도에서 알 수 있는 바와 같이 접속 구멍이 소자 미세화의 장애로 되어 있다. 또한, 반도체 집적 회로의 집적도가 향상되면, 배선의 총 연장이 길어지고, 폭은 좁아져서 전류 밀도의 상승 및 접속 구멍의 종횡비의 증대로 열이나 전기적 스트레스에 대해 약해져서 단선등 신뢰성 저하가 문제로 된다.
이상의 과제를 해결하기 위해 본 발명은 반도체 기판, 상기 반도체 기판 표면에 형성된 한 도전형의 확산배선 영역, 상기 화산 배선 영역을 포함하는 상기 반도체 기판 표면에 형성된 에피택셜층, 상기 에피택셜층 표면에 형성된 소자 영역 및 상기 확산 배선 영역과 상기 소자 영역을 전기적으로 접속하는 내부 접속부를 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 반도체 기판, 상기 반도체 기판 표면에 서로 간격을 두고 설치된 공동 소스 영역, 상기 반도체 기판 표면에서 상기 소스 영역에 따라 배치되고 채널 영역을 동해 상기 소스 영역과 떨어져 있는 드레인 영역, 상기 각 채널 영역 상에 배치된 게이트 전극, 상기 각 드레인 영역 하의 상기 반도체 기판 내에 배치되고 상기 소스 영역과 직교 방향으로 연장되는 제1배선 영역, 상기 반도체 기판 내에 배치되고 상기 제1배선 영역에 따라 연장되는 제2배선 영역, 상기 각 드레인 영역과 상기 제1배선 영역을 도통시키는 제1내부 접속부 및 상기 소스 영역과 상기 제2배선 영역을 도통시키는 제2내부 접속부를 포함하는 것을 특징으로 하는 반도체 장치를 제공한다. 여기서, 상기 소스 영역은 소정 간격을 두고 서로 평행하게 배치되고, 상기 게이트 전극은 상기 소스 영역에 평행하게 연장되어 있다.
상기 각 채널 영역 상에 있고, 상기 게이트 전극 하에서 주위로부터 전기적으로 절연되어 있는 부유 게이트를 가지며, 상기 제1배선 영역은 서로 평행하게 상기 소스 영역에 직교 방향으로 연장되는 비트선이고, 상기 제2배선 영역은 상기 제1배선 영역에 평행한 소스선이며, 상기 제1및 제2내부 접속부가 상기 반도체 기판 표면에 수직 방향으로 형성된 것을 특징으로 하는 것이라도 좋다.
보통, 반도체 기판 상에 배선을 하고, 접속 구멍을 설치하여 배선과 소자를 도통시키나, 상기와 같이 반도체 기판과 에피택셜층의 사이에 불순물을 확산시켜 확산 배선 영역을 형성하고, 이 확산 배선 영역과 에피택셜층 상의 소자를 세로로 연장되는 불순물 확산 영역에 의한 내부 접속부에 의해 전기적으로 접속함으로써 접속 구멍을 줄이거나 없앨 수 있어서 접속 구멍이 필요로 하는 공간을 축소하여 십적도를 향상시킬수 있다. 또한, 배선이 얇아지고, 접속 구멍의 종횡비가 증대함에 따라 발생하기 쉬운 단선등에 의한 치명적인 불량을 방지하여 신뢰성을 향상시킬 수 있다.
이하 본 발명의 실시예를 제1도 내지 제4도를 참조하여 상세히 설명하기로 하겠다.
본 실시예는 본 발명의 EPROM에 대하여 설명한 것이다. 제1도는 EPROM 기억 소자 영역의 일부를 도시한 평면도이고, 제2도는 제1도중의 선 A-A'에 따라 절취하여 도시한 단면도이며, 제3도는 제1도중의 선 B-B'에 따라 절취하여 도시한 단면도이고, 제4도는 제1도중의 선 C-C'에 따라 절취하여 도시한 단면도이다.
먼저, P형 반도체 기판(11) 표면, 즉 후에 비트선과 소스선용의 내부 배선으로 하는 영역에 예를 들면 비소를 매립해서 농도 1×1O１７㎝-3, 깊이 O.2μm정도의 소정 배선 패턴, 예를 들면 세로 방향으로 간격을두고 서로 평행하게 비트선용 확산 배선 영역(12)와 소스선용 확산 영역(13)을 형성한다. 그후, 반도체 기판(11) 상에 두께가 약 1㎛인 P형 에피택셜층(14)를 형성한다.
다음에, 에피택셜층(14) 표면에 종래의 방법으로 EPROM 소자를 형성한다 즉, 개량 LOCOS 등의 방법으로 메모리 셀을 분리하기 위해 먼저 형성된 비트선용 확산 배선 영역(12)와 소스선용 확산 배선 영역(13)에 평해하게 비트선용 확산 배선 영역(12)의 사이에 배치되고, 소스선용 확산 배선 영역(13) 상의 에피택셜층(14) 표면에서 드레인 영역(8)을 분리하여 소스 영역(9)를 확보하도록 막 두께 800nm 정도의 소자 분리영역(5)를 형성한다. 그후, 예를 들면 염산을 이용하여 메모리 영역 전면의 에피택셜층(14) 상에 30nm 정도의 제1게이트 절연막(16)을 형성한다. 다음에, 이온 주입법등에 의해, 예를 들면 붕소를 농도 1×1O23cm-3 정도 도입하여 비트선용 확산 배선 영역(12), 소스선용 확산 배선 영역(13)과 직교 방향으로 소자 분리 영역(5)에서의 드레인 영역(8)과 소스 영역(9) 사이에 채널 영역(15)를 형성한다. 다음에, 예를 들면 CVD법에 의해 후에 셀마다 독럽된 부유 게이트(7)을 형성하는 제1폴리 실리콘층을 제1게이트 절연막(16) 상의 전면에 막두께 4OOnm 정도 퇴적시키고, 불순물을 농도 1×1O20-1O21cm-3 정도 퇴적시킨다. 또한, 소자 분리 영역(5) 상의 비트선용 확산 배선 영역(12)와 소스선용 확산 배선 영역(13)에 평행하게 건식에칭법등을 이용하여 제1폴리 실리콘층과 제1게이트 절연막(16)을 제거하고, 부유 게이트(7)을 분리하기위한 슬릿 영역(61)을 형성한다. 그후,900℃ 이상의 온도로 산화 처리하여 제1폴리 실리콘층 및 슬릿 영역(61)상에 제2게이트 절연막(17)을 막두께 40nm 정도 형성하여 슬릿 영역(61) 상에 슬릿 구멍(62)를 형성한다. 그후, CVD법 등을 이용하여 제2게이트 절연막(17)상에 막두께 400nm 정도의 제2폴리 실리콘층을 퇴적시킴과 동시에 슬릿 구멍(62)를 매립하고, 제2폴리 실리콘층중에 불순물을 농도 1×1O20-1021cm-3정도 도입한다.
다음에, 먼저 건식 에칭법에 의해 제2폴리 실리콘층을 에칭하여 채널 영역(15) 상으로 평행하게 연장되는 제어 게이트(1)과 슬릿 구멍(62)를 매립하여 구성되는 슬릿(6)을 형성한다. 다음에, 셀프 얼라인(se1f align) 기술을 이용하여 제2게이트 절연막(17)과 제1폴리 실리콘층을 에칭하여 제어 게이트(1) 하에 부유게이트(7)을 형성한다. 또, 이상의 공정 도중에 주변 회로 소자를 형성하는 공정을 포함시켜도 좋다.
그후, 드레인 확산 영역(8)과 이전에 형성된 비트선용 확산 배선 영역(12) 및 소스 확산 영역(9)와 소스선용 확산 배선 영역(13)이 접속되는 곳에만 12OkeV, l×1O13cm-2 정도의 불순물, 예를 들면, 인을 주입하여 어닐링 처리해서 세로로 연장되는 제1 및 제2내부 접속부(10a 및 10b)를 형성한다.
다음에, 제어 게이트(1), 부유 게이트(7)을 마스크로 l×1O15cm-2 정도의 비소 이온등을 셀프 얼라인으로 주입하여 제어 게이트(1) 사이의 에피택셜층(14) 상에 드레인 확산 영역(8)과 소스 확산 영역(9)를 형성한다. 마지막으로, 층간 절연막(18)을 전면에 퇴적시키고, 슬릿 구멍(62)를 매립한다.
물론 셀프 얼라인으로 드레인 확산 영역(8)과 소스 확산 영역(9)를 형성한 후에 세로로 연장되는 제1 및 제2내부 접속부(10a 및 10b)를 형성해도 좋고, 제어 게이트(l)을 형성하기 전에 드레인 영역(8)과 소스 영역(9)를 형성해도 좋다.
이상에서는 P형 반도체 기판을 이용하여 설명했으나, N형 반도체 기판을 이용하여 동일한 배선 구조를 실현할 수 있다. 또한, EPROM 이외의 반도체 소자에 이용할 수도 있다.
1.2μm 가공 프로세스를 이용하여 1M EPROM의 기억 소자 영역에만 적용한 경우에는 종래의 셀 크기가 4.3μm×4.6μm인데 비해 본 실시예에서는 4.3μm×2.4μm로 할 수 있어서 약 52% 축소가 가능하다.
종래는 제5도와 같이 기판 상에 비트선(2)와 소스선(3)이 배치되어 있었으나, 이상과 같이 형성된 EPROM에 있어서는 제1도와 같이 비트선과 소스선이 각각 비트선용 확산 배선 영역(12)와 소스산용 확산배선 영역(13)으로서 기판 내에 매립되고, 기판 상에는 제어 게이트(1) 만이 있게 된다. 따라서, 제5도에 도시한 바와 같은 접속 구멍(4)를 형성하지 않고도 배선이 가능하다.
확산층을 이용하는 배선 방법에서는 셀 크기를 축소한다는 큰 장정이 있고, 전체 크기가 축소되어 배선의 총 연장을 짧게 할 수 있다는 장점이 있다.
이상의 설명에서 알 수 있는 바와 같이 반도체 기판 상에 배선을 하면 반도체 기판 상의 소자 영역과 도통되기 때문에, 일정 크기의 접속 구멍이 필요 불가결하나, 본 발명을 이용함으로써 접속 구멍을 졸이거나 제거할 수 있어서 소자의 미세화와 고집적화가 가능해진다.
또한, 미세한 배선이 필요한 영역과 종횡비가 큰 접속 구멍이 필요한 영역등에 본 발명을 이용함으로써 단선등에 의한 치명적인 불량을 방지할 수 있어서 신뢰성을 향상시킬 수 있다.
그리고, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 발명의 이해를 돕기 위한 것이지 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하려는 것은 아니다.

Claims (3)

  1. 반도체 기판(11), 상기 반도체 기판 표면에 형성된 한 도전형의 확산 배선 영역(12), 상기 확산 배선영역을 포함하는 상기 반도체 기판 표면에 형성된 에피텍셜층(14), 상기 에피택셜층 표면에 형성된 소자 영역(8) 및 상기 확산 배선 영역과 상기 소자 영역을 전기적으로 접속하는 내부 접속부(10a)를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판(11), 상기 반도체 기판 표면에 서로 거리를 두고 평행하계 설치된 공통 소스 영역(9), 상기 반도체 기판 표면 상의 상기 소스 영역에 따라 존재하고, 채널 영역(15)를 통해 상기 소스 영역과 거리를 두고 배치된 드레인 영역(8), 상기 각 채널 영역 상에 배치된 게이트 전극(1 및 7), 상기 각 드레인 영역 하의 상기 반도체 기판 내에 배치되고, 상기 소스 영역과 직교 방향으로 연장되는 제1배선 영역(12),상기 반도체 기판 내에 배치되고, 상기 제1배선 영역을 따라 연장되는 제2배선 영역(13), 상기 각 드레인영역과 상기 제1배선 영역을 도통시키는 제1내부 접속부(10)a) 및 상기 소스 영역과 상기 제2배선 영역을 도통시키는 제2내부 접속부(10b)를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 소스 영역이 소정 간격을 두고 서로 평행하케 배치되고, 상기 게이트 전극이 상기 소스 영역에 평행하게 연장되며, 상기 각 채널 영역 상에 배치되고, 상기 게이트 전극 하의 주위에서 전기적으로 절연되어 있는 부유 게이트(7)을 가지고, 상기 제1배선 영역이 서로 평행하게 배치되며, 상기소스 영역에 직교 방향으로 연장되는 비트선이고, 상기 제1 및 제2내부 접속부가 상기 반도체 기판 표면에 수직 방향으로 형성되는 것을 특징으로 하는 반도체 장치.
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