KR100220300B1 - 반도체 소자의 접속장치 - Google Patents

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Abstract

본 발명은 고집적 반도체 소자의 접속장치에 관한 것으로 실리콘 기판에 절연막이 형성되고, 이 절연막이 제거된 버리드 콘택영역을 통해 상부에 형성되는 도전층 패턴이 실리콘 기판으로 콘택되는 접속장치에서, 도전층 패턴을 형성하는 식각공정시 도전층 패턴의 측면의 노출되는 실리콘 기판에 홈이 형성되는 것을 방지하기 위해 절연막의 버리드 콘택영역을 작게 하는 기술에 관한 것이다.

Description

반도체 소자의 접속장치
제1도는 SRAM의 회로도.
제2도는 SRAM의 게이트 전극과 접지용 도전층의 레이아웃트도.
제3도는 종래 기술에 의해 하부의 확산영역에 접지용 도전층을 접속한 상태의 단면도.
제4도는 본 발명에 의해 하부의 확산영역에 접지용 도전층을 접속한 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3A : 접지용 도전층 패턴 4 : 홈
5 및 5' : 확산영역 6 : 내부 절연층
30A 내지 30D : 게이트 전극 영역 40 : 접지용 도전층 패턴영역
50 : 게이트 전극 버리드 콘택영역 60 : 접지용 도전층 패턴 버리드 콘택영역
본 발명은 고집적 반도체 소자의 접속장치에 관한 것으로, 특히 기판에 매립된 확산영역(Diffusion Region)에 도전층을 콘택하는 반도체 소자의 접속장치에 관한 것이다.
SRAM은 제1도에 도시한 바와 같이 MOSFET1 내지 4(Q1 내지 Q4)로 구성하되, MOSFET1 및 2(Q1 및 Q2)의 게이트는 워드라인에 연결되고, MOSFET1 및 2(Q1 및 Q2)의 소오스는 비트라인(BL,)에 연결되고, MOSFET3 및 4의 드레인은 접지선(Ground Line) 로 연결되고, 상기 MOSFET1 내지 4의 소오스 및 드레인 전극은 Vcc선에 연결된 부하저항(RL)에 각각 접속시켜 회로가 구성된다.
제2도는 SRAM셀의 레이아웃트를 도시한 것으로, MOSFET1 내지 4(Q1 내지 Q4)의 게이트 전극영역(30), 접지용 도전층 영역(40), 접지용 도전층 버리드 콘택영역(60) 및 게이트 전극 버리드 콘택영역(50)을 도시한 것으로, 상기 게이트 전극영역(30C, 30D)과 게이트 전극영역(30C' 및 30D') 사이의 연장된 영역(20)에 MOSFET3 및 4의 드레인이 연결되는 확산영역이 형성되고 이 확산영역을 외부로 연출하기 위하여 접지용 도전층을 버리드 콘택영역(60)을 통하여 실리콘 기판의 확산영역에 콘택하게 된다.
SRAM의 제조공정 단계를 제3도를 참조하여 살펴보면, 먼저 실리콘 기판(1) 상부에 게이트 산화막(2)을 형성하고, 버리드 콘택영역(제2도의 50 및 60)의 게이트 산화막(2)을 제거한 후 전체적으로 도전층(3)을 증착하고, 마스크 패턴공정으로 도전층(3)을 식각하여 게이트 전극(도시안됨)과 접지용 도전층 패턴(3A)을 형성하고, 이온주입공정으로 액티브 영역에 소오스 및 드레인용 확산영역(5)을 형성한 다음, 그 상부에 내부 절연층(6)을 형성하고 내부 연결용 도전층, 예를 들어 워드라인, 비트라인, Vcc라인을 형성하여 하부의 예정된 영역에 콘택시키게 된다.
제3도는 상기한 종래 기술에 의해 실리콘 기판(1)에 형성된 소오스 및 드레인용 확산영역(5)에 접지용 도전층 패턴(3A)을 콘택시킨 것을 제2도의 A-A'를 따라 도시한 단면도로서, 게이트 산화막(2)이 제거된 버리드 콘택영역의 폭은 상부에 형성되는 접지용 도전층 패턴(3A)의 선폭보다 크게 형성하고, (그 이유는 접지용 도전층 패턴(3A) 하부 기판(1)에 주입된 불순물이 측면에서 확산되도록 하여 접지용 도전층(3A) 하부의 좌, 우에 형성되는 확산영역(5)이 상호연결되도록 하기 위함) 도전층(3)을 종착한 후, 마스크 패턴공정으로 게이트 전극과 접지용 도전층 패턴(3A)을 형성할 때 게이트 산화막(2)이 제거되며 노출되는 실리콘 기판(1)이 식각되어 홈(4)이 발생되게 된다.
상기한 종래 기술에서 접지용 도전층 패턴 좌, 우측 하부에 형성된 홈은 후공정에서 소자의 불량을 야기하게 되는데 예를 들어 후공정으로 접지용 도전층 패턴상부에 절연층을 형성하고 도전층을 증착하게 될 경우 상기 홈에 절연층이 완전하게 채워지지 않게 되어 후에 증착되는 도전층과 상기 접지용 도전층 패턴이 쇼트가 되거나 절연이 불량하게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 버리드 콘택영역의 폭을 접지용 도전층 패턴의 폭보다 작게 형성하여 접지용 도전층 패턴을 형성하는 식각과저에서 접지용 도전층 패턴 좌, 우측 하부에 홈이 발생하지 않도록 하는 반도체 소자의 접속장치를 제공하는데 그 목적이 있다.
본 발명에 의하면 실리콘 기판에 절연막이 형성되고, 이 절연막이 제거된 버리드 콘택영역을 통해 도전층 패턴이 실리콘 기판으로 콘택되는 접속장치에 있어서, 절연막이 제거된 버리드 콘택영역의 폭이 도전층 패턴의 폭보다 작게 되어 도전층 패턴의 중앙부가 절연막이 제거된 버리드 콘택영역을 통해 노출된 기판에 콘택되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하 설명하기로 한다.
제4도는 접지용 도전층 패턴(3A)을 게이트 산화막(2)이 제거된 버리드 콘택영역을 통해 하부의 실리콘 기판(1)에 콘택한 것을 제2도의 A-A'의 단면을 따라 도시한 것으로서, 종래 기술과 같이 실리콘 기판(1) 상부에 게이트 산화막(2)을 형성하고, 버리드 콘택영역의 게이트 산화막(2)을 제거한 후 전체적으로 도전층(3)(예를 들어 폴리실리콘층 또는/ 및 실리사이드층)을 증착하고, 마스크 패턴공정으로 게이트 전극(도시안됨)과 접지용 도전층 패턴(3A)을 형성한 다음, 이온주입공정으로 소오스 및 드레인용 확산영역(5)을 형성하고, 접지용 도전층 패턴(3A) 내에 도프된 불순물을 기판(1)으로 확산시켜 좌, 우측의 확산영역(5)을 상호접속하는 확산영역(5')을 형성하고, 상부에 내부 절연층(6)을 형성한 상태의 단면도이다.
상기한 본 발명에 의하면 불순물이 도프된 접지용 도전층 패턴에서 기판으로 불순물이 확산되어 확산영역을 형성하므로 좌, 우측에 형성된 확산영역을 상호접속시킬 수 있으며, 게이트 산화막에 제거되는 버리드 콘택영역의 폭이 접지용 도전층 패턴의 폭이 더 좁게 형성됨으로서 접지용 도전층 패턴형성시 하부의 기판에 홈이 형성되는 것을 방지할 수 있다. 따라서, 홈으로 인해 후공정에서 발생되는 문제점을 해결할 수 있으므로 소자의 신뢰도를 향상시킬 수 있다.

Claims (4)

  1. 실리콘 기판에 절연막이 형성되고, 이 절연막이 제거된 버리드 콘택영역을 통해 도전층 패턴이 실리콘 기판으로 콘택되는 접속장치에 있어서, 절연막이 제거된 버리드 콘택영역의 폭이 도전층 패턴의 폭보다 작게 되어 도전층 패턴의 중앙하부가 절연막이 제거된 버리드 콘택영역을 통해 노출된 기판에 콘택되는 것을 특징으로 하는 반도체 소자의 접속장치.
  2. 제1항에 있어서, 상기 도전층 패턴이 콘택되는 기판에는 도전층 패턴에서 기판으로 불순물을 확산시켜 확산영역이 형성되는 것을 특징으로 하는 반도체 소자의 접속장치.
  3. 제1항에 있어서, 상기 도전층 패턴을 폴리실리콘층 또는 폴리실리콘층, 실리사이드 적층구도인 것을 특징으로 하는 반도체 소자의 접속장치.
  4. 제1항에 있어서, 상기 도전층 패턴은 SRAM의 접지용 도전층 또는 게이트 전극인 것을 특징으로 하는 반도체 소자의 접속장치.
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