KR19980044198A - 에스램 셀 및 그 제조방법 - Google Patents
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Abstract
셀의 대칭성 및 고집적에 적당한 에스램 셀 및 그 제조방법에 대한 것으로 그 구성은 활성영역 하부에 매립접지영역과, 상기 활성영역을 가로지르고 나란하게 형성된 제1, 제2드라이브 트랜지스터의 게이트와 제1, 제2억세스 트랜지스터의 게이트, 상기 제1, 제2드라이브 트랜지스터의 게이트와 제1, 제2억세스 트랜지스터의 게이트 양측 활성영역에 형성된 불순물 영역과, 상기 매립접지영역과 콘택되는 접지라인과 동시에 상기 제1억세스 트랜지스터와 상기 제1드라이브 트랜지스터를 연결시키도록 제1, 제2억세스 트랜지스터의 게이트와 상기 제1, 제2로드 트랜지스터의 게이트와 수직하게 패턴되어 형성된 제2로드 트랜지스터의 게이트 및 상기 제2로드 트랜지스터의 게이트와 대칭되는 제1로드 트랜지스터의 게이트, 상기 제1, 제2로드 트랜지스터의 게이트에 콘택되고 상기 제1억세스 트랜지스터의 게이트와 나란하게 형성된 제1전도영역과 제2전도영역, 상기 제1, 제2전도영역을 연결하도록 상기 제1, 제2전도영역에 나란하게 형성된 전원라인, 상기 제1억세스 트랜지스터의 게이트와 수직한 패턴으로 대칭되게 형성된 비트라인과 빗바라인을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자에 대한 것으로 특히, 셀의 대칭성 및 고집적에 적당한 에스램 셀 및 그 제조방법에 대한 것이다.
이하 첨부 도면을 참조하여 종래의 에스램 셀에 대하여 설명하면 다음과 같다.
도 1은 종래 제1방법의 에스램 셀의 평면도를 나타낸 도면이고, 도 2는 종래 제2방법의 에스램 셀의 평면도를 나타낸 도면이고, 도 3은 종래 제3방법의 에스램 셀의 평면도를 나타낸 도면이다.
먼저 종래 제1방법의 에스램 셀은 도 1에 도시한 바와 같이 제1억세스 트랜지스터(TA1)와 제2억세스 트랜지스터(TA2)가 하나의 게이트 라인으로 다른 활성영역 상에 형성되어 있으며 또한 제1드라이브 트랜지스터(TD1)와 제2드라이브 트랜지스터(TD2)는 서로 마주 보도록 비대칭적으로 형성되어 있다.
그리고 종래 제2방법의 에스램 셀은 도 2에 도시한 바와 같이 제1억세스 트랜지스터(TA1)와 제2억세스 트랜지스터(TA2) 사이에 제1드라이브 트랜지스터(TD1)와 제2드라이브 트랜지스터(TD2)가 제1억세스 트랜지스터(TA1)와 제2억세스 트랜지스터(TA2)와 수직한 방향으로 마주 보도록 두 개의 활성영역상에 형성되었다.
다음으로 종래 제3방법의 에스램 셀은 도 3에 도시한 바와 같이 제1억세스 트랜지스터(TA1)와 제2억세스 트랜지스터(TA2) 사이에 제1드라이브 트랜지스터(TD1)와 제2드라이브 트랜지스터(TD2)가 제1억세스 트랜지스터(TA1)와 제2억세스 트랜지스터(TA2)와 같은 형태로 나란하게 두 개의 활성영역상에 형성되었다.
이와 같이 두 개이상의 활성영역상에 서로 비대칭적으로 형성되어 있으므로 고집적의 소자에 적용하기가 어렵다.
상기와 같은 종래의 에스램 셀은 다음과 같은 문제가 있다.
각각의 제1억세스 트랜지스터(TA1)와 제2억세스 트랜지스터(TA2) 및 제1드라이브 트랜지스터(TD1)와 제2드라이브 트랜지스터(TD2)가 서로 비대칭적으로 배열되어 있거나 분리된 두 개 이상의 활성영역상에 형성되어 있으므로 고집적 소자에 적용하기가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 셀의 비대칭성을 개선하고 집적도 및 안정도를 향상시키기에 적당한 에스램 셀 및 그 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래 제1방법의 에스램 셀의 평면도를 나타낸 도면
도 2은 종래 제2방법의 에스램 셀의 평면도를 나타낸 도면
도 3은 종래 제3방법의 에스램 셀의 평면도를 나타낸 도면
도 4는 본 발명 에스램 셀의 회로도를 나타낸 도면
도 5는 본 발명 에스램 셀의 평면도를 나타낸 도면
도 6a 내지 6g는 본 발명 에스램 셀의 공정순서에 따른 평면도를 나타낸 도면
도 7a 내지 7f는 도 5의 I-I 선상의 단면을 나타낸 공정단면도
도 8a 내지 8e는 도 5의 II-II 선상의 단면을 나타낸 공정단면도
*도면의 주요부분에 대한 부호의 설명*
10:N형 기판11:P형웰
11a:매립 접지영역12:필드절연막
13:게이트 산화막14:제1억세스 트랜지스터의 게이트전극
15:제1드라이브 트랜지스터의 게이트전극
16:제2드라이브 트랜지스터의 게이트전극
17:제2억세스 트랜지스터의 게이트전극
18a, 18b, 18c:소오스/드레인 영역
19:측벽절연막20:제1층간절연막
21, 22a, 22b, 23a, 23b:제1비아콘택
24a:제1로드 게이트전극24b:제2로드 게이트전극
25:접지라인26:제2층간절연막
27, 28:제2비아콘택29:전원라인
30:제1전도영역31:제2전도영역
32:평탄보호막33a, 33b:제3비아콘택
34a:비트라인34b:빗바라인
상기와 같은 목적을 달성하기 위한 본 발명 에스램 셀은 로드 트랜지스터는 PMOS로 그리고 드라이브 트랜지스터는 NMOS로 구성된 씨모스 구조의 에스램 셀로써 활성영역 하부로 매립접지영역과, 상기 활성영역을 가로지르고 나란하게 형성된 제1, 제2드라이브 트랜지스터의 게이트와 제1, 제2억세스 트랜지스터의 게이트, 상기 제1, 제2드라이브 트랜지스터의 게이트와 상기 제1, 제2억세스 트랜지스터의 게이트 양측 활성영역에 형성된 불순물 영역과, 상기 매립접지영역과 콘택되는 접지라인과 동시에 상기 제1억세스 트랜지스터와 상기 제1드라이브 트랜지스터를 연결시키도록 제1, 제2억세스 트랜지스터의 게이트와 상기 제1, 제2로드 트랜지스터의 게이트와 수직하게 패턴되어 형성된 제2로드 트랜지스터의 게이트 및 상기 제2로드 트랜지스터의 게이트와 대칭되는 제1로드 트랜지스터의 게이트, 상기 제1, 제2로드 트랜지스터의 게이트에 콘택되고 상기 제1억세스 트랜지스터의 게이트와 나란하게 형성된 제1전도영역과 제2전도영역, 상기 제1, 제2전도영역을 연결하도록 상기 제1, 제2전도영역에 나란하게 형성된 전원라인, 상기 제1억세스 트랜지스터의 게이트와 수직한 패턴으로 대칭되게 형성된 비트라인과 빗바라인을 포함하여 구성됨을 특징으로 한다.
또한 상기와 같이 구성되는 본 발명 에스램 셀의 제조방법은 매립접지영역을 형성하는 공정과, 상기 매립접지영역상에 활성영역과 필드절연막을 형성하는 공정과, 상기 활성영역을 가로지르도록 제1, 제2드라이브 트랜지스터의 게이트와 제1, 제2억세스 트랜지스터의 게이트를 형성하는 공정과, 상기 제1, 제2드라이브 트랜지스터의 게이트와 상기 제1, 제2억세스 트랜지스터의 게이트 양측 활성영역에 불순물 영역을 형성하는 공정과, 상기 매립접지영역과 콘택되도록 접지라인을 형성함과 동시에 상기 제1억세스 트랜지스터와 상기 제1드라이브 트랜지스터를 연결하도록 상기 제1, 제2억세스 트랜지스터의 게이트와 상기 제1, 제2로드 트랜지스터의 게이트와 수직하게 제2로드 트랜지스터의 게이트를 형성하고 동시에 상기 제2로드 트랜지스터의 게이트와 대칭되게 제1로드 트랜지스터의 게이트를 형성하는 공정과, 상기 제1, 제2로드 트랜지스터의 게이트에 콘택되고 상기 제1억세스 트랜지스터의 게이트와 나란하게 제1전도영역과 제2전도영역을 형성하는 공정과 동시에 상기 제1, 제2전동영역을 연결하도록 전원라인을 형성하는 공정과, 상기 제1억세스 트랜지스터의 게이트와 수직하게 비트라인과 빗바라인을 형성함을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 에스램 셀 및 그 제조방법을 설명하면 다음과 같다.
도 4는 본 발명 에스램 셀의 회로도를 나타낸 도면이고, 도 5는 본 발명 에스램 셀의 평면도를 나타낸 도면이다.
그리고 도 6a 내지 6g는 본 발명 에스램 셀의 공정순서에 따른 평면도를 나타낸 도면이고, 도 7a 내지 7f는 도 5의 I-I 선상의 단면을 나타낸 공정단면도이며, 도 8a 내지 8e는 도 5의 II-II 선상의 단면을 나타낸 공정단면도이다.
먼저 본 발명 에스램 셀은 도 5와 도 6g와 도 7f와 도 8e에 도시된 바와 같은 N형 기판(10)의 소정부분에 P형웰(11)이 있고 상기 P형웰(11)에 대각방향으로 하나의 활성영역이 있고 상기 활성영역과 반대의 대각방향으로 매립접지영역(11a)이 형성되었으며, 상기 활성영역을 가로지르도록 차례대로 제1억세스 트랜지스터의 게이트 전극(14)과 제1드라이브 트랜지스터의 게이트 전극(15)과 제2드라이브 트랜지스터의 게이트 전극(16)과 제2억세스 트랜지스터의 게이트 전극(17)이 나란하게 형성되었고 각 게이트 전극하부에 게이트 산화막(13)이 형성되었고 또한 각 게이트 전극 양측면에 측벽절연막(19)이 형성되었다.
그리고 상기 제1, 제2드라이브 트랜지스터의 게이트 전극(15,16)과 상기 제1, 제2억세스 트랜지스터의 게이트 전극(14,17)양측 활성영역에 소오스/드레인 영역(18a,18b,18c)이 형성되었다.
그리고 상기 매립접지영역(11a)과 콘택되도록 활성영역의 중앙에 접지라인(25)이 형성되어 있고, 동시에 상기 제1억세스 트랜지스터의 게이트 전극(14)과 제1드라이브 트랜지스터의 게이트 전극(15)사이의 소오스/드레인 영역(18c)상의 제1비아콘택(23a)과 상기 제2드라이브 트랜지스터의 게이트 전극(16)상의 제1비아콘택(22a)를 연결시키도록 상기 제1억세스 트랜지스터의 게이트 전극(14)에 수직하게 제2로드 트랜지스터의 게이트 전극(24b)이 형성되었고, 또한 상기 제1드라이브 트랜지스터의 게이트 전극(15)상의 제1비아콘택(22b) 및 상기 제2드라이브 트랜지스터의 게이트 전극(16)과 제2억세스 트랜지스터의 게이트 전극(17) 사이의 소오스/드레인 영역의 제1비아콘택(23b)을 연결하도록 제1드라이브 트랜지스터의 게이트 전극(15)와 제2드라이브 게이트 전극(16)에 수직하게 제1로드 게이트 전극(24a)이 형성되었다. 그리고 상기 전면에 상기 제1비아콘택(23b)에 콘택된 상기 제1로드 게이트 전극(24a)의 상부 제2콘택홀(28)이 형성되었고 또한 상기 제1비아콘택(23a)에 콘택된 상기 제2로드 트랜지스터의 게이트 전극(24b) 상부에 제2비아콘택(27)이 형성되었다. 그리고 상기 제2비아콘택(28)과 콘택된 제1전도영역(30)이 제2드라이브 트랜지스터의 게이트 전극(16)과 제2억세스 트랜지스터의 게이트 전극(17)의 사이의 상부에 형성되었으며 또한 이와 대칭되게 상기 제2비아콘택(27)과 콘택되어 상기 제1억세스 트랜지스터의 게이트 전극(14)과 상기 제1드라이브 트랜지스터의 게이트 전극(15)의 사이 상부에 제2전도영역(31)이 형성되었다.
그리고 상기 제1전도영역(30)과 제2전도영역(31)을 연결하도록 상기 제1, 제2드라이브 트랜지스터의 게이트 전극(15,16) 사이에 전원라인(29)이 형성되었다.
여기서 전원라인(29)는 제1, 제2전도영역(30,31)에 나란하게 형성되었다.
그리고 상기 제1억세스 트랜지스터의 게이트 전극(14) 일측의 소오스/드레인 영역(18c)와 상기 제2억세스 트랜지스터의 게이트 전극(17) 일측의 소오스/드레인 영역에 제3비아콘택(33a,33b)가 형성되었고, 상기 제3비아콘택(33a)과 콘택되고 제1억세스 트랜지스터의 게이트 전극(14)과 제1드라이브 트랜지스터의 게이트 전극(15)과 제2드라이브 트랜지스터의 게이트 전극(16)과 제2억세스 트랜지스터의 게이트 전극(17)과 수직하게 비트라인(34a)이 형성되었으며 또한 상기 비트라인(34a)과 대칭되게 상기 제3비아콘택(33b)과 콘택되어 빗바라인(34b)이 있다.
상기와 같이 구성되는 본 발명 에스램 셀의 제조방법을 설명하면 다음과 같다.
먼저 도 6a와 6b와 도 7a와 도 8a와 도 8b에 도시한 바와 같이 제1도전형 N형 기판(10)에 제2도전형 불순물 이온을 주입하고 확산하여 P형웰(11)을 형성한다.
이어서, 전면에 감광막을 도포한 후 매립 접지영역(11a)을 형성할 부분의 감광막만 남기고 노광 및 현상공정으로 패터닝한다.
그리고 패터닝된 감광막을 마스크로 이용하여 N+ 불순물 이온을 주입하여 일방향의 대각선 방향으로 매립 접지영역(11a)을 형성한다.
그리고 전면에 감광막을 도포한 후 매립 접지영역(11a) 방향와 대치되는 대각선 방향으로 감광막이 남도록 노광 및 현상공정으로 감광막을 패터닝하고 패턴된 감광막을 마스크로 이용하여 필드절연막(12)과 활성영역을 정의하여 형성한다.
이후에 전면에 게이트 산화막(13)을 증착하고 전면에 폴리실리콘을 증착하고 다시 폴리실리콘 상에 산화막이나 질화막을 증착한다. 그리고 게이트전극용 마스크를 이용하여 산화막과 폴리실리콘과 산화막을 패터닝하여 제1억세스 트랜지스터의 게이트 전극(14)과 제1드라이브 트랜지스터의 게이트 전극(15)과 제2드라이브 트랜지스터의 게이트 전극(16)과 제2억세스 트랜지스터의 게이트 전극(17)을 나란하게 형성하고 각 게이트 전극에 게이트 캡 절연막을 각각 형성한다.
그리고 전면에 산화막이나 질화막을 증착하고 에치백하여 각 게이트 전극 측면에 측벽절연막(19)을 형성한다.
이후에 각 게이트 전극의 활성영역 상에 소오스/드레인 영역(18a,18b,18c)을 형성한다.
도 6c와 도 7b와 도 8c에 도시한 바와 같이 전면에 제1층간절연막(20)을 증착한 후 제1억세스 트랜지스터의 게이트 전극(14)과 제1드라이브 트랜지스터의 게이트 전극(15) 사이의 활성영역에 제1비아콘택(23a)와, 상기 제1, 제2드라이브 트랜지스터의 게이트 전극(15,16)상에 제1비아콘택(22b,22a)을 형성하고 또한 제2드라이브 트랜지스터의 게이트 전극(16)과 제2억세스 트랜지스터의 게이트 전극(17) 사이의 소오스/드레인 영역(18b)이 드러나도록 제1층간절연막(20)을 이방성 식각하여 제1비아콘택(23b)을 형성하며 또한 제1드라이브 트랜지스터의 게이트 전극(15)과 제2드라이브 트랜지스터의 게이트 전극(16) 사이의 활성영역상에 제1비아콘택(21)을 형성한다.
도 6d와 도 6e 그리고 도 7c와 도 7d 및 도 8c에 도시한 바와 같이 전면에 폴리실리콘층을 증착하여 상기 제1비아콘택(22b, 23b)에 콘택되고 상기 제1, 제2억세스 트랜지스터의 게이트 전극(14,17)과 상기 제1, 제2드라이브 트랜지스터의 게이트 전극(15,16)에 수직하게 패턴되도록 제1로드 트랜지스터의 게이트 전극(24a)를 형성하고 또한 제1비아콘택(22a, 23a)에 콘택되고 상기 제1로드 트랜지스터의 게이트 전극(24a)에 대칭되도록 상기 제1, 제2억세스 트랜지스터의 게이트 전극(14,17)과 상기 제1, 제2드라이브 트랜지스터의 게이트 전극(15,16)에 수직하게 패턴되도록 제2로드 트랜지스터의 게이트 전극(24b)을 형성한다. 그리고 동시에 폴리실리콘이 제1비아콘택(21)에 콘택되도록 접지라인(25)을 형성한다.
이어서 전면에 산화막이나 질화막으로 제2층간절연막(26)을 증착한후 제1로드 트랜지스터의 게이트 전극(24a)의 소오스/드레인 영역(18b)에 연결된 제1비아콘택(23a) 상부에 제2비아콘택(27)을 형성하여 제1억세스 트랜지스터의 게이트 전극(14)의 소오스/드레인 영역의 일측과 연결시키고 이어서 제2로드 트랜지스터의 게이트 전극(24b)의 제1비아콘택(23b) 상부에 제2비아콘택(28)을 형성하여 제2억세스 트랜지스터의 게이트 전극(17)의 소오스/드레인 영역과 연결시킨다.
도 6f와 도 7e와 도 8에 도시한 바와 같이 전면에 폴리실리콘을 증착한 후 제1로드 트랜지스터의 게이트 전극(24a)의 제2비아콘택(27)과 연결되고 또한 제2로드 트랜지스터의 게이트 전극(24b)의 제2비아콘택(28)과 연결되도록 상기 폴리실리콘을 상기 제1억세스 트랜지스터의 게이트전극(14)과 제1드라이브 트랜지스터의 게이트 전극(15) 사이의 상부에 상기 제1억세스 트랜지스터의 게이트전극(14)과 제1드라이브 트랜지스터의 게이트 전극(15)과 나란하도록 패터닝하여 제1전도영역(30)을 형성하고 또한 상기 제2억세스 트랜지스터의 게이트 전극(17)과 제2드라이브 트랜지스터의 게이트 전극(16) 사이의 상부에 제2억세스 트랜지스터의 게이트 전극(17)과 제2드라이브 게이트 전극(16)과 나란하도록 제2전도영역(31)을 형성한다. 동시에 상기 제1전도영역(30)과 제2전도영역(31)과 연결되도록 상기 제1드라이브 트랜지스터의 게이트 전극(15)과 제2드라이브 트랜지스터의 게이트 전극(16) 사이의 상부에 제1드라이브 트랜지스터의 게이트 전극(15)과 제2드라이브 트랜지스터의 게이트 전극(16)과 나란하도록 전원라인(29)을 형성한다.
도 6g와 도 7f와 도 8e에 도시한 바와 같이 전면에 화학기상 증착법으로 평탄보호막(32)를 증착한 후 상기 제1억세스 트랜지스터의 게이트 전극(14)의 일측의 소오스/드레인 영역(18c)와 상기 제2억세스 트랜지스터의 게이트 전극(17) 일측의 소오스/드레인 영역이 드러나도록 상기 평탄보호막(32)과 제2층간절연막(26)과 제1층간절연막(20)을 이방성 식각하여 제3비아콘택(33a,33b)을 형성한다.
다음으로 전면에 폴리실리콘이나 알루미늄 또는 텅스텐과 같은 전도성 물질을 증착한 후 상기 제3비아콘택(33a)과 콘택되고 제1억세스 트랜지스터의 게이트 전극(14)과 제1드라이브 트랜지스터의 게이트 전극(15)과 제2드라이브 트랜지스터의 게이트 전극(16)과 제2억세스 트랜지스터의 게이트 전극(17)과 수직하게 패터닝하여 비트라인(34a)을 형성한다. 동시에 상기 비트라인(34a)과 대칭되도록 상기 제3비아콘택(33b)와 콘택되는 빗바라인(34b)을 형성한다.
이와 같은 공정을 통하여 본 발명에 따른 에스램 셀의 제조공정을 완료한다.
상기와 같은 본 발명 에스램 셀 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 드라이브 트랜지스터의 비대칭성을 개선하여 대칭적으로 구성되는 에스램 셀을 제공하므로써 집적도를 향상시킬 수 있다.
둘째, 소자의 대칭적 구조로 인하여 동작이 안정된 에스램 셀을 제공하므로써 소자의 신뢰성을 향상시킬 수 있다.
Claims (10)
- 씨모스로 구성된 에스램 셀에 있어서,활성영역 하부에 매립접지영역과,상기 활성영역을 가로지르고 나란하게 형성된 제1, 제2드라이브 트랜지스터의 게이트와 제1, 제2억세스 트랜지스터의 게이트,상기 제1, 제2드라이브 트랜지스터의 게이트와 제1, 제2억세스 트랜지스터의 게이트 양측 활성영역에 형성된 불순물 영역과,상기 매립접지영역과 콘택되는 접지라인과 동시에 상기 제1억세스 트랜지스터와 상기 제1드라이브 트랜지스터를 연결시키도록 제1, 제2억세스 트랜지스터의 게이트와 상기 제1, 제2로드 트랜지스터의 게이트와 수직하게 패턴되어 형성된 제2로드 트랜지스터의 게이트 및 상기 제2로드 트랜지스터의 게이트와 대칭되는 제1로드 트랜지스터의 게이트,상기 제1, 제2로드 트랜지스터의 게이트에 콘택되고 상기 제1억세스 트랜지스터의 게이트와 나란하게 형성된 제1전도영역과 제2전도영역,상기 제1, 제2전도영역을 연결하도록 상기 제1, 제2전도영역에 나란하게 형성된 전원라인,상기 제1억세스 트랜지스터의 게이트와 수직한 패턴으로 대칭되게 형성된 비트라인과 빗바라인을 포함하여 구성됨을 특징으로 하는 에스램 셀.
- 제1항에 있어서, 상기 활성영역은 대각으로 형성됨을 특징으로 하는 에스램 셀.
- 제1항에 있어서, 상기 매립접지영역은 활성영역과 반대되는 대각으로 형성됨을 특징으로 하는 에스램 셀.
- 제1항에 있어서, 상기 제1억세스 트랜지스터의 게이트와 상기 제1드라이브 트랜지스터의 게이트와 상기 제2드라이브 트랜지스터의 게이트와 상기 제2억세스 트랜지스터의 게이트의 순서로 나란하게 형성됨을 특징으로 하는 에스램 셀.
- 제1항에 있어서, 상기 제1전도영역은 상기 제1로드 트랜지스터의 게이트에 콘택되고 상기 제2드라이브 트랜지스터의 게이트와 상기 제2억세스 트랜지스터의 게이트 사이에 위치함을 특징으로 하는 에스램 셀.
- 제1항에 있어서, 상기 제2전도영역은 상기 제2로드 트랜지스터와 연결되며 상기 제1억세스 트랜지스터의 게이트와 상기 제1드라이브 트랜지스터의 게이트 사이에 위치함을 특징으로 하는 에스램 셀.
- 씨모스로 구성된 에스램 셀에 있어서,매립접지영역을 형성하는 공정과,상기 매립접지영역상에 활성영역과 필드절연막을 형성하는 공정과,상기 활성영역을 가로지르도록 제1, 제2드라이브 트랜지스터의 게이트와 제1, 제2억세스 트랜지스터의 게이트를 형성하는 공정과,상기 제1, 제2드라이브 트랜지스터의 게이트와 제1, 제2억세스 트랜지스터의 게이트 양측 활성영역에 불순물 영역을 형성하는 공정과,상기 매립접지영역과 콘택되도록 접지라인을 형성함과 동시에 상기 제1억세스 트랜지스터와 상기 제1드라이브 트랜지스터를 연결하도록 상기 제1, 제2억세스 트랜지스터의 게이트와 상기 제1, 제2로드 트랜지스터의 게이트와 수직하게 제2로드 트랜지스터의 게이트를 형성하고 동시에 상기 제2로드 트랜지스터의 게이트와 대칭되게 제1로드 트랜지스터의 게이트를 형성하는 공정과,상기 제1, 제2로드 트랜지스터의 게이트에 콘택되고 상기 제1억세스 트랜지스터의 게이트와 나란하게 제1전도영역과 제2전도영역을 형성하는 공정과 동시에 상기 제1, 제2전도영역을 연결하도록 전원라인을 형성하는 공정과,상기 제1억세스 트랜지스터의 게이트와 수직하게 비트라인과 빗바라인을 형성함을 특징으로 하는 에스램 셀의 제조방법.
- 제7항에 있어서, 상기 매립접지영역은 대각으로 형성함을 특징으로 하는 에스램 셀의 제조방법.
- 제7항에 있어서, 상기 매립접지영역은 N+ 불순물로 형성함을 특징으로 하는 에스램 셀의 제조방법.
- 제7항에 있어서, 상기 활성영역은 분리되지 않고 하나로 상기 매립접지영역과 반대의 대각으로 형성함을 특징으로 하는 에스램 셀의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960062243A KR100215887B1 (ko) | 1996-12-06 | 1996-12-06 | 에스램 셀 및 그 제조방법 |
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| KR100215887B1 KR100215887B1 (ko) | 1999-08-16 |
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ID=19486086
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362192B1 (ko) * | 2000-10-31 | 2002-11-23 | 주식회사 하이닉스반도체 | 버팅 콘택 구조를 가지는 풀씨모스 에스램 셀 |
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| US9837353B2 (en) | 2016-03-01 | 2017-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Middle end-of-line strap for standard cell |
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1996
- 1996-12-06 KR KR1019960062243A patent/KR100215887B1/ko not_active IP Right Cessation
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