KR100213237B1 - 고내압 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고내압 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 트랜지스터는 제1 도전형의 반도체 기판에 형성되고, 활성영역을 한정하는 필드산화막, 상기 필드산화막의 하부에 제1 도전형의 불순물로 형성되어 있고, 인접된 활성영역과 일정간격 만큼 이격되어 있는 채널 스톱(stop) 영역, 상기 활성영역 내에 제2 도전형의 불순물 영역으로 이루어진 소오스/ 드레인 영역, 상기 소오스/ 드레인 영역 사이의 반도체 기판 표면에 게이트 절연층을 개재하여 형성된 게이트 전극, 및 상기 게이트 전극 하부의 반도체 기판 내에, 상기 소오스/ 드레인 영역 및 상기 채널 스톱 영역과 중첩되지 않게 제1 도전형의 불순물로 도핑된 채널 영역을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 비휘발성 메모리 장치인 마스크롬(MROM)을 구성하는 고내압 트랜지스터 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자의 역사상 가장 먼저 등장한 MROM은 정보 데이터의 기억을 집적회로 칩(IC chip) 제조공정에서 사용하는 마스크에 의해 프로그램할 수 있는 메모리 소자이다.
MROM은 일단 프로그램한 정보를 변경할 수 없는 단점이 있지만, 메모리 셀 구조가 특별한 칩 제조공정을 필요로 하지 않기 때문에 경제성이 뛰어나고, 라이트(write)동작이 불필요하기 때문에 전체 회로 구성을 간단하게 할 수 있으며, 메모리 소자중 대용량 메모리 실현이 가장 쉬운 등의 장점이 있기 때문에 마이콤(Micom) 등 로직(logic)회로 내부의 데이터 메모리로서 많이 사용되고 있다.
MROM은 데이터 프로그램 방식에 따라 확산층 프로그램 방식, 이온주입 프로그램 방식 및 콘택 프로그램 방식으로 분류할 수 있다.
이 가운데, 이온주입 프로그램 방식은 셀 면적을 최소한으로 억제하고 생산자로부터 사용자에게 제품이 공급되기까지의 시간(TAT; Turn Around Time)도 그다지 길지 않게 고안된 방식으로 메모리 셀 트랜지스터를 직렬로 접속하는 것(AND형식 ROM에 적용)이 특징인 데, 메모리 셀 트랜지스터를 병렬로 접속하는 방법(OR형식 ROM에 적용)도 있을 수 있다.
도1a 내지 도1c는 각각 종래의 일 방법에 의한 MROM을 구성하는 트랜지스터의 문제점을 설명하기 위한 평면도 및 단면도이다.
도 1a는 종래의 일 방법에 의한 MROM 중 디플리션 형(depletion type)의 셀 온(cell on) 트랜지스터의 단면도이다.
도면 참조부호 “100”은 P형의 반도체기판을, “107”은 고농도의 P형 불순물로 이온주입된 채널 스톱 영역을, “109”는 필드산화막을, “111”은 게이트 전극중 다결정 실리콘막을, “113”은 게이트 전극중 텅스텐 실리사이드막을, “115”는 게이트 전극과 자기정합된 저농도의 N형 불순물(N)영역과 스페이서(117)와 자기정합된 고농도의 N형 불순물(N＋)영역으로 이루어진 소오스/드레인 영역을, “117”은 스페이서(spacer)를, “119”는 절연막을, “121”은 N형 불순물로 이온주입되어 있는 채널영역을 나타낸다.
여기서, 채널 스톱 영역(107)은 활성영역의 외부에 P형 불순물을 이온주입하여 형성된 영역이지만, 후속의 필드산화막 형성시의 고온의 영향으로 활성영역의 내부까지 일부 확산되어 있다. 이 때문에 도 1a 에서 “A”로 표시한 영역과 같이 채널 스톱 영역(107) 및 고농도의 소오스/ 드레인 영역(115)이 중첩된 영역이 존재한다. 이러한 영역은 전계(electric field)가 커져 정크션 브레이크다운(junction breakdown) 현상이 쉽게 일어난다.
도1b는 종래의 일 방법에 의한 MROM 중 인핸스먼트 형(enhancement type)의 셀 오프(cell off) 트랜지스터의 제조에 사용된 마스크패턴의 레이아웃을 나타낸다.
여기서, 도면 참조부호 “101”은 활성영역 형성을 위한 마스크 패턴을, “103”은 디플리션 형의 셀 온(cell on) 트랜지스터를 인핸스먼트 형의 오프(cell off) 트랜지스터로 전환하기 위하여 P형 불순물을 이온주입하기 위한 마스크패턴을, “105”는 게이트 전극 형성을 위한 마스크 패턴을 나타낸다.
도 1c는 종래의 일 방법에 의한 MROM중 인핸스먼트 형(enhancement type)의 셀 오프(cell off) 트랜지스터를 도시한 것으로서, 도 1b에 도시된 마스크 패턴에 의해 형성된 트랜지스터를 도 1b의 AA´선을 따라 잘라본 단면도를 나타낸다.
여기서, 도면 참조부호 “100”은 P형의 반도체기판을, “107”은 고농도의 P형 불순물로 도핑된 채널 스톱 영역을, “109”는 필드산화막을, “111”은 게이트 전극중 다결정 실리콘층을, “113”은 게이트 전극중 텅스텐 실리사이드층을, “115”는 상기 게이트 전극과 자기정합된 저농도의 N형 불순물(N)영역과, 스페이서(117)와 자기정합된 고농도의 N형 불순물(N＋)영역으로 이루어 진 소오스/ 드레인 영역을, “117”은 스페이서(spacer)를, “119”는 절연막을, “121”은 디플리션 형의 셀 온(cell on)트랜지스터를 인핸스먼트 형의 셀 오프(cell off) 트랜지스터로 전환하기 위하여 P형 불순물로 이온주입된 영역을 나타낸다.
도 1b 및 도 1c를 살펴보면, 종래의 일 방법에 의한 MROM중 인핸스먼트 형의 셀 오프(cell off) 트랜지스터의 경우에는, 도 1b 및 도 1c 에서 “B”로 표시한 영역과 같이, 채널 스톱 영역(107)과 소오스/ 드레인 영역(115) 이외에 디플리션 형의 셀 온(cell on) 트랜지스터를 인핸스먼트 형의 셀 오프(cell off) 트랜지스터로 전환하기 위하여 P형 불순물로 이온주입한 영역(121)까지 중첩된 영역이 존재한다. 이로 인하여, 인핸스먼트 형의 셀 오프(cell off) 트랜지스터의 경우에는 정크션 브레이크다운(junction breakdown) 현상이 더 쉽게 일어난다.
메모리 어레이(memory array) 영역에서는 비트 라인(bit line) 전압을 낮게 사용하는 경우가 많아 이러한 것이 문제가 되지 않으나, 셀 오프(cell off) 트랜지스터가 오픈 드레인 (open drain)용 스위치로 사용되는 기타 지역은 큰 문제로 대두된다.
따라서, 본 발명이 이루고자 하는 기술적과제는, 채널 스톱 영역과 소오스/ 드레인 영역 및 디플리션 형의 셀 온(cell on) 트랜지스터를 인핸스먼트 형의 셀 오프(cell off) 트랜지스터로 전환하기 위하여 이온주입한 채널영역이 중첩되지 않는 구조의 고내압 트랜지스터를 제공하는 데 있다.
본 발명의 또 다른 기술적 과제는, 상기 구조의 고내압 트랜지스터를 제조하는 데 적합한 제조방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래의 일방법에 의하여 형성된 고내압 트랜지스터의 문제점을 설명하기 위한 마스크패턴의 레이아웃 및 단면도들이다.
도 2a 및 도2b는 본 발명의 바람직한 실시예에 따라 제조된 고내압 트랜지스터의 구조를 설명하기 위한 마스크패턴의 레이아웃 및 단면도이다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 고내압 트랜지스터의 제조방법을 설명하기 위한 마스크패턴의 레이아웃 및 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
300 : P형 반도체기판 307a : 채널 스톱(stop) 영역
309 : 필드산화막 313 : 게이트 절연층
315 : 불순물이 도핑된 다결정 실리콘층 패턴
316 : 게이트전극 317 : 텅스텐 실리사이드층 패턴
319a : 절연층321 : 소오스/ 드레인 영역
323 : 스페이서(spacer) 327 : 채널영역
상기 기술적 과제를 달성하기 위하여 본 발명에 의한 고내압 트랜지스터는,
제1 도전형의 반도체 기판에 형성되고, 활성영역을 한정하는 필드산화막; 상기 필드산화막의 하부에 제1 도전형의 불순물로 형성되어 있고, 인접된 활성영역과 일정간격 만큼 이격되어 있는 채널 스톱(stop) 영역; 상기 활성영역 내에 제2 도전형의 불순물 영역으로 이루어진 소오스/ 드레인 영역; 상기 소오스/ 드레인 영역 사이의 반도체 기판 표면에 게이트 절연층을 개재하여 형성된 게이트 전극; 및 상기 게이트 전극 하부의 반도체 기판 내에, 상기 소오스/ 드레인 영역 및 상기 채널 스톱 영역과 중첩되지 않게 제1 도전형의 불순물로 도핑된 채널 영역을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 소오스/ 드레인 영역은 LDD(Lightly Doped Drain) 구조로 이루어진 것이 바람직하다. 또한, 상기 게이트 전극은 다결정 실리콘층과 금속 실리사이드층이 차례로 적층된 구조로 이루어진 것이 바람직하다.
본 발명의 또 다른 기술적 과제를 달성하기 위한 본 발명에 의한 고내압 트랜지스터의 제조방법은, 제1 도전형의 반도체 기판상에 활성영역을 정의하는 실리콘 질화막 패턴을 형성하는 단계; 상기 실리콘 질화막 패턴의 측벽에 제1 두께만큼 포토레지스트막이 잔존하도록 상기 실리콘 질화막 패턴상에 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 이온주입 마스크로 하고 제1 도전형의 불순물을 이온주입하여 활성영역으로부터 일정간격 이격된 채널 스톱(stop) 영역을 형성하는 단계; 상기 채널 스톱 영역상에 필드산화막을 형성하는 단계; 상기 필드산화막이 형성된 반도체 기판 전면에 제2 도전형의 불순물을 이온주입하여, 상기 활성영역의 표면에 채널영역을 형성하는 단계; 상기 활성영역상에 게이트 절연층을 개재한 게이트 전극을 형성하는 단계; 상기 활성영역 내에 소오스/ 드레인 영역을 형성하는 단계; 상기 게이트 전극의 양 측벽으로부터 제2 두께 만큼 안쪽으로 들어간 영역까지를 덮고 나머지 게이트 전극의 중심부분만을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계; 및 상기 제2 포토레지스트 패턴을 이온주입 마스크로 사용하고 제1 도전형의 불순물을 이온주입하여, 상기 소오스/ 드레인 영역 및 채널 스톱 영역과 중첩되지 않도록 하면서, 상기 게이트 전극 아래의 채널영역을 제2 도전형의 불순물층으로부터 제1 도전형의 불순물층으로 전환시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 소오스/ 드레인 영역을 형성하는 단계는, 상기 게이트 전극을 이온주입 마스크로 하여 제2 도전형의 불순물을 제1 도우즈 및 제1 에너지로 이온주입함으로써 게이트 전극과 자기정합되도록 제1 농도의 제2 도전형의 불순물 분포형태를 갖는 소오스/ 드레인 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 스페이서(spacer)를 형성하는 단계; 및 상기 스페이서 및 게이트 전극을 이온주입 마스크로 하여 제2 도전형의 불순물을 제1 도우즈 보다 높은 제2 도우즈 및 제1 에너지 보다 높은 제2 에너지로 이온주입함으로써 스페이서와 자기정합되도록 상기 제1 농도 보다 높은 제2 농도의 제2 도전형의 불순물 분포형태를 같는 소오스/ 드레인 영역을 형성하는 단계로 이루어 지도록 하는 것이 바람직하다.
본 발명에 있어서, 상기 게이트 전극은 다결정 실리콘층과 금속 실리사이드층이 차례로 적층된 구조로 형성하는 것이 바람직하다.
본 발명에 있어서, 채널 스톱 영역을 형성하는 상기 단계에서, 실리콘 질화막 패턴의 측벽에 잔존하는 제1 포토레지스트 패턴의 제1 두께는 0.5∼1.0 ㎛ 인 것이 바람직하다.
본 발명에 있어서, 제2 포토레지스트 패턴을 형성하는 상기 단계에서, 제2 두께는 0.3 ㎛ 이상인 것이 바람직하다.
본 발명에 따른 트랜지스터는, 채널 스톱 영역과 고농도의 소오스/ 드레인 영역 및 디플리션 형의 셀 온(cell on) 트랜지스터를 인핸스먼트 형의 셀 오프(cell off) 트랜지스터로 전환하기 위하여 이온주입한 채널영역이 중첩되지 않는 구조를 가지기 때문에, 트랜지스터의 정크션 브레이크다운(junction breakdown)이 일어나는 전압을 높일 수 있다.
이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도 2a 내지 도 3e를 참조하여 상세히 설명한다.
먼저, 본 발명에 의한 고내압 트랜지스터의 구조를 설명한다.
도 2a는 본 발명에 따른 인핸스먼트 형(enhancement type)의 셀 오프(cell off) 트랜지스터의 제조에 사용되는 마스크패턴의 레이아웃을 나타낸다.
구체적으로 설명하면, “201”은 활성영역 형성을 위한 제1 마스크 패턴을, “203”은 채널 스톱 영역 형성을 위한 제2 마스크패턴(가는 점선의 외부에 P형 불순물이 이온주입된다)을, “205”는 게이트 전극 형성을 위한 제3 마스크 패턴을,“207”은 디플리션 형(depletion type)의 셀 온(cell on) 트랜지스터를 인핸스먼트 형(enhancement type)의 셀 오프(cell off) 트랜지스터로 전환하기 위한 채널 전환 이온주입용 제4 마스크패턴을 나타낸다.
상기 채널 스톱 영역 형성을 위한 제2 마스크패턴(203)은 활성영역 형성을 위한 제1 마스크 패턴(201)으로부터 일정간격(W1:0.5∼1.0㎛) 만큼 이격되도록 형성한다. 또한 상기 디플리션 형의 셀 온 트랜지스터를 인핸스먼트 형의 셀 오프 트랜지스터로 전환하기 위한 채널 전환 이온 주입용 제4 마스크패턴(207)은 게이트 전극형성을 위한 제3 마스크 패턴(205)의 양 측벽으로부터 일정간격(W2:0.3㎛ 이상)만큼 이격되도록 형성한다.
도 2b는 본 발명에 따른 인핸스먼트 형의 셀 오프 트랜지스터의 일 실시예를 도시한 것으로서, 도 2a에 도시된 마스크 패턴들에 의해 형성된 트랜지스터를 도 2a의 BB′선을 따라 잘라본 단면도이다.
여기서, 도면 참조부호 “300”은 제1 도전형, 예를 들면 P형의 반도체기판을, “307a”는 고농도의 P형 불순물로 이온주입된 채널 스톱 영역을, “309”은 필드산화막을, “313”은 게이트 절연층을,“316”은 게이트 전극을, “321”은 소오스/ 드레인 영역을, “323”는 게이트 전극(316)의측벽에 형성된 스페이서(spacer)를, “319a”은 절연막을, “327”은 디플리션 형의 셀 온(cell on)트랜지스터를 인핸스먼트 형의 셀 오프(cell off) 트랜지스터로 전환하기 위하여 P형 불순물로 이온주입한 채널영역을 나타낸다.
이때, 도시된 바와 같이, 게이트 전극(316)은 그 저항 감소를 위하여 다결정 실리콘층(315)과 금속실리사이드층, 예를 들면 텅스텐 실리사이드층(317)이 차례로 적층된 구조로 형성될 수 있으며, 소오스/ 드레인 영역(321)은 상기 게이트 전극(316)과 자기 정합된 저농도의 제2 도전형, 예를 들면 N형 불순물(N) 영역과, 스페이서(323)와 자기 정합된 고농도의 제2 도전형, 예를 들면 N형 불순물(N＋) 영역으로 이루어 진 LDD(Lightly Doped Drain) 구조로 형성될 수 있다.
구체적으로 설명하면, P형 반도체기판(300)상에 소자분리를 위한 필드산화막(309)이 있고, 이 필드산화막(309)의 하부에 소자분리를 강화하기 위하여 고농도의 P형 불순물(P＋)로 이온주입된 채널 스톱 영역(307a)이 형성되어 있다.
상기 채널 스톱 영역(307a)은 활성영역 형성을 위한 제1 마스크 패턴(도 2a의 201)으로부터 일정간격(도 2a의 W1) 만큼 이격된 제2 마스크 패턴(도 2a의 203)에 의하여 형성되므로, 활성영역, 즉 소오스/ 드레인 영역(321)과 중첩하지 않는다. 또한, P형 불순물로 이온주입한 채널영역(327)은 제3 마스크 패턴(도 2a의 205)과 일정간격(W2)이격된 제4 마스크 패턴(도 2a의 207)에 의하여 형성되므로, 채널 스톱 영역(307a)및 소오스/ 드레인 영역(321)과 중첩하지 않는다.
이상 설명한 바와 같이, 본 발명에 따른 인핸스먼트 형의 셀 오프(cell off) 트랜지스터는, 채널 스톱 영역(307a)과 소오스/ 드레인 영역(321) 및 디플리션 형의 셀 온(cell on) 트랜지스터를 인핸스먼트 형의 셀 오프(cell off) 트랜지스터로 전환하기 위하여 P형 불순물로 이온주입한 채널영역(327)이 중첩되지 않는 구조로 되어 있기 때문에, 고농도의 P형 불순물 영역(P＋)과 고농도의 N형 불순물 영역(N＋)의 접합이 생기지 않는다. 따라서, 종래 구조의 트랜지스터에 비하여 고내압 특성이 향상된다.
다음은 도 2b에 도시된 본 발명에 의한 인핸스먼트 형의 셀 오프(cell off) 트랜지스터의 제조방법을 첨부도면 도 3a 내지 도 3e를 참조하여 설명한다.
먼저, 도 3a는 채널 스톱 영역(307)을 형성하는 단계를 나타낸다. 구체적으로 설명하면, P형 반도체기판(300)상에 패드산화막(301)을 증착한다. 상기 패드산화막(301)상에 로코스(Local Oxidation of Silicon; LOCOS)공정을 실현하기 위한 실리콘질화막을 증착한 후, 상기 실리콘질화막상에 활성영역(도 2a의 201)을 정의하는 제1 포토레지스트 패턴(도시생략)을 형성한다. 상기 제1 포토레지스트 패턴을 마스크로 하여 상기 실리콘질화막을 에칭함으로써 실리콘질화막 패턴(303)을 형성한다. 계속하여, 제1 포토레지스트 패턴을 제거한다.
다음, 활성영역을 정의하는 실리콘질화막 패턴(303)상에 포토레지스트막을 도포하고 패터닝하여, 실리콘질화막 패턴(303)의 양 측벽에 일정두께(W1:0.5∼1.0㎛)의 포토레지스트막이 부착되어 있도록 제2 포토레지스트 패턴(305)을 형성한다. 이것은 채널 스톱 영역(307)이 활성영역으로부터 일정간격 이격되도록 한다. 상기 결과물을 갖는 반도체기판 전면에, 기판과 동일한 형태의 P형 불순물, 예를 들면 붕소(boron)을 이온주입하여 채널 스톱 불순물 영역(307)을 형성한다.
도 3b는 필드산화막(309)을 형성하고 디플리션 형의 셀 온(cell on) 트랜지스터 형성을 위한 이온주입단계를 나타낸다.
구체적으로 설명하면, 먼저 도 3a에서 제2 포토레지스트 패턴(305)을 애슁(ashing)하여 제거한다. 상기 결과물을 통상의 열산화공정으로 산화시키면 채널 스톱 영역(307a)상에 산화막이 두껍게 형성되어 필드산화막(309)이 형성된다.
이때, 채널 스톱 영역(307a)은 필드산화막(309) 형성시의 고온의 영향으로 활성영역의 방향으로 일부 확산되어 있지만, 도 3a의 제2 포토레지스트 패턴의 측벽두께(W1:0.5∼1.0㎛)로 인한 마진때문에, 여전히 활성영역으로부터 일정간격 이격되어 있다.
계속해서, 실리콘 질화막 패턴(303)과 패드산화막(301)을 제거하여 P형 반도체 기판(300)의 표면을 노출시킨다. 상기 활성영역의 기판표면에 희생산화막(도시생략)을 엷게 성장시킨다. 상기 희생산화막상에 디플리션형의 트랜지스터를 형성하기 위하여 포토마스크 공정없이 N형불순물, 예를 들면 인(P)을 이온주입하여 N형의 채널영역(311)을 형성한다.
도 3c는 게이트 전극(316) 및 상기 게이트 전극(316)과 자기정합된 저농도의 N형 불순물(N) 영역으로 이루어진 소오스/드레인 영역(321a)을 형성하는 단계를 나타낸다.
먼저, 상기 희생산화막을 습식식각으로 제거한 후, 게이트 절연층(313)을 열산화 공정으로 형성한다.
계속하여, 게이트 절연층(313)상에 불순물이 도핑된 다결정 실리콘층과 금속실리사이드층, 예를 들면 텅스텐 실리사이드층을 형성하고, 상기 텅스텐 실리사이드층 상에 고온산화물(HTO)을 화학기상증착(CVD)방식으로 형성한다. 상기 결과물상에 포토레지스트(도시생략)을 도포하고, 적층된 상기 고온산화막, 텅스텐 실리사이드층 및 다결정 실리콘층을 차례로 패터닝한 다음, 상기 포토레지스트 패턴을 제거한다.
결과적으로, 게이트 전극(316)은 불순물이 도핑된 다결정 실리콘 패턴(315)과 텅스텐 실리사이드 패턴(317)이 차례로 적층된 구조로 되어 있으며, 텅스텐 실리사이드 패턴(317)상에는 고온산화물(HTO)로 이루어진 절연막(319)이 형성되어 있다. 계속해서, 상기 반도체 기판상에 N형 불순물, 예를 들면 인(P)을 포토마스크 공정없이 게이트 전극(316)을 마스크로 하여 낮은 도우즈 및 낮은 에너지로 이온주입하여 상기 게이트 전극(316)과 자기 정합된 저농도의 N형 불순물(N-) 영역으로 이루어진 소오스/ 드레인 영역(321a)을 형성한다.
도 3d는 스페이서(323) 및 상기 스페이서(323)와 자기정합된 고농도의 N형 불순물(N＋)로 이루어 진 소오스/ 드레인 영역(321b)를 형성하는 단계를 나타낸다.
구체적으로 설명하면, 상기 결과물상에 다시 고온산화물(HTO)을 화학기상증착(CVD)방식으로 형성한 후 상기 고온산화물(HTO)을 에치-백(etch back)하여 게이트 전극의 측벽에 스페이서(323)를 형성한다.
계속하여 상기 반도체 기판상에 N형 불순물, 예를 들면 인(P)을 포토마스크 공정없이 상기 게이트 전극(316)과 스페이서(323)을 마스크로 하여 높은 도우즈 및 높은 에너지로 이온주입하여 스페이서(219)와 자기정합된 고농도의 N형 불순물(N＋) 영역으로 이루어진 소오스/ 드레인 영역(321b)을 형성한다.
결과적으로, 소오스/ 드레인 영역(321)은 상기 게이트 전극(316)과 자기정합된 저농도의 N형 불순물(N) 영역(321a)과 스페이서(323)와 자기정합된 고농도의 N형 불순물(N＋) 영역(321b)으로 이루어 진다.
도 3e는 디플리션 형의 셀 온(cell on)트랜지스터를 인핸스먼트 형의 셀 오프(cell off) 트랜지스터로 전환하기 위하여 P형 불순물을 이온주입하는 단계를 나타낸다.
구체적으로 설명하면, 먼저 도 2a에 나타낸 제4 마스크패턴(207)을 이용하여 상기 결과물상에, 게이트 전극(316)의 양 측벽으로부터 일정간격(W2:0.3㎛이상)만큼 안쪽으로 들어간 영역까지를 덮고 나머지 게이트 전극의 중심부분만을 노출시키도록 제3 포토레지스트 패턴(325)을 형성한다.
그후, 제3 포토레지스트 패턴(325)을 마스크로 하여 P형 불순물, 예를 들면 붕소(B)를 이온주입하여, 채널영역(327)을 상기 소오스/ 드레인 영역(321)과 중첩되지 않도록 하면서, N형의 불순물층으로부터 P형의 불순물층으로 전환시킨다. 이어서, 도시하지는 않았지만, 제3 포토레지스트 패턴(325)을 제거한 후, 상기 결과물상에 층간절연막을 증착한 후 리플로우(reflow) 공정을 실시하여 평탄화한다.
계속해서, 상기 층간절연막을 패터닝하여 소오스/ 드레인 영역을 노출시키는 콘택홀을 형성한다. 상기 층간절연막 및 콘택홀상에 금속을 증착한 다음, 패터닝하여 소오스/ 드레인 영역의 금속전극을 형성하여 최종적으로 고내압 트랜지스터를 완성한다.
상기한 바와 같이, 본 발명에 따른 인핸스먼트 형의 셀 오프(cell off) 트랜지스터는, 채널 스톱 영역(307a)과 소오스/ 드레인 영역(321b) 및 디플리션 형의 셀 온(cell on) 트랜지스터를 인핸스먼트 형의 셀 오프(cell off) 트랜지스터로 전환하기 위하여 P형 불순물로 이온주입한 채널 영역(327)이 중첩되지 않는 구조로 되어 있기 때문에, 고농도의 P형 불순물 영역(P＋)과 고농도의 N형 불순물 영역(N＋)의 접합이 생기지 않는다. 따라서, 종래 구조의 트랜지스터에 비하여 정크션 브레이크다운(junction breakdown)이 일어나는 전압값이 높아지므로, 고내압특성이 향상된다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (8)
- 제1 도전형의 반도체 기판에 형성되고, 활성영역을 한정하는 필드산화막;상기 필드산화막의 하부에 제1 도전형의 불순물로 형성되어 있고, 인접된 활성영역과 일정간격 만큼 이격되어 있는 채널 스톱(stop) 영역;상기 활성영역 내에 제2 도전형의 불순물 영역으로 이루어진 소오스/ 드레인 영역;상기 소오스/ 드레인 영역 사이의 반도체 기판 표면에 게이트 절연층을 개재하여 형성된 게이트 전극; 및상기 게이트 전극 하부의 반도체 기판 내에, 상기 소오스/ 드레인 영역 및 상기 채널 스톱 영역과 중첩되지 않게 제1 도전형의 불순물로 도핑된 채널 영역을 포함하는 것을 특징으로 하는 고내압 트랜지스터.
- 제1항에 있어서, 상기 소오스/ 드레인 영역은 LDD(Lightly Doped Drain) 구조로 이루어진 것을 특징으로 하는 고내압 트랜지스터.
- 제1항에 있어서, 상기 게이트 전극은 다결정 실리콘층과 금속 실리사이드층이 차례로 적층된 구조로 된 것을 특징으로 하는 고내압 트랜지스터.
- 제1 도전형의 반도체 기판상에 활성영역을 정의하는 실리콘 질화막 패턴을 형성하는 단계;상기 실리콘 질화막 패턴의 측벽에 제1 두께만큼 포토레지스트막이 잔존하도록 상기 실리콘 질화막 패턴상에 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴을 이온주입 마스크로 하고 제1 도전형의 불순물을 이온주입하여 활성영역으로부터 일정간격 이격된 채널 스톱(stop) 영역을 형성하는 단계;상기 채널 스톱 영역상에 필드산화막을 형성하는 단계;상기 필드산화막이 형성된 반도체 기판 전면에 제2 도전형의 불순물을 이온주입하여, 상기 활성영역의 표면에 채널영역을 형성하는 단계;상기 활성영역상에 게이트 절연층을 개재한 게이트 전극을 형성하는 단계;상기 활성영역 내에 소오스/ 드레인 영역을 형성하는 단계;상기 게이트 전극의 양 측벽으로부터 제2 두께 만큼 안쪽으로 들어간 영역까지를 덮고 나머지 게이트 전극의 중심부분만을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계; 및상기 제2 포토레지스트 패턴을 이온주입 마스크로 사용하고 제1 도전형의 불순물을 이온주입하여, 상기 소오스/ 드레인 영역 및 채널 스톱 영역과 중첩되지 않도록 하면서, 상기 게이트 전극 아래의 채널영역을 제2 도전형의 불순물층으로부터 제1 도전형의 불순물층으로 전환시키는 단계를 포함하는 것을 특징으로 하는 고내압 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 소오스/ 드레인 영역을 형성하는 단계는상기 게이트 전극을 이온주입 마스크로 하여 제2 도전형의 불순물을 제1 도우즈 및 제1 에너지로 이온주입함으로써 게이트 전극과 자기정합되도록 제1 농도의 제2 도전형의 불순물 분포형태를 갖는 소오스/ 드레인 영역을 형성하는 단계;상기 게이트 전극의 측벽에 스페이서(spacer)를 형성하는 단계; 및상기 스페이서 및 게이트 전극을 이온주입 마스크로 하여 제2 도전형의 불순물을 제1 도우즈 보다 높은 제2 도우즈 및 제1 에너지 보다 높은 제2 에너지로 이온주입함으로써 스페이서와 자기정합되도록 상기 제1 농도 보다 높은 제2 농도의 제2 도전형의 불순물 분포형태를 같는 소오스/ 드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 고내압 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 게이트 전극은 다결정 실리콘층과 금속 실리사이드층이 차례로 적층된 구조로 형성하는 것을 특징으로 하는 고내압 트랜지스터의 제조방법.
- 제4항에 있어서, 채널 스톱 영역을 형성하는 상기 단계에서, 실리콘 질화막 패턴의 측벽에 잔존하는 제1 포토레지스트 패턴의 제1 두께는 0.5∼1.0 ㎛ 인 것을 특징으로 하는 고내압 트랜지스터의 제조방법.
- 제4항에 있어서, 제2 포토레지스트 패턴을 형성하는 상기 단계에서, 제2 두께는 0.3 ㎛ 이상인 것을 특징으로 하는 고내압 트랜지스터의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602004B2 (en) | 2005-10-24 | 2009-10-13 | Samsung Electronics Co., Ltd. | Semiconductor device and methods for forming the same |
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1997
- 1997-03-25 KR KR1019970010384A patent/KR100213237B1/ko not_active IP Right Cessation
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| US7602004B2 (en) | 2005-10-24 | 2009-10-13 | Samsung Electronics Co., Ltd. | Semiconductor device and methods for forming the same |
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