KR100575613B1 - 반도체장치의 게이트산화막 손상방지방법 - Google Patents

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Abstract

본 발명은 반도체장치의 게이트산화막 손상방지방법에 관한 것으로서, 특히, 게이트산화막에서의 F-N(Fowler-Nordheim) 터널링이 일어나지 않도록 하기 위하여 게이트라인 단부에 항복전압이 낮은 다이오드를 형성하여 전자를 기판으로 빠져나가게 하므로서 길게 연장된 모스트랜지스터의 게이트라인에 의한 안테나효과에 의하여 게이트산화막이 손상되는 것을 방지하도록 한 반도체장치의 플라즈마에 의한 게이트산화막 손상방지방법에 관한 것이다. 본 발명은 소자격리막에 의한 소자격리영역에 의하여 다이오드형성영역과 소자활성영역이 정의된 제 1 도전형 반도체 기판 위에 형성된 게이트산화막, 소스/드레인 및 게이트라인이 형성된 상기 기판의 상기 다이오드형성영역에 빗장형태의 다수개의 다이오드들을 형성하여 상기 게이트라인의 일단과 상기 다수개의 다이오드를 전기적으로 연결시키는 것을 포함하여 이루어진다. 바람직하게는, 상기 다이오드들은 상기 게이트산화막의 F-N 터널링이 일어나는 전압보다 낮은 항복전압을 갖도록 형성하거나, 상기 다이오드형성영역의 주변영역을 문턱전압 이온주입시의 에너지와 1E12 - 10E12 ions/㎤의 농도로 도핑시킨다.

Description

반도체장치의 게이트산화막 손상방지방법{Preventing method of gate oxide damage in a semiconductor device}
도 1a 와 도 1b는 각각 종래의 반도체장치의 플라즈마 손상 완화방법에 의하여 제조된 소자의 평면도와 단면도
도 2a 도 내지 도 2h는 종래의 기술에 의한 반도체장치의 플라즈마 손상 완화방법을 도시한 단면도
도 3은 본 발명에 따른 다이오드 형성영역과 소자활성영역이 도시된 반도체기판의 레이아웃
도 4는 본 발명에 따른 반도체장치의 게이트산화막 손상을 방지하기 위한 반도체장치의 레이아웃
도 5는 본 발명에 따른 반도체장치의 게이트산화막 손상을 방지하기 위한 구조의 도 4의 절단선 Ⅱ-Ⅱ'에 따른 단면도
도 6은 본 발명에 따른 반도체장치의 게이트산화막 손상을 방지하기 위한 구조의 도 4의 절단선 Ⅲ-Ⅲ'에 따른 단면도
본 발명은 반도체장치의 게이트산화막 손상방지방법에 관한 것으로서, 특히, 게이트산화막에서의 F-N(Fowler-Nordheim) 터널링이 일어나지 않도록 하기 위하여 게이트라인 단부에 항복전압이 낮은 다이오드를 형성하여 전자를 기판으로 빠져나가게 하므로서 길게 연장된 모스트랜지스터의 게이트라인에 의한 안테나효과에 의하여 게이트산화막이 손상되는 것을 방지하도록 한 반도체장치의 플라즈마에 의한 게이트산화막 손상방지방법에 관한 것이다.
일반적으로 모스 트랜지스터 제조시 다단계로 이루어진 PECVD(plasma enhanced chemical vapor deposition) 공정 및 반응성이온식각(RIE, reactive ion etch)를 진행하게 된다. 이와 같이 플라즈마 또는 반응성이온을 사용하는 공정들은 얇은 게이트산화막에의 전기적 스트레스 및 손상의 원인이 되는 것으로 알려져 있다.
플라즈마를 사용하는 공정중에 게이트에 모인 전기적 차지에 의해 게이트산화막에 고전계(high electrical field)가 걸리면, 게이트산화막을 통하여 F-N 터널링 전류가 흐르게 되고, 이러한 현상은 계면트랩(interface trap) 또는 전자트랩(electron ttrap)의 원인이 된다. 이러한 트랩들은 게이트산화막의 특성을 열화시켜 트랜지스터의 신뢰성을 저하시킨다.
특히, MDL(Merged DRAM and Logic)소자 제조시, 게이트산화막의 두께가 40Å 이하로 얇아지면 게이트의 안테나 효과에 의한 게이트산화막의 열화는 심화된다.
도 1a 와 도 1b는 각각 종래의 반도체장치의 플라즈마 손상 완화방법에 의하여 제조된 소자의 평면도와 단면도이다. 이때 단면도는 도 1a의 절단선 I-I에 의한 단면을 도시한 것이다.
도 1a와 도 1b를 참조하면, 소자격리용 필드산화막(15)이 형성된 실리콘기판(11) 위에 모스 트랜지스터가 작동하는 게이트(17)와 그 주변부에 소스/드레인 활성영역(171)이 도시되어 있고 도면상 나타나지는 아니하였지만 게이트(17)와 활성영역(171)이 중첩되는 부위가 채널영역이 된다. 이때 게이트는 A 방향으로 길게 형성되어 전자를 집속하는 다양한 패턴의 안테나를 구성한다. 게이트(17) 형성을 위한 건식식각시 이러한 안테나의 주변길이에 비례하여 플라즈마로부터 많은 양의 전류가 집속되어 게이트 하단에 위치한 게이트산화막(16)으로 흐르게 된다. 이때 게이트산화막(16)의 두께가 60Å 이면, 게이트산화막(16)을 관통하는 전류는 F/N 터널링에 의하여 흐르게 된다.
도 2a 도 내지 도 2h는 종래의 기술에 의한 반도체장치의 플라즈마 손상 완화방법을 도시한 단면도이다.
도 2a 를 참조하면, 실리콘기판(11) 위에 산화막(12)과 질화막(13)을 차례로 증착하여 형성한 다음 사진공정을 실시하여 질화막(13)의 상부 표면의 소정 부위에 활성영역 형성용 제 1 포토레지스트패턴(14)을 정의한다.
도 2b를 참조하면, 제 1 포토레지스트패턴(14)을 식각마스크로이용한 건식식각을 실시하여 이로부터 보호되지 아니하는 부위의 질화막(13)과 산화막(12)을 제거한 다음 제 1 포토레지스트패턴(14)을 제거한다.
그리고 잔류한 질화막(13)을 마스크로 이용하여 노출된 실리콘기판(11)을 300 nm 정도 제거한다.
도 2c를 참조하면, 필드산화막(15)을 형성하기 위하여 기판(11)의 전면에 에이치디 피 산화막(15)(high density plasma)을 증착하여 형성한 다음 씨엠피(chemical mechanical polishing)공정을 실시하여 전체 표면을 평탄화시킨다.
도 2d를 참조하면, 잔류한 질화막을 제거한 다음 모스 트랜지스터의 문턱전압을 조절하기 위한 채널이온 주입을 실시하여 잔류한 산화막(12) 하부의 실리콘층에 소정의 불순물 이온을 주입한다.
도 2e를 참조하면, 활성영역이 형성될 부위에 잔류한 산화막을 제거한 다음 노출된 기판(11) 표면에 게이트산화막(16)을 형성한다. 그리고 기판의 전면에 게이트전극(17)을 형성하기 위하여 기판의 전면에 폴리실리콘층(17)을 증착하여 형성한다.
그리고 게이트전극 형성용 제 2 포토레지스트패턴(18)을 폴리실리콘층(17) 위에 형성하고 이를 이용한 건식식각공정을 실시하여 게이트전극(17)을 패터닝한다.
이때, 경로 ①은 총 연장길이가 수만 ㎛에 달하는 안테나에 연결되어 많은 양의 전류가 집속되어 게이트산화막(16)을 통하여 기판(11)의 실리콘층으로 유입되는 한편, 게이트 종단 부위 방향인 경로 ②로 부터 들어오는 전류의 양은 무시할 수 있다.
도 2f를 참조하면, 제 2 포토레지스트패턴을 제거하여 게이트전극(17)의 표면을 노출시킨다.
도 2g를 참조하면, 기판(11)의 전면에 콘택용 산화막(19)을 증착하여 형성한 다음, 콘택홀 형성용 제 3 포토레지스트 패턴(20)을 정의한 다음 이로부터 보호되지 아니하는 부위의 콘택용 산화막(19)을 건식식각으로 제거하여 게이트전극(17)의 일부 표면을 다시 노출시킨다.
이때에도 역시, 게이트 상부에 형성되는 콘택홀의 갯수에 비례하여 건식식각용 플라즈마로부터 많은 전류가 게이트전극(19)과 게이트산화막(16)을 통하여 기판(11)의 실리콘층으로 유입된다.
도 2h를 참조하면, 제 3 포토레지스트 패턴(20)을 제거한 다음, 금속배선(21)을 기판(11)의 전면에 증착하고 제 4 포토레지스트 패턴(22)을 정의하고 이를 이용한 건식식각을 실시하여 금속배선(21)을 패터닝한다. 이때에도 역시, 전술한 동일한 현상으로 많은 양의 전류가 실리콘층으로 침투한다.
상술한 종래의 기술에 따른 건식식각시에는 게이트전극이 안테나로 작용하여 플라즈마로 부터 전류를 집속하여 이를 모스 트랜지스터의 게이트산화막을 F/N 터널링에 의하여 관통시켜 실리콘층으로 유입시키는 작용을 하므로서 게이트산화막에 전하가 저장되는 트랩(trap)의 수를 증가시키므로, 게이트산화막의 특성을 열화시켜 모스 소자의 문턱전압 및 동작전류를 변화시키고 소자의 내구성을 악화시키는 문제점이 있다.
또한, 안테나 효과에 의하여 게이트에 전하가 축적되는 경우 F-N 터널링 전류가 발생하여 게이트 특성이 열화되는 것을 방지하기 위하여 게이트라인의 단부에 다이오드를 연결하는 경우, 종래 기술에서는 소스/드레인 형성시 다이오드를 동시에 형성하므로, 다이오드에 역방향 바이어스가 걸리면 F-N 터널링이 일어나는 전압보다 다이오드의 졍션항복전압(junction breakdown voltage)이 더 높아지게 되어 다이오드의 역할을 기대할 수 없게되므로, 결국, 게이트산화막을 통하여 F-N 터널링이 발생 하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 게이트산화막에서의 F-N(Fowler-Nordheim) 터널링이 일어나지 않도록 하기 위하여 게이트라인 단부에 항복전압이 낮은 다이오드를 형성하여 전자를 기판으로 빠져나가게 하므로서 길게 연장된 모스트랜지스터의 게이트라인에 의한 안테나효과에 의하여 게이트산화막이 손상되는 것을 방지하도록 한 반도체장치의 플라즈마에 의한 게이트산화막 손상방지방법을 제공하는데 있다.
상술한 목적을 달성하기 위하여 본 발명은 소자격리막에 의한 소자격리영역에 의하여 다이오드형성영역과 소자활성영역이 정의된 제 1 도전형 반도체 기판 위에 형성된 게이트산화막, 소스/드레인 및 게이트라인이 형성된 상기 기판의 상기 다이오드형성영역에 빗장형태의 다수개의 다이오드들을 형성하여 상기 게이트라인의 일단과 상기 다수개의 다이오드를 전기적으로 연결시키는 것을 포함하여 이루어진다. 바람직하게는, 상기 다이오드들은 상기 게이트산화막의 F-N터널링이 일어나는 전압보다 낮은 항복전압을 갖도록 형성하고, 또한, 상기 다이오드형성영역의 주변영역을 문턱전압 이온주입시의 에너지와 1E12 - 10E12 ions/㎤의 농도로 도핑시킨다.
본 발명에서는 F-N터널링이 일어나기 전에 다이오드의 파괴(breaskdpwn)가 먼저 발생하도록 하기 위하여 졍션 다이오드의 주변영역 누설량(peri region leakage)을 증가시키므로서, 종래의 다이오드에 비하여 항복전압(breakdown voltage)이 낮아지므로서 F-N 터널링 이전에 다이오드를 통해 게이트에 집속된 차지가 기판으로 흐르 게되어 게이트산화막의 열화를 방지할 수 있는 것이다.
즉, 본 발명에서는 게이트를 다이오드에 연결하여 F-N 터널링이 발생하기 이전에 게이트에 모이는 차지(charge)를 다이오드를 통하여 기판으로 흐르게 한다.
만약, 소스/드레인 형성시 다이오드를 형성하게 되면 다이오드의 항복전압이 F-N 터널링이 일어나는 전압(대략 게이트산화막 항복전압의 1/2 수준임)보다 높기 때문에 역 바이어스가 걸리는 경우에 다이오드의 역할을 기대할 수 없게 되므로, 다이오드 형성시 다이오드의 항복전압을 낮추는 방법이 요구된다.
현재, 0.18㎛급 MDL 소자제조공정에서 소자격리방법으로 STI(shallow trench isolation)을 사용하는 경우, 졍션 다이오드의 누설량은 다이오드 형성영역에 비하여 페리영역에서 101 -102 배정도 크게 나타난다. 따라서, 다이오드 형성시, 주변영역의 누설성분이 다이오드형성영역에서보다 커지도록 패터닝하면 졍션다이오드의 항복전압을 낮출 수 있다.
또한, 졍션 항복전압이 충분히 낮아지지 않으면 다이오드형성영역의 표면부위의 웰 농도를 증가시켜 페리영역의 누설량을 증가시키는 방법을 사용한다. 이때, 표면부위의 웰농도를 증가시키기 위해서는 다이오드형성영역을 개방시켜 문턱전압조절용 이온주입시의 에너지로 -1015 ions/㎤의 도우즈로 이온주입을 실시한다. 이때, LDD(lightly doped drain) 형성용 도우즈 및 할로이온주입량에 따라 페리영역의 누설량이 변화할 수 있으므로 다이오드형성영역에 대한 이온주입은 LDD 및 할로이온주입조건에 따라 적절히 조절하여야 한다.
이하 본 발명에 대하여 첨부한 도면을 통하여 상세히 설명한다.
도 3은 본 발명에 따른 다이오드 형성영역과 소자활성영역이 도시된 반도체기판의 레이아웃이다.
도 3을 참조하면, 반도체기판인 실리콘 기판(30)에 소자격리막(34)인 필드산화막(34)에 의하여 게이트 형성부위인 소자활성영역(31)과 서로 이격된 다수개의 다이오드형성영역(32)이 정의되어 있다. 이때, 다이오드형성영역(32)은 STI(shallow trench isolation)에 의하여 소자격리막(34)을 형성하고 소정의 도전형을 갖는 웰을 형성한 다음 형성한 것이다. 본 발명의 실시예에서는, 페리영역 성분을 증가시키기 위하여 다수개의 다이오드를 빗장형태로 형성한다. 이때, 페리영역(33)의 항복전압이 충분히 낮지 않으면 다이오드형성영역에 문턱전압조절용 이온주입시의 에너지와 수 1012 ions/㎤의 농도로 이온주입을 실시한다.
따라서, 페리영역(33)의 웰농도를 높이므로 졍션다이오드의 항복전압을 낮춘다.
도 4는 본 발명에 따른 반도체장치의 게이트산화막 손상을 방지하기 위한 반도체장치의 레이아웃이고, 도 5는 본 발명에 따른 반도체장치의 게이트산화막 손상을 방지하기 위한 구조의 도 4의 절단선 Ⅱ-Ⅱ'에 따른 단면도이고, 도 6은 본 발명에 따른 반도체장치의 게이트산화막 손상을 방지하기 위한 구조의 도 4의 절단선 Ⅲ-Ⅲ'에 따른 단면도이다.
도 4 내지 도 6을 참조하면, 소자격리영역인 필드산화막(34)에 의하여 소자활성영역과 다이오드형성영역이 정의된 제 1 도전형 반도체 기판인 실리콘 기판(30)의 다이오드형성영역에 제 2 도전형 불순물로 도핑된 제 1 내지 제 4 다이오드(320,321,322,323)가 소정의 간격으로 이격되어 도면상 수직방향으로 평행하게 배열되어 있다.
소자활성영역은 다이오드형성영역과 소정의 간격을 가지며 수평방향으로 이격되어 위치하고 게이트라인(35)과 중첩되지 않는 기판(30) 부위가 제 2 도전형 불순물로 도핑되어 트랜지스터 소자의 소스/드레인(40)을 형성한다.
그리고,
제 1 내지 제 4 다이오드(320,321,322,323)의 상부에는 제 1 배선(390)이 중첩되도록 위치하며, 각각 제 1 내지 제 4 콘택플러그(380,381,382,383)를 통하여 제 1 배선(390)과 전기적으로 연결된다.
한편, 소자활성영역과 소자격리영역에 걸친 기판(30)상에는 게이트라인(35)이 길게 달리는 형태로 위치하며, 게이트라인(35)은 기판(30)과의 사이에 게이트절연막(36)을 개재하고 있다.
게이트라인(35)의 일단과 제 1 금속배선(390)은 제 5 콘택플러그(384)를 통하여 전기적으로 연결된다. 그리고, 게이트라인(35)의 타단은 제 2 배선(391)과 제 6 콘택플러그(385)를 통하여 전기적으로 연결된다.
또한, 기판(30)과 제 1 내지 제 2 배선(390,391)사이에는 산화막 등으로 이루어진 층간절연층(37)이 개재되어 있다.
따라서, 트랜지스터의 게이트라인(35)과 제 1 내지 제 4 다이오드(320,321,322,323)는 제 1 배선(390)과 전기적으로 연결되어, 안테나 효과에 의하여 게이트라인(35)에 집속된 차지를 다이오드들(320,321,322,323)을 통하여 기판(30) 벌크로 바이패스시킨다.
도 6에 도시된 바와 같이, 졍션다이오드인 제 1 내지 제 4 다이오드들(320,321,322,323)이 필드산화막(34)에 의하여 각각 격리되어 빗장형태로 배열되어 있으므로, 다이오드의 페리영역이 차지하는 영역이 다이오드형성영역에 비하여 커지므로 하나의 평판형태의 다이오드에 비하여 다이오드의 항복전압이 낮아진다.
본 발명은 상술한 바와 같이, 게이트를 다이오드에 연결하므로 게이트의 차지-엎(charge-up)에 의하여 게이트산화막을 통한 F-N 터널링을 방지한다. 이때, 다이오드를 다수개의 빗장형태로 구성하여 페리영역의 비율을 높여 졍션다이오드의 항복전압을 낮추는 방법으로 게이트산화막의 열화를 방지하므로 소자의 게이트산화막에 미치는 영향이 최소화하여 문턱전압 및 동작전류의 안정성이 보장되며 소자의 신뢰성이 향상되는 장점이 있다.

Claims (5)

  1. 소자격리막에 의한 소자격리영역에 의하여 다이오드형성영역과 소자활성영역이 정의된 제 1 도전형 반도체 기판 위에 형성된 게이트산화막, 소스/드레인 및 게이트라인이 형성된 상기 기판의 상기 다이오드형성영역에 빗장형태의 다수개의 다이오드들을 형성하여 상기 게이트라인의 일단과 상기 다수개의 다이오드를 전기적으로 연결시키는 것을 포함하여 이루어진 반도체장치의 게이트산화막 손상방지방법.
  2. 청구항 1에 있어서,
    상기 다수개의 다이오드들은 상기 소자격리막에 의하여 서로 격리된 것이 특징인 반도체장치의 게이트산화막 손상방지방법.
  3. 청구항 1에 있어서,
    각각의 상기 다이오드는 콘택플러그와 제 1 배선을 통하여 상기 게이트라인의 일단과 전기적으로 연결되도록 형성하는 것이 특징인 반도체장치의 게이트산화막 손상방지방법.
  4. 청구항 1에 있어서,
    상기 다이오드들은 상기 게이트산화막의 F-N터널링이 일어나는 전압보다 낮은 항복전압을 갖도록 형성하는 것이 특징인 반도체장치의 게이트산화막 손상방지방법.
  5. 청구항 1에 있어서,
    상기 다이오드형성영역의 주변영역을 문턱전압 이온주입시의 에너지와 1E12 - 10E12 ions/㎤의 농도로 도핑하는 것이 특징인 반도체장치의 게이트산화막 손상방지방법.
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