KR100292688B1 - 반도체장치의플라즈마손상완화방법 - Google Patents
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Abstract
본 발명은 반도체장치의 플라즈마 손상 완화방법에 관한 것으로서, 특히 MOS 트렌지스터에서 안테나 방향으로 두께가 매우 얇은 제 2 게이트 산화막 및 활성영역을 형성하여 안테나 측으로 부터 전류가 직접 터널링에 의하여 실리콘기판으로 빠져나가도록 하므로서 모스 트렌지스터의 게이트산화막으로 흐르는 전류를 최소화하므로서 건식식각시 플라즈마에 의한 손상(plasma damage)을 완화시키기에 적합하도록한 반도체장치의 직접 터널링을 이용한 플라즈마손상 완화방법에 관한 것이다.
본 발명은 반도체기판 위에 제 2 활성영역과 제 1 활성영역을 안테나 방향으로 순서적으로 격리시켜 정의하는 단계와, 제 2 활성영역과 제 1 활성영역의 표면에 제 2 게이트절연막과 제 1 게이트절연막을 형성하는 단계와, 제 2 활성영역과 제 1 활성영역을 포함하는 반도체 기판위에 안테나 방향으로 게이트전극을 형성하는 단계로 이루어진다.
Description
본 발명은 반도체장치의 플라즈마 손상 완화방법에 관한 것으로서, 특히 MOS 트렌지스터에서 안테나 방향으로 두께가 매우 얇은 제 2 게이트 산화막 및 활성영역을 형성하여 안테나 측으로 부터 전류가 직접 터널링에 의하여 실리콘기판으로 빠져나가도록 하므로서 모스 트렌지스터의 게이트산화막으로 흐르는 전류를 최소화하므로서 건식식각시 플라즈마에 의한 손상(plasma damage)을 완화시키기에 적합하도록한 반도체장치의 직접 터널링을 이용한 플라즈마손상 완화방법에 관한 것이다.
도 1a 와 도 1b는 각각 종래의 반도체장치의 플라즈마 손상 완화방법에 의하여 제조된 소자의 평면도와 단면도이다. 이때 단면도는 도 1a의 절단선 I-I에 의한 단면을 도시한 것이다.
도 1a와 도 1b를 참조하면, 소자격리용 필드산화막(5)이 형성된 실리콘기판(1) 위에 모스 트렌지스터가 작동하는 게이트(7)와 그 주변부에 소스/드레인 활성영역(71)이 도시되어 있고 도면상 나타나지는 아니하였지만 게이트(7)와 활성영역(71)이 만나는 부위가 채널영역이 된다. 이때 게이트는 A 방향으로 길게 형성되어 다양한 패턴의 안테나를 구성한다. 게이트(7) 형성을 위한 건식식각시 이러한 안테나의 주변길이에 비례하여 플라즈마로 부터 많은 량의 전류가 집속되어 게이트 하단에 위치한 게이트산화막(6)으로 흐르게 된다. 이때 게이트산화막(6)의 두께가 60Å 이면, 게이트산화막(6)을 관통하는 전류는 F/N 터널링에 의하여 흐르게 된다.
도 2a 도 내지 도 2h는 종래의 기술에 의한 반도체장치의 플라즈마 손상 완화방법을 도시한 단면도이다.
도 2a 를 참조하면, 실리콘기판(1) 위에 산화막(2)과 질화막(3)을 차례로 증착하여 형성한 다음 사진공정을 실시하여 질화막(3)의 상부 표면의 소정 부위에 활성영역 형성용 제 1 포토레지스트패턴(4)을 정의한다.
도 2b를 참조하면, 제 1 포토레지스트패턴(4)을 식각마스크로이용한 건식식각을 실시하여 이로 부터 보호되지 아니하는 부위의 질화막(3)과 산화막(2)을 제거한 다음 제 1 포토레지스트패턴(4)을 제거한다.
그리고 잔류한 질화막(3)을 마스크로 이용하여 노출된 실리콘기판(1)을 300 nm 정도 제거한다.
도 2c를 참조하면, 필드산화막(5)을 형성하기 위하여 기판(1)의 전면에 에이치디피 산화막(5)(high density plasma)을 증착하여 형성한 다음 씨엠피(chemical mechanical polishing)공정을 실시하여 전체 표면을 평탄화시킨다.
도 2d를 참조하면, 잔류한 질화막을 제거한 다음 모스 트렌지스터의 문턱전압을 조절하기 위한 채널이온 주입을 실시하여 잔류한 게이트산화막(2) 하부의 실리콘층에 소정의 불순물 이온을 주입한다.
도 2e를 참조하면, 활성영역이 형성될 부위에 잔류한 산화막을 제거한 다음 노출된 기판(1) 표면에 게이트산화막(6)을 형성한다. 그리고 기판의 전면에 게이트전극(7)을 형성하기 위하여 기판의 전면에 폴리실리콘층(7)을 증착하여 형성한다.
그리고 게이트전극 형성용 제 2 포토레지스트패턴(8)을 폴리실리콘층(7) 위에 형성하고 이를 이용한 건식식각공정을 실시하여 게이트전극(7)을 패터닝한다.
이때, 경로 ①은 총 연장길이가 수만 ㎛에 달하는 안테나에 연결되어 많은 양의 전류가 집속되어 게이트산화막(6)을 통하여 기판(1)의 실리콘층으로 유입되는 한편, 게이트 종단 부위 방향인 경로 ②로 부터 들어오는 전류의 양은 무시할 수 있다.
도 2f를 참조하면, 제 2 포토레지스트패턴을 제거하여 게이트전극(7)의 표면을 노출시킨다.
도 2g를 참조하면, 기판(1)의 전면에 콘택용 산화막(9)을 증착하여 형성한 다음, 콘택홀 형성용 제 3 포토레지스트 패턴(10)을 정의한 다음 이로 부터 보호되지 아니하는 부위의 콘택용 산화막(9)을 건식식각으로 제거하여 게이트전극(7)의 일부 표면을 다시 노출시킨다.
이때에도 역시, 게이트 상부에 형성되는 콘택홀의 갯수에 비례하여 건식식각용 플라즈마로 부터 많은 전류가 게이트전극(9)과 게이트산화막(6)을 통하여 기판(1)의 실리콘층으로 유입된다. 제 3 포토레지스트 패턴(10)을 제거한다.
도 2h를 참조하면, 금속배선(11)을 기판(1)의 전면에 증착하고 제 4 포토레지스트 패턴(12)을 정의하고 이를 이용한 건식식각을 실시하여 금속배선(11)을 패터닝한다. 이때에도 역시, 전술한 동일한 현상으로 많은 양의 전류가 실리콘층으로 침투한다.
상술한 종래의 기술에 따른 건식식각시에는 게이트전극이 안테나로 작용하여 플라즈마로 부터 전류를 집속하여 이를 모스 트렌지스터의 게이트산화막을 F/N 터널링에 의하여 관통시켜 실리콘층으로 유입시키는 작용을 하므로서 게이트산화막에 전하가 저장되는 트랩(trap)의 수를 증가시킨다. 따라서 모스 소자의 문턱전압 및 동작전류를 변화시키고 소자의 내구성을 악화시키는 문제점이 있다.
따라서, 본 발명의 목적은 MOS 트렌지스터에서 안테나 방향으로 두께가 매우 얇은 제 2 게이트 산화막 및 활성영역을 형성하여 안테나 측으로 부터 전류가 직접 터널링에 의하여 실리콘기판으로 빠져나가도록 하므로서 모스 트렌지스터의 게이트산화막으로 흐르는 전류를 최소화하므로서 건식식각시 플라즈마에 의한 손상(plasma damage)을 완화시키기에 적합하도록한 반도체장치의 직접 터널링을 이용한 플라즈마손상 완화방법을 제공하는데 있다.
상술한 목적을 달성하기 위하여 본 발명은 반도체기판 위에 제 2 활성영역과 제 1 활성영역을 안테나 방향으로 순서적으로 격리시켜 정의하는 단계와, 제 2 활성영역과 제 1 활성영역의 표면에 제 2 게이트절연막과 제 1 게이트절연막을 형성하는 단계와, 제 2 활성영역과 제 1 활성영역을 포함하는 반도체 기판위에 안테나 방향으로 게이트전극을 형성하는 단계로 이루어진다.
도 1a 와 도 1b는 각각 종래의 반도체장치의 플라즈마 손상 완화방법에 의하여 제조된 소자의 평면도와 단면도
도 2a 도 내지 도 2h는 종래의 기술에 의한 반도체장치의 플라즈마 손상 완화방법을 도시한 단면도
도 3a 와 도 3b는 각각 본 발명의 반도체장치의 플라즈마 손상 완화방법에 의하여 제조된 소자의 평면도와 단면도
도 4a 도 내지 도 4g는 본 발명에 따른 반도체장치의 플라즈마 손상 완화방법을 도시한 제조공정 단면도
이하 본 발명에 대하여 첨부한 도면을 통하여 상세히 설명한다.
도 3a 와 도 3b는 각각 본 발명의 반도체장치의 플라즈마 손상 완화방법에 의하여 제조된 소자의 평면도와 단면도이다. 이때 단면도는 도 3a의 절단선 II-II에 의한 단면을 도시한 것이다.
도 3a 와 도 3b를 참조하면, 소자격리용 필드산화막(45)과 제 1 게이트산화막(46), 제 2 게이트산화막(413)이 형성된 반도체기판(41) 위에 게이트전극(47)이 길게 A' 방향으로 형성되어 있다. 이와 같이 길게 형성된 게이트전극(47)은 그 자체가 안테나 역할을 하여 전류를 집속시키는 작용을 하게 된다. 평면도에서 점선 부위는 제 2 게이트 마스크(402)를 나타낸다.
모스 트렌지스터가 동작하는 종래의 활성영역인 제 1 활성영역(400)에서 안테나(A') 측으로, 즉 도면에서 보면 제 1 활성영역(400)의 좌측에 건식식각시 발생하는 플라즈마 손상 방지용 제 2 활성영역(401)이 형성되어 있다.
종래의 활성영역인 제 1 활성영역(400)에 대한 플라즈마의 영향을 배제하기 위하여 두 영역들(400, 401) 사이의 간격은 1 ㎛ 정도 이격되어 있다.
제 2 활성영역(401)의 길이는 연결되는 안테나의 용량을 고려하여 결정하고
그 폭은 게이트전극(47)이 포함될 수 있는 정도로 오버랩 마진을 두어 결정되어 있다.
도 4a 도 내지 도 4g는 본 발명에 따른 반도체장치의 플라즈마 손상 완화방법을 도시한 공정 단면도이다.
도 4a를 참조하면, 실리콘기판(41) 위에 제 1 산화막(42)과 질화막(43)을 차례로 증착하여 형성한 다음 사진공정을 실시하여 질화막(3)의 상부 표면의 소정 부위에 제 1, 제 2 활성영역 형성용 제 1 포토레지스트패턴(도시 안함)을 정의한다.
제 1 포토레지스트패턴을 식각마스크로이용한 건식식각을 실시하여 이로 부터 보호되지 아니하는 부위의 질화막(43)과 제 1 산화막(42)을 제거한 다음 제 1 포토레지스트패턴을 제거한다. 이때 제거되는 붕위는 이후 공정에서 각각 제 1, 제 2 활성영역이 형성될 부위이다.
그리고 잔류한 질화막(43)을 마스크로 이용하여 노출된 실리콘기판(41)을 300 nm 정도 제거한다.
도 4b를 참조하면, 필드산화막(45)을 형성하기 위하여 기판(41)의 전면에 에이치디피 산화막(5)(high density plasma)을 증착하여 형성한 다음 씨엠피(chemical mechanical polishing)공정을 실시하여 전체 표면을 평탄화시킨다.
잔류한 질화막을 제거한 다음 모스 트렌지스터의 문턱전압을 조절하기 위한 채널이온 주입을 실시하여 잔류한 제 1 산화막(42) 하부의 실리콘층에 소정의 불순물 이온을 주입한다.
도 4c를 참조하면, 잔류한 제 1 산화막(42)을 제거하여 활성영역이 형성될 부위의 실리콘기판(41) 표면을 노출시킨다. 그리고 노출된 부위에 게이트산화막인 제 2 산화막(46)을 60 Å 정도 성장시켜 형성한다.
도면상 좌측에 위치한 필드산화막(45) 사이의 제 2 활성영역 형성 부위를 완전히 노출시키는 제 2 포토레지스트패턴(414)을 사진공정을 실시하여 정의한다. 노출된 제 2 산화막을 불산 용액으로 습식식각하여 30 Å 정도만 잔류시켜서 제 3 산화막(413)을 형성한다. 즉, 제 3 산화막(413)은 제 2 산화막(46)과 동일 종류로서 제 2 산화막(46)의 절반 두께를 가지며 제 2 활성영역의 게이트산화막이 된다.
도 4d를 참조하면, 제 2 포토레지스트패턴(414)을 제거한다. 기판(41)의 전면에 게이트전극 형성용 폴리실리콘층(47)을 증착하여 형성한다. 그리고 게이트전극 형성용 마스크를 이용한 사진 공정을 실시하여 제 3 포토레지스트 패턴(48)을 정의한 다음 이(48)로 부터 보호되지 아니하는 부위의 폴리실리콘층(47)을 플라즈마 건식식각으로 제거하여 잔류한 폴리실리콘층(47)으로 이루어진 게이트전극(47)을 형성한다. 이때, 플라즈마로 부터 폴리실리콘층(47)을 통하여 흐르는 전류는 대부분 제 1 경로(①) 를 따라 제 3 산화막(413)을 관통하는 직접 터널링 현상으로 실리콘기판(41)으로 흐르고 제 2 산화막(46)으로는 미량의 전류만 흐르게 되는데 이는 제 3 산화막(413)의 에너지 대역 폭이 제 2 산화막(46)의 그것 보다 훨씬 작기 때문이다. 그리고 제 2 경로(②)로는 미세전류만 흐르게 되어 무시할 수 있다.
도 4e를 참조하면, 제 3 포토레지스트 패턴을 제거한 다음, 콘택홀 형성과 게이트전극(47)을 보호하기 위한 제 4 산화막(49)을 기판(41)의 전면에 두껍게 증착하여 형성한다.
도 4f를 참조하면, 게이트전극(47)에 전압을 인가하기 위한 금속배선과의 연결을 위한 콘택홀을 형성하기 위하여 콘택홀 형성 부위를 노출시키는 제 4 포토레지스트 패턴(410)을 정의한 다음, 이를 이용한 건식식각을 실시하여 제 4 산화막(49)의 소정 부위를 제거하므로서 콘택홀을 형성한다. 이때에도 역시 대부분의 플라즈마 전류는 제 3 경로(③)를 통하여 즉 제 3 산화막(413)을 관통하여 직접 터널링 방식으로 실리콘기판(41)으로 흐르게 된다.
도 4g를 참조하면, 제 4 포토레지스트 패턴을 제거한다. 게이트전극(47)과 연결될 금속층(411)을 콘택홀을 포함한 제 4 산화막(49) 전면에 증착하여 형성한 다음 사진공정을 실시하여 금속배선(411)을 정의하기 위한 제 5 포토레지스트 패턴(412)을 정의한다. 그리고 제 5 포토레지스트 패턴(412)으로 보호되지 아니하는 부위의 금속층(411)을 건식식각으로 제거하여 금속배선(411)을 형성한다. 이때에도 동일한 원리에 의하여 제 2 산화막(46)을 통하여 제 1 활성영역으로 유입되는 전류의 양은 최소화 되며 그경로는 제 4 경로(④)를 따른다.
이러한 전류경로는 직접 터널링 방식으로 흐르기 때문에 이처럼 수개의 단계를 거쳐도 제 3 산화막(413)은 거의 손상되지 아니하고 일정량의 전류를 실리콘기판(41)으로 방출시키는 역할을 수행하게 된다.
본 발명은 상술한 바와 같이, 대부분의 플라즈마 전류가 제 2 활성영역의 얇은 게이트산화막을 거치는 과정에서 직접 터널링 방식으로 실리콘기판으로 흡수되므로, 모스트렌지스터가 작동하는 제 1 활성영역에서의 게이트산화막을 거쳐서 실리콘기판으로 흐르는 F/N 터널링 전류는 현격히 감소한다.
따라서 소자의 게이트산화막에 미치는 영향이 최소화되므로서 문턱전압 및 동작전류의 안정성이 보장되며 소자의 신뢰성이 향상되는 장점이 있다.
Claims (9)
- 반도체기판 위에 제 2 활성영역과 제 1 활성영역을 안테나 방향으로 순서적으로 격리시켜 정의하는 단계와,상기 제 2 활성영역과 상기 제 1 활성영역의 표면에 제 2 게이트절연막과 제 1 게이트절연막을 형성하는 단계와,상기 제 2 활성영역과 상기 제 1 활성영역을 포함하는 상기 반도체 기판위에 상기 안테나 방향으로 게이트전극을 형성하는 단계로 이루어진 반도체장치의 플라즈마 손상 완화방법
- 청구항 1에 있어서, 상기 제 2 활성영역과 상기 제 1 활성영역은,상기 반도체 기판 위에 상기 제 2 활성영역과 상기 제 1 활성영역 형성 부위를 정의하는 마스크를 형성하는 단계와,상기 마스크로 보호되지 아니하는 부위의 상기 반도체기판의 표면을 제거하는 단계와,상기 제거된 부위에 절연물을 충전시켜 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 플라즈마 손상 완화방법.
- 청구항 1에 있어서, 상기 안테나는 길게 연장된 상기 게이트전극으로 이루어진 것이 특징인 반도체장치의 플라즈마 손상 완화방법.
- 청구항 1에 있어서, 상기 제 2 게이트절연막과 상기 제 1 게이트절연막은,상기 제 2 활성영역과 상기 제 1 활성영역 표면에 게이트산화막을 동시에 형성하는 단계와,상기 제 2 활성영역 표면에 형성된 상기 게이트산화막을 소정 두께로 감소시켜 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 플라즈마 손상 완화방법
- 청구항 4 에 있어서, 상기 제 2 게이트절연막의 두께는 상기 제 1 게이트절연막 두께의 이분의 일 정도로 형성하는 것이 특징인 반도체장치의 플라즈마 손상 완화방법.
- 청구항 1에 있어서, 상기 게이트전극 형성 단계 이후,상기 게이트전극을 포함하는 상기 반도체 기판의 전면에 패시베이션층을 형성하는 단계와,상기 게이트 전극의 소정 부위를 노출시키는 복수개의 콘택홀을 플라즈마 식각으로 형성하는 단계와,상기 콘택홀을 통하여 전기적으로 연결되는 도전성배선을 플라즈마식각으로 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 플라즈마 손상 완화방법.
- 청구항 1에 있어서, 상기 게이트전극은 플라즈마식각으로 형성하는 것이 특징인 반도체장치의 플라즈마 손상 완화방법.
- 청구항 1에 있어서, 상기 제 2 활성영역과 상기 제 1 활성영역 사이의 간격은 1 ㎛ 정도 이격되게 형성하는 것이 특징인 반도체장치의 플라즈마 손상 완화방법.
- 청구항 1에 있어서, 상기 제 2 활성영역의 폭은 연결되는 상기 안테나의 용량을 고려하여 결정하고 상기 제 2 활성영역의 길이는 상기 게이트전극이 포함될 수 있는 정도로 오버랩 마진을 두어 형성하는 것이 특징인 반도체장치의 플라즈마 손상 완화방법.
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| KR (1) | KR100292688B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100817409B1 (ko) * | 2002-12-17 | 2008-03-27 | 동부일렉트로닉스 주식회사 | 플라즈마 데미지를 방지하기 위한 인덕터를 갖는 반도체소자 |
-
1998
- 1998-04-24 KR KR1019980014741A patent/KR100292688B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990081055A (ko) | 1999-11-15 |
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