KR100817409B1 - 플라즈마 데미지를 방지하기 위한 인덕터를 갖는 반도체소자 - Google Patents

Abstract

플라즈마 데미지(damage)를 방지하기 위한 인덕터를 갖는 반도체 소자를 제공하기 위하여, 본 발명은, 반도체 기판과; 상기 기판 상부에 적층되는 게이트 산화막 및 게이트 폴리와; 상기 게이트 폴리 상측의 금속 배선층 및 게이트 폴리와 금속 배선층을 절연하는 PMD와; 상기 게이트 폴리와 금속 배선층 사이에 구비되는 인덕터;를 포함하는 반도체 소자를 제공한다.

반도체, 플라즈마, 게이트, 산화막, GOI, 인덕터, 인덕턴스

Description

플라즈마 데미지를 방지하기 위한 인덕터를 갖는 반도체 소자{SEMICONDUCTOR DEVICE WITH AN INDUCTOR TO PREVENT FROM PLASMA DAMAGE}

도 1은 종래 기술에 따른 반도체 소자의 개략 구성도이고,

도 2는 본 발명에 따른 반도체 소자의 개략 구성도이다.

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 플라즈마 데미지(damage)를 방지하기 위한 인덕터를 갖는 반도체 소자에 관한 것이다.

일반적으로, 플라즈마는 활발하게 운동하고 있는 가스 상태와 다름 없는 하전 입자들의 모임을 일컫는다. 흔히 플라즈마를 물질의 제4 상태라고 하는데, 이것은 고체, 액체, 기체와 같은 물질 상태와는 다른 특성을 갖는 상태이기 때문이다. 플라즈마 상태의 입자들은 일정 비율을 차지하는 중성의 원자 또는 분자, 음의 전하를 띄는 전자, 양의 전하를 띄는 양이온 및 음의 전하를 띄는 음이온들로 구성되어 있는데, 기체와 다른 점은 이온화의 의해 생성되는 하전 입자, 즉 전자 또는 양이온 등의 전하를 띈 입자가 존재한다는 것이다. 이러한 하전 입자의 존재 때문에 플라즈마는 일반 기체와는 다른 독특한 특성을 갖게 되는데, 플라즈마 외부 로부터 가해지는 전기장 또는 자기장의 영향을 받는 것이 하나의 특성이다. 또 다른 하나의 특성은 기체 내에 있어서 입자간의 충돌 외에 하전 입자 사이에 작용하는 전기적인 힘이 존재하여 하전 입자들을 연결시켜 주기 때문에 대단히 많은 수의 입자들이 군집적 운동을 하게 된다. 반도체 제조 공정에 이용되는 플라즈마는 전기 방전에 의해서 생성되고 유지된다. 이러한 전기 방전에 의해 생성된 플라즈마를 반도체 제조 공정들 중 증착/식각 식각 공정에 이용하고 있다.

위에서 설명한 플라즈마 증착/식각 공정은 매질을 비등방성으로 식각하는 특성을 갖기 때문에 고집적 반도체 소자의 제조 공정에 많이 사용되는데, 현재의 칩 구조에서는 불균일한 플라즈마에 의해 포텐셜(potential)이 다른 플라즈마가 웨이퍼 상위에 존재함으로써 플라즈마를 사용하는 공정 진행시 이에 의한 전류가 도 1에 도시한 바와 같이 플라즈마와 소자로 형성된 폐루프를 통해 실선 화살표로 도시한 방향으로 전류가 흐르게 되고, 이 전류로 인해 전자가 이동하여 게이트 산화막(100)에 트랩 또는 데미지를 가함으로써 GOI(Gate Oxide Integrity) 데미지가 발생된다.

특히, 현재에는 더욱 미세한 선폭 및 금속선 사이를 절연막으로 채우기 위하여 고밀도 플라즈마와 같이 증가된 플라즈마원을 가지고 증착/식각을 진행하는 공정이 더욱 많이 사용되므로, 상술한 플라즈마 증착/식각으로 인한 데미지가 더욱 심각해지고 있다.

상기 도 1에서, 도면부호 102는 게이트 폴리를 나타내고, 104는 트랜지스터 상부의 금속 배선층에 의한 전기 저항을 나타내며, 106은 디바이스 칩이 갖는 캐패 시터를 나타내고, 108은 금속 배선층과 게이트 폴리를 전기적으로 연결하는 플러그에 의한 전기 저항을 나타낸다.

이에 본 발명은 상기한 문제점을 해결하기 위한 것으로, 플라즈마 데미지를 억제할 수 있는 반도체 소자를 제공함을 목적으로 한다.

상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판에 구비된 게이트 폴리와 금속 배선층 사이에 인덕터를 구비한 반도체 소자를 제공한다.

상기한 구성의 본 발명에 의하면, 상기 인덕터는 플라즈마 처리 공정시에 소자로 흐르는 전류의 반대방향, 즉 전류의 흐름을 방해하는 유기 전압이 발생함으로써 플라즈마 데미지를 억제할 수 있다.

또한, 상기 인덕터의 인덕턴스 값을 디바이스 칩이 갖는 캐패시턴스 값을 고려하여 적당한 공진 주파수를 갖도록 하고, 불균일한 플라즈마로 발생한 전류의 흐름을 방해할 수 있는 적당한 값을 취함으로써, 전력 소비와 RC 지연 시간을 줄일 수 있는 효과도 가져다 줄 수 있다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 반도체 소자를 도시한 것이다.

도시한 바와 같이 본 발명에 따른 반도체 소자는, 실리콘 기판(10)과, 이 기판 위에 적층되는 게이트 산화막(12) 및 게이트 폴리(14)와, 게이트 폴리(14) 위에 적층되는 금속 배선층 및 이 배선층과 게이트 전극을 절연하는 PMD를 포함한다.

상기 도 2에는 금속 배선층이 도면번호 16으로 도시되어 있고, 디바이스 칩이 갖는 캐패시턴스가 도면번호 18로 도시되어 있으며, 플러그가 도면번호 20으로 도시되어 있다.

그리고, 본 발명의 소자는 플라즈마 처리 공정시에 소자쪽으로 흐르게 되는 전류(실선 화살표로 도시함)를 억제하기 위한 인덕터(22)를 게이트 폴리(14)와 금속 배선층(16) 사이에 구비한다.

이에 따라, 플라즈마 공정 진행시에 전류가 실선 화살표로 도시한 바와 같이 소자쪽으로 흐르게 되면, 상기 인덕터(22)에 의해 자속이 발생하며, 이로 인해 상기 전류가 흐르는 반대 방향, 즉 점선 화살표로 도시한 바와 같이 전류의 흐름을 방해하는 방향으로 유기 전압이 발생된다.

따라서, 게이트 폴리로 흐르게 되는 전류가 억제됨으로, 게이트 산화막(12)의 특성을 유지할 수 있고, 플라즈마 데미지를 방지할 수 있다.

그리고, 상기 인덕터(22)는 디바이스 칩이 갖는 캐패시턴스 값을 고려하여 적당한 공진 주파수를 갖는 인덕턴스 값을 설정하고, 또한 불균일한 플라즈마로 인해 발생한 전류의 흐름을 방해할 수 있는 적당한 값을 취하도록 하면, 전력 소비와 RC 지연 시간을 줄일 수 있다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범 위에 속하는 것은 당연하다.

이상에서 살펴본 바와 같이 본 발명은 플라즈마 공정 진행시에 소자쪽으로 흐르게 되는 전류를 억제함으로써, 플라즈마 데미지를 방지할 수 있는 효과가 있으며, 또한 인덕터의 인덕턴스 값을 적당한 값으로 설정하는 것에 따라 전력 소비와 RC 지연 시간을 줄일 수 있는 효과도 있다.

Claims (1)

1. 반도체 기판 상부에 적층되는 게이트 산화막 및 게이트 폴리와;

   상기 게이트 폴리 상측의 금속 배선층 및 게이트 폴리와 금속 배선층을 절연하는 절연층과;

   상기 절연층에 배치되며, 상기 게이트 폴리와 금속 배선층 사이에 구비되는 인덕터;

   를 포함하는 반도체 소자.

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