KR20000059694A - 플라즈마 손상이 방지되는 반도체장치 - Google Patents

플라즈마 손상이 방지되는 반도체장치 Download PDF

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Abstract

본 발명은 플라즈마 손상이 방지되는 반도체 장치에 관한 것으로서, 전원 전압을 전송하는 제1 메탈선, 접지 전압을 전송하는 제2 메탈선, 신호를 전송하는 제3 메탈선, 상기 제1 메탈선에 소오스가 연결되고 상기 제2 메탈선에 게이트가 연결된 PMOS 트랜지스터, 상기 제2 메탈선에 소오스가 연결되고 상기 제2 메탈선에 게이트가 연결된 PMOS 트랜지스터, 상기 제2 메탈선과 상기 제1 메탈선 사이에 연결된 제1 전하 방전 수단, 및 상기 제2 메탈선과 상기 제3 메탈선 사이에 연결된 제2 전하 방전 수단을 구비함으로써 플라즈마 손상이 방지된다.

Description

플라즈마 손상이 방지되는 반도체 장치{Semiconductor Device protecting Plasma Damage}
본 발명은 반도체 장치에 관한 것으로서, 특히 플라즈마(plasma) 손상이 방지되는 반도체 장치의 슈미트 트리거에 관한 것이다.
플라즈마는 활발하게 운동하고 있는 가스 상태와 다름 없는 하전 입자들의 모임을 일컫는다. 흔히 플라즈마를 물질의 제4 상태라고 하는데 이것은 고체, 액체, 기체와 같은 물질 상태와는 다른 특성을 갖는 상태이기 때문이다. 플라즈마 상태의 입자들은 일정 비율을 차지하는 중성의 원자 또는 분자, 음의 전하를 띠는 전자, 양의 전하를 띠는 양이온 및 음의 전하를 띠는 음이온들로 구성되어있는데, 기체와 다른 점은 이온화에 의해 생성되는 하전 입자, 즉 전자 또는 양이온 등의 전하를 띤 입자가 존재한다는 것이다. 이러한 하전 입자의 존재 때문에 플라즈마는 일반 기체와는 다른 독특한 특성을 갖게 되는데 플라즈마 외부로부터 가해지는 전기장 또는 자기장의 영향을 받는 것이 하나의 특성이다. 또 다른 하나의 특성은 기체 내에 있어서 입자간의 충돌 외에 하전 입자 사이에 작용하는 전기적인 힘이 존재하여 하전 입자들을 연결시켜 주기 때문에 대단히 많은 수의 입자들이 군집적 운동을 하게 된다. 반도체 제조 공정에 이용되는 플라즈마는 전기 방전에 의해서 생성되고 유지된다. 이러한 전기 방전에 의해 생성된 플라즈마를 반도체 제조 공정들 중 식각 공정에 이용할 경우 이를 건식 식각이라고 한다.
반도체 소자의 고집적화는 포토리소그라피(Photo-Lithography) 기술의 진보 및 식각 공정의 발전에 의해 이루어져 왔으며, 이러한 식각 공정은 부유(floating)된 게이트 절연막에 결점(defect)을 유발하는 전하가 쌓이게 되어 게이트 절연막에 심각한 신뢰성 및 소자 특성 저하의 원인이 된다는 것이다. 특히 최근 광범위하게 사용되고 있는 다층 배선 메탈에서 회로가 복잡해지고 고속의 반도체 장치를 만들기 위해서 다층 공정이 진행되고 있으며 집적도가 높아갈 수록 좁은 선폭의 식각에 필요한 고집적 플라즈마, 즉 고밀도 플라즈마 식각이 필요한데 이때는 플라즈마원이 더욱 많아 지므로 게이트 절연막에 더 심각한 손상이 발생하게 된다. 이들 플라즈마가 게이트 절연막에 손상을 가하게 됨으로 인하여 문턱 전압을 포함한 모스 트랜지스터(MOS Transistor)들의 특성을 저하시키고 게이트 절연막의 수명을 단축시켜 반도체 장치 내부 회로의 오동작이 될 수 있는 결정적인 불량 현상을 초래하게 된다.
도 1은 종래의 반도체 장치의 슈미트 트리거의 회로도이다. 도 1을 참조하면, 슈미트 트리거(101)는 NMOS 트랜지스터들(111∼114)과 PMOS 트랜지스터들(121∼124)을 구비한다. NMOS 트랜지스터들(111, 112)과 PMOS 트랜지스터들(121, 122)의 게이트들에 메탈 라인(131)이 연결된다. 메탈 라인(131)이 플라즈마 식각 공정하에서 패턴(pattern)될 때 플라즈마에 의해 발생한 전하들이 NMOS 트랜지스터들(111, 112)과 PMOS 트랜지스터들(121, 122)을 메탈 라인(131)에 연결시켜주는 콘택(contact)을 통해서 NMOS 트랜지스터들(111, 112)과 PMOS 트랜지스터들(121, 122)의 게이트들의 절연막들에 전달이 되어서 게이트 절연막들이 손상을 받아서 NMOS 트랜지스터들(111, 112)과 PMOS 트랜지스터들(121, 122)의 불량이 유발될 수가 있다. 즉, 플라즈마 손상이 발생한다.
본 발명이 이루고자하는 기술적 과제는 플라즈마 손상이 방지되는 반도체 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 반도체 장치의 슈미트 트리거(Schmitt Trigger)의 회로도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 슈미트 트리거의 회로도.
도 3은 상기 도 2에 도시된 슈미트 트리거의 PMOS 트랜지스터와 NMOS 트랜지스터 및 제1 및 제2 다이오드들을 본 발명의 제1 실시예에 따라 반도체 장치에 구현한 것을 도시한 도면.
도 4는 상기 도 2에 도시된 슈미트 트리거의 PMOS 트랜지스터와 NMOS 트랜지스터 및 제1 및 제2 다이오드들을 본 발명의 제2 실시예에 따라 반도체 장치에 구현한 것을 도시한 도면.
도 5는 상기 도 4에 도시된 제1 및 제2 다이오드의 평면도.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 슈미트 트리거의 회로도.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치의 슈미트 트리거의 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은,
전원 전압을 전송하는 제1 메탈선, 접지 전압을 전송하는 제2 메탈선, 신호를 전송하는 제3 메탈선, 상기 제1 메탈선에 소오스가 연결되고 상기 제2 메탈선에 게이트가 연결된 PMOS 트랜지스터, 상기 제2 메탈선에 소오스가 연결되고 상기 제2 메탈선에 게이트가 연결된 PMOS 트랜지스터, 상기 제2 메탈선과 상기 제1 메탈선 사이에 연결된 제1 전하 방전 수단, 및 상기 제2 메탈선과 상기 제3 메탈선 사이에 연결된 제2 전하 방전 수단을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하기는, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터는 각각 복수개의 PMOS 트랜지스타들과 복수개의 NMOS 트랜지스터들로 구성된다.
바람직하기는 또한, 상기 제1 전하 방전 수단은 N웰에 P+도핑층이 형성된 다이오드이 상기 P+도핑층은 상기 제3 메탈선에 연결되며, 상기 제2 전하 방전 수단은 P웰에 N+도핑층이 형성된 다이오드이며 상기 N+도핑층은 상기 제3 메탈선에 연결된다.
상기 본 발명의 반도체 장치에 따르면, 상기 NMOS 트랜지스터의 게이트 및 PMOS 트랜지스터의 게이트에 플라즈마 손상이 발생되지 않는다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 슈미트 트리거의 회로도이다. 도 2를 참조하면, 슈미트 트리거(201)는 제1 내지 제3 메탈선들(231∼233), PMOS 트랜지스터들(221∼224), NMOS 트랜지스터들(211∼214) 및 제1 및 제2 전하 방전 수단들(241, 242), 예컨대 다이오드들을 구비한다. 제1 다이오드(241)는 제3 메탈선(233)에 그의 애노드(Anode)가 연결되고 제1 메탈선(231)에 그의 캐쏘드(Cathode)가 연결된다. PMOS 트랜지스터들(221∼224)과 NMOS 트랜지스터들(211∼214)은 인버터 기능을 가지므로 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성할 수도 있다.
도 3은 상기 도 2에 도시된 슈미트 트리거(201)의 PMOS 트랜지스터(222)와 NMOS 트랜지스터(211) 및 제1 및 제2 다이오드들(241, 242)을 본 발명의 제1 실시예에 따라 반도체 장치에 구현한 것을 도시한 도면이다. 도 3을 참조하면, NMOS 트랜지스터(211)와 PMOS 트랜지스터(222)가 형성되고, 그 사이에 제1 및 제2 다이오드들(241, 242)이 형성된다. PMOS 트랜지스터(222)는 기판(301) 내의 N웰(311)에 형성된 P+도핑층들(313, 315)을 구비하며, 상기 P+도핑층들(313, 315) 사이의 기판(301) 상에 게이트 절연막(317)이 형성된다. NMOS 트랜지스터(211)는 기판(301) 내의 P웰(321)에 형성된 N+도핑층들(323, 325)을 구비하며, 상기 N+도핑층들(323, 325) 사이의 기판(301) 상에 게이트 절연막(327)이 형성된다. 상기 게이트 절연막들(317, 327)은 제3 메탈선(233)과 콘택을 통하여 연결된다. PMOS 트랜지스터(222)의 소오스(315)는 제1 메탈선(231)과 콘택을 통하여 연결되고 NMOS 트랜지스터(211)의 소오스(323)는 콘택을 통하여 제2 메탈선(232)과 연결된다. 제1 다이오드(241)는 기판(301) 내의 N웰(331)에 P+도핑층(333)을 가지고 있고, 제2 다이오드(242)는 기판(301) 내의 P웰(321)에 N+도핑층(343)을 가지고 있다. 상기 P+도핑층(343)과 N+도핑층(333)은 제3 메탈선(233)과 콘택을 통하여 연결된다. 제2 다이오드(242)의 N웰(321)과 PMOS 트랜지스터(222)의 N웰(311)은 그 사이에 형성된 P형 도핑층(361)에 의해 격리된다.
도 4는 상기 도 2에 도시된 슈미트 트리거(201)의 PMOS 트랜지스터(222)와 NMOS 트랜지스터(211) 및 제1 및 제2 다이오드들(241, 242)을 본 발명의 제2 실시예에 따라 반도체 장치에 구현한 것을 도시한 도면이다. 도 4에 도시된 NMOS 트랜지스터들(211∼214)과 PMOS 트랜지스터들(221∼224)의 구조는 도 3과 유사하므로 그에 대한 상세한 설명은 생략한다. 도 3에는 제1 및 제2 다이오드들(241, 242)이 PMOS 트랜지스터(242) 옆에 형성되어있다. 또한, 전원 전압(VDD)을 위한 N+도핑층(411)과 접지 전압(VSS)을 위한 P+도핑층(421)이 하나씩 더 형성되어있다. 제1 다이오드(241)는 기판(401) 내의 N웰(431)에 P+도핑층(433)을 가지고 있고, 제2 다이오드(242)는 기판(401) 내의 P웰(441)에 N+도핑층(443)을 가지고 있다. 상기 P+도핑층(433)과 N+도핑층(443)은 제3 메탈선(233)과 각각 콘택을 통하여 연결된다. 제1 다이오드(241)의 N웰(431)과 PMOS 트랜지스터(222)의 N웰(431) 그 사이에 형성된 P형 도핑층(451)에 의해 격리된다.
도 5는 상기 도 4에 도시된 제1 및 제2 다이오드들(241, 242)의 평면도이다. 도 5를 참조하면, 제1 다이오드(241)의 P+도핑층(433) 상에 다수개의 콘택들(511)이 형성되고, 제2 다이오드(242)의 N+도핑층(443) 상에 다수개의 콘택들(521)이 형성된다. 상기 다수개의 콘택들(511, 521)은 제3 메탈선(233)과 연결된다.
도 3과 도 4에 도시된 바와 같이 제1 및 제2 다이오드들(241, 242)을 NMOS 트랜지스터(211)와 PMOS 트랜지스터(222)의 게이트 절연막들(317, 327)에 연결함으로써 고집적 플라즈마 식각 공정에서 발생하는 전하들이 제1 및 제2 다이오드들(241, 242)을 통하여 모두 방전된다. 따라서, NMOS 트랜지스터(211)의 게이트 절연막(327)과 PMOS 트랜지스터(222)의 게이트 절연막(317)은 플라즈마 손상을 받지 않는다.
도 6은 본 발명의 제2 실시예에 따른 슈미트 트리거의 회로도이다. 도 6에 도시된 슈미트 트리거(601)에는 도 2에 도시된 제2 다이오드(242) 대신 저항(611)이 사용된 것이다. 저항(611)은 N+도핑층을 이용하여 형성된 것으로서 도 2에 도시된 제2 다이오드(242)와 동일한 기능을 갖는다.
도 7은 본 발명의 제3 실시예에 따른 슈미트 트리거의 회로도이다. 도 7에 도시된 슈미트 트리거(701)에는 도 2에 도시된 제1 다이오드(241) 대신 저항(711)이 사용된 것이다. 저항(711)은 P+도핑층을 이용하여 형성된 것으로서 도 2에 도시된 제1 다이오드(241)와 동일한 기능을 갖는다.
도 2, 도 6 및 도 7에 도시된 슈미트 트리거 대신 인버터, 낸드 게이트(NAND Gate), 노아 게이트(NOR Gate) 등 다양한 논리 회로들이 사용될 수도 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 실시예들에서 설명한 바와 같이 NMOS 트랜지스터(211)의 게이트 절연막(327)과 PMOS 트랜지스터(222)의 게이트 절연막(317)에 제1 및 제2 다이오드들(241, 242)을 연결함에 따라 플라즈마 식각 공정 특히 고집적 플라즈마 식각 공정 도중 NMOS 트랜지스터(211)와 PMOS 트랜지스터(222)의 게이트 절연막들(317, 327)에 발생하기 쉬운 전하들이 제1 및 제2 다이오드들(241, 242)을 통하여 모두 방전된다. 따라서, NMOS 트랜지스터(211)와 PMOS 트랜지스터(222)의 게이트 절연막들(317, 327)은 플라즈마 손상을 받지 않게 된다.

Claims (3)

  1. 전원 전압을 전송하는 제1 메탈선;
    접지 전압을 전송하는 제2 메탈선;
    신호를 전송하는 제3 메탈선;
    상기 제1 메탈선에 소오스가 연결되고 상기 제2 메탈선에 게이트가 연결된 PMOS 트랜지스터;
    상기 제2 메탈선에 소오스가 연결되고 상기 제2 메탈선에 게이트가 연결된 NMOS 트랜지스터;
    상기 제2 메탈선과 상기 제1 메탈선 사이에 연결된 제1 전하 방전 수단; 및
    상기 제2 메탈선과 상기 제3 메탈선 사이에 연결된 제2 전하 방전 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터는 각각 상기 반도체 장치 내부의 기초적인 셀을 구성하는 복수개의 PMOS 트랜지스타들과 복수개의 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 전하 방전 수단은 N웰에 P+도핑층이 형성된 다이오드이며 상기 P+도핑층은 상기 제3 메탈선에 연결되며, 상기 제2 전하 방전 수단은 P웰에 N+도핑층이 형성된 다이오드이며 상기 N+도핑층은 상기 제3 메탈선에 연결되는 것을 특징으로 하는 반도체 장치.
KR1019990007501A 1999-03-08 1999-03-08 플라즈마 손상이 방지되는 반도체장치 KR20000059694A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100817094B1 (ko) * 2007-03-27 2008-03-26 삼성전자주식회사 패턴 반복성을 고려하여 플라즈마로 인한 손상을 방지하는정션 다이오드의 배치 방법
KR100817409B1 (ko) * 2002-12-17 2008-03-27 동부일렉트로닉스 주식회사 플라즈마 데미지를 방지하기 위한 인덕터를 갖는 반도체소자

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