JPH1174523A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1174523A JPH1174523A JP1886998A JP1886998A JPH1174523A JP H1174523 A JPH1174523 A JP H1174523A JP 1886998 A JP1886998 A JP 1886998A JP 1886998 A JP1886998 A JP 1886998A JP H1174523 A JPH1174523 A JP H1174523A
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Abstract
(57)【要約】
【課題】 ＲＩＥ等のプラズマ工程におけるチャージン
グダメージを防止することが可能な配線構造を提供す
る。 【解決手段】 ＭＩＳ構造を有する半導体素子と、この
半導体素子のゲートに接続され回路動作に使用される機
能配線１７、１８とを有する半導体装置において、半導
体基板に接続され回路動作には使用しないダミー配線２
０、２１を機能配線の近傍に設けた。
グダメージを防止することが可能な配線構造を提供す
る。 【解決手段】 ＭＩＳ構造を有する半導体素子と、この
半導体素子のゲートに接続され回路動作に使用される機
能配線１７、１８とを有する半導体装置において、半導
体基板に接続され回路動作には使用しないダミー配線２
０、２１を機能配線の近傍に設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特にチャージングダメージを低減するため
の配線構造に係る半導体装置及びその製造方法に関す
る。
の製造方法、特にチャージングダメージを低減するため
の配線構造に係る半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の製造においては、しばしば
ＲＩＥ等のプラズマによるチャージングダメージが発生
し、問題となっている。チャージングダメージの発生原
因にはいくつかのものがあるが、その中の一つとして次
のような機構がある。すなわち、ゲート電極につながる
配線、コンタクト、ビア等がプラズマから電荷を受けて
ゲート絶縁膜に帯電が生じ、その結果、ゲート電位の上
昇により高電界がゲート絶縁膜に印加されてＦＮ電流が
流れ、ゲート絶縁膜にダメージを与えるというものであ
る。
ＲＩＥ等のプラズマによるチャージングダメージが発生
し、問題となっている。チャージングダメージの発生原
因にはいくつかのものがあるが、その中の一つとして次
のような機構がある。すなわち、ゲート電極につながる
配線、コンタクト、ビア等がプラズマから電荷を受けて
ゲート絶縁膜に帯電が生じ、その結果、ゲート電位の上
昇により高電界がゲート絶縁膜に印加されてＦＮ電流が
流れ、ゲート絶縁膜にダメージを与えるというものであ
る。
【０００３】図１３は、Ａｌ等の配線をＲＩＥによって
パターニングするときのダメージングメカニズムを説明
するための図である。５１はシリコン基板（図示せず）
上に形成された層間絶縁膜、５２はＡｌ等を用いた配線
用の金属膜、５３はレジストである。
パターニングするときのダメージングメカニズムを説明
するための図である。５１はシリコン基板（図示せず）
上に形成された層間絶縁膜、５２はＡｌ等を用いた配線
用の金属膜、５３はレジストである。
【０００４】図１３（ａ）はエッチングの途中の段階を
示したものであるが、配線用の金属膜５２は連続膜とな
っており、ＭＯＳトランジスタ（図示せず）のゲートは
金属膜５２を通して基板に接続されているため、ゲート
部にはチャージングダメージは生じない。
示したものであるが、配線用の金属膜５２は連続膜とな
っており、ＭＯＳトランジスタ（図示せず）のゲートは
金属膜５２を通して基板に接続されているため、ゲート
部にはチャージングダメージは生じない。
【０００５】図１３（ｂ）はさらにエッチングが進行し
た段階を示したものである。ＲＩＥの特性上、パターン
が疎な領域では密な領域に比べてエッチングが早く進行
するため、エッチングの途中の段階であっても配線パタ
ーンの疎密に応じて島状のパターンが形成される。この
とき島状の金属膜のパターンが基板に接続されていれば
チャージングダメージは生じないが、基板に接続されて
いない場合にはＭＯＳトランジスタのゲート絶縁膜に電
荷が蓄積されることになる。したがって、蓄積された電
荷によってゲートの電位が上昇し、高電界ストレスがゲ
ート絶縁膜にかかることになる。
た段階を示したものである。ＲＩＥの特性上、パターン
が疎な領域では密な領域に比べてエッチングが早く進行
するため、エッチングの途中の段階であっても配線パタ
ーンの疎密に応じて島状のパターンが形成される。この
とき島状の金属膜のパターンが基板に接続されていれば
チャージングダメージは生じないが、基板に接続されて
いない場合にはＭＯＳトランジスタのゲート絶縁膜に電
荷が蓄積されることになる。したがって、蓄積された電
荷によってゲートの電位が上昇し、高電界ストレスがゲ
ート絶縁膜にかかることになる。
【０００６】図１３（ｃ）はさらにエッチングが進行
し、金属膜５２のパターンが完全に分離された段階を示
したものである。この段階では分離された金属膜５２の
パターンの側壁部分から電荷を受け、ゲート電位の上昇
によって高電界ストレスがゲート絶縁膜にかかることに
なる。
し、金属膜５２のパターンが完全に分離された段階を示
したものである。この段階では分離された金属膜５２の
パターンの側壁部分から電荷を受け、ゲート電位の上昇
によって高電界ストレスがゲート絶縁膜にかかることに
なる。
【０００７】上記の例は、ＲＩＲ等による配線加工時の
チャージングダメージについて説明したものであるが、
チャージングダメージは埋め込み配線構造を作製する場
合のＲＩＥ等による接続孔や配線溝の形成の際にも問題
となる。すなわち、ＲＩＥ等によって層間絶縁膜に接続
孔や配線溝を形成する際、電荷の蓄積によってＭＯＳト
ランジスタのゲートと基板との間に電位差が生じ、その
ため高電界ストレスがゲート絶縁膜にかかることにな
る。
チャージングダメージについて説明したものであるが、
チャージングダメージは埋め込み配線構造を作製する場
合のＲＩＥ等による接続孔や配線溝の形成の際にも問題
となる。すなわち、ＲＩＥ等によって層間絶縁膜に接続
孔や配線溝を形成する際、電荷の蓄積によってＭＯＳト
ランジスタのゲートと基板との間に電位差が生じ、その
ため高電界ストレスがゲート絶縁膜にかかることにな
る。
【０００８】
【発明が解決しようとする課題】以上述べたように、従
来は、配線加工時のＲＩＥ等のプラズマ工程においてＭ
ＩＳ構造にチャージングダメージが生じ、ゲート絶縁膜
の劣化の原因となっていた。また、埋め込み配線構造に
おいても、接続孔や配線溝加工時のＲＩＥ等のプラズマ
工程においてＭＩＳ構造にチャージングダメージが生
じ、ゲート絶縁膜の劣化の原因となっていた。
来は、配線加工時のＲＩＥ等のプラズマ工程においてＭ
ＩＳ構造にチャージングダメージが生じ、ゲート絶縁膜
の劣化の原因となっていた。また、埋め込み配線構造に
おいても、接続孔や配線溝加工時のＲＩＥ等のプラズマ
工程においてＭＩＳ構造にチャージングダメージが生
じ、ゲート絶縁膜の劣化の原因となっていた。
【０００９】本発明の目的は、ＲＩＥ等のプラズマ工程
におけるチャージングダメージを防止することが可能な
配線構造を有する半導体装置及びその製造方法を提供す
ることにある。
におけるチャージングダメージを防止することが可能な
配線構造を有する半導体装置及びその製造方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明における半導体装
置は、半導体基板の主面側に形成されたＭＩＳ構造を有
する半導体素子と、少なくとも１層以上の層間絶縁膜
と、この層間絶縁膜の接続孔内に形成された第１の機能
配線部及び層間絶縁膜上に形成された第２の機能配線部
からなり前記半導体素子のゲートに接続された回路動作
に使用される機能配線と、この機能配線と離間した領域
に設けられ前記半導体基板に接続された回路動作には使
用しないダミー配線とを有することを特徴とする（構成
Ａとする）。
置は、半導体基板の主面側に形成されたＭＩＳ構造を有
する半導体素子と、少なくとも１層以上の層間絶縁膜
と、この層間絶縁膜の接続孔内に形成された第１の機能
配線部及び層間絶縁膜上に形成された第２の機能配線部
からなり前記半導体素子のゲートに接続された回路動作
に使用される機能配線と、この機能配線と離間した領域
に設けられ前記半導体基板に接続された回路動作には使
用しないダミー配線とを有することを特徴とする（構成
Ａとする）。
【００１１】前記構成Ａにおいて、ダミー配線は機能配
線の近傍に設けられていることが好ましい（構成Ｂとす
る）。また、前記構成Ａにおいて、機能配線とダミー配
線との間に１以上の中間配線を設け、ダミー配線及び機
能配線がそれぞれ前記１以上の中間配線の近傍に設けら
れてるようにしてもよい（構成Ｃとする）。
線の近傍に設けられていることが好ましい（構成Ｂとす
る）。また、前記構成Ａにおいて、機能配線とダミー配
線との間に１以上の中間配線を設け、ダミー配線及び機
能配線がそれぞれ前記１以上の中間配線の近傍に設けら
れてるようにしてもよい（構成Ｃとする）。
【００１２】このように、ダミー配線を形成することに
より、配線加工の際のＲＩＥ等のプラズマ工程のほとん
どの時間において、ゲートの電位と半導体基板（ウエル
等）の電位とを同電位に保つことができる。したがっ
て、配線加工の際のＲＩＥ等のプラズマ工程におけるチ
ャージングダメージを防止することができ、ゲート絶縁
膜の劣化を防止することができる。特に、前記構成Ｂ或
いはＣとすることにより、ＲＩＥの終了直前まで、より
高い確率で機能配線とダミー配線とを接続しておくこと
ができる。
より、配線加工の際のＲＩＥ等のプラズマ工程のほとん
どの時間において、ゲートの電位と半導体基板（ウエル
等）の電位とを同電位に保つことができる。したがっ
て、配線加工の際のＲＩＥ等のプラズマ工程におけるチ
ャージングダメージを防止することができ、ゲート絶縁
膜の劣化を防止することができる。特に、前記構成Ｂ或
いはＣとすることにより、ＲＩＥの終了直前まで、より
高い確率で機能配線とダミー配線とを接続しておくこと
ができる。
【００１３】前記構成Ａ〜Ｃのより具体的な構成は以下
の通りである。ダミー配線が少なくとも１層以上の層間
絶縁膜の接続孔内に形成された第１のダミー配線部及び
少なくとも１層以上の層間絶縁膜上に形成された第２の
ダミー配線部からなる（構成Ｄとする）。
の通りである。ダミー配線が少なくとも１層以上の層間
絶縁膜の接続孔内に形成された第１のダミー配線部及び
少なくとも１層以上の層間絶縁膜上に形成された第２の
ダミー配線部からなる（構成Ｄとする）。
【００１４】ダミー配線が層間絶縁膜の接続孔内に形成
された第１のダミー配線部のみからなる（構成Ｅとす
る）。ダミー配線が複数の層間絶縁膜の各接続孔内に形
成された複数の第１のダミー配線部及び最上層の層間絶
縁膜以外の層間絶縁膜上に形成された１以上の第２のダ
ミー配線部からなる（構成Ｆとする）。
された第１のダミー配線部のみからなる（構成Ｅとす
る）。ダミー配線が複数の層間絶縁膜の各接続孔内に形
成された複数の第１のダミー配線部及び最上層の層間絶
縁膜以外の層間絶縁膜上に形成された１以上の第２のダ
ミー配線部からなる（構成Ｆとする）。
【００１５】構成Ｅ及びＦは、最上層の層間絶縁膜（層
間絶縁膜が単層の場合は該単層の層間絶縁膜）上には第
２のダミー配線部を設けず、第１のダミー配線部によっ
てダミー配線を終端させるというものである。第２のダ
ミー配線部がないことから、最上層の第１の機能配線が
ショートを生じる確率が低減されるとともに、配線間容
量を低減できるという効果もある。この場合、第１のダ
ミー配線部と第２の機能配線部とを互いに異なった材料
で構成すれば、第２の機能配線部を第１のダミー配線部
に対して選択的にエッチングすることにより、第１のダ
ミー配線部はエッチングされず接続孔内に残すことがで
きる。
間絶縁膜が単層の場合は該単層の層間絶縁膜）上には第
２のダミー配線部を設けず、第１のダミー配線部によっ
てダミー配線を終端させるというものである。第２のダ
ミー配線部がないことから、最上層の第１の機能配線が
ショートを生じる確率が低減されるとともに、配線間容
量を低減できるという効果もある。この場合、第１のダ
ミー配線部と第２の機能配線部とを互いに異なった材料
で構成すれば、第２の機能配線部を第１のダミー配線部
に対して選択的にエッチングすることにより、第１のダ
ミー配線部はエッチングされず接続孔内に残すことがで
きる。
【００１６】なお、機能配線とダミー配線との間隔、機
能配線と中間配線との間隔或いはダミー配線と中間配線
との間隔は、少なくとも一部の箇所において、最小設計
配線間距離ルールの５倍以内の距離、或いは１μｍ以下
の距離で隣接していることが好ましい。
能配線と中間配線との間隔或いはダミー配線と中間配線
との間隔は、少なくとも一部の箇所において、最小設計
配線間距離ルールの５倍以内の距離、或いは１μｍ以下
の距離で隣接していることが好ましい。
【００１７】また、本発明における半導体装置は、半導
体基板の主面側に形成されたＭＩＳ構造を有する半導体
素子と、少なくとも１層以上の層間絶縁膜と、この層間
絶縁膜の接続孔内に形成された第１の機能配線部及び層
間絶縁膜の配線溝内に埋め込まれた第２の機能配線部か
らなり前記半導体素子のゲートに接続された回路動作に
使用される機能配線と、この機能配線と離間したダミー
となる領域に設けられ前記半導体基板に接続された回路
動作には使用しないダミー配線とを有することを特徴と
する（構成Ｇとする）。
体基板の主面側に形成されたＭＩＳ構造を有する半導体
素子と、少なくとも１層以上の層間絶縁膜と、この層間
絶縁膜の接続孔内に形成された第１の機能配線部及び層
間絶縁膜の配線溝内に埋め込まれた第２の機能配線部か
らなり前記半導体素子のゲートに接続された回路動作に
使用される機能配線と、この機能配線と離間したダミー
となる領域に設けられ前記半導体基板に接続された回路
動作には使用しないダミー配線とを有することを特徴と
する（構成Ｇとする）。
【００１８】前記構成Ｇのより具体的な構成は次の通り
である。ダミー配線が少なくとも１層以上の層間絶縁膜
のダミー接続孔内に形成された第１のダミー配線部及び
少なくとも１層以上の層間絶縁膜のダミー配線溝内に埋
め込まれた第２のダミー配線部からなる（構成Ｈとす
る）。
である。ダミー配線が少なくとも１層以上の層間絶縁膜
のダミー接続孔内に形成された第１のダミー配線部及び
少なくとも１層以上の層間絶縁膜のダミー配線溝内に埋
め込まれた第２のダミー配線部からなる（構成Ｈとす
る）。
【００１９】前記構成によれば、最終的にダミー配線が
形成されるダミーとなる領域（ダミー接続孔、ダミー配
線溝）が、接続孔や配線溝を加工する際のＲＩＥ等のプ
ラズマ工程において同時に形成されることになる。その
ため、プラズマ工程において、電荷がゲートのみならず
ダミー領域を通して半導体基板（ウエル等）にも供給さ
れ、ゲートの電位と半導体基板の電位との電位差を小さ
くすることができる。したがって、接続孔や配線溝の加
工の際のＲＩＥ等のプラズマ工程におけるチャージング
ダメージを防止することができ、ゲート絶縁膜の劣化を
防止することができる。
形成されるダミーとなる領域（ダミー接続孔、ダミー配
線溝）が、接続孔や配線溝を加工する際のＲＩＥ等のプ
ラズマ工程において同時に形成されることになる。その
ため、プラズマ工程において、電荷がゲートのみならず
ダミー領域を通して半導体基板（ウエル等）にも供給さ
れ、ゲートの電位と半導体基板の電位との電位差を小さ
くすることができる。したがって、接続孔や配線溝の加
工の際のＲＩＥ等のプラズマ工程におけるチャージング
ダメージを防止することができ、ゲート絶縁膜の劣化を
防止することができる。
【００２０】前記構成Ａ〜Ｈにおいて、ダミー配線の半
導体基板への接続の仕方としては以下のものがあげられ
る。ダミー配線が半導体基板に設けられた不純物拡散層
（Ｐ+ 拡散層又はＮ+ 拡散層）を介して該不純物拡散層
の導電型と同一又は逆の導電型の基板領域（ウエル領域
でも非ウエル領域でもよい）に接続されている。すなわ
ち、ダミー配線が順方向又は逆方向のダイオードを介し
て基板に接続されることになる。なお、逆方向接続であ
っても、通常数十ボルト以上にチャージアップされてい
るため、逆方向降伏電流によって電荷を基板に逃がすこ
とができる。
導体基板への接続の仕方としては以下のものがあげられ
る。ダミー配線が半導体基板に設けられた不純物拡散層
（Ｐ+ 拡散層又はＮ+ 拡散層）を介して該不純物拡散層
の導電型と同一又は逆の導電型の基板領域（ウエル領域
でも非ウエル領域でもよい）に接続されている。すなわ
ち、ダミー配線が順方向又は逆方向のダイオードを介し
て基板に接続されることになる。なお、逆方向接続であ
っても、通常数十ボルト以上にチャージアップされてい
るため、逆方向降伏電流によって電荷を基板に逃がすこ
とができる。
【００２１】ダミー配線が半導体素子のソース又はドレ
インを構成する不純物拡散層（Ｐ＋拡散層又はＮ＋ 拡
散層）を介して基板領域（ウエル領域でも非ウエル領域
でもよい）に接続されている。このようにダミー配線を
ソース又はドレイン領域に接続することにより、占有面
積の低減をはかることができる。
インを構成する不純物拡散層（Ｐ＋拡散層又はＮ＋ 拡
散層）を介して基板領域（ウエル領域でも非ウエル領域
でもよい）に接続されている。このようにダミー配線を
ソース又はドレイン領域に接続することにより、占有面
積の低減をはかることができる。
【００２２】前記構成Ａ〜Ｆにおいて、ダミー配線の半
導体基板への接続の仕方としてはさらに次のものがあげ
られる。ダミー配線が機能配線にゲートが接続された半
導体素子が形成されている基板領域と同一又は分離され
た基板領域（ウエル領域でも非ウエル領域でもよい）に
接続されている。分離された基板領域に接続される場合
には、配線の自由度を増すことができる。
導体基板への接続の仕方としてはさらに次のものがあげ
られる。ダミー配線が機能配線にゲートが接続された半
導体素子が形成されている基板領域と同一又は分離され
た基板領域（ウエル領域でも非ウエル領域でもよい）に
接続されている。分離された基板領域に接続される場合
には、配線の自由度を増すことができる。
【００２３】前記構成Ｇ及びＨにおいて、ダミー配線の
半導体基板への接続の仕方としてはさらに次のものがあ
げられる。ダミー配線が機能配線にゲートが接続された
半導体素子が形成されている基板領域（ウエル領域でも
非ウエル領域でもよい）と同一の基板領域に接続されて
いる。同一の基板領域に接続することにより、ゲートの
電位と半導体基板の電位との電位差を効果的に小さくす
ることができる。
半導体基板への接続の仕方としてはさらに次のものがあ
げられる。ダミー配線が機能配線にゲートが接続された
半導体素子が形成されている基板領域（ウエル領域でも
非ウエル領域でもよい）と同一の基板領域に接続されて
いる。同一の基板領域に接続することにより、ゲートの
電位と半導体基板の電位との電位差を効果的に小さくす
ることができる。
【００２４】前記構成Ｄ及びＦにおいて、第２の機能配
線部の配線パターン及び第２のダミー配線部の配線パタ
ーンの短辺どうしが対向している、或いは、第２の機能
配線部の配線パターン及び第２のダミー配線部の配線パ
ターンの一方の短辺と他方の長辺とが対向しているよう
にすれば、第２の機能配線部と第２のダミー配線部との
間の配線間容量を低減することができる。
線部の配線パターン及び第２のダミー配線部の配線パタ
ーンの短辺どうしが対向している、或いは、第２の機能
配線部の配線パターン及び第２のダミー配線部の配線パ
ターンの一方の短辺と他方の長辺とが対向しているよう
にすれば、第２の機能配線部と第２のダミー配線部との
間の配線間容量を低減することができる。
【００２５】前記構成Ａ〜Ｆにおいて、前記半導体装置
が前記半導体素子を含んで構成される基本セルが複数配
列された領域を有している場合、ダミー配線を基本セル
毎又は複数の基本セル毎に設ければ、ダミー配線を含む
基本的なパターンを繰り返し用いればよいので、回路設
計の手間を大幅に省くことができる。
が前記半導体素子を含んで構成される基本セルが複数配
列された領域を有している場合、ダミー配線を基本セル
毎又は複数の基本セル毎に設ければ、ダミー配線を含む
基本的なパターンを繰り返し用いればよいので、回路設
計の手間を大幅に省くことができる。
【００２６】本発明における半導体装置の製造方法は、
半導体基板の主面側に形成されたＭＩＳ構造を有する半
導体素子と、少なくとも１層以上の層間絶縁膜と、この
少なくとも１層以上の層間絶縁膜を通して前記半導体素
子のゲートに接続され回路動作に使用される機能配線の
一部となる下部機能配線部と、前記少なくとも１層以上
の層間絶縁膜を通して前記半導体基板に接続され回路動
作には使用しないダミー配線の一部となる下部ダミー配
線部とを有する下部構造上に導電膜を形成する工程と、
プラズマを用いたエッチングで前記導電膜を選択的に除
去することにより、前記機能配線の一部となり前記下部
機能配線部に接続される上部機能配線部を形成するとと
もに、前記ダミー配線の一部となり前記下部ダミー配線
部に接続される上部ダミー配線部を形成する工程とを有
することを特徴とする。
半導体基板の主面側に形成されたＭＩＳ構造を有する半
導体素子と、少なくとも１層以上の層間絶縁膜と、この
少なくとも１層以上の層間絶縁膜を通して前記半導体素
子のゲートに接続され回路動作に使用される機能配線の
一部となる下部機能配線部と、前記少なくとも１層以上
の層間絶縁膜を通して前記半導体基板に接続され回路動
作には使用しないダミー配線の一部となる下部ダミー配
線部とを有する下部構造上に導電膜を形成する工程と、
プラズマを用いたエッチングで前記導電膜を選択的に除
去することにより、前記機能配線の一部となり前記下部
機能配線部に接続される上部機能配線部を形成するとと
もに、前記ダミー配線の一部となり前記下部ダミー配線
部に接続される上部ダミー配線部を形成する工程とを有
することを特徴とする。
【００２７】これは、前記構成Ｄに概ね対応した製造方
法であり、先に述べた作用効果と同様の作用効果を奏す
るものである。また、本発明における半導体装置の製造
方法は、半導体基板の主面側に形成されたＭＩＳ構造を
有する半導体素子と、少なくとも１層以上の層間絶縁膜
と、この少なくとも１層以上の層間絶縁膜を通して前記
半導体素子のゲートに接続され回路動作に使用される機
能配線の一部となる下部機能配線部と、前記少なくとも
１層以上の層間絶縁膜を通して前記半導体基板に接続さ
れ回路動作には使用しないダミー配線の少なくとも一部
となる下部ダミー配線部とを有する下部構造上に導電膜
を形成する工程と、プラズマを用いたエッチングで前記
導電膜を選択的に除去することにより、前記機能配線の
一部となり前記下部機能配線部に接続される上部機能配
線部のみを形成する工程とを有することを特徴とするこ
れは、前記構成Ｅ及びＦに概ね対応した製造方法であ
り、先に述べた作用効果と同様の作用効果を奏するもの
である。
法であり、先に述べた作用効果と同様の作用効果を奏す
るものである。また、本発明における半導体装置の製造
方法は、半導体基板の主面側に形成されたＭＩＳ構造を
有する半導体素子と、少なくとも１層以上の層間絶縁膜
と、この少なくとも１層以上の層間絶縁膜を通して前記
半導体素子のゲートに接続され回路動作に使用される機
能配線の一部となる下部機能配線部と、前記少なくとも
１層以上の層間絶縁膜を通して前記半導体基板に接続さ
れ回路動作には使用しないダミー配線の少なくとも一部
となる下部ダミー配線部とを有する下部構造上に導電膜
を形成する工程と、プラズマを用いたエッチングで前記
導電膜を選択的に除去することにより、前記機能配線の
一部となり前記下部機能配線部に接続される上部機能配
線部のみを形成する工程とを有することを特徴とするこ
れは、前記構成Ｅ及びＦに概ね対応した製造方法であ
り、先に述べた作用効果と同様の作用効果を奏するもの
である。
【００２８】また、本発明における半導体装置の製造方
法は、ＭＩＳ構造を有する半導体素子が形成された半導
体基板の主面側に層間絶縁膜を形成する工程と、プラズ
マを用いたエッチングにより、前記層間絶縁膜に前記半
導体素子のゲートに接続され回路動作に使用される機能
配線を形成するための接続孔及び配線溝を形成するとと
もに、前記層間絶縁膜に半導体基板に接続され回路動作
には使用しないダミー配線を形成するためのダミー接続
孔及びダミー配線溝を形成する工程と、前記接続孔内及
び配線溝内に前記機能配線を形成するとともに、前記ダ
ミー接続孔内及びダミー配線溝内に前記ダミー配線を形
成する工程とを有することを特徴とする。これは、前記
構成Ｈに概ね対応した製造方法であり、先に述べた作用
効果と同様の作用効果を奏するものである。
法は、ＭＩＳ構造を有する半導体素子が形成された半導
体基板の主面側に層間絶縁膜を形成する工程と、プラズ
マを用いたエッチングにより、前記層間絶縁膜に前記半
導体素子のゲートに接続され回路動作に使用される機能
配線を形成するための接続孔及び配線溝を形成するとと
もに、前記層間絶縁膜に半導体基板に接続され回路動作
には使用しないダミー配線を形成するためのダミー接続
孔及びダミー配線溝を形成する工程と、前記接続孔内及
び配線溝内に前記機能配線を形成するとともに、前記ダ
ミー接続孔内及びダミー配線溝内に前記ダミー配線を形
成する工程とを有することを特徴とする。これは、前記
構成Ｈに概ね対応した製造方法であり、先に述べた作用
効果と同様の作用効果を奏するものである。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明の好
適な実施形態について説明する。図１は、本発明の第１
の実施形態を示したものである。１１はシリコン基板内
に形成されたＰウエル、１２は素子分離絶縁膜、１３は
ゲート絶縁膜、１４はゲート、１５はソース又はドレイ
ンとなる不純物拡散層、１６は層間絶縁膜である。ゲー
ト１４には実際の回路動作に使用される機能配線が接続
されており、この機能配線は層間絶縁膜１６の接続孔内
に形成された配線部（以下、層間接続機能配線部と呼
ぶ）１７及び層間絶縁膜上に形成された配線部（以下、
層上機能配線部と呼ぶ）１８から構成されている。不純
物拡散層１９には、実際の回路動作には使用されない
（機能配線等から電気的に分離されている）ダミー配線
が接続されており、このダミー配線は層間絶縁膜１６の
接続孔内に形成された配線部（以下、層間接続ダミー配
線部と呼ぶ）２０及び層間絶縁膜上に形成された配線部
（以下、層上ダミー配線部と呼ぶ）２１から構成されて
いる。層上機能配線部１８と層上ダミー配線部２１と
は、少なくとも一部の箇所において互いに隣接して配置
されている（最小設計配線間距離ルールの５倍以内の距
離、或いは１μｍ以下の距離で隣接していることが好ま
しい。）。
適な実施形態について説明する。図１は、本発明の第１
の実施形態を示したものである。１１はシリコン基板内
に形成されたＰウエル、１２は素子分離絶縁膜、１３は
ゲート絶縁膜、１４はゲート、１５はソース又はドレイ
ンとなる不純物拡散層、１６は層間絶縁膜である。ゲー
ト１４には実際の回路動作に使用される機能配線が接続
されており、この機能配線は層間絶縁膜１６の接続孔内
に形成された配線部（以下、層間接続機能配線部と呼
ぶ）１７及び層間絶縁膜上に形成された配線部（以下、
層上機能配線部と呼ぶ）１８から構成されている。不純
物拡散層１９には、実際の回路動作には使用されない
（機能配線等から電気的に分離されている）ダミー配線
が接続されており、このダミー配線は層間絶縁膜１６の
接続孔内に形成された配線部（以下、層間接続ダミー配
線部と呼ぶ）２０及び層間絶縁膜上に形成された配線部
（以下、層上ダミー配線部と呼ぶ）２１から構成されて
いる。層上機能配線部１８と層上ダミー配線部２１と
は、少なくとも一部の箇所において互いに隣接して配置
されている（最小設計配線間距離ルールの５倍以内の距
離、或いは１μｍ以下の距離で隣接していることが好ま
しい。）。
【００３０】層上機能配線部１８は層間絶縁膜１６上に
配線金属を成膜した後これをＲＩＥを用いて加工するこ
とにより得られるが、このＲＩＥ工程において層上機能
配線部１８のパターンの近傍に層上ダミー配線部２１の
パターンが形成されるようにしている。このように層上
機能配線部１８の近傍に層上ダミー配線部２１を形成す
ることにより、ＲＩＥ工程のほとんどの時間にわたって
ＭＯＳトランジスタのゲート１６の電位とＰウエル１１
の電位とを導電位に保つことができる。したがって、ゲ
ート酸化膜１３には高電界が印加されず、チャージング
ダメージを抑制することができる。
配線金属を成膜した後これをＲＩＥを用いて加工するこ
とにより得られるが、このＲＩＥ工程において層上機能
配線部１８のパターンの近傍に層上ダミー配線部２１の
パターンが形成されるようにしている。このように層上
機能配線部１８の近傍に層上ダミー配線部２１を形成す
ることにより、ＲＩＥ工程のほとんどの時間にわたって
ＭＯＳトランジスタのゲート１６の電位とＰウエル１１
の電位とを導電位に保つことができる。したがって、ゲ
ート酸化膜１３には高電界が印加されず、チャージング
ダメージを抑制することができる。
【００３１】なお、層上ダミー配線部２１の長さはでき
るだけ短くした方が、層上ダミー配線部２１と層上機能
配線部１８とで形成される配線間容量が低減でき、回路
動作の点からは好ましいが、回路動作の点で配線間容量
の増大があまり問題にならない場合には、層上ダミー配
線部２１の長さを長くした方が、チャージングダメージ
の抑制の点からは好ましい。
るだけ短くした方が、層上ダミー配線部２１と層上機能
配線部１８とで形成される配線間容量が低減でき、回路
動作の点からは好ましいが、回路動作の点で配線間容量
の増大があまり問題にならない場合には、層上ダミー配
線部２１の長さを長くした方が、チャージングダメージ
の抑制の点からは好ましい。
【００３２】図２は、本発明の第２の実施形態を示した
ものである。図１に示した第１の実施形態と実質的に同
一或いは対応する構成要素には同一の番号を付してあ
り、詳細な説明は省略する（他の実施形態も同様）。
ものである。図１に示した第１の実施形態と実質的に同
一或いは対応する構成要素には同一の番号を付してあ
り、詳細な説明は省略する（他の実施形態も同様）。
【００３３】図１に示した第１の実施形態では、ダミー
配線を層間接続ダミー配線部２０及び層上ダミー配線部
２１によって構成していたが、本実施形態では、ダミー
配線を層間接続ダミー配線部２０のみによって構成し、
図１に示した層上ダミー配線部２１は設けていない。層
上機能配線部１８と層間接続ダミー配線部２０とは、少
なくとも一部の箇所において互いに隣接して配置されて
いる。このように、層上ダミー配線部２１を省くことに
より、層上機能配線部１８のショートが低減されるとと
もに、配線間容量を低減することができる。
配線を層間接続ダミー配線部２０及び層上ダミー配線部
２１によって構成していたが、本実施形態では、ダミー
配線を層間接続ダミー配線部２０のみによって構成し、
図１に示した層上ダミー配線部２１は設けていない。層
上機能配線部１８と層間接続ダミー配線部２０とは、少
なくとも一部の箇所において互いに隣接して配置されて
いる。このように、層上ダミー配線部２１を省くことに
より、層上機能配線部１８のショートが低減されるとと
もに、配線間容量を低減することができる。
【００３４】層上機能配線部１８は層間絶縁膜１６上に
配線金属を成膜した後これをＲＩＥを用いて加工するこ
とにより得られるが、このＲＩＥ工程において層上機能
配線部１８のパターンのみが形成されるようにしてい
る。第１の実施形態とは異なり層上ダミー配線部２１は
形成されないが、ＲＩＥ工程の終了間際までは層間絶縁
膜１６上に配線金属が残っているため、第１の実施形態
と同様、ＲＩＥ工程のほとんどの時間にわたってＭＯＳ
トランジスタのゲート１６の電位とＰウエル１１の電位
とを導電位に保つことができる。したがって、第１の実
施形態と同様、ゲート酸化膜１３には高電界が印加され
ず、チャージングダメージを抑制することができる。
配線金属を成膜した後これをＲＩＥを用いて加工するこ
とにより得られるが、このＲＩＥ工程において層上機能
配線部１８のパターンのみが形成されるようにしてい
る。第１の実施形態とは異なり層上ダミー配線部２１は
形成されないが、ＲＩＥ工程の終了間際までは層間絶縁
膜１６上に配線金属が残っているため、第１の実施形態
と同様、ＲＩＥ工程のほとんどの時間にわたってＭＯＳ
トランジスタのゲート１６の電位とＰウエル１１の電位
とを導電位に保つことができる。したがって、第１の実
施形態と同様、ゲート酸化膜１３には高電界が印加され
ず、チャージングダメージを抑制することができる。
【００３５】なお、層間接続ダミー配線部２０と層上機
能配線部１８とを互いに異なった材料で構成すれば（例
えば、層間接続ダミー配線部２０にはタングステン、層
上機能配線部１８にはアルミニウム）、層上機能配線部
１８を層間接続ダミー配線部２０に対して選択的にエッ
チングすることにより、層間接続ダミー配線部２０はエ
ッチングされずに接続孔内に残すことができる。
能配線部１８とを互いに異なった材料で構成すれば（例
えば、層間接続ダミー配線部２０にはタングステン、層
上機能配線部１８にはアルミニウム）、層上機能配線部
１８を層間接続ダミー配線部２０に対して選択的にエッ
チングすることにより、層間接続ダミー配線部２０はエ
ッチングされずに接続孔内に残すことができる。
【００３６】図３は、本発明の第３の実施形態を示した
ものである。本実施形態は、多層配線構造に本発明を適
用してものである。すなわち、層間絶縁膜１６の上層側
に層間絶縁膜３１が形成されており、機能配線は層間接
続機能配線部１７、層上機能配線部１８、層間接続機能
配線部３２及び層上機能配線部３３から構成され、ダミ
ー配線は層間接続ダミー配線部２０、層上ダミー配線部
２１、層間接続ダミー配線部３４及び層上ダミー配線部
３５から構成されている。
ものである。本実施形態は、多層配線構造に本発明を適
用してものである。すなわち、層間絶縁膜１６の上層側
に層間絶縁膜３１が形成されており、機能配線は層間接
続機能配線部１７、層上機能配線部１８、層間接続機能
配線部３２及び層上機能配線部３３から構成され、ダミ
ー配線は層間接続ダミー配線部２０、層上ダミー配線部
２１、層間接続ダミー配線部３４及び層上ダミー配線部
３５から構成されている。
【００３７】図３に示した例では、層上機能配線部１８
と層上ダミー配線部２１とが少なくとも一部の箇所にお
いて互いに隣接して配置されるとともに、層上機能配線
部３３と層上ダミー配線部３５とが少なくとも一部の箇
所において互いに隣接して配置されている。したがっ
て、層上機能配線部１８を形成するためのＲＩＥ工程及
び層上機能配線部３３を形成するためのＲＩＥ工程それ
ぞれにおいて、チャージングダメージを抑制することが
できる。
と層上ダミー配線部２１とが少なくとも一部の箇所にお
いて互いに隣接して配置されるとともに、層上機能配線
部３３と層上ダミー配線部３５とが少なくとも一部の箇
所において互いに隣接して配置されている。したがっ
て、層上機能配線部１８を形成するためのＲＩＥ工程及
び層上機能配線部３３を形成するためのＲＩＥ工程それ
ぞれにおいて、チャージングダメージを抑制することが
できる。
【００３８】図４は、本発明の第４の実施形態を示した
ものである。本実施形態も上記第３の実施形態と同様、
多層配線構造に本発明を適用したものである。本実施形
態では、最上層の層間絶縁膜３１上には図３に示した層
上ダミー配線部３５は設けられていない。層上機能配線
部３３と層間接続ダミー配線部３４とは、少なくとも一
部の箇所において互いに隣接して配置されている。この
ように、層上ダミー配線部３５を省くことにより、図２
に示した第２の実施形態と同様に、層上機能配線部３３
のショートが低減されるとともに、配線間容量を低減す
ることができる。
ものである。本実施形態も上記第３の実施形態と同様、
多層配線構造に本発明を適用したものである。本実施形
態では、最上層の層間絶縁膜３１上には図３に示した層
上ダミー配線部３５は設けられていない。層上機能配線
部３３と層間接続ダミー配線部３４とは、少なくとも一
部の箇所において互いに隣接して配置されている。この
ように、層上ダミー配線部３５を省くことにより、図２
に示した第２の実施形態と同様に、層上機能配線部３３
のショートが低減されるとともに、配線間容量を低減す
ることができる。
【００３９】図５は、本発明の第５の実施形態を示した
ものである。第１の実施形態等では、ダミー配線がＰ+
不純物拡散層を介してＰウエルに接続されており、不純
物拡散層とウエルとは同一導電型のものであった。本実
施形態では、ダミー配線がＮ+ 不純物拡散層１９ｂを介
してＰウエル１１に接続されており、不純物拡散層とウ
エルとが逆の導電型となっている。したがって、ダミー
配線はダイオードを介してＰウエル１１に接続されるこ
とになるが、このような接続であっても第１の実施形態
等と同様の効果を得ることができる。ダイオードはＲＩ
Ｅ時のチャージアップの極性によって順方向或いは逆方
向接続となる。なお、逆方向接続であっても、ＲＩＥ時
には通常数十ボルト以上にチャージアップされているた
め、逆方向降伏電流によって電荷をＰウエル１１に逃が
すことが可能である。
ものである。第１の実施形態等では、ダミー配線がＰ+
不純物拡散層を介してＰウエルに接続されており、不純
物拡散層とウエルとは同一導電型のものであった。本実
施形態では、ダミー配線がＮ+ 不純物拡散層１９ｂを介
してＰウエル１１に接続されており、不純物拡散層とウ
エルとが逆の導電型となっている。したがって、ダミー
配線はダイオードを介してＰウエル１１に接続されるこ
とになるが、このような接続であっても第１の実施形態
等と同様の効果を得ることができる。ダイオードはＲＩ
Ｅ時のチャージアップの極性によって順方向或いは逆方
向接続となる。なお、逆方向接続であっても、ＲＩＥ時
には通常数十ボルト以上にチャージアップされているた
め、逆方向降伏電流によって電荷をＰウエル１１に逃が
すことが可能である。
【００４０】図６は、本発明の第６の実施形態を示した
ものである。第１の実施形態等では、ダミー配線はＭＯ
Ｓトランジスタのソース、ドレインとは別個に設けた不
純物拡散層を介してウエルに接続されていたが、本実施
形態では、ＭＯＳトランジスタのソース又はドレインを
構成する不純物拡散層１５を介してダミー配線がＰウエ
ル１１に接続されている。このように、ダミー配線をソ
ース又はドレインを構成する不純物拡散層に接続するこ
とにより、占有面積の低減をはかることができる。
ものである。第１の実施形態等では、ダミー配線はＭＯ
Ｓトランジスタのソース、ドレインとは別個に設けた不
純物拡散層を介してウエルに接続されていたが、本実施
形態では、ＭＯＳトランジスタのソース又はドレインを
構成する不純物拡散層１５を介してダミー配線がＰウエ
ル１１に接続されている。このように、ダミー配線をソ
ース又はドレインを構成する不純物拡散層に接続するこ
とにより、占有面積の低減をはかることができる。
【００４１】図７は、本発明の第７の実施形態を示した
ものである。第１の実施形態等では、ゲートに機能配線
１７、１８が接続されたＭＯＳトランジスタが形成され
たウエルと同一のウエルにダミー配線が接続されていた
が、本実施形態では異なったウエルにダミー配線を接続
している。図７に示した例では、ダミー配線２０、２１
はＮ+ 不純物拡散層１９ａを介してＮウエル１１ａに接
続されている。なお、この例では、機能配線１７、１８
が接続されたＭＯＳトランジスタが形成されたウエル
（Ｐウエル１１）とダミー配線２０、２１が接続された
ウエル（Ｎウエル１１ａ）とは異なった導電型である
が、もちろん同一の導電型のウエルであってもよい。
ものである。第１の実施形態等では、ゲートに機能配線
１７、１８が接続されたＭＯＳトランジスタが形成され
たウエルと同一のウエルにダミー配線が接続されていた
が、本実施形態では異なったウエルにダミー配線を接続
している。図７に示した例では、ダミー配線２０、２１
はＮ+ 不純物拡散層１９ａを介してＮウエル１１ａに接
続されている。なお、この例では、機能配線１７、１８
が接続されたＭＯＳトランジスタが形成されたウエル
（Ｐウエル１１）とダミー配線２０、２１が接続された
ウエル（Ｎウエル１１ａ）とは異なった導電型である
が、もちろん同一の導電型のウエルであってもよい。
【００４２】図８は、本発明の第８の実施形態を示した
ものである。第１の実施形態等では、ダミー配線を機能
配線の近傍に配置したが、本実施形態では、ダミー配線
と機能配線との間に少なくとも１以上の中間配線２２を
配置し、ダミー配線及び機能配線をそれぞれ中間配線２
２の近傍に配置したものである。中間配線が複数ある場
合には、隣り合った中間配線どうしがそれぞれの近傍に
配置されるようにする。ここでいう中間配線とは、実際
の回路動作に使用されるもの（例えば回路動作に使用さ
れる素子に接続されているもの）でもよいし、実際の回
路動作に使用されないもの（例えば素子等から電気的に
分離されているもの）でもよい。
ものである。第１の実施形態等では、ダミー配線を機能
配線の近傍に配置したが、本実施形態では、ダミー配線
と機能配線との間に少なくとも１以上の中間配線２２を
配置し、ダミー配線及び機能配線をそれぞれ中間配線２
２の近傍に配置したものである。中間配線が複数ある場
合には、隣り合った中間配線どうしがそれぞれの近傍に
配置されるようにする。ここでいう中間配線とは、実際
の回路動作に使用されるもの（例えば回路動作に使用さ
れる素子に接続されているもの）でもよいし、実際の回
路動作に使用されないもの（例えば素子等から電気的に
分離されているもの）でもよい。
【００４３】層上機能配線部１８は、第１の実施形態等
と同様、層間絶縁膜１６上に配線金属を成膜した後これ
をＲＩＥを用いて加工することにより得られるが、この
ＲＩＥ工程において層上ダミー配線部２１及び中間配線
２２のパターンが形成されるようにしている。このよう
にダミー配線と機能配線との間に中間配線２２を形成し
た場合にも、ＲＩＥ工程のほとんどの時間にわたってダ
ミー配線と機能配線とが中間配線２２を介して接続され
ることになり、ＭＯＳトランジスタのゲート１４の電位
とウエル１１の電位とを導電位に保つことができる。し
たがって、ゲート酸化膜１３には高電界が印加されず、
チャージングダメージを抑制することができる。
と同様、層間絶縁膜１６上に配線金属を成膜した後これ
をＲＩＥを用いて加工することにより得られるが、この
ＲＩＥ工程において層上ダミー配線部２１及び中間配線
２２のパターンが形成されるようにしている。このよう
にダミー配線と機能配線との間に中間配線２２を形成し
た場合にも、ＲＩＥ工程のほとんどの時間にわたってダ
ミー配線と機能配線とが中間配線２２を介して接続され
ることになり、ＭＯＳトランジスタのゲート１４の電位
とウエル１１の電位とを導電位に保つことができる。し
たがって、ゲート酸化膜１３には高電界が印加されず、
チャージングダメージを抑制することができる。
【００４４】なお、以上述べた第１〜第８の実施形態で
は、ゲートに機能配線が接続されたＭＯＳトランジスタ
が形成されたウエルをＰウエルとして説明したが、もち
ろんＮウエルであってもよい。また、上記第１〜第８の
実施形態では、ＭＯＳトランジスタ及びダミー配線が接
続された不純物拡散層はいずれも半導体基板のウエル領
域に形成されていたが、半導体基板のウエル構成をとら
ない領域（非ウエル領域）に形成されていてもよい。ま
た、第１〜第８の実施形態で説明したそれぞれの構成を
相互に組み合わせてもよいことはいうまでもない。
は、ゲートに機能配線が接続されたＭＯＳトランジスタ
が形成されたウエルをＰウエルとして説明したが、もち
ろんＮウエルであってもよい。また、上記第１〜第８の
実施形態では、ＭＯＳトランジスタ及びダミー配線が接
続された不純物拡散層はいずれも半導体基板のウエル領
域に形成されていたが、半導体基板のウエル構成をとら
ない領域（非ウエル領域）に形成されていてもよい。ま
た、第１〜第８の実施形態で説明したそれぞれの構成を
相互に組み合わせてもよいことはいうまでもない。
【００４５】次に、上記第１〜第８の実施形態で示した
機能配線とダミー配線との平面的な位置関係、特に層上
機能配線部１８（３３）と層上ダミー配線部２１（３
５）との平面的な配置関係について、図９及び図１０を
参照して説明する。
機能配線とダミー配線との平面的な位置関係、特に層上
機能配線部１８（３３）と層上ダミー配線部２１（３
５）との平面的な配置関係について、図９及び図１０を
参照して説明する。
【００４６】図９（Ａ）は、層上機能配線部１８（３
３）と層上ダミー配線部２１（３５）とが平行で、層上
ダミー配線部２１（３５）の長さを短くしたものであ
る。このように層上ダミー配線部２１（３５）の長さを
短くすることにより、層上ダミー配線部２１（３５）と
層上機能配線部１８（３３）とで形成される配線間容量
を低減することができる。
３）と層上ダミー配線部２１（３５）とが平行で、層上
ダミー配線部２１（３５）の長さを短くしたものであ
る。このように層上ダミー配線部２１（３５）の長さを
短くすることにより、層上ダミー配線部２１（３５）と
層上機能配線部１８（３３）とで形成される配線間容量
を低減することができる。
【００４７】図９（Ｂ）は、層上機能配線部１８（３
３）と層上ダミー配線部２１（３５）とが平行で、層上
ダミー配線部２１（３５）の長さを長くしたものであ
る。このように層上ダミー配線部２１（３５）の長さを
長くすることにより、ＲＩＥの終了直前まで、より高い
確率で機能配線とダミー配線とを接続しておくことがで
きる。
３）と層上ダミー配線部２１（３５）とが平行で、層上
ダミー配線部２１（３５）の長さを長くしたものであ
る。このように層上ダミー配線部２１（３５）の長さを
長くすることにより、ＲＩＥの終了直前まで、より高い
確率で機能配線とダミー配線とを接続しておくことがで
きる。
【００４８】図９（Ｃ）は、層上機能配線部１８（３
３）と層上ダミー配線部２１（３５）のそれぞれの短辺
どうしを対向させたものであり、層上ダミー配線部２１
（３５）と層上機能配線部１８（３３）とで形成される
配線間容量を低減できる。
３）と層上ダミー配線部２１（３５）のそれぞれの短辺
どうしを対向させたものであり、層上ダミー配線部２１
（３５）と層上機能配線部１８（３３）とで形成される
配線間容量を低減できる。
【００４９】図９（Ｄ）は、層上機能配線部１８（３
３）と層上ダミー配線部２１（３５）の一方の短辺と他
方の長辺とが対向しているものであり、層上ダミー配線
部２１（３５）と層上機能配線部１８（３３）とで形成
される配線間容量を低減することができる。
３）と層上ダミー配線部２１（３５）の一方の短辺と他
方の長辺とが対向しているものであり、層上ダミー配線
部２１（３５）と層上機能配線部１８（３３）とで形成
される配線間容量を低減することができる。
【００５０】図１０は、層上機能配線部１８（３３）と
層上ダミー配線部２１（３５）との間に中間配線を設け
た場合の構成例である。この例では、実際の回路動作に
使用される中間配線２２ａ（例えば回路動作に使用され
る素子に接続されているもの）及び実際の回路動作に使
用されない中間配線２２ｂ（例えば素子等から電気的に
分離されているもの）を設けている。
層上ダミー配線部２１（３５）との間に中間配線を設け
た場合の構成例である。この例では、実際の回路動作に
使用される中間配線２２ａ（例えば回路動作に使用され
る素子に接続されているもの）及び実際の回路動作に使
用されない中間配線２２ｂ（例えば素子等から電気的に
分離されているもの）を設けている。
【００５１】次に、ダミー配線の適用例（適用箇所等）
について説明する。ダミー配線の適用箇所としては、例
えば、ＣＭＯＳインバ−タの入力に接続される配線の近
傍、ＳＲＡＭのワード線の近傍、乗算器のデータ線の近
傍等をあげることができる。特に、クロック信号線、ワ
ード線、アドレスバス線等のように配線が長く（アンテ
ナ比が高く）、ＲＩＥ等のプラズマ工程においてゲート
と基板との間の電位差が生じ易い配線の近傍に配置する
と効果的である。
について説明する。ダミー配線の適用箇所としては、例
えば、ＣＭＯＳインバ−タの入力に接続される配線の近
傍、ＳＲＡＭのワード線の近傍、乗算器のデータ線の近
傍等をあげることができる。特に、クロック信号線、ワ
ード線、アドレスバス線等のように配線が長く（アンテ
ナ比が高く）、ＲＩＥ等のプラズマ工程においてゲート
と基板との間の電位差が生じ易い配線の近傍に配置する
と効果的である。
【００５２】図１１は、ＳＲＡＭの基本セル内にダミー
配線を配置し、この基本セルを繰り返し用いてＳＲＡＭ
アレーを構成したものである。すなわち、ワード線ＷＬ
の近傍にダミー配線ＤＭを配置して基本セルを構成し
（図１１（Ａ））、これを繰り返し配列してＳＲＡＭア
レーを構成している（図１１（Ｂ））。このように、基
本セルの繰り返しで回路が構成される場合には、ダミー
配線を基本セル毎又は複数の基本セル毎に設ければ、回
路設計の手間を大幅に省くことができる。
配線を配置し、この基本セルを繰り返し用いてＳＲＡＭ
アレーを構成したものである。すなわち、ワード線ＷＬ
の近傍にダミー配線ＤＭを配置して基本セルを構成し
（図１１（Ａ））、これを繰り返し配列してＳＲＡＭア
レーを構成している（図１１（Ｂ））。このように、基
本セルの繰り返しで回路が構成される場合には、ダミー
配線を基本セル毎又は複数の基本セル毎に設ければ、回
路設計の手間を大幅に省くことができる。
【００５３】図１２は、マイクロプロセッサの回路にダ
ミー配線を適用した場合の例である。図中“×”印で示
した箇所にダミー配線が配置されており、各回路ブロッ
クの内部の他、隣り合った回路ブロックの間にもダミー
配線が配置されている。このような構成を用いれば、回
路ブロックの内部にダミー配線を配置するスペースが確
保できない場合にもダミー配線を形成することが可能と
なる。
ミー配線を適用した場合の例である。図中“×”印で示
した箇所にダミー配線が配置されており、各回路ブロッ
クの内部の他、隣り合った回路ブロックの間にもダミー
配線が配置されている。このような構成を用いれば、回
路ブロックの内部にダミー配線を配置するスペースが確
保できない場合にもダミー配線を形成することが可能と
なる。
【００５４】次に、本発明の第９の実施形態について図
１４を参照して説明する。本実施形態は、埋め込み配線
構造に対して本発明を適用したものである。なお、図１
に示した第１の実施形態と実質的に同一或いは対応する
構成要素には同一の番号を付してあり、詳細な説明は省
略する（以下、同様）。
１４を参照して説明する。本実施形態は、埋め込み配線
構造に対して本発明を適用したものである。なお、図１
に示した第１の実施形態と実質的に同一或いは対応する
構成要素には同一の番号を付してあり、詳細な説明は省
略する（以下、同様）。
【００５５】図１４（ａ）は、ＭＯＳトランジスタ等が
形成された基板上に層間絶縁膜６１を形成し、この層間
絶縁膜６１にいわゆるデュアルダマシン構造の配線を形
成するための接続孔６２及び配線溝６３をＲＩＥ工程に
よって形成した状態を示したものであるが、このときダ
ミー接続孔６４及びダミー配線溝６５も上記ＲＩＥ工程
によって同時に形成される。
形成された基板上に層間絶縁膜６１を形成し、この層間
絶縁膜６１にいわゆるデュアルダマシン構造の配線を形
成するための接続孔６２及び配線溝６３をＲＩＥ工程に
よって形成した状態を示したものであるが、このときダ
ミー接続孔６４及びダミー配線溝６５も上記ＲＩＥ工程
によって同時に形成される。
【００５６】従来は、ＲＩＥ工程によってゲート１４表
面が露出したときに電荷がゲート１４にのみ蓄積される
ため、ゲート１４と基板（Ｐウエル１１）との間に大き
な電位差が生じ、ゲート絶縁膜１３に高電界ストレスが
印加されるという問題があった。本実施形態では、ＲＩ
Ｅ工程においてダミー接続孔６４及びダミー配線溝６５
も同時に形成するため、電荷がゲートのみならず基板に
形成されたＰ+ 不純物拡散層１９にも供給され、ゲート
の電位と基板の電位との電位差を小さくすることができ
る。したがって、ゲート絶縁膜１３に印加される電界を
弱めることができ、チャージングダメージを抑制するこ
とができる。
面が露出したときに電荷がゲート１４にのみ蓄積される
ため、ゲート１４と基板（Ｐウエル１１）との間に大き
な電位差が生じ、ゲート絶縁膜１３に高電界ストレスが
印加されるという問題があった。本実施形態では、ＲＩ
Ｅ工程においてダミー接続孔６４及びダミー配線溝６５
も同時に形成するため、電荷がゲートのみならず基板に
形成されたＰ+ 不純物拡散層１９にも供給され、ゲート
の電位と基板の電位との電位差を小さくすることができ
る。したがって、ゲート絶縁膜１３に印加される電界を
弱めることができ、チャージングダメージを抑制するこ
とができる。
【００５７】ＲＩＥ工程が終了した後、所定の配線用金
属を全面に堆積し、ＲＩＥ或いはＣＭＰによって配線用
金属を埋め込む。このようにして、図１４（ｂ）に示す
ように、接続孔６２内に埋め込まれた配線部６６（以
下、孔内機能配線部と呼ぶ）及び配線溝６３内に埋め込
まれた配線部６７（以下、溝内機能配線部と呼ぶ）が形
成されるとともに、ダミー接続孔６４内に埋め込まれた
配線部６８（以下、孔内ダミー配線部と呼ぶ）及びダミ
ー配線溝６５内に埋め込まれた配線部６９（以下、溝内
ダミー配線部と呼ぶ）が形成される。
属を全面に堆積し、ＲＩＥ或いはＣＭＰによって配線用
金属を埋め込む。このようにして、図１４（ｂ）に示す
ように、接続孔６２内に埋め込まれた配線部６６（以
下、孔内機能配線部と呼ぶ）及び配線溝６３内に埋め込
まれた配線部６７（以下、溝内機能配線部と呼ぶ）が形
成されるとともに、ダミー接続孔６４内に埋め込まれた
配線部６８（以下、孔内ダミー配線部と呼ぶ）及びダミ
ー配線溝６５内に埋め込まれた配線部６９（以下、溝内
ダミー配線部と呼ぶ）が形成される。
【００５８】次に、本発明の第１０の実施形態について
図１５を参照して説明する。本実施形態は、埋め込み配
線構造の多層配線に対して本発明を適用したものであ
る。図１５（ａ）は、例えば図１４の工程によって形成
した下部構造上に層間絶縁膜７１を形成し、この層間絶
縁膜７１にデュアルダマシン構造の配線を形成するため
の接続孔７２及び配線溝７３をＲＩＥ工程によって形成
した状態を示したものである。このとき、ダミー接続孔
７４及びダミー配線溝７５も上記ＲＩＥ工程によって同
時に形成される。
図１５を参照して説明する。本実施形態は、埋め込み配
線構造の多層配線に対して本発明を適用したものであ
る。図１５（ａ）は、例えば図１４の工程によって形成
した下部構造上に層間絶縁膜７１を形成し、この層間絶
縁膜７１にデュアルダマシン構造の配線を形成するため
の接続孔７２及び配線溝７３をＲＩＥ工程によって形成
した状態を示したものである。このとき、ダミー接続孔
７４及びダミー配線溝７５も上記ＲＩＥ工程によって同
時に形成される。
【００５９】従来は、ＲＩＥ工程によって下部配線表面
（溝内機能配線部６７表面）が露出したときに電荷が下
部配線（孔内機能配線部６６、溝内機能配線部６７）を
通してゲート１４にのみ蓄積される。したがって、ゲー
ト１４と基板（Ｐウエル１１）との間に大きな電位差が
生じ、ゲート絶縁膜１３に高電界ストレスが印加される
という問題があった。本実施形態では、ＲＩＥ工程にお
いてダミー接続孔７４及びダミー配線溝７５も同時に形
成するため、電荷が下部配線（孔内ダミー配線部６８、
溝内ダミー配線部６９）を通して基板に形成されたＰ+
不純物拡散層１９にも供給され、ゲートの電位と基板の
電位との電位差を小さくすることができる。したがっ
て、ゲート絶縁膜１３に印加される電界を弱めることが
でき、チャージングダメージを抑制することができる。
（溝内機能配線部６７表面）が露出したときに電荷が下
部配線（孔内機能配線部６６、溝内機能配線部６７）を
通してゲート１４にのみ蓄積される。したがって、ゲー
ト１４と基板（Ｐウエル１１）との間に大きな電位差が
生じ、ゲート絶縁膜１３に高電界ストレスが印加される
という問題があった。本実施形態では、ＲＩＥ工程にお
いてダミー接続孔７４及びダミー配線溝７５も同時に形
成するため、電荷が下部配線（孔内ダミー配線部６８、
溝内ダミー配線部６９）を通して基板に形成されたＰ+
不純物拡散層１９にも供給され、ゲートの電位と基板の
電位との電位差を小さくすることができる。したがっ
て、ゲート絶縁膜１３に印加される電界を弱めることが
でき、チャージングダメージを抑制することができる。
【００６０】ＲＩＥ工程が終了した後、所定の配線用金
属を全面に堆積し、ＲＩＥ或いはＣＭＰによって配線用
金属を埋め込む。このようにして、図１４（ｂ）に示す
ように、接続孔７２内に埋め込まれた孔内機能配線部７
６及び配線溝７３内に埋め込まれた溝内機能配線部７７
が形成されるとともに、ダミー接続孔７４内に埋め込ま
れた孔内ダミー配線部７８及びダミー配線溝７５内に埋
め込まれた溝内ダミー配線部７９が形成される。
属を全面に堆積し、ＲＩＥ或いはＣＭＰによって配線用
金属を埋め込む。このようにして、図１４（ｂ）に示す
ように、接続孔７２内に埋め込まれた孔内機能配線部７
６及び配線溝７３内に埋め込まれた溝内機能配線部７７
が形成されるとともに、ダミー接続孔７４内に埋め込ま
れた孔内ダミー配線部７８及びダミー配線溝７５内に埋
め込まれた溝内ダミー配線部７９が形成される。
【００６１】次に、本発明の第１１の実施形態について
図１６を参照して説明する。本実施形態も、第１０の実
施形態と同様、埋め込み配線構造の多層配線に対して本
発明を適用したものである。
図１６を参照して説明する。本実施形態も、第１０の実
施形態と同様、埋め込み配線構造の多層配線に対して本
発明を適用したものである。
【００６２】本実施形態では、図１６に示すように、同
一ウエル内に複数のダミー配線領域を設けている。ゲー
ト絶縁膜のチャージングダメージを低減するためには、
同一ウエル内においてＲＩＥ中にゲートが受ける電荷量
とウエルが受ける電荷量とが均衡することが好ましい。
しかしながら、ゲート上の接続孔の個数が多数で、ゲー
トが受ける電荷量とウエルが受ける電荷量とが著しく異
なるような場合もある。そこで、同一ウエル１１内おい
て、ゲート１４上の接続孔の総面積とウエル上（Ｐ+ 拡
散層１９上）のダミー接続孔の総面積とができるだけ等
しくなるようにしている。例えば、ゲート１４上の接続
孔とＰ+ 拡散層１９上のダミー接続孔の１個あたりの面
積が等しい場合には、両者の個数を等しくすればよい。
一ウエル内に複数のダミー配線領域を設けている。ゲー
ト絶縁膜のチャージングダメージを低減するためには、
同一ウエル内においてＲＩＥ中にゲートが受ける電荷量
とウエルが受ける電荷量とが均衡することが好ましい。
しかしながら、ゲート上の接続孔の個数が多数で、ゲー
トが受ける電荷量とウエルが受ける電荷量とが著しく異
なるような場合もある。そこで、同一ウエル１１内おい
て、ゲート１４上の接続孔の総面積とウエル上（Ｐ+ 拡
散層１９上）のダミー接続孔の総面積とができるだけ等
しくなるようにしている。例えば、ゲート１４上の接続
孔とＰ+ 拡散層１９上のダミー接続孔の１個あたりの面
積が等しい場合には、両者の個数を等しくすればよい。
【００６３】なお、上記第９〜第１１の実施形態（埋め
込み配線構造に対して本発明を適用した例）では、デュ
アルダマシン構造の配線に対して説明したが、シングル
ダマシン構造の配線に対しても適用可能である。
込み配線構造に対して本発明を適用した例）では、デュ
アルダマシン構造の配線に対して説明したが、シングル
ダマシン構造の配線に対しても適用可能である。
【００６４】また、上記第９〜第１１の実施形態では、
図１に示した第１の実施形態等に対応して、Ｐウエルに
ＮＭＯＳトランジスタを作製し、ダミー配線をＰ+ 拡散
層に接続した例を示したが、図５及び図６に示したよう
な構成を採用することも可能である。
図１に示した第１の実施形態等に対応して、Ｐウエルに
ＮＭＯＳトランジスタを作製し、ダミー配線をＰ+ 拡散
層に接続した例を示したが、図５及び図６に示したよう
な構成を採用することも可能である。
【００６５】また、上記第９〜第１１の実施形態では、
第１〜第８の実施形態とは異なり、必ずしもダミー配線
を機能配線の近傍に設ける必要はないが、配線金属を埋
め込む際にＲＩＥを用いるような場合には、第１〜第８
の実施形態と同様、配線加工の際のチャージングダメー
ジの問題が生じ得る。したがって、機能配線とダミー配
線との平面的な位置関係について、例えば図９及び図１
０に示すような構成を採用してもよい。
第１〜第８の実施形態とは異なり、必ずしもダミー配線
を機能配線の近傍に設ける必要はないが、配線金属を埋
め込む際にＲＩＥを用いるような場合には、第１〜第８
の実施形態と同様、配線加工の際のチャージングダメー
ジの問題が生じ得る。したがって、機能配線とダミー配
線との平面的な位置関係について、例えば図９及び図１
０に示すような構成を採用してもよい。
【００６６】以上、種々の実施形態について説明した
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施可能である。
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施可能である。
【００６７】
【発明の効果】本発明によれば、ＲＩＥ等のプラズマ工
程において、ゲートの電位と半導体基板の電位との電位
差を小さくすることができる。したがって、ＲＩＥ等の
プラズマ工程におけるチャージングダメージを抑制する
ことができ、ゲート絶縁膜の劣化を防止することができ
る。
程において、ゲートの電位と半導体基板の電位との電位
差を小さくすることができる。したがって、ＲＩＥ等の
プラズマ工程におけるチャージングダメージを抑制する
ことができ、ゲート絶縁膜の劣化を防止することができ
る。
【図１】本発明の第１の実施形態の断面構成を示した
図。
図。
【図２】本発明の第２の実施形態の断面構成を示した
図。
図。
【図３】本発明の第３の実施形態の断面構成を示した
図。
図。
【図４】本発明の第４の実施形態の断面構成を示した
図。
図。
【図５】本発明の第５の実施形態の断面構成を示した
図。
図。
【図６】本発明の第６の実施形態の断面構成を示した
図。
図。
【図７】本発明の第７の実施形態の断面構成を示した
図。
図。
【図８】本発明の第８の実施形態の断面構成を示した
図。
図。
【図９】第１〜第７の実施形態で示した機能配線とダミ
ー配線との平面的な位置関係について示した図。
ー配線との平面的な位置関係について示した図。
【図１０】第８の実施形態で示した機能配線、ダミー配
線及び中間配線の平面的な位置関係について示した図。
線及び中間配線の平面的な位置関係について示した図。
【図１１】ＳＲＡＭの回路にダミー配線を適用したとき
の構成例を示した図。
の構成例を示した図。
【図１２】マイクロプロセッサの回路にダミー配線を適
用したときの構成例を示した図。
用したときの構成例を示した図。
【図１３】従来技術の問題点を説明するための図。
【図１４】本発明の第９の実施形態における製造工程の
断面構成を示した図。
断面構成を示した図。
【図１５】本発明の第１０の実施形態における製造工程
の断面構成を示した図。
の断面構成を示した図。
【図１６】本発明の第１１の実施形態の断面構成を示し
た図。
た図。
１１…Ｐウエル（半導体基板） １１ａ…Ｎウエル（半導体基板） １２…素子分離絶縁膜 １３…ゲート絶縁膜 １４…ゲート １５…ソース、ドレイン（不純物拡散層） １６、３１、６１、７１…層間絶縁膜 １７、３２…層間接続機能配線部（第１の機能配線部） １８、３３…層上機能配線部（第２の機能配線部） １９…Ｐ+ 不純物拡散層 １９ａ、１９ｂ…Ｎ+ 不純物拡散層 ２０、３４…層間接続ダミー配線部（第１のダミー配線
部） ２１、３５…層上ダミー配線部（第２のダミー配線部） ２２ａ、２２ｂ…中間配線 ６２、７２…接続孔 ６３、７３…配線溝 ６４、７４…ダミー接続孔 ６５、７５…ダミー配線溝 ６６、７６…孔内機能配線部（第１の機能配線部） ６７、７７…溝内機能配線部（第２の機能配線部） ６８、７８…孔内ダミー配線部（第１のダミー配線部） ６９、７９…溝内ダミー配線部（第２のダミー配線部）
部） ２１、３５…層上ダミー配線部（第２のダミー配線部） ２２ａ、２２ｂ…中間配線 ６２、７２…接続孔 ６３、７３…配線溝 ６４、７４…ダミー接続孔 ６５、７５…ダミー配線溝 ６６、７６…孔内機能配線部（第１の機能配線部） ６７、７７…溝内機能配線部（第２の機能配線部） ６８、７８…孔内ダミー配線部（第１のダミー配線部） ６９、７９…溝内ダミー配線部（第２のダミー配線部）
Claims (12)
- 【請求項１】 半導体基板の主面側に形成されたＭＩＳ
構造を有する半導体素子と、少なくとも１層以上の層間
絶縁膜と、この層間絶縁膜の接続孔内に形成された第１
の機能配線部及び層間絶縁膜上に形成された第２の機能
配線部からなり前記半導体素子のゲートに接続された回
路動作に使用される機能配線と、この機能配線と離間し
た領域に設けられ前記半導体基板に接続された回路動作
には使用しないダミー配線とを有することを特徴とする
半導体装置。 - 【請求項２】 前記ダミー配線は前記機能配線の近傍に
設けられていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 前記機能配線と前記ダミー配線との間に
は１以上の中間配線が設けられ、前記ダミー配線及び前
記機能配線はそれぞれ前記１以上の中間配線の近傍に設
けられていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項４】 前記ダミー配線は少なくとも１層以上の
層間絶縁膜の接続孔内に形成された第１のダミー配線部
及び少なくとも１層以上の層間絶縁膜上に形成された第
２のダミー配線部からなることを特徴とする請求項１乃
至３のいずれかに記載の半導体装置。 - 【請求項５】 前記ダミー配線は前記層間絶縁膜の接続
孔内に形成された第１のダミー配線部のみからなること
を特徴とする請求項１乃至３のいずれかに記載の半導体
装置。 - 【請求項６】 前記ダミー配線は複数の層間絶縁膜の各
接続孔内に形成された複数の第１のダミー配線部及び最
上層の層間絶縁膜以外の層間絶縁膜上に形成された１以
上の第２のダミー配線部からなることを特徴とする請求
項１乃至３のいずれかに記載の半導体装置。 - 【請求項７】 半導体基板の主面側に形成されたＭＩＳ
構造を有する半導体素子と、少なくとも１層以上の層間
絶縁膜と、この層間絶縁膜の接続孔内に形成された第１
の機能配線部及び層間絶縁膜の配線溝内に埋め込まれた
第２の機能配線部からなり前記半導体素子のゲートに接
続された回路動作に使用される機能配線と、この機能配
線と離間したダミーとなる領域に設けられ前記半導体基
板に接続された回路動作には使用しないダミー配線とを
有することを特徴とする半導体装置。 - 【請求項８】 前記ダミー配線は少なくとも１層以上の
層間絶縁膜のダミー接続孔内に形成された第１のダミー
配線部及び少なくとも１層以上の層間絶縁膜のダミー配
線溝内に埋め込まれた第２のダミー配線部からなること
を特徴とする請求項７に記載の半導体装置。 - 【請求項９】 前記第２の機能配線部の配線パターン及
び前記第２のダミー配線部の配線パターンの短辺どうし
が対向している又は一方の短辺と他方の長辺とが対向し
ていることを特徴とする請求項４又は６に記載の半導体
装置。 - 【請求項１０】 半導体基板の主面側に形成されたＭＩ
Ｓ構造を有する半導体素子と、少なくとも１層以上の層
間絶縁膜と、この少なくとも１層以上の層間絶縁膜を通
して前記半導体素子のゲートに接続され回路動作に使用
される機能配線の一部となる下部機能配線部と、前記少
なくとも１層以上の層間絶縁膜を通して前記半導体基板
に接続され回路動作には使用しないダミー配線の一部と
なる下部ダミー配線部とを有する下部構造上に導電膜を
形成する工程と、プラズマを用いたエッチングで前記導
電膜を選択的に除去することにより、前記機能配線の一
部となり前記下部機能配線部に接続される上部機能配線
部を形成するとともに、前記ダミー配線の一部となり前
記下部ダミー配線部に接続される上部ダミー配線部を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項１１】 半導体基板の主面側に形成されたＭＩ
Ｓ構造を有する半導体素子と、少なくとも１層以上の層
間絶縁膜と、この少なくとも１層以上の層間絶縁膜を通
して前記半導体素子のゲートに接続され回路動作に使用
される機能配線の一部となる下部機能配線部と、前記少
なくとも１層以上の層間絶縁膜を通して前記半導体基板
に接続され回路動作には使用しないダミー配線の少なく
とも一部となる下部ダミー配線部とを有する下部構造上
に導電膜を形成する工程と、プラズマを用いたエッチン
グで前記導電膜を選択的に除去することにより、前記機
能配線の一部となり前記下部機能配線部に接続される上
部機能配線部のみを形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項１２】 ＭＩＳ構造を有する半導体素子が形成
された半導体基板の主面側に層間絶縁膜を形成する工程
と、プラズマを用いたエッチングにより、前記層間絶縁
膜に前記半導体素子のゲートに接続され回路動作に使用
される機能配線を形成するための接続孔及び配線溝を形
成するとともに、前記層間絶縁膜に半導体基板に接続さ
れ回路動作には使用しないダミー配線を形成するための
ダミー接続孔及びダミー配線溝を形成する工程と、前記
接続孔内及び配線溝内に前記機能配線を形成するととも
に、前記ダミー接続孔内及びダミー配線溝内に前記ダミ
ー配線を形成する工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1886998A JPH1174523A (ja) | 1997-06-19 | 1998-01-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-162662 | 1997-06-19 | ||
| JP16266297 | 1997-06-19 | ||
| JP1886998A JPH1174523A (ja) | 1997-06-19 | 1998-01-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174523A true JPH1174523A (ja) | 1999-03-16 |
Family
ID=26355605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1886998A Pending JPH1174523A (ja) | 1997-06-19 | 1998-01-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174523A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363254A (ja) * | 2003-06-03 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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| CN100370623C (zh) * | 2003-06-03 | 2008-02-20 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| CN102760767A (zh) * | 2011-04-21 | 2012-10-31 | 快捷半导体(苏州)有限公司 | 半导体器件 |
| JP2014011176A (ja) * | 2012-06-27 | 2014-01-20 | Canon Inc | 半導体装置の製造方法 |
| JP2014154818A (ja) * | 2013-02-13 | 2014-08-25 | Lapis Semiconductor Co Ltd | 半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム |
| US9257484B2 (en) | 2013-01-30 | 2016-02-09 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method of manufacturing the same |
-
1998
- 1998-01-30 JP JP1886998A patent/JPH1174523A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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