JP2003264231A - レイアウト設計方法および半導体装置 - Google Patents
レイアウト設計方法および半導体装置Info
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- JP2003264231A JP2003264231A JP2002064785A JP2002064785A JP2003264231A JP 2003264231 A JP2003264231 A JP 2003264231A JP 2002064785 A JP2002064785 A JP 2002064785A JP 2002064785 A JP2002064785 A JP 2002064785A JP 2003264231 A JP2003264231 A JP 2003264231A
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Abstract
(57)【要約】
【課題】 外乱に対する充分な耐性を有するとともに、
不良の発生を抑制することが可能な半導体装置のレイア
ウト設計方法および半導体装置を提供する。 【解決手段】 スタンダードセルを用いた半導体装置の
レイアウト設計方法であって、端部にキャパシタ電極基
礎パターンを有するスタンダードセルを準備する工程
（Ｓ１０、Ｓ２０）と、スタンダードセルを複数個組合
せて機能回路パターンを構成する組合せ工程（Ｓ３０、
Ｓ４０）と、キャパシタ電極基礎パターンを変形するこ
とにより、キャパシタ電極パターンを形成する工程（Ｓ
５０）とを備える。
不良の発生を抑制することが可能な半導体装置のレイア
ウト設計方法および半導体装置を提供する。 【解決手段】 スタンダードセルを用いた半導体装置の
レイアウト設計方法であって、端部にキャパシタ電極基
礎パターンを有するスタンダードセルを準備する工程
（Ｓ１０、Ｓ２０）と、スタンダードセルを複数個組合
せて機能回路パターンを構成する組合せ工程（Ｓ３０、
Ｓ４０）と、キャパシタ電極基礎パターンを変形するこ
とにより、キャパシタ電極パターンを形成する工程（Ｓ
５０）とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、レイアウト設計
方法および半導体装置に関し、より特定的には、スタン
ダードセル方式のレイアウト設計方法およびそのレイア
ウト設計方法を用いて製造された半導体装置に関する。
方法および半導体装置に関し、より特定的には、スタン
ダードセル方式のレイアウト設計方法およびそのレイア
ウト設計方法を用いて製造された半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置の設計方法の１つとし
て、いわゆるスタンダードセル方式が知られている。ス
タンダードセル方式では、ＮＯＴゲートなどのように頻
繁に使用する回路パターンを予めスタンダードセルとし
て作成しておき、それらのスタンダードセルを複数個配
置することにより所定の機能を実現する大規模な回路の
レイアウト設計を行う。
て、いわゆるスタンダードセル方式が知られている。ス
タンダードセル方式では、ＮＯＴゲートなどのように頻
繁に使用する回路パターンを予めスタンダードセルとし
て作成しておき、それらのスタンダードセルを複数個配
置することにより所定の機能を実現する大規模な回路の
レイアウト設計を行う。
【０００３】図１４および図１５に、スタンダードセル
の一例を示す。図１４は、従来のスタンダードセルおよ
び対応する回路図を示す模式図である。図１４の左側に
示された図（図１４（ａ）に示された図）は、いわゆる
ＮＯＴゲートの回路図を示し、図１４の右側に示された
図（図１４（ｂ）に示された図）は、図１４（ａ）に示
されたＮＯＴゲートに対応するスタンダードセル１０１
を示している。図１５は、従来のスタンダードセルのも
う１つの例を示す模式図である。
の一例を示す。図１４は、従来のスタンダードセルおよ
び対応する回路図を示す模式図である。図１４の左側に
示された図（図１４（ａ）に示された図）は、いわゆる
ＮＯＴゲートの回路図を示し、図１４の右側に示された
図（図１４（ｂ）に示された図）は、図１４（ａ）に示
されたＮＯＴゲートに対応するスタンダードセル１０１
を示している。図１５は、従来のスタンダードセルのも
う１つの例を示す模式図である。
【０００４】図１５に示すように、スタンダードセル１
０１の内部には、あらかじめ電源メタル配線（ＶDD配線
１０８）、ｐチャネル電界効果トランジスタパターン１
０２、ｎチャネル電界効果トランジスタパターン１０
３、接地配線パターン１１０およびセル内配線パターン
１０４などが配置されている。スタンダードセル１０１
に対応する半導体装置では、上述したｐチャネル電界効
果トランジスタパターン１０２やｎチャネル電界効果ト
ランジスタパターン１０３などに対応する回路素子を用
いて、入力データを与えた場合に所定の出力データが得
られるような小規模な論理回路が実現されている。
０１の内部には、あらかじめ電源メタル配線（ＶDD配線
１０８）、ｐチャネル電界効果トランジスタパターン１
０２、ｎチャネル電界効果トランジスタパターン１０
３、接地配線パターン１１０およびセル内配線パターン
１０４などが配置されている。スタンダードセル１０１
に対応する半導体装置では、上述したｐチャネル電界効
果トランジスタパターン１０２やｎチャネル電界効果ト
ランジスタパターン１０３などに対応する回路素子を用
いて、入力データを与えた場合に所定の出力データが得
られるような小規模な論理回路が実現されている。
【０００５】そして、複雑な論理回路を形成する場合、
形成されるべき論理回路を構成する要素となる小規模な
論理回路に対応する図１４あるいは図１５に示すような
スタンダードセルを、図１６に示すように複数個並べて
配置することにより、上述の複雑な論理回路のレイアウ
ト設計を効率的に行うことができる。なお、図１６は、
スタンダードセル１０１を２つ並べた状態を示す模式図
である。
形成されるべき論理回路を構成する要素となる小規模な
論理回路に対応する図１４あるいは図１５に示すような
スタンダードセルを、図１６に示すように複数個並べて
配置することにより、上述の複雑な論理回路のレイアウ
ト設計を効率的に行うことができる。なお、図１６は、
スタンダードセル１０１を２つ並べた状態を示す模式図
である。
【０００６】また、従来、半導体装置のレイアウト設計
技術として、外部からのノイズといった外乱に対する半
導体装置の耐性を向上させるため、キャパシタ（容量素
子）を半導体装置の回路中に配置する技術が知られてい
る。このキャパシタに電源電位の電荷を蓄積しておくこ
とにより、半導体装置に対して外部からノイズなどが加
えられた場合、半導体装置中での電源電位の変動量を小
さくできる。この結果、半導体装置の雑音耐性を向上さ
せることができるので、半導体装置を安定して動作させ
ることができる。
技術として、外部からのノイズといった外乱に対する半
導体装置の耐性を向上させるため、キャパシタ（容量素
子）を半導体装置の回路中に配置する技術が知られてい
る。このキャパシタに電源電位の電荷を蓄積しておくこ
とにより、半導体装置に対して外部からノイズなどが加
えられた場合、半導体装置中での電源電位の変動量を小
さくできる。この結果、半導体装置の雑音耐性を向上さ
せることができるので、半導体装置を安定して動作させ
ることができる。
【０００７】このようなキャパシタは、たとえば図１７
に示すような構造を備えている。図１７は、半導体素子
の外乱に対する耐性を向上させるために形成されるキャ
パシタ（ＭＯＳＣＡＰ）を説明するための模式図であ
る。図１７に示すように、キャパシタ１３１は、半導体
基板の主表面上に形成されたキャパシタ上部電極として
のトランスファーゲート１１２と、このトランスファゲ
ート下に位置するキャパシタ誘電体膜としての絶縁膜
（図示せず）と、半導体基板の主表面に形成されたキャ
パシタ下部電極としての拡散領域１１３とからなる。拡
散領域１１３は、半導体基板の主表面に導電性不純物を
導入することにより形成されている。
に示すような構造を備えている。図１７は、半導体素子
の外乱に対する耐性を向上させるために形成されるキャ
パシタ（ＭＯＳＣＡＰ）を説明するための模式図であ
る。図１７に示すように、キャパシタ１３１は、半導体
基板の主表面上に形成されたキャパシタ上部電極として
のトランスファーゲート１１２と、このトランスファゲ
ート下に位置するキャパシタ誘電体膜としての絶縁膜
（図示せず）と、半導体基板の主表面に形成されたキャ
パシタ下部電極としての拡散領域１１３とからなる。拡
散領域１１３は、半導体基板の主表面に導電性不純物を
導入することにより形成されている。
【０００８】このようなキャパシタは、図１６に示すよ
うにスタンダードセルを複数個並べて所定の論理回路の
レイアウトを決定した後、半導体装置において回路を構
成するｐチャネル電界効果トランジスタやｎチャネル電
界効果トランジスタといった素子が形成されていない領
域１３０に配置される。
うにスタンダードセルを複数個並べて所定の論理回路の
レイアウトを決定した後、半導体装置において回路を構
成するｐチャネル電界効果トランジスタやｎチャネル電
界効果トランジスタといった素子が形成されていない領
域１３０に配置される。
【０００９】
【発明が解決しようとする課題】しかし、上述した従来
のレイアウト設計方法においては、以下のような問題が
あった。
のレイアウト設計方法においては、以下のような問題が
あった。
【００１０】すなわち、半導体装置の外乱に対する耐性
を十分な程度に保つためには、上述したキャパシタ１３
１の容量をある程度大きくする必要がある。一方、近
年、半導体装置の複雑化、高集積化が進み、半導体装置
において形成されるべき論理回路も大規模かつ複雑にな
ってきている。その結果、外乱に対する耐性を向上させ
るためのキャパシタ１３１（図１７参照）を形成する領
域１３０（図１６参照）の形状や配置も複雑になってい
る。そのため、キャパシタ１３１（図１７参照）のトラ
ンスファゲート１１２や拡散領域１１３の面積を十分に
確保することが難しくなってきている。このため、キャ
パシタ１３１の容量を十分確保することが困難になって
きている。この結果、半導体装置の外乱に対する耐性を
十分向上させることができないことにより、半導体装置
の電源電位が外乱により不安定になるといった問題が発
生する場合があった。
を十分な程度に保つためには、上述したキャパシタ１３
１の容量をある程度大きくする必要がある。一方、近
年、半導体装置の複雑化、高集積化が進み、半導体装置
において形成されるべき論理回路も大規模かつ複雑にな
ってきている。その結果、外乱に対する耐性を向上させ
るためのキャパシタ１３１（図１７参照）を形成する領
域１３０（図１６参照）の形状や配置も複雑になってい
る。そのため、キャパシタ１３１（図１７参照）のトラ
ンスファゲート１１２や拡散領域１１３の面積を十分に
確保することが難しくなってきている。このため、キャ
パシタ１３１の容量を十分確保することが困難になって
きている。この結果、半導体装置の外乱に対する耐性を
十分向上させることができないことにより、半導体装置
の電源電位が外乱により不安定になるといった問題が発
生する場合があった。
【００１１】また、半導体装置を構成する電界効果トラ
ンジスタには、図１８〜図２１に示すように、ＶDD配線
や他の素子との電気的接続を図るため、コンタクトホー
ルを介して配線が接続される。図１８は、半導体装置を
構成する電界効果トランジスタのレイアウトと対応する
断面を示した模式図である。図１８では、上方に半導体
装置のレイアウトが示され、下方にそのレイアウトに対
応する半導体装置の断面模式図が示されている。図１９
〜図２１は、図１８に示した電界効果トランジスタ上に
層間絶縁膜およびコンタクトホールを形成する工程を説
明するための断面模式図である。
ンジスタには、図１８〜図２１に示すように、ＶDD配線
や他の素子との電気的接続を図るため、コンタクトホー
ルを介して配線が接続される。図１８は、半導体装置を
構成する電界効果トランジスタのレイアウトと対応する
断面を示した模式図である。図１８では、上方に半導体
装置のレイアウトが示され、下方にそのレイアウトに対
応する半導体装置の断面模式図が示されている。図１９
〜図２１は、図１８に示した電界効果トランジスタ上に
層間絶縁膜およびコンタクトホールを形成する工程を説
明するための断面模式図である。
【００１２】図１８に示すように、半導体装置において
は、半導体基板１２１の主表面上に分離絶縁膜１２３に
よって囲まれた素子形成領域が形成されている。そし
て、この素子形成領域には、ゲート電極として作用する
トランスファゲート１１２と、ゲート絶縁膜として作用
する絶縁膜１２２と、絶縁膜１２２下に位置するチャネ
ル領域を介して対向するように配置され、導電性不純物
が注入されているソース／ドレイン領域としての拡散領
域１１３とからなる電界効果トランジスタが形成されて
いる。
は、半導体基板１２１の主表面上に分離絶縁膜１２３に
よって囲まれた素子形成領域が形成されている。そし
て、この素子形成領域には、ゲート電極として作用する
トランスファゲート１１２と、ゲート絶縁膜として作用
する絶縁膜１２２と、絶縁膜１２２下に位置するチャネ
ル領域を介して対向するように配置され、導電性不純物
が注入されているソース／ドレイン領域としての拡散領
域１１３とからなる電界効果トランジスタが形成されて
いる。
【００１３】そして、図１８に示した電界効果トランジ
スタ上に、図１９に示すように酸化膜からなる層間絶縁
膜１２４を形成する。このとき、層間絶縁膜１２４の上
部表面には、層間絶縁膜１２４の下に位置する電界効果
トランジスタや分離絶縁膜１２３の構造を反映した凹凸
が形成されている。
スタ上に、図１９に示すように酸化膜からなる層間絶縁
膜１２４を形成する。このとき、層間絶縁膜１２４の上
部表面には、層間絶縁膜１２４の下に位置する電界効果
トランジスタや分離絶縁膜１２３の構造を反映した凹凸
が形成されている。
【００１４】次に、層間絶縁膜１２４の上部表面を、た
とえばＣＭＰ法（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａ
ｌ Ｐｏｌｉｓｉｎｇ）を用いて研磨する。この結果、
層間絶縁膜１２４の上部表面１２５を図２０に示すよう
に平坦化できる。
とえばＣＭＰ法（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａ
ｌ Ｐｏｌｉｓｉｎｇ）を用いて研磨する。この結果、
層間絶縁膜１２４の上部表面１２５を図２０に示すよう
に平坦化できる。
【００１５】次に、層間絶縁膜１２４上にフォトリソグ
ラフィー法を用いてパターンを有するレジスト膜（図示
せず）を形成する。このレジスト膜をマスクとしたエッ
チングにより、層間絶縁膜１２４を部分的に除去するこ
とにより、コンタクトホール１２６（図２１参照）を形
成する。その後、レジスト膜を除去する。この結果、図
２１に示すような構造を得る。そして、形成したコンタ
クトホール１２６を介して、電界効果トランジスタのゲ
ート電極としてのトランスファゲート１１２や拡散領域
１１３などを、層間絶縁膜１２４上に形成された配線層
と電気的に接続することができる。
ラフィー法を用いてパターンを有するレジスト膜（図示
せず）を形成する。このレジスト膜をマスクとしたエッ
チングにより、層間絶縁膜１２４を部分的に除去するこ
とにより、コンタクトホール１２６（図２１参照）を形
成する。その後、レジスト膜を除去する。この結果、図
２１に示すような構造を得る。そして、形成したコンタ
クトホール１２６を介して、電界効果トランジスタのゲ
ート電極としてのトランスファゲート１１２や拡散領域
１１３などを、層間絶縁膜１２４上に形成された配線層
と電気的に接続することができる。
【００１６】しかし、半導体装置において、キャパシタ
１３１（図１７参照）のトランスファゲート１１２や拡
散領域１１３の面積を充分に確保できない場合、図２２
に示すように半導体基板１２１の主表面には相対的に大
きな面積を有する分離絶縁膜１２３が形成されることに
なる。図２２は、従来の問題点を説明するための模式図
であって、図１８に対応する。図２２では、図１８と同
様に、上方に半導体装置のレイアウトが示され、下方に
そのレイアウトに対応する半導体装置の断面模式図が示
されている。
１３１（図１７参照）のトランスファゲート１１２や拡
散領域１１３の面積を充分に確保できない場合、図２２
に示すように半導体基板１２１の主表面には相対的に大
きな面積を有する分離絶縁膜１２３が形成されることに
なる。図２２は、従来の問題点を説明するための模式図
であって、図１８に対応する。図２２では、図１８と同
様に、上方に半導体装置のレイアウトが示され、下方に
そのレイアウトに対応する半導体装置の断面模式図が示
されている。
【００１７】そして、図２２に示した半導体装置におい
て、電界効果トランジスタ上に層間絶縁膜１２４（図２
３参照）を形成するとともに、層間絶縁膜２４の上部表
面を平坦化する。図２３は、図２２に示した半導体装置
において層間絶縁膜を形成した後、その上部表面を平坦
化した状態を示す断面模式図である。図２３は図２０に
対応する。図２３に示すように、分離絶縁膜１２３のサ
イズが大きい場合、層間絶縁膜１２３の上部表面におい
て分離絶縁膜１２３の形状に対応して形成される凹凸が
大きくなるので、層間絶縁膜１２３の上部表面を平坦化
した後でも、トランスファゲート１２２や拡散領域１１
３上における層間絶縁膜１２３の上部表面の形状に歪み
が生じる場合があった。
て、電界効果トランジスタ上に層間絶縁膜１２４（図２
３参照）を形成するとともに、層間絶縁膜２４の上部表
面を平坦化する。図２３は、図２２に示した半導体装置
において層間絶縁膜を形成した後、その上部表面を平坦
化した状態を示す断面模式図である。図２３は図２０に
対応する。図２３に示すように、分離絶縁膜１２３のサ
イズが大きい場合、層間絶縁膜１２３の上部表面におい
て分離絶縁膜１２３の形状に対応して形成される凹凸が
大きくなるので、層間絶縁膜１２３の上部表面を平坦化
した後でも、トランスファゲート１２２や拡散領域１１
３上における層間絶縁膜１２３の上部表面の形状に歪み
が生じる場合があった。
【００１８】この結果、トランスファゲート１１２や拡
散領域１１３上にコンタクトホール１２６（図２４参
照）を形成すると、図２４に示すように、コンタクトホ
ール１２６の形状や位置にばらつきが生じることにな
る。図２４は、従来の半導体装置においてコンタクトホ
ールを形成した状態を示す断面模式図である。このよう
にコンタクトホール１２６の形状や位置にばらつきが発
生すると、結果的に後工程においてコンタクトホール１
２６中に導電体を充填する、あるいはコンタクトホール
１２６上に配線を形成する際、コンタクトホール１２６
を介してトランスファゲート１１２などと上層の配線と
を接続することができないといった構造不良の原因とな
る。
散領域１１３上にコンタクトホール１２６（図２４参
照）を形成すると、図２４に示すように、コンタクトホ
ール１２６の形状や位置にばらつきが生じることにな
る。図２４は、従来の半導体装置においてコンタクトホ
ールを形成した状態を示す断面模式図である。このよう
にコンタクトホール１２６の形状や位置にばらつきが発
生すると、結果的に後工程においてコンタクトホール１
２６中に導電体を充填する、あるいはコンタクトホール
１２６上に配線を形成する際、コンタクトホール１２６
を介してトランスファゲート１１２などと上層の配線と
を接続することができないといった構造不良の原因とな
る。
【００１９】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の目的は、外乱に
対する充分な耐性を有するとともに、不良の発生を抑制
することが可能な半導体装置のレイアウト設計方法およ
び半導体装置を提供することである。
ためになされたものであり、この発明の目的は、外乱に
対する充分な耐性を有するとともに、不良の発生を抑制
することが可能な半導体装置のレイアウト設計方法およ
び半導体装置を提供することである。
【００２０】
【課題を解決するための手段】この発明の１の局面に従
ったレイアウト設計方法は、スタンダードセルを用いた
半導体装置のレイアウト設計方法であって、端部にキャ
パシタ電極基礎パターンを有するスタンダードセルを準
備する工程と、スタンダードセルを複数個組合せて機能
回路パターンを構成する組合せ工程と、キャパシタ電極
基礎パターンを変形することにより、キャパシタ電極パ
ターンを形成する工程とを備える。
ったレイアウト設計方法は、スタンダードセルを用いた
半導体装置のレイアウト設計方法であって、端部にキャ
パシタ電極基礎パターンを有するスタンダードセルを準
備する工程と、スタンダードセルを複数個組合せて機能
回路パターンを構成する組合せ工程と、キャパシタ電極
基礎パターンを変形することにより、キャパシタ電極パ
ターンを形成する工程とを備える。
【００２１】このように、あらかじめスタンダードセル
内にキャパシタ電極基礎パターンを配置しておくので、
スタンダードセルを組合せて機能回路パターンを構成す
る際、確実にキャパシタ電極パターンの領域を確保する
ことができる。したがって、このキャパシタ電極パター
ンに対応するキャパシタ電極を含むキャパシタの容量を
十分大きくすることが可能になる。このキャパシタを、
半導体装置の電源電位についての外乱の補償のために用
いれば、半導体装置の外乱に対する耐性（雑音耐性）を
十分高く保つことができるので、動作の安定した半導体
装置を得ることができる。
内にキャパシタ電極基礎パターンを配置しておくので、
スタンダードセルを組合せて機能回路パターンを構成す
る際、確実にキャパシタ電極パターンの領域を確保する
ことができる。したがって、このキャパシタ電極パター
ンに対応するキャパシタ電極を含むキャパシタの容量を
十分大きくすることが可能になる。このキャパシタを、
半導体装置の電源電位についての外乱の補償のために用
いれば、半導体装置の外乱に対する耐性（雑音耐性）を
十分高く保つことができるので、動作の安定した半導体
装置を得ることができる。
【００２２】また、このように確実にキャパシタ電極パ
ターンの領域を確保することができるので、スタンダー
ドセル内に十分な大きさのキャパシタ電極を配置しない
場合のように、分離絶縁体の占める面積が必要以上に大
きくなることを抑制できる。したがって、本発明による
レイアウト設計方法により設計された半導体装置におい
て、半導体基板の主表面上に、キャパシタや電界効果ト
ランジスタなどを覆うように層間絶縁膜を形成する際、
層間絶縁膜の上部表面に分離絶縁体などの存在に起因す
る大きな凹凸部が形成されることを抑制できる。このた
め、層間絶縁膜の上部表面について容易に平坦化を行な
うことができるので、層間絶縁膜にコンタクトホールな
どを形成する際、層間絶縁膜の上部表面の凹凸部に起因
してコンタクトホールなどの位置精度や寸法精度が劣化
することを抑制できる。この結果、半導体装置の構造的
な不良の発生を抑制できる。
ターンの領域を確保することができるので、スタンダー
ドセル内に十分な大きさのキャパシタ電極を配置しない
場合のように、分離絶縁体の占める面積が必要以上に大
きくなることを抑制できる。したがって、本発明による
レイアウト設計方法により設計された半導体装置におい
て、半導体基板の主表面上に、キャパシタや電界効果ト
ランジスタなどを覆うように層間絶縁膜を形成する際、
層間絶縁膜の上部表面に分離絶縁体などの存在に起因す
る大きな凹凸部が形成されることを抑制できる。このた
め、層間絶縁膜の上部表面について容易に平坦化を行な
うことができるので、層間絶縁膜にコンタクトホールな
どを形成する際、層間絶縁膜の上部表面の凹凸部に起因
してコンタクトホールなどの位置精度や寸法精度が劣化
することを抑制できる。この結果、半導体装置の構造的
な不良の発生を抑制できる。
【００２３】上記１の局面に従ったレイアウト設計方法
において、キャパシタ電極基礎パターンは、半導体装置
を構成する半導体基板の主表面上に形成されるべき導電
体からなるキャパシタ上部電極のパターンと、半導体基
板の主表面に形成されるべき導電性不純物拡散領域から
なるキャパシタ下部電極のパターンとを含んでいてもよ
い。
において、キャパシタ電極基礎パターンは、半導体装置
を構成する半導体基板の主表面上に形成されるべき導電
体からなるキャパシタ上部電極のパターンと、半導体基
板の主表面に形成されるべき導電性不純物拡散領域から
なるキャパシタ下部電極のパターンとを含んでいてもよ
い。
【００２４】この場合、半導体基板の主表面上に形成さ
れる導電体（いわゆるトランスファゲート）と、上記導
電性不純物拡散領域とをそれぞれキャパシタ上部電極お
よびキャパシタ下部電極として用いるキャパシタを、ス
タンダードセル内に確実に配置することができる。
れる導電体（いわゆるトランスファゲート）と、上記導
電性不純物拡散領域とをそれぞれキャパシタ上部電極お
よびキャパシタ下部電極として用いるキャパシタを、ス
タンダードセル内に確実に配置することができる。
【００２５】上記１の局面に従ったレイアウト設計方法
において、スタンダードセルは回路素子パターンを含
み、キャパシタ電極パターンを形成する工程は、回路素
子パターンが形成されていない領域にキャパシタ電極基
礎パターンの一部を伸展させることを含んでいてもよ
い。
において、スタンダードセルは回路素子パターンを含
み、キャパシタ電極パターンを形成する工程は、回路素
子パターンが形成されていない領域にキャパシタ電極基
礎パターンの一部を伸展させることを含んでいてもよ
い。
【００２６】この場合、回路素子パターンが形成されて
いない領域に延在する、十分な広さのキャパシタ電極パ
ターンを得ることができる。したがって、本発明による
レイアウト設計方法を用いて製造された半導体装置にお
いて、このキャパシタ電極パターンに対応するキャパシ
タの容量を十分大きくすることが可能になる。そして、
半導体装置の電源電位についての外乱の補償のためにこ
のキャパシタを用いれば、半導体装置の外乱に対する耐
性（雑音耐性）を十分高く保つことができる。
いない領域に延在する、十分な広さのキャパシタ電極パ
ターンを得ることができる。したがって、本発明による
レイアウト設計方法を用いて製造された半導体装置にお
いて、このキャパシタ電極パターンに対応するキャパシ
タの容量を十分大きくすることが可能になる。そして、
半導体装置の電源電位についての外乱の補償のためにこ
のキャパシタを用いれば、半導体装置の外乱に対する耐
性（雑音耐性）を十分高く保つことができる。
【００２７】上記１の局面に従ったレイアウト設計方法
において、キャパシタ電極パターンを形成する工程は、
組合せ工程を実施する前に行なわれてもよい。
において、キャパシタ電極パターンを形成する工程は、
組合せ工程を実施する前に行なわれてもよい。
【００２８】この場合、スタンダードセルを準備する工
程においてスタンダードセル内にキャパシタ電極パター
ンを配置することが可能になる。
程においてスタンダードセル内にキャパシタ電極パター
ンを配置することが可能になる。
【００２９】上記１の局面に従ったレイアウト設計方法
において、キャパシタ電極パターンを形成する工程は、
組合せ工程の途中で実施されてもよい。
において、キャパシタ電極パターンを形成する工程は、
組合せ工程の途中で実施されてもよい。
【００３０】この場合、組合せ工程の途中において、ス
タンダードセルをある程度の個数集積配置したセルの集
合体（中規模セル）について、その中規模セルにおける
回路素子などの全体的な配置などを考慮した上で、キャ
パシタ電極パターンの形状を配置を決定することができ
る。
タンダードセルをある程度の個数集積配置したセルの集
合体（中規模セル）について、その中規模セルにおける
回路素子などの全体的な配置などを考慮した上で、キャ
パシタ電極パターンの形状を配置を決定することができ
る。
【００３１】上記１の局面に従ったレイアウト設計方法
において、キャパシタ電極パターンを形成する工程は、
組合せ工程の後で実施されてもよい。
において、キャパシタ電極パターンを形成する工程は、
組合せ工程の後で実施されてもよい。
【００３２】この場合、組合せ工程により形成された機
能回路のパターン（大規模セル）について、その大規模
セルにおける回路素子などの全体的な配置などを考慮し
た上で、キャパシタ電極パターンの形状や配置を決定で
きる。
能回路のパターン（大規模セル）について、その大規模
セルにおける回路素子などの全体的な配置などを考慮し
た上で、キャパシタ電極パターンの形状や配置を決定で
きる。
【００３３】上記１の局面に従ったレイアウト設計方法
は、キャパシタ電極パターンを形成する工程を実施した
後、キャパシタ電極パターンに接続するように配置され
る電位固定用配線パターンを配置する工程を備えていて
もよい。上記１の局面に従ったレイアウト設計方法にお
いて、機能回路パターンは電源配線パターンと接地配線
パターンとを含み、電位固定用配線パターンはキャパシ
タ電極パターンと電源配線パターンおよび接地配線パタ
ーンの少なくともいずれか一方とを接続するものであっ
てもよい。
は、キャパシタ電極パターンを形成する工程を実施した
後、キャパシタ電極パターンに接続するように配置され
る電位固定用配線パターンを配置する工程を備えていて
もよい。上記１の局面に従ったレイアウト設計方法にお
いて、機能回路パターンは電源配線パターンと接地配線
パターンとを含み、電位固定用配線パターンはキャパシ
タ電極パターンと電源配線パターンおよび接地配線パタ
ーンの少なくともいずれか一方とを接続するものであっ
てもよい。
【００３４】この場合、本発明によるレイアウト設計方
法を用いて製造された半導体装置において、電位固定用
配線パターンに対応する電位固定用配線によってキャパ
シタ電極の電位を固定することができる。
法を用いて製造された半導体装置において、電位固定用
配線パターンに対応する電位固定用配線によってキャパ
シタ電極の電位を固定することができる。
【００３５】上記１の局面に従ったレイアウト設計方法
において、電位固定用配線パターンはスタンダードセル
の外部に形成されていてもよい。また、上記１の局面に
従ったレイアウト設計方法において、機能回路パターン
を構成するスタンダードセルの１つに配置されたキャパ
シタ電極パターンは、当該スタンダードセルに隣接する
他のスタンダードセルに配置された他のキャパシタ電極
パターンと接続されていてもよい。
において、電位固定用配線パターンはスタンダードセル
の外部に形成されていてもよい。また、上記１の局面に
従ったレイアウト設計方法において、機能回路パターン
を構成するスタンダードセルの１つに配置されたキャパ
シタ電極パターンは、当該スタンダードセルに隣接する
他のスタンダードセルに配置された他のキャパシタ電極
パターンと接続されていてもよい。
【００３６】この場合、個々のスタンダードセルにおい
て電位固定用配線パターンを個別に配置する場合より、
複数のスタンダードセルに配置されたキャパシタ電極パ
ターンについて共用される電位固定用配線パターンを形
成するので、半導体装置のサイズを小さくすることがで
きる。
て電位固定用配線パターンを個別に配置する場合より、
複数のスタンダードセルに配置されたキャパシタ電極パ
ターンについて共用される電位固定用配線パターンを形
成するので、半導体装置のサイズを小さくすることがで
きる。
【００３７】上記１の局面に従ったレイアウト設計方法
において、電位固定用配線パターンはスタンダードセル
の内部に形成されていてもよい。
において、電位固定用配線パターンはスタンダードセル
の内部に形成されていてもよい。
【００３８】この場合、電位固定用配線パターンのため
の領域をスタンダードセルの外部に確保する必要がない
ので、スタンダードセルの外部に電位固定用配線パター
ンのための領域を確保する場合より機能回路パターンの
サイズを小さくできる。
の領域をスタンダードセルの外部に確保する必要がない
ので、スタンダードセルの外部に電位固定用配線パター
ンのための領域を確保する場合より機能回路パターンの
サイズを小さくできる。
【００３９】また、スタンダードセルの内部に電位固定
用配線パターンを配置するので、機能回路パターンを構
成する組合せ工程に先だって、電位固定用配線パターン
を配置することも可能である。
用配線パターンを配置するので、機能回路パターンを構
成する組合せ工程に先だって、電位固定用配線パターン
を配置することも可能である。
【００４０】また、機能回路パターンを構成した後、ス
タンダードセルの外部（たとえば機能回路パターンの端
部の外側）に電位固定用配線パターンを形成する必要が
ないので、この機能回路パターンの外部（あるいは端
部）におけるレイアウトの自由度が小さくなる事を避け
ることができる。
タンダードセルの外部（たとえば機能回路パターンの端
部の外側）に電位固定用配線パターンを形成する必要が
ないので、この機能回路パターンの外部（あるいは端
部）におけるレイアウトの自由度が小さくなる事を避け
ることができる。
【００４１】この発明の他の局面に従った半導体装置
は、半導体基板上に形成された単位回路ブロックを備え
る半導体装置であって、単位回路ブロックは、半導体素
子と、単位回路ブロックの外周における対向する２辺か
ら、単位回路ブロック内の半導体素子が形成されていな
い領域に延在するようにそれぞれ形成された２つのキャ
パシタとを含む。
は、半導体基板上に形成された単位回路ブロックを備え
る半導体装置であって、単位回路ブロックは、半導体素
子と、単位回路ブロックの外周における対向する２辺か
ら、単位回路ブロック内の半導体素子が形成されていな
い領域に延在するようにそれぞれ形成された２つのキャ
パシタとを含む。
【００４２】この場合、単位回路ブロックの内部に十分
な大きさのキャパシタ（すなわち、十分な静電容量を有
するキャパシタ）を配置することができる。したがっ
て、半導体装置の電源電位についての外乱の補償のため
にこのキャパシタを用いれば、半導体装置の外乱に対す
る耐性（雑音耐性）を十分高く保つことができる。この
ため、安定した動作の可能な半導体装置を得ることがで
きる。
な大きさのキャパシタ（すなわち、十分な静電容量を有
するキャパシタ）を配置することができる。したがっ
て、半導体装置の電源電位についての外乱の補償のため
にこのキャパシタを用いれば、半導体装置の外乱に対す
る耐性（雑音耐性）を十分高く保つことができる。この
ため、安定した動作の可能な半導体装置を得ることがで
きる。
【００４３】上記他の局面に従った半導体装置におい
て、キャパシタは単位回路ブロックの外部にまで延在す
る延在部を有するキャパシタ電極を含んでいてもよく、
上記他の局面に従った半導体装置は、キャパシタ電極の
延在部と電気的に接続されている電位固定用配線を備え
ていてもよい。
て、キャパシタは単位回路ブロックの外部にまで延在す
る延在部を有するキャパシタ電極を含んでいてもよく、
上記他の局面に従った半導体装置は、キャパシタ電極の
延在部と電気的に接続されている電位固定用配線を備え
ていてもよい。
【００４４】この場合、単位回路ブロックの外部に電位
固定用配線を配置するので、単位回路ブロックの内部に
電位固定用配線を配置する必要が無い。また、単位回路
ブロックの対向する２辺から単位回路ブロックの内部に
延在するようにキャパシタが形成されているので、この
ような単位回路ブロックを複数個集積した際、各単位機
能ブロックのキャパシタ同士を容易に接続できる。この
ため、単位回路ブロックの外部に配置された電位固定用
配線を、複数の単位回路ブロックに配置されたキャパシ
タにおいて共有することができる。したがって、半導体
装置において電位固定用配線を単位回路ブロック毎に形
成する必要が無い。この結果、半導体装置の構成を簡略
化できる。
固定用配線を配置するので、単位回路ブロックの内部に
電位固定用配線を配置する必要が無い。また、単位回路
ブロックの対向する２辺から単位回路ブロックの内部に
延在するようにキャパシタが形成されているので、この
ような単位回路ブロックを複数個集積した際、各単位機
能ブロックのキャパシタ同士を容易に接続できる。この
ため、単位回路ブロックの外部に配置された電位固定用
配線を、複数の単位回路ブロックに配置されたキャパシ
タにおいて共有することができる。したがって、半導体
装置において電位固定用配線を単位回路ブロック毎に形
成する必要が無い。この結果、半導体装置の構成を簡略
化できる。
【００４５】上記他の局面に従った半導体装置におい
て、キャパシタはキャパシタ電極を含んでいてもよく、
上記他の局面に従った半導体装置は、キャパシタ電極と
単位回路ブロック内部において電気的に接続されている
電位固定用配線を備えていてもよい。
て、キャパシタはキャパシタ電極を含んでいてもよく、
上記他の局面に従った半導体装置は、キャパシタ電極と
単位回路ブロック内部において電気的に接続されている
電位固定用配線を備えていてもよい。
【００４６】この場合、単位回路ブロックの外部に電位
固定用配線のための領域を確保する必要が無い。したが
って、単位回路ブロックの外部に電位固定用配線のため
の領域を確保する場合より半導体装置のサイズを小さく
する事ができる。
固定用配線のための領域を確保する必要が無い。したが
って、単位回路ブロックの外部に電位固定用配線のため
の領域を確保する場合より半導体装置のサイズを小さく
する事ができる。
【００４７】上記他の局面に従った半導体装置におい
て、単位回路ブロックの外周形状は四角形状であっても
よく、２つのキャパシタは、対向する２辺の端部におい
て、対向する２辺以外の２辺と接触するように形成され
ていてもよい。
て、単位回路ブロックの外周形状は四角形状であっても
よく、２つのキャパシタは、対向する２辺の端部におい
て、対向する２辺以外の２辺と接触するように形成され
ていてもよい。
【００４８】この場合、上述のような単位回路ブロック
をマトリックス状に配置することにより機能回路を実現
する際、１つの単位回路ブロックに隣接する他の単位回
路ブロックとの間で、キャパシタ同士を容易に接続する
事ができる。したがって、機能回路における複数の単位
回路ブロックに形成されたキャパシタについて、いずれ
か１箇所において電位固定用配線との接続を行なえば、
機能回路におけるキャパシタの電位固定を容易に行なう
ことができる。
をマトリックス状に配置することにより機能回路を実現
する際、１つの単位回路ブロックに隣接する他の単位回
路ブロックとの間で、キャパシタ同士を容易に接続する
事ができる。したがって、機能回路における複数の単位
回路ブロックに形成されたキャパシタについて、いずれ
か１箇所において電位固定用配線との接続を行なえば、
機能回路におけるキャパシタの電位固定を容易に行なう
ことができる。
【００４９】上記他の局面に従った半導体装置は、マト
リックス状に隣接するように配置した複数個の単位回路
ブロックを備えていてもよく、単位回路ブロックは、対
向する２辺の延在する方向に対してほぼ垂直方向に並ぶ
ように、半導体基板の主表面に形成された第１導電型ウ
ェルと、第１導電型とは異なる導電型である第２導電型
ウェルとを含んでいてもよく、複数の単位回路ブロック
のうち、隣接する２つの単位回路ブロックでは、この２
つの単位回路ブロックのうちの一方に含まれる第１導電
型ウェルおよび第２導電型ウェルのうちの一方のウェル
と、２つの単位回路ブロックのうちの他方に含まれ、第
１導電型ウェルおよび第２導電型ウェルのうち上記一方
のウェルと同じ導電型のウェルとが対向して接続するよ
うに、上記複数の単位回路ブロックの配置が決定されて
いる。
リックス状に隣接するように配置した複数個の単位回路
ブロックを備えていてもよく、単位回路ブロックは、対
向する２辺の延在する方向に対してほぼ垂直方向に並ぶ
ように、半導体基板の主表面に形成された第１導電型ウ
ェルと、第１導電型とは異なる導電型である第２導電型
ウェルとを含んでいてもよく、複数の単位回路ブロック
のうち、隣接する２つの単位回路ブロックでは、この２
つの単位回路ブロックのうちの一方に含まれる第１導電
型ウェルおよび第２導電型ウェルのうちの一方のウェル
と、２つの単位回路ブロックのうちの他方に含まれ、第
１導電型ウェルおよび第２導電型ウェルのうち上記一方
のウェルと同じ導電型のウェルとが対向して接続するよ
うに、上記複数の単位回路ブロックの配置が決定されて
いる。
【００５０】この場合、隣接する単位回路ブロックにつ
いて、同じ導電型のウェルを接続することができる。こ
のため、複数の単位回路ブロックについて、ウェルの電
位固定を１箇所で行なうことができる。したがって、半
導体装置の構造を簡略化できる。
いて、同じ導電型のウェルを接続することができる。こ
のため、複数の単位回路ブロックについて、ウェルの電
位固定を１箇所で行なうことができる。したがって、半
導体装置の構造を簡略化できる。
【００５１】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、以下の図面において同一ま
たは相当する部分には同一の参照番号を付しその説明は
繰返さない。
施の形態を説明する。なお、以下の図面において同一ま
たは相当する部分には同一の参照番号を付しその説明は
繰返さない。
【００５２】（実施の形態１）図１は、本発明による半
導体装置のレイアウト設計方法を説明するためのフロー
チャートを示す図である。図２は、図１に示したレイア
ウト設計方法において用いるスタンダードセルを示す模
式図である。図３は、図２に示したスタンダードセルに
おける領域ＩＩＩの部分拡大模式図である。図４は、図
１に示したレイアウト設計方法における中規模セルパタ
ーン作成工程を説明するための模式図である。図５は、
図１に示したレイアウト設計方法における大規模セルパ
ターン作成工程を説明するための模式図である。図１〜
図５を参照して、本発明による半導体装置のレイアウト
設計方法を説明する。
導体装置のレイアウト設計方法を説明するためのフロー
チャートを示す図である。図２は、図１に示したレイア
ウト設計方法において用いるスタンダードセルを示す模
式図である。図３は、図２に示したスタンダードセルに
おける領域ＩＩＩの部分拡大模式図である。図４は、図
１に示したレイアウト設計方法における中規模セルパタ
ーン作成工程を説明するための模式図である。図５は、
図１に示したレイアウト設計方法における大規模セルパ
ターン作成工程を説明するための模式図である。図１〜
図５を参照して、本発明による半導体装置のレイアウト
設計方法を説明する。
【００５３】図１に示すように、本発明による半導体装
置のレイアウト設計方法においては、まずスタンダード
セルを作成する工程（Ｓ１０）を実施する。このとき、
スタンダードセル内には、所定の機能を実現するための
電界効果トランジスタなどの回路素子パターンが配置さ
れる。次に、作成したスタンダードセル内にキャパシタ
パターン（ＭＯＳＣＡＰパターン）を配置する工程（Ｓ
２０）を実施する。この結果、図２に示すように、たと
えばｐチャネル電界効果トランジスタパターン２と、ｎ
チャネル電界効果トランジスタパターン３とを備えるス
タンダードセル１において、その両端部にＭＯＳＣＡＰ
パターンを構成するキャパシタ電極基礎パターンとして
のトランスファゲートパターン１２および拡散領域パタ
ーン１３が配置される。このようにして、キャパシタ上
部電極のパターンとしてのトランスファゲートパターン
１２およびキャパシタ下部電極のパターンとしての拡散
領域パターン１３を有するスタンダードセル１を準備す
る工程が実施される。図３に示すように、トランスファ
ゲートパターン１２の幅Ｘは、拡散領域パターン１３の
幅Ｙよりも大きくなっている。
置のレイアウト設計方法においては、まずスタンダード
セルを作成する工程（Ｓ１０）を実施する。このとき、
スタンダードセル内には、所定の機能を実現するための
電界効果トランジスタなどの回路素子パターンが配置さ
れる。次に、作成したスタンダードセル内にキャパシタ
パターン（ＭＯＳＣＡＰパターン）を配置する工程（Ｓ
２０）を実施する。この結果、図２に示すように、たと
えばｐチャネル電界効果トランジスタパターン２と、ｎ
チャネル電界効果トランジスタパターン３とを備えるス
タンダードセル１において、その両端部にＭＯＳＣＡＰ
パターンを構成するキャパシタ電極基礎パターンとして
のトランスファゲートパターン１２および拡散領域パタ
ーン１３が配置される。このようにして、キャパシタ上
部電極のパターンとしてのトランスファゲートパターン
１２およびキャパシタ下部電極のパターンとしての拡散
領域パターン１３を有するスタンダードセル１を準備す
る工程が実施される。図３に示すように、トランスファ
ゲートパターン１２の幅Ｘは、拡散領域パターン１３の
幅Ｙよりも大きくなっている。
【００５４】図２に示すように、スタンダードセル１に
おけるｐチャネル電界効果トランジスタパターン２は、
ゲート電極パターン５ａと、ゲート電極パターン５ａ下
に位置するゲート絶縁膜パターン（図示せず）と、ゲー
ト絶縁膜パターン下に位置するチャネル領域パターン
（図示せず）を挟んで対向するように配置されたソース
／ドレイン領域パターン６ａとからなる。ソース／ドレ
イン領域パターン６ａの一方は、セル内配線パターン４
ａによってＶDD配線パターン８と接続されている。すな
わち、図２に示したスタンダードセル１に対応する半導
体装置の単位機能セルでは、セル内配線パターン４ａに
対応するセル内配線の一方端部が、ＶDD配線パターン８
に対応するＶDD配線とビアホールパターン９に対応する
ビアホール内に充填された導電体（図示せず）を介して
電気的に接続される。また、ソース／ドレイン領域パタ
ーン６ａに対応するソース／ドレイン領域の一方とセル
内配線とはコンタクトホールパターン７に対応するコン
タクトホール内に形成された導電体（図示せず）を介し
て電気的に接続された状態となる。
おけるｐチャネル電界効果トランジスタパターン２は、
ゲート電極パターン５ａと、ゲート電極パターン５ａ下
に位置するゲート絶縁膜パターン（図示せず）と、ゲー
ト絶縁膜パターン下に位置するチャネル領域パターン
（図示せず）を挟んで対向するように配置されたソース
／ドレイン領域パターン６ａとからなる。ソース／ドレ
イン領域パターン６ａの一方は、セル内配線パターン４
ａによってＶDD配線パターン８と接続されている。すな
わち、図２に示したスタンダードセル１に対応する半導
体装置の単位機能セルでは、セル内配線パターン４ａに
対応するセル内配線の一方端部が、ＶDD配線パターン８
に対応するＶDD配線とビアホールパターン９に対応する
ビアホール内に充填された導電体（図示せず）を介して
電気的に接続される。また、ソース／ドレイン領域パタ
ーン６ａに対応するソース／ドレイン領域の一方とセル
内配線とはコンタクトホールパターン７に対応するコン
タクトホール内に形成された導電体（図示せず）を介し
て電気的に接続された状態となる。
【００５５】ｎチャネル電界効果トランジスタパターン
３は、ゲート電極パターン５ｂ、５ｃと、このゲート電
極パターン５ｂ、５ｃ下に位置するゲート絶縁膜パター
ン（図示せず）と、ゲート電極パターン５ｂ、５ｃ下に
位置するチャネル領域パターン（図示せず）を挟んで対
向するように配置されたソース／ドレイン領域パターン
６ｂとからなる。ｐチャネル電界効果トランジスタパタ
ーン２のソース／ドレイン領域パターン６ａの一方と、
ｎチャネル電界効果トランジスタパターン３のソース／
ドレイン領域パターン６ｂとはセル内配線パターン４ｂ
を介して接続される。セル内配線パターン４ｂとｐチャ
ネル電界効果トランジスタパターン２のソース／ドレイ
ン領域パターン６ａの一方との重なり部には、コンタク
トホールパターン７が形成されている。また、セル内配
線パターン４ｂとｎチャネル電界効果トランジスタパタ
ーン３のソース／ドレイン領域パターン６ｂとの重なり
部にもコンタクトホールパターン７が形成されている。
３は、ゲート電極パターン５ｂ、５ｃと、このゲート電
極パターン５ｂ、５ｃ下に位置するゲート絶縁膜パター
ン（図示せず）と、ゲート電極パターン５ｂ、５ｃ下に
位置するチャネル領域パターン（図示せず）を挟んで対
向するように配置されたソース／ドレイン領域パターン
６ｂとからなる。ｐチャネル電界効果トランジスタパタ
ーン２のソース／ドレイン領域パターン６ａの一方と、
ｎチャネル電界効果トランジスタパターン３のソース／
ドレイン領域パターン６ｂとはセル内配線パターン４ｂ
を介して接続される。セル内配線パターン４ｂとｐチャ
ネル電界効果トランジスタパターン２のソース／ドレイ
ン領域パターン６ａの一方との重なり部には、コンタク
トホールパターン７が形成されている。また、セル内配
線パターン４ｂとｎチャネル電界効果トランジスタパタ
ーン３のソース／ドレイン領域パターン６ｂとの重なり
部にもコンタクトホールパターン７が形成されている。
【００５６】また、ｎチャネル電界効果トランジスタパ
ターン３におけるソース／ドレイン領域パターン６ｂの
うちの１つと接地配線パターン１０（ＧＮＤ配線パター
ン）とは、セル内配線パターン４ｃを介して接続されて
いる。すなわち、セル内配線パターン４ｃの一方端部と
接地配線パターン１０との重なり部には、ビアホールパ
ターン１１が形成されている。一方、セル内配線パター
ン４ｃの他方端部とｎチャネル電界効果トランジスタパ
ターン３におけるソース／ドレイン領域パターン６ｂの
１つとの重なり部には、コンタクトホールパターン７が
形成されている。
ターン３におけるソース／ドレイン領域パターン６ｂの
うちの１つと接地配線パターン１０（ＧＮＤ配線パター
ン）とは、セル内配線パターン４ｃを介して接続されて
いる。すなわち、セル内配線パターン４ｃの一方端部と
接地配線パターン１０との重なり部には、ビアホールパ
ターン１１が形成されている。一方、セル内配線パター
ン４ｃの他方端部とｎチャネル電界効果トランジスタパ
ターン３におけるソース／ドレイン領域パターン６ｂの
１つとの重なり部には、コンタクトホールパターン７が
形成されている。
【００５７】そして、このＶDD配線パターン８および接
地配線パターン１０の外側に、上述したＭＯＳＣＡＰパ
ターンとなるべきトランスファゲートパターン１２およ
び拡散領域パターン１３をそれぞれ配置する。
地配線パターン１０の外側に、上述したＭＯＳＣＡＰパ
ターンとなるべきトランスファゲートパターン１２およ
び拡散領域パターン１３をそれぞれ配置する。
【００５８】なお、図２では、ｐチャネル電界効果トラ
ンジスタパターン２およびｎチャネル電界効果トランジ
スタパターン３を備えるスタンダードセル１を例示した
が、その他必要な機能を実現するための異なる構成を有
するスタンダードセルにおいても、同様にその両端部に
ＭＯＳＣＡＰパターンとなるべきトランスファゲートパ
ターン１２および拡散領域パターン１３（図２参照）を
配置する。
ンジスタパターン２およびｎチャネル電界効果トランジ
スタパターン３を備えるスタンダードセル１を例示した
が、その他必要な機能を実現するための異なる構成を有
するスタンダードセルにおいても、同様にその両端部に
ＭＯＳＣＡＰパターンとなるべきトランスファゲートパ
ターン１２および拡散領域パターン１３（図２参照）を
配置する。
【００５９】次に、トランスファゲートパターン１２お
よび拡散領域パターン１３（図２参照）が内部に配置さ
れたスタンダードセル１を用いて、中規模セルパターン
を作成する工程（Ｓ３０）を実施する（図１参照）。こ
こで、中規模セルパターンとは、たとえば図４に示すよ
うに複数個のスタンダードセル１を集積配置して形成さ
れるセルパターンをいう。集積されるスタンダードセル
の数としては、たとえば２〜９程度である。図４では、
２つのスタンダードセル１を集積した中規模セルパター
ン１４が示されている。
よび拡散領域パターン１３（図２参照）が内部に配置さ
れたスタンダードセル１を用いて、中規模セルパターン
を作成する工程（Ｓ３０）を実施する（図１参照）。こ
こで、中規模セルパターンとは、たとえば図４に示すよ
うに複数個のスタンダードセル１を集積配置して形成さ
れるセルパターンをいう。集積されるスタンダードセル
の数としては、たとえば２〜９程度である。図４では、
２つのスタンダードセル１を集積した中規模セルパター
ン１４が示されている。
【００６０】そして、図４に示すように、中規模セルパ
ターン１４を組上げた後に、キャパシタ電極パターンを
形成する工程としてのトランスファゲートパターンおよ
び拡散領域パターンを伸縮する工程（Ｓ５０）を実施す
る（図１参照）。具体的には、スタンダードセル１内に
おいてＭＯＳＣＡＰパターンを配置可能な領域（すなわ
ちｐチャネル電界効果トランジスタパターン２（図２参
照）およびｎチャネル電界効果トランジスタパターン３
（図２参照）の構成要素が配置されていない領域）に、
スタンダードセル１の両端部からトランスファゲートパ
ターン１２および拡散領域パターン１３（図２参照）を
変形して伸展させる。その結果、図４に示すように、中
規模セルパターン１４の回路素子などの全体的な配置を
考慮して、トランスファゲートパターン１２の一部がス
タンダードセル１内の回路素子の間に伸展したトランス
ファゲート進展部１５が形成される。なお、図４におい
ては図示していないが、トランスファゲート進展部１５
に隣接するように拡散領域パターン１３（図２参照）が
伸展した拡散領域進展部も形成される。
ターン１４を組上げた後に、キャパシタ電極パターンを
形成する工程としてのトランスファゲートパターンおよ
び拡散領域パターンを伸縮する工程（Ｓ５０）を実施す
る（図１参照）。具体的には、スタンダードセル１内に
おいてＭＯＳＣＡＰパターンを配置可能な領域（すなわ
ちｐチャネル電界効果トランジスタパターン２（図２参
照）およびｎチャネル電界効果トランジスタパターン３
（図２参照）の構成要素が配置されていない領域）に、
スタンダードセル１の両端部からトランスファゲートパ
ターン１２および拡散領域パターン１３（図２参照）を
変形して伸展させる。その結果、図４に示すように、中
規模セルパターン１４の回路素子などの全体的な配置を
考慮して、トランスファゲートパターン１２の一部がス
タンダードセル１内の回路素子の間に伸展したトランス
ファゲート進展部１５が形成される。なお、図４におい
ては図示していないが、トランスファゲート進展部１５
に隣接するように拡散領域パターン１３（図２参照）が
伸展した拡散領域進展部も形成される。
【００６１】次に、図１に示すように、大規模セルパタ
ーンを作成する工程（Ｓ４０）を実施する。ここで、大
規模セルパターンとは、ある特定の機能を実現できる程
度の集積回路のパターン（機能回路パターン）であっ
て、中規模セルを複数個、あるいは中規模セルとスタン
ダードセルとをそれぞれ複数個集積することにより形成
される。たとえば、図５に示すように、図４に示した中
規模セルパターン１４をマトリックス状に６つ（２行×
３列）集積することにより、大規模セルパターン１６を
構成する。大規模セルパターン１６では、隣接するスタ
ンダードセル１（図４参照）におけるトランスファゲー
トパターン１２および拡散領域パターン同士がそれぞれ
接続されている。
ーンを作成する工程（Ｓ４０）を実施する。ここで、大
規模セルパターンとは、ある特定の機能を実現できる程
度の集積回路のパターン（機能回路パターン）であっ
て、中規模セルを複数個、あるいは中規模セルとスタン
ダードセルとをそれぞれ複数個集積することにより形成
される。たとえば、図５に示すように、図４に示した中
規模セルパターン１４をマトリックス状に６つ（２行×
３列）集積することにより、大規模セルパターン１６を
構成する。大規模セルパターン１６では、隣接するスタ
ンダードセル１（図４参照）におけるトランスファゲー
トパターン１２および拡散領域パターン同士がそれぞれ
接続されている。
【００６２】このように、組合せ工程としての中規模セ
ルパターンを作成する工程（Ｓ３０）および大規模セル
パターンを作成する工程（Ｓ４０）を実施することによ
り、図５に示すように機能回路パターンとしての大規模
セルパターン１６を形成した後、この大規模セルパター
ン１６の端部（スタンダードセルの外部）においてＶ DD
配線パターン８および接地配線パターン１０とトランス
ファゲートパターン１２とを接続する。この結果、ＭＯ
ＳＣＡＰパターンに対応するＭＯＳＣＡＰのキャパシタ
電極（トランスファゲートパターン１２に対応するトラ
ンスファゲート電極）の電位を固定できる。
ルパターンを作成する工程（Ｓ３０）および大規模セル
パターンを作成する工程（Ｓ４０）を実施することによ
り、図５に示すように機能回路パターンとしての大規模
セルパターン１６を形成した後、この大規模セルパター
ン１６の端部（スタンダードセルの外部）においてＶ DD
配線パターン８および接地配線パターン１０とトランス
ファゲートパターン１２とを接続する。この結果、ＭＯ
ＳＣＡＰパターンに対応するＭＯＳＣＡＰのキャパシタ
電極（トランスファゲートパターン１２に対応するトラ
ンスファゲート電極）の電位を固定できる。
【００６３】トランスファゲートパターン１２にＶDD配
線パターン８を接続する方法としては、たとえば図５に
示すように、大規模セルパターン１６の上端に位置する
ＶDD配線パターン８と大規模セルパターン１６のほぼ中
央部に位置するトランスファゲートパターン１２の延在
部３０ａとを接続するように、電位固定用配線パターン
としての配線パターン１７を形成する。配線パターン１
７と延在部３０ａおよびＶDD配線パターン８との重なり
部にはビアホールパターン１８が形成されている。
線パターン８を接続する方法としては、たとえば図５に
示すように、大規模セルパターン１６の上端に位置する
ＶDD配線パターン８と大規模セルパターン１６のほぼ中
央部に位置するトランスファゲートパターン１２の延在
部３０ａとを接続するように、電位固定用配線パターン
としての配線パターン１７を形成する。配線パターン１
７と延在部３０ａおよびＶDD配線パターン８との重なり
部にはビアホールパターン１８が形成されている。
【００６４】また、同様に大規模セルパターン１６の下
端に位置するＶDD配線パターン８と大規模セルパターン
１６の中央部に位置するもう１つのトランスファゲート
パターン１２の延在部３０ｂとを接続するように、電位
固定用配線パターンとしての配線パターン１７を形成す
る。配線パターン１７と延在部３０ｂおよびＶDD配線パ
ターン８との重なり部には、それぞれビアホールパター
ン１８が形成されている。
端に位置するＶDD配線パターン８と大規模セルパターン
１６の中央部に位置するもう１つのトランスファゲート
パターン１２の延在部３０ｂとを接続するように、電位
固定用配線パターンとしての配線パターン１７を形成す
る。配線パターン１７と延在部３０ｂおよびＶDD配線パ
ターン８との重なり部には、それぞれビアホールパター
ン１８が形成されている。
【００６５】また、同様に大規模セルパターン１６の中
央部に位置する接地配線パターン１０と大規模セルパタ
ーン１６の上部に位置するトランスファゲートパターン
１２の延在部３０ｃとを接続するように、電位固定用配
線パターンとしての配線パターン１９を形成する。配線
パターン１９と延在部３０ｃおよび接地配線パターン１
０との重なり部には、それぞれビアホールパターン２０
が形成されている。
央部に位置する接地配線パターン１０と大規模セルパタ
ーン１６の上部に位置するトランスファゲートパターン
１２の延在部３０ｃとを接続するように、電位固定用配
線パターンとしての配線パターン１９を形成する。配線
パターン１９と延在部３０ｃおよび接地配線パターン１
０との重なり部には、それぞれビアホールパターン２０
が形成されている。
【００６６】また、同様に大規模セルパターン１６の中
央部に位置する接地配線パターン１０と、大規模セルパ
ターン１６の下端に位置するトランスファゲートパター
ン１２の延在部３０ｄとを接続するように、電位固定用
配線パターンとしての配線パターン１９を形成する。配
線パターン１９と延在部３０ｄおよび接地配線パターン
１０との重なり部には、それぞれビアホールパターン２
０が形成されている。この結果、大規模セルパターン１
６の端部において複数のスタンダードセル１に対する電
位固定用の配線パターン１７、１９を配置できるので、
複数のスタンダードセル１（図４参照）のそれぞれにつ
いて、トランスファゲートパターン１２に対応するトラ
ンスファゲートの電位固定のための配線を配置する場合
より半導体装置の小型化を図ることができる。このよう
にして、トランスファゲートの電位固定を行なう工程
（Ｓ６０）（図１参照）を実施する。
央部に位置する接地配線パターン１０と、大規模セルパ
ターン１６の下端に位置するトランスファゲートパター
ン１２の延在部３０ｄとを接続するように、電位固定用
配線パターンとしての配線パターン１９を形成する。配
線パターン１９と延在部３０ｄおよび接地配線パターン
１０との重なり部には、それぞれビアホールパターン２
０が形成されている。この結果、大規模セルパターン１
６の端部において複数のスタンダードセル１に対する電
位固定用の配線パターン１７、１９を配置できるので、
複数のスタンダードセル１（図４参照）のそれぞれにつ
いて、トランスファゲートパターン１２に対応するトラ
ンスファゲートの電位固定のための配線を配置する場合
より半導体装置の小型化を図ることができる。このよう
にして、トランスファゲートの電位固定を行なう工程
（Ｓ６０）（図１参照）を実施する。
【００６７】なお、上述したレイアウト設計方法におい
ては、中規模セルパターン作成工程（Ｓ３０）を実施し
た後、中規模セルパターン１４（図４参照）を組上げた
段階でトランスファゲートパターン１２および拡散領域
パターンを伸縮する工程（Ｓ５０）を実施したが、この
トランスファゲートパターンおよび拡散領域パターンを
伸縮する工程（Ｓ５０）は、大規模セルパターンを作成
する工程（Ｓ４０）を行なった後に行なってもよい。こ
の場合、大規模セルパターンにおける回路素子などの全
体的な配置を考慮した上で、トランスファゲートパター
ン１２および拡散領域パターン１３を伸縮させることが
できる。
ては、中規模セルパターン作成工程（Ｓ３０）を実施し
た後、中規模セルパターン１４（図４参照）を組上げた
段階でトランスファゲートパターン１２および拡散領域
パターンを伸縮する工程（Ｓ５０）を実施したが、この
トランスファゲートパターンおよび拡散領域パターンを
伸縮する工程（Ｓ５０）は、大規模セルパターンを作成
する工程（Ｓ４０）を行なった後に行なってもよい。こ
の場合、大規模セルパターンにおける回路素子などの全
体的な配置を考慮した上で、トランスファゲートパター
ン１２および拡散領域パターン１３を伸縮させることが
できる。
【００６８】また、このトランスファゲートパターンお
よび拡散領域パターンを伸縮する工程（Ｓ５０）を、ス
タンダードセル内にＭＯＳＣＡＰパターンを配置する工
程（Ｓ２０）を実施した後に行なってもよい。この場
合、ある程度大きな面積を有するトランスファゲートパ
ターン１２および拡散領域パターン１３を有するスタン
ダードセルを準備できる。また、トランスファゲートの
電位固定工程（Ｓ６０）は、上述のように大規模セルパ
ターンを作成する工程（Ｓ４０）の後に実施してもよい
が、中規模セルパターンを作成する工程（Ｓ３０）を行
なった後に実施してもよい。
よび拡散領域パターンを伸縮する工程（Ｓ５０）を、ス
タンダードセル内にＭＯＳＣＡＰパターンを配置する工
程（Ｓ２０）を実施した後に行なってもよい。この場
合、ある程度大きな面積を有するトランスファゲートパ
ターン１２および拡散領域パターン１３を有するスタン
ダードセルを準備できる。また、トランスファゲートの
電位固定工程（Ｓ６０）は、上述のように大規模セルパ
ターンを作成する工程（Ｓ４０）の後に実施してもよい
が、中規模セルパターンを作成する工程（Ｓ３０）を行
なった後に実施してもよい。
【００６９】このように、予めスタンダードセル１（図
２参照）内に、ＭＯＳＣＡＰ用のトランスファゲートパ
ターン１２および拡散領域パターン１３（図２参照）を
配置しておくので、スタンダードセル１において予めＭ
ＯＳＣＡＰのための領域（トランスファゲートパターン
１２のための領域）を確保することになる。そして、ス
タンダードセル１内に配置されたｐチャネル電界効果ト
ランジスタパターン２（図２参照）およびｎチャネル電
界効果トランジスタパターン３（図２参照）などのよう
な機能素子の間に形成された領域に、これらのトランス
ファゲートパターン１２および拡散領域パターン１３
（図２参照）を伸展させることによって、効率的に大面
積のトランスファゲートパターン１２（図５参照）およ
び拡散領域を形成することができる。この結果、半導体
装置におけるＭＯＳＣＡＰの容量を十分大きくすること
ができる。したがって、このＭＯＳＣＡＰ（容量素子）
を半導体装置の電源電位などについての外乱に対する補
償のために用いれば、半導体装置の雑音耐性を向上させ
ることができるので、動作の安定した半導体装置を得る
ことができる。
２参照）内に、ＭＯＳＣＡＰ用のトランスファゲートパ
ターン１２および拡散領域パターン１３（図２参照）を
配置しておくので、スタンダードセル１において予めＭ
ＯＳＣＡＰのための領域（トランスファゲートパターン
１２のための領域）を確保することになる。そして、ス
タンダードセル１内に配置されたｐチャネル電界効果ト
ランジスタパターン２（図２参照）およびｎチャネル電
界効果トランジスタパターン３（図２参照）などのよう
な機能素子の間に形成された領域に、これらのトランス
ファゲートパターン１２および拡散領域パターン１３
（図２参照）を伸展させることによって、効率的に大面
積のトランスファゲートパターン１２（図５参照）およ
び拡散領域を形成することができる。この結果、半導体
装置におけるＭＯＳＣＡＰの容量を十分大きくすること
ができる。したがって、このＭＯＳＣＡＰ（容量素子）
を半導体装置の電源電位などについての外乱に対する補
償のために用いれば、半導体装置の雑音耐性を向上させ
ることができるので、動作の安定した半導体装置を得る
ことができる。
【００７０】また、スタンダードセル１（図４参照）の
両端部は必ずトランスファゲートパターン１２が配置さ
れた状態となるので、図４および図５に示したように中
規模セルパターン１４あるいは大規模セルパターン１６
を組上げたときに、隣接するスタンダードセル１間でト
ランスファゲートパターン１２を容易に接続することが
できる。このため、たとえば図５に示したような大規模
セルパターン１６を組上げた後に、大規模セルパターン
１６の一方端部においてＭＯＳＣＡＰの電極電位を固定
するための配線パターン１７、１９（図５参照）を配置
することができる。つまり、スタンダードセル１（図４
参照）内に配置されたＭＯＳＣＡＰのトランスファゲー
トパターン１２（図４参照）毎に個別に接地配線パター
ン１０あるいはＶDD配線パターン８などとの接続を行な
うための配線を形成する必要がない。この結果、半導体
装置の配線構造を簡略化することができる。したがっ
て、半導体装置の小型化に特に効果的である。
両端部は必ずトランスファゲートパターン１２が配置さ
れた状態となるので、図４および図５に示したように中
規模セルパターン１４あるいは大規模セルパターン１６
を組上げたときに、隣接するスタンダードセル１間でト
ランスファゲートパターン１２を容易に接続することが
できる。このため、たとえば図５に示したような大規模
セルパターン１６を組上げた後に、大規模セルパターン
１６の一方端部においてＭＯＳＣＡＰの電極電位を固定
するための配線パターン１７、１９（図５参照）を配置
することができる。つまり、スタンダードセル１（図４
参照）内に配置されたＭＯＳＣＡＰのトランスファゲー
トパターン１２（図４参照）毎に個別に接地配線パター
ン１０あるいはＶDD配線パターン８などとの接続を行な
うための配線を形成する必要がない。この結果、半導体
装置の配線構造を簡略化することができる。したがっ
て、半導体装置の小型化に特に効果的である。
【００７１】また、本発明によるレイアウト設計方法を
用いて製造された半導体装置では、図４および図５から
わかるように、スタンダードセル１（図４参照）に対応
する単位回路ブロックが複数個半導体基板の主表面に形
成される。単位回路ブロックは、その外周形状がほぼ四
角形状であり、ｐチャネル電界効果トランジスタパター
ン２（図２参照）などに対応する半導体素子と、単位回
路ブロックの外周における対向する２辺から、半導体素
子が形成されていない領域に延在するようにそれぞれ形
成され、トランスファゲートパターン１２に対応するキ
ャパシタ電極を含む２つのキャパシタ（ＭＯＳＣＡＰ）
とを含む。このような充分な大きさのキャパシタを半導
体装置の外乱に対する補償のために用いれば、半導体装
置の雑音耐性を向上させることができる。
用いて製造された半導体装置では、図４および図５から
わかるように、スタンダードセル１（図４参照）に対応
する単位回路ブロックが複数個半導体基板の主表面に形
成される。単位回路ブロックは、その外周形状がほぼ四
角形状であり、ｐチャネル電界効果トランジスタパター
ン２（図２参照）などに対応する半導体素子と、単位回
路ブロックの外周における対向する２辺から、半導体素
子が形成されていない領域に延在するようにそれぞれ形
成され、トランスファゲートパターン１２に対応するキ
ャパシタ電極を含む２つのキャパシタ（ＭＯＳＣＡＰ）
とを含む。このような充分な大きさのキャパシタを半導
体装置の外乱に対する補償のために用いれば、半導体装
置の雑音耐性を向上させることができる。
【００７２】また、このキャパシタは、上記対向する２
辺の端部において、上記対向する２辺以外の２辺と接触
するように形成されているので、隣接する単位回路ブロ
ックの間で容易に接続されることになる。キャパシタを
構成するキャパシタ上部電極としてのトランスファゲー
トパターン１２（図５参照）に対応するトランスファゲ
ートは、図５の延在部３０ａ〜３０ｄに対応し単位回路
ブロックの外側に延在する延在部を有している。この延
在部とトランスファゲートとを接続するように、配線パ
ターン１７、１９に対応する電位固定用配線としての配
線が形成されている。このように、複数の単位回路ブロ
ックにおいて共用できる電位固定用配線を形成すること
で、半導体装置の構成を簡略化できる。
辺の端部において、上記対向する２辺以外の２辺と接触
するように形成されているので、隣接する単位回路ブロ
ックの間で容易に接続されることになる。キャパシタを
構成するキャパシタ上部電極としてのトランスファゲー
トパターン１２（図５参照）に対応するトランスファゲ
ートは、図５の延在部３０ａ〜３０ｄに対応し単位回路
ブロックの外側に延在する延在部を有している。この延
在部とトランスファゲートとを接続するように、配線パ
ターン１７、１９に対応する電位固定用配線としての配
線が形成されている。このように、複数の単位回路ブロ
ックにおいて共用できる電位固定用配線を形成すること
で、半導体装置の構成を簡略化できる。
【００７３】また、本発明によるレイアウト設計方法に
よれば、ＭＯＳＣＡＰの面積を十分大きくすることがで
きる（トランスファゲートパターン１２（図４参照）の
大きさを十分大きくすることができる）ため、以下のよ
うな利点がある。以下、図６および図７に基づいて説明
する。
よれば、ＭＯＳＣＡＰの面積を十分大きくすることがで
きる（トランスファゲートパターン１２（図４参照）の
大きさを十分大きくすることができる）ため、以下のよ
うな利点がある。以下、図６および図７に基づいて説明
する。
【００７４】図６は、本発明によるレイアウト設計方法
によって製造された半導体装置において、ＭＯＳＣＡＰ
が形成された部分の断面模式図である。図７は、図６に
示した半導体装置において、ＭＯＳＣＡＰを構成するト
ランスファゲートおよび拡散領域上にコンタクトホール
を形成した状態を示す断面模式図である。図６および図
７を参照して、本発明によるレイアウト設計方法による
効果を説明する。
によって製造された半導体装置において、ＭＯＳＣＡＰ
が形成された部分の断面模式図である。図７は、図６に
示した半導体装置において、ＭＯＳＣＡＰを構成するト
ランスファゲートおよび拡散領域上にコンタクトホール
を形成した状態を示す断面模式図である。図６および図
７を参照して、本発明によるレイアウト設計方法による
効果を説明する。
【００７５】図６に示すように、半導体装置は、半導体
基板２１の主表面に形成された分離絶縁膜２３と、この
分離絶縁膜２３に囲まれた領域において、半導体基板２
１の主表面に形成された拡散領域４２と、拡散領域４２
に隣接する半導体基板２１の主表面上に形成された絶縁
膜２２と、絶縁膜２２上に形成されたトランスファゲー
ト４１とを備える。トランスファゲート４１と絶縁膜２
２と拡散領域４２とからＭＯＳＣＡＰが構成される。ト
ランスファゲート４１および拡散領域は、それぞれＭＯ
ＳＣＡＰのキャパシタ上部電極およびキャパシタ下部電
極として作用する。また、絶縁膜２２はキャパシタ誘電
体膜として作用する。そして、図６に示すように、トラ
ンスファゲート４１上には層間絶縁膜２４が形成されて
いる。
基板２１の主表面に形成された分離絶縁膜２３と、この
分離絶縁膜２３に囲まれた領域において、半導体基板２
１の主表面に形成された拡散領域４２と、拡散領域４２
に隣接する半導体基板２１の主表面上に形成された絶縁
膜２２と、絶縁膜２２上に形成されたトランスファゲー
ト４１とを備える。トランスファゲート４１と絶縁膜２
２と拡散領域４２とからＭＯＳＣＡＰが構成される。ト
ランスファゲート４１および拡散領域は、それぞれＭＯ
ＳＣＡＰのキャパシタ上部電極およびキャパシタ下部電
極として作用する。また、絶縁膜２２はキャパシタ誘電
体膜として作用する。そして、図６に示すように、トラ
ンスファゲート４１上には層間絶縁膜２４が形成されて
いる。
【００７６】図６に示すように、本発明によるレイアウ
ト設計方法によれば、トランスファゲートパターン１２
（図５参照）のサイズを充分大きくできることから、こ
のトランスファゲートパターン１２に対応するトランス
ファゲート４１のサイズを充分大きくできる。そして、
トランスファゲート４１が十分大きく形成されていれ
ば、結果的に分離絶縁膜２３のサイズは小さくなる。こ
のため、分離絶縁膜２３の存在に起因する層間絶縁膜２
４の上部表面２５における凸部３１の占有面積や高さを
小さくすることができる。そのため、図７に示すよう
に、層間絶縁膜２４にコンタクトホール２６を形成する
場合、層間絶縁膜２４の上部表面２５（図６参照）の平
坦性が悪いことに起因してコンタクトホール２６の位置
精度が劣化するといった問題の発生を抑制できる。この
結果、半導体装置の製造ばらつきを小さくすることがで
きる。したがって、半導体装置の製造歩留りを向上させ
ることができると同時に、高性能な半導体装置を得るこ
とができる。
ト設計方法によれば、トランスファゲートパターン１２
（図５参照）のサイズを充分大きくできることから、こ
のトランスファゲートパターン１２に対応するトランス
ファゲート４１のサイズを充分大きくできる。そして、
トランスファゲート４１が十分大きく形成されていれ
ば、結果的に分離絶縁膜２３のサイズは小さくなる。こ
のため、分離絶縁膜２３の存在に起因する層間絶縁膜２
４の上部表面２５における凸部３１の占有面積や高さを
小さくすることができる。そのため、図７に示すよう
に、層間絶縁膜２４にコンタクトホール２６を形成する
場合、層間絶縁膜２４の上部表面２５（図６参照）の平
坦性が悪いことに起因してコンタクトホール２６の位置
精度が劣化するといった問題の発生を抑制できる。この
結果、半導体装置の製造ばらつきを小さくすることがで
きる。したがって、半導体装置の製造歩留りを向上させ
ることができると同時に、高性能な半導体装置を得るこ
とができる。
【００７７】また、本発明によるレイアウト方法によっ
て十分な広さのＭＯＳＣＡＰ（容量素子）を形成するこ
とによって、半導体装置における電源電位のノイズに対
する耐性（雑音耐性）を向上させることができる。すな
わち、ＶDD配線などの電源供給線に接続されたＭＯＳＣ
ＡＰの大きさが不十分である場合には、図８に示すよう
に電源電位の変動が、ΔＶ０と相対的に大きくなる。つ
まり、このような半導体装置では、外部からの雑音の影
響を大きく受けるといった問題がある。
て十分な広さのＭＯＳＣＡＰ（容量素子）を形成するこ
とによって、半導体装置における電源電位のノイズに対
する耐性（雑音耐性）を向上させることができる。すな
わち、ＶDD配線などの電源供給線に接続されたＭＯＳＣ
ＡＰの大きさが不十分である場合には、図８に示すよう
に電源電位の変動が、ΔＶ０と相対的に大きくなる。つ
まり、このような半導体装置では、外部からの雑音の影
響を大きく受けるといった問題がある。
【００７８】一方、本発明によるレイアウト設計方法を
用いた半導体装置では、十分な大きさのＭＯＳＣＡＰを
確保しているので、電源供給線に接続されたＭＯＳＣＡ
Ｐの容量を十分大きくすることができる。この結果、外
部からのノイズがある場合でも、図９に示すように電源
電位の変動をΔＶ１というように、図８に示したΔＶ０
より相対的に小さくすることができる。これは、ＭＯＳ
ＣＡＰにおいて電源電荷を大量に蓄積することが可能で
あるので、外部からのノイズ（外乱）によって電源電位
が変動する場合でもＭＯＳＣＡＰに蓄積した電源電荷に
よってその外乱を打消すことが可能になるためである。
なお、図８は、ＭＯＳＣＡＰの容量が不十分な場合の外
乱による電源電位の変化を表すグラフを示す図である。
また、図９は、本発明によるレイアウト設計方法を用い
て製造された半導体装置における電源電位の外乱による
変化を表わすグラフを示す図である。このように、本発
明によれば半導体装置の雑音耐性を向上させることがで
きる。
用いた半導体装置では、十分な大きさのＭＯＳＣＡＰを
確保しているので、電源供給線に接続されたＭＯＳＣＡ
Ｐの容量を十分大きくすることができる。この結果、外
部からのノイズがある場合でも、図９に示すように電源
電位の変動をΔＶ１というように、図８に示したΔＶ０
より相対的に小さくすることができる。これは、ＭＯＳ
ＣＡＰにおいて電源電荷を大量に蓄積することが可能で
あるので、外部からのノイズ（外乱）によって電源電位
が変動する場合でもＭＯＳＣＡＰに蓄積した電源電荷に
よってその外乱を打消すことが可能になるためである。
なお、図８は、ＭＯＳＣＡＰの容量が不十分な場合の外
乱による電源電位の変化を表すグラフを示す図である。
また、図９は、本発明によるレイアウト設計方法を用い
て製造された半導体装置における電源電位の外乱による
変化を表わすグラフを示す図である。このように、本発
明によれば半導体装置の雑音耐性を向上させることがで
きる。
【００７９】また、図２に示したスタンダードセル１で
は、図１０に示すように、ｐチャネル電界効果トランジ
スタパターン２はｎウェル２７上に形成され、ｎチャネ
ル電界効果トランジスタパターン３はｐウェル２８上に
形成されていることが好ましい。図１０は、本発明によ
るレイアウト設計方法において用いるスタンダードセル
を示す模式図である。図１１は、図１０に示したスタン
ダードセルにより構成した中規模セルパターンを示す模
式図である。この場合、中規模セルパターン作成工程
（Ｓ３０）（図１参照）において図１１に示すような中
規模セルパターンとしてのセルパターン列２９を形成す
ると、ＭＯＳＣＡＰのトランスファゲートパターン１２
および拡散領域パターン１３、さらにｎウェル２７およ
びｐウェル２８が隣接するスタンダードセル１の間でそ
れぞれ互いに横方向に接続可能となる。つまり、図１１
に示した中規模セルパターンに対応する半導体装置で
は、トランスファゲート、拡散領域、さらに第１導電型
ウェルとしてのｎウェルおよび第２導電型ウェルとして
のｐウェルが隣接する単位回路ブロック間で対向して配
置されるとともに電気的に接続された状態となるよう
に、単位回路ブロックの配置が決定されている。ｎウェ
ル２７、ｐウェル２８、トランスファゲートおよび拡散
領域の電位は等しいため、このように単位回路ブロック
間でそれぞれが互いに接続されても特に問題は発生しな
い。
は、図１０に示すように、ｐチャネル電界効果トランジ
スタパターン２はｎウェル２７上に形成され、ｎチャネ
ル電界効果トランジスタパターン３はｐウェル２８上に
形成されていることが好ましい。図１０は、本発明によ
るレイアウト設計方法において用いるスタンダードセル
を示す模式図である。図１１は、図１０に示したスタン
ダードセルにより構成した中規模セルパターンを示す模
式図である。この場合、中規模セルパターン作成工程
（Ｓ３０）（図１参照）において図１１に示すような中
規模セルパターンとしてのセルパターン列２９を形成す
ると、ＭＯＳＣＡＰのトランスファゲートパターン１２
および拡散領域パターン１３、さらにｎウェル２７およ
びｐウェル２８が隣接するスタンダードセル１の間でそ
れぞれ互いに横方向に接続可能となる。つまり、図１１
に示した中規模セルパターンに対応する半導体装置で
は、トランスファゲート、拡散領域、さらに第１導電型
ウェルとしてのｎウェルおよび第２導電型ウェルとして
のｐウェルが隣接する単位回路ブロック間で対向して配
置されるとともに電気的に接続された状態となるよう
に、単位回路ブロックの配置が決定されている。ｎウェ
ル２７、ｐウェル２８、トランスファゲートおよび拡散
領域の電位は等しいため、このように単位回路ブロック
間でそれぞれが互いに接続されても特に問題は発生しな
い。
【００８０】また、このようにセルパターン列２９にお
いてｎウェル２７、ｐウェル２８、トランスファゲート
パターン１２および拡散領域パターン１３が隣接するス
タンダードセル１間で接続されることにより、それぞれ
複数のスタンダードセル１に対してある１箇所におい
て、上記各構成要素の電位固定を行なうための配線を配
置すればよい。この結果、本発明によるレイアウト設計
方法により製造される半導体装置の構造を簡略化するこ
とが可能になる。
いてｎウェル２７、ｐウェル２８、トランスファゲート
パターン１２および拡散領域パターン１３が隣接するス
タンダードセル１間で接続されることにより、それぞれ
複数のスタンダードセル１に対してある１箇所におい
て、上記各構成要素の電位固定を行なうための配線を配
置すればよい。この結果、本発明によるレイアウト設計
方法により製造される半導体装置の構造を簡略化するこ
とが可能になる。
【００８１】次に、図１１に示したようなセルパターン
列２９を図１２に示すように複数個集積する場合を考え
る。図１２は、図１１に示したセルパターン列を３つ積
層した大規模セルパターンを示す模式図である。図１２
に示すように、３つのセルパターン列２９ａ〜２９ｃ
が、それぞれのセルパターン列２９ａ〜２９ｃにおける
スタンダードセル１（図１１参照）の整列方向とほぼ垂
直な方向（ＭＯＳＣＡＰのためのトランスファゲートパ
ターン１２（図１１参照）が形成された対向する２辺の
延在する方向に対してほぼ垂直方向）に集積されてい
る。そして、図１２に示した大規模セルパターンでは、
隣り合うセルパターン列２９ａ〜２９ｃの接続部におい
て、ｎウェル２７同士あるいはｐウェル２８同士がそれ
ぞれ対向するように配置されている。この場合も、隣接
する複数のｎウェル２７または複数のｐウェル２８に対
して、１箇所に電位固定のための配線を配置できる。し
たがって、図１２に示したセルパターンに対応する半導
体装置の配線構造を簡略化できる。
列２９を図１２に示すように複数個集積する場合を考え
る。図１２は、図１１に示したセルパターン列を３つ積
層した大規模セルパターンを示す模式図である。図１２
に示すように、３つのセルパターン列２９ａ〜２９ｃ
が、それぞれのセルパターン列２９ａ〜２９ｃにおける
スタンダードセル１（図１１参照）の整列方向とほぼ垂
直な方向（ＭＯＳＣＡＰのためのトランスファゲートパ
ターン１２（図１１参照）が形成された対向する２辺の
延在する方向に対してほぼ垂直方向）に集積されてい
る。そして、図１２に示した大規模セルパターンでは、
隣り合うセルパターン列２９ａ〜２９ｃの接続部におい
て、ｎウェル２７同士あるいはｐウェル２８同士がそれ
ぞれ対向するように配置されている。この場合も、隣接
する複数のｎウェル２７または複数のｐウェル２８に対
して、１箇所に電位固定のための配線を配置できる。し
たがって、図１２に示したセルパターンに対応する半導
体装置の配線構造を簡略化できる。
【００８２】また、図１２に示した大規模セルパターン
では、たとえば１つのスタンダードセルから見て上下左
右のスタンダードセル間でＭＯＳＣＡＰのトランスファ
ゲートパターン１２あるいは拡散領域パターン１３を容
易に接続することができる。この結果、図５に示した大
規模セルパターンと同様に、複数のスタンダードセルに
おけるトランスファゲートパターン１２あるいは拡散領
域パターン１３に対して、電位固定のための配線を１箇
所に配置することができる。この結果、図１２に示した
大規模セルパターンにより形成される半導体装置の配線
構造を簡略化できる。
では、たとえば１つのスタンダードセルから見て上下左
右のスタンダードセル間でＭＯＳＣＡＰのトランスファ
ゲートパターン１２あるいは拡散領域パターン１３を容
易に接続することができる。この結果、図５に示した大
規模セルパターンと同様に、複数のスタンダードセルに
おけるトランスファゲートパターン１２あるいは拡散領
域パターン１３に対して、電位固定のための配線を１箇
所に配置することができる。この結果、図１２に示した
大規模セルパターンにより形成される半導体装置の配線
構造を簡略化できる。
【００８３】また、各スタンダードセル内で回路素子が
形成されていない領域にトランスファゲートパターン１
２や拡散領域パターン１３を伸展させれば、トランスフ
ァゲートパターン１２や拡散領域パターン１３の面積を
充分大きくすることができる。この結果、形成されるＭ
ＯＳＣＡＰの容量を大きくできる。
形成されていない領域にトランスファゲートパターン１
２や拡散領域パターン１３を伸展させれば、トランスフ
ァゲートパターン１２や拡散領域パターン１３の面積を
充分大きくすることができる。この結果、形成されるＭ
ＯＳＣＡＰの容量を大きくできる。
【００８４】このようにして、十分広い領域にわたって
ＭＯＳＣＡＰを配置することができるので、電源電位が
安定するとともに雑音耐性に優れた半導体装置を得るこ
とができる。
ＭＯＳＣＡＰを配置することができるので、電源電位が
安定するとともに雑音耐性に優れた半導体装置を得るこ
とができる。
【００８５】また、ＭＯＳＣＡＰの面積を充分大きくで
きることから、トランスファゲート４１あるいは拡散領
域４２（図７参照）へのコンタクトホール２６（図７参
照）を形成する際の層間絶縁膜２４（図７参照）の表面
の平坦化を効果的に行なうことができる。この結果、正
確なコンタクトホール２６を形成することができる。
きることから、トランスファゲート４１あるいは拡散領
域４２（図７参照）へのコンタクトホール２６（図７参
照）を形成する際の層間絶縁膜２４（図７参照）の表面
の平坦化を効果的に行なうことができる。この結果、正
確なコンタクトホール２６を形成することができる。
【００８６】（実施の形態２）図１３は、本発明による
レイアウト設計方法の実施の形態２を用いて製造される
半導体装置の大規模セルパターンを示す模式図である。
図１３を参照して、本発明によるレイアウト設計方法の
実施の形態２を説明する。
レイアウト設計方法の実施の形態２を用いて製造される
半導体装置の大規模セルパターンを示す模式図である。
図１３を参照して、本発明によるレイアウト設計方法の
実施の形態２を説明する。
【００８７】図１３に示した大規模セルパターン１６を
得るためのレイアウト設計方法は、基本的には本発明に
よるレイアウト設計方法の実施の形態１と同様である
が、トランスファゲートの電位固定を行なう工程（Ｓ６
０）（図１参照）の内容が異なる。図１３に示した大規
模セルパターン１６においては、トランスファゲートの
電位固定を行なうための配線に対応する配線パターン１
７、１９がスタンダードセル内部に配置されている。
得るためのレイアウト設計方法は、基本的には本発明に
よるレイアウト設計方法の実施の形態１と同様である
が、トランスファゲートの電位固定を行なう工程（Ｓ６
０）（図１参照）の内容が異なる。図１３に示した大規
模セルパターン１６においては、トランスファゲートの
電位固定を行なうための配線に対応する配線パターン１
７、１９がスタンダードセル内部に配置されている。
【００８８】すなわち、図１３に示すように、ＶDD配線
パターン８と、大規模セルパターン１６の下端に位置す
るトランスファゲートパターン１２とを接続するよう
に、配線パターン１７が配置されている。配線パターン
１７とＶDD配線パターン８およびトランスファゲートパ
ターン１２との重なり領域には、ビアホールパターン２
０ａ、２０ｂが形成されている。
パターン８と、大規模セルパターン１６の下端に位置す
るトランスファゲートパターン１２とを接続するよう
に、配線パターン１７が配置されている。配線パターン
１７とＶDD配線パターン８およびトランスファゲートパ
ターン１２との重なり領域には、ビアホールパターン２
０ａ、２０ｂが形成されている。
【００８９】また、接地配線パターン１０と、大規模セ
ルパターン１６の中央部に位置するトランスファゲート
パターン１２とを接続するように、配線パターン１９が
配置されている。配線パターン１９と接地配線パターン
１０およびトランスファゲートパターン１２との重なり
領域には、ビアホールパターン１８ａ、１８ｂが形成さ
れている。
ルパターン１６の中央部に位置するトランスファゲート
パターン１２とを接続するように、配線パターン１９が
配置されている。配線パターン１９と接地配線パターン
１０およびトランスファゲートパターン１２との重なり
領域には、ビアホールパターン１８ａ、１８ｂが形成さ
れている。
【００９０】このような電位固定のための配線パターン
１７、１９の配置は、スタンダードセル内にＭＯＳＣＡ
Ｐパターンを配置する工程（Ｓ２０）（図１参照）を実
施した後、中規模セルパターン作成工程（Ｓ３０）（図
１参照）を行なう前にスタンダードセルに対して実施し
てもよい。また、本発明によるレイアウト設計方法の実
施の形態１に示したように、中規模セルパターンあるい
は大規模セルパターンを組上げた後、大規模セルパター
ンあるいは中規模セルパターンの端部においてトランス
ファゲートの電位固定を行なうための配線パターンを配
置すると同時に、半導体装置のレイアウトによって部分
的に図１３に示したようにスタンダードセル内部におい
て配線パターン１７、１９を配置してもよい。（図５に
示した配線パターン１７、１９の配置と、図１３に示し
た配線パターン１７、１９の配置とを併用してもよ
い）。
１７、１９の配置は、スタンダードセル内にＭＯＳＣＡ
Ｐパターンを配置する工程（Ｓ２０）（図１参照）を実
施した後、中規模セルパターン作成工程（Ｓ３０）（図
１参照）を行なう前にスタンダードセルに対して実施し
てもよい。また、本発明によるレイアウト設計方法の実
施の形態１に示したように、中規模セルパターンあるい
は大規模セルパターンを組上げた後、大規模セルパター
ンあるいは中規模セルパターンの端部においてトランス
ファゲートの電位固定を行なうための配線パターンを配
置すると同時に、半導体装置のレイアウトによって部分
的に図１３に示したようにスタンダードセル内部におい
て配線パターン１７、１９を配置してもよい。（図５に
示した配線パターン１７、１９の配置と、図１３に示し
た配線パターン１７、１９の配置とを併用してもよ
い）。
【００９１】また、スタンダードセル内に配線パターン
１７、１９を配置し、スタンダードセルを組上げた段階
で先にトランスファゲートなどの電位固定のための配線
パターンを図１３に示したように配置しておけば、中規
模セルパターンあるいは大規模セルパターンを組上げた
後に電位固定のための配線パターンを配置する工程を行
なう必要がない。また、大規模セルパターンあるいは中
規模セルパターンの端部において一括して電位固定のた
めの配線パターン１７、１９を配置する方法と、図１３
に示したようなスタンダードセル内に配線パターン１
７、１９を配置する手法とを適宜組合せることにより、
半導体装置のレイアウトに対応して最適な配線配置を実
現することができる。
１７、１９を配置し、スタンダードセルを組上げた段階
で先にトランスファゲートなどの電位固定のための配線
パターンを図１３に示したように配置しておけば、中規
模セルパターンあるいは大規模セルパターンを組上げた
後に電位固定のための配線パターンを配置する工程を行
なう必要がない。また、大規模セルパターンあるいは中
規模セルパターンの端部において一括して電位固定のた
めの配線パターン１７、１９を配置する方法と、図１３
に示したようなスタンダードセル内に配線パターン１
７、１９を配置する手法とを適宜組合せることにより、
半導体装置のレイアウトに対応して最適な配線配置を実
現することができる。
【００９２】また、図１３に示すように、スタンダード
セル内において他の機能素子などのレイアウトの自由度
を損ねることなくＭＯＳＣＡＰに対する電位固定のため
の配線パターンを配置することが可能な領域（配線パタ
ーン１７、１９およびビアホールパターン１８ａ、１８
ｂ、２０ａ、２０ｂを形成することが可能な領域）が存
在する場合、当該領域で配線パターン１７、１９を配置
することによりてＭＯＳＣＡＰのトランスファゲートな
どの電位固定を行なっておけば、本発明の実施の形態２
におけるレイアウト設計方法を用いて製造された半導体
装置（図１３に示したようなレイアウトを有する半導体
装置）のセルサイズが大きくなることを抑制できる。ま
た、大規模セルパターン１６（図１３参照）の端部にお
いてトランスファゲートの電位固定を行なうための配線
パターン１７、１９を配置する必要がないので、大規模
セルパターン１６（図１３参照）あるいは中規模セルパ
ターンの端部におけるレイアウトの自由度を大きくする
ことができる。
セル内において他の機能素子などのレイアウトの自由度
を損ねることなくＭＯＳＣＡＰに対する電位固定のため
の配線パターンを配置することが可能な領域（配線パタ
ーン１７、１９およびビアホールパターン１８ａ、１８
ｂ、２０ａ、２０ｂを形成することが可能な領域）が存
在する場合、当該領域で配線パターン１７、１９を配置
することによりてＭＯＳＣＡＰのトランスファゲートな
どの電位固定を行なっておけば、本発明の実施の形態２
におけるレイアウト設計方法を用いて製造された半導体
装置（図１３に示したようなレイアウトを有する半導体
装置）のセルサイズが大きくなることを抑制できる。ま
た、大規模セルパターン１６（図１３参照）の端部にお
いてトランスファゲートの電位固定を行なうための配線
パターン１７、１９を配置する必要がないので、大規模
セルパターン１６（図１３参照）あるいは中規模セルパ
ターンの端部におけるレイアウトの自由度を大きくする
ことができる。
【００９３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９４】
【発明の効果】本発明によれば、スタンダードセルの端
部において、予めキャパシタ電極パターンであるトラン
スファゲートパターンを配置しておくので、スタンダー
ドセル内に確実にキャパシタ電極パターンの領域を確保
できる。したがって、本発明によるレイアウト設計方法
により製造された半導体装置において、外乱に対する補
償のためのキャパシタの容量を充分大きくできる。した
がって、動作の安定した半導体装置を得ることができ
る。
部において、予めキャパシタ電極パターンであるトラン
スファゲートパターンを配置しておくので、スタンダー
ドセル内に確実にキャパシタ電極パターンの領域を確保
できる。したがって、本発明によるレイアウト設計方法
により製造された半導体装置において、外乱に対する補
償のためのキャパシタの容量を充分大きくできる。した
がって、動作の安定した半導体装置を得ることができ
る。
【図１】 本発明による半導体装置のレイアウト設計方
法を説明するためのフローチャートを示す図である。
法を説明するためのフローチャートを示す図である。
【図２】 図１に示したレイアウト設計方法において用
いるスタンダードセルを示す模式図である。
いるスタンダードセルを示す模式図である。
【図３】 図２に示したスタンダードセルにおける領域
ＩＩＩの部分拡大模式図である。
ＩＩＩの部分拡大模式図である。
【図４】 図１に示したレイアウト設計方法における中
規模セルパターン作成工程を説明するための模式図であ
る。
規模セルパターン作成工程を説明するための模式図であ
る。
【図５】 図１に示したレイアウト設計方法における大
規模セルパターン作成工程を説明するための模式図であ
る。
規模セルパターン作成工程を説明するための模式図であ
る。
【図６】 本発明によるレイアウト設計方法によって製
造された半導体装置において、ＭＯＳＣＡＰが形成され
た部分の断面模式図である。
造された半導体装置において、ＭＯＳＣＡＰが形成され
た部分の断面模式図である。
【図７】 図６に示した半導体装置において、ＭＯＳＣ
ＡＰを構成するトランスファゲートおよび拡散領域上に
コンタクトホールを形成した状態を示す断面模式図であ
る。
ＡＰを構成するトランスファゲートおよび拡散領域上に
コンタクトホールを形成した状態を示す断面模式図であ
る。
【図８】 ＭＯＳＣＡＰの容量が不十分な場合の外乱に
よる電源電位の変化を表すグラフを示す図である。
よる電源電位の変化を表すグラフを示す図である。
【図９】 本発明によるレイアウト設計方法を用いて製
造された半導体装置における電源電位の外乱による変化
を表わすグラフを示す図である。
造された半導体装置における電源電位の外乱による変化
を表わすグラフを示す図である。
【図１０】 本発明によるレイアウト設計方法において
用いるスタンダードセルを示す模式図である。
用いるスタンダードセルを示す模式図である。
【図１１】 図１０に示したスタンダードセルにより構
成した中規模セルパターンを示す模式図である。
成した中規模セルパターンを示す模式図である。
【図１２】 図１１に示したセルパターン列を３つ積層
した大規模セルパターンを示す模式図である。
した大規模セルパターンを示す模式図である。
【図１３】 本発明によるレイアウト設計方法の実施の
形態２を用いて製造される半導体装置の大規模セルパタ
ーンを示す模式図である。
形態２を用いて製造される半導体装置の大規模セルパタ
ーンを示す模式図である。
【図１４】 従来のスタンダードセルおよび対応する回
路図を示す模式図である。
路図を示す模式図である。
【図１５】 従来のスタンダードセルのもう１つの例を
示す模式図である。
示す模式図である。
【図１６】 スタンダードセルを２つ並べた状態を示す
模式図である。
模式図である。
【図１７】 半導体素子の外乱に対する耐性を向上させ
るために形成されるキャパシタを説明するための模式図
である。
るために形成されるキャパシタを説明するための模式図
である。
【図１８】 半導体装置を構成する電界効果トランジス
タのレイアウトと対応する断面を示した模式図である。
タのレイアウトと対応する断面を示した模式図である。
【図１９】 図１８に示した電界効果トランジスタ上に
層間絶縁膜およびコンタクトホールを形成する工程の第
１工程を説明するための断面模式図である。
層間絶縁膜およびコンタクトホールを形成する工程の第
１工程を説明するための断面模式図である。
【図２０】 図１８に示した電界効果トランジスタ上に
層間絶縁膜およびコンタクトホールを形成する工程の第
２工程を説明するための断面模式図である。
層間絶縁膜およびコンタクトホールを形成する工程の第
２工程を説明するための断面模式図である。
【図２１】 図１８に示した電界効果トランジスタ上に
層間絶縁膜およびコンタクトホールを形成する工程の第
３工程を説明するための断面模式図である。
層間絶縁膜およびコンタクトホールを形成する工程の第
３工程を説明するための断面模式図である。
【図２２】 従来の問題点を説明するための模式図であ
る。
る。
【図２３】 図２２に示した半導体装置において層間絶
縁膜を形成した後、その上部表面を平坦化した状態を示
す断面模式図である。
縁膜を形成した後、その上部表面を平坦化した状態を示
す断面模式図である。
【図２４】 従来の半導体装置においてコンタクトホー
ルを形成した状態を示す断面模式図である。
ルを形成した状態を示す断面模式図である。
１ スタンダードセル、２ ｐチャネル電界効果トラン
ジスタパターン、３ｎチャネル電界効果トランジスタパ
ターン、４ａ〜４ｃ セル内配線パターン、５ａ〜５ｃ
ゲート電極パターン、６ａ，６ｂ ソース／ドレイン
領域パターン、７ コンタクトホールパターン、８ Ｖ
DD配線パターン、９，１１ ビアホールパターン、１０
接地配線パターン、１２ トランスファゲートパター
ン、１３ 拡散領域パターン、１４ 中規模セルパター
ン、１５ トランスファゲート進展部、１６ 大規模セ
ルパターン、１７，１９ 配線パターン、１８，１８
ａ，１８ｂ，２０，２０ａ，２０ｂ ビアホールパター
ン、２１ 半導体基板、２２ 絶縁膜、２３ 分離絶縁
膜、２４ 層間絶縁膜、２５ 上部表面、２６ コンタ
クトホール、２７ ｎウェル、２８ ｐウェル、２９，
２９ａ〜２９ｃ セルパターン列、３０ａ〜３０ｄ 延
在部、３１ 凸部、４１ トランスファゲート、４２
拡散領域。
ジスタパターン、３ｎチャネル電界効果トランジスタパ
ターン、４ａ〜４ｃ セル内配線パターン、５ａ〜５ｃ
ゲート電極パターン、６ａ，６ｂ ソース／ドレイン
領域パターン、７ コンタクトホールパターン、８ Ｖ
DD配線パターン、９，１１ ビアホールパターン、１０
接地配線パターン、１２ トランスファゲートパター
ン、１３ 拡散領域パターン、１４ 中規模セルパター
ン、１５ トランスファゲート進展部、１６ 大規模セ
ルパターン、１７，１９ 配線パターン、１８，１８
ａ，１８ｂ，２０，２０ａ，２０ｂ ビアホールパター
ン、２１ 半導体基板、２２ 絶縁膜、２３ 分離絶縁
膜、２４ 層間絶縁膜、２５ 上部表面、２６ コンタ
クトホール、２７ ｎウェル、２８ ｐウェル、２９，
２９ａ〜２９ｃ セルパターン列、３０ａ〜３０ｄ 延
在部、３１ 凸部、４１ トランスファゲート、４２
拡散領域。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｃ
Claims (13)
- 【請求項１】 スタンダードセルを用いた半導体装置の
レイアウト設計方法であって、 端部にキャパシタ電極基礎パターンを有するスタンダー
ドセルを準備する工程と、 前記スタンダードセルを複数個組合せて機能回路パター
ンを構成する組合せ工程と、 前記キャパシタ電極基礎パターンを変形することによ
り、キャパシタ電極パターンを形成する工程とを備え
る、レイアウト設計方法。 - 【請求項２】 前記キャパシタ電極基礎パターンは、 半導体装置を構成する半導体基板の主表面上に形成され
るべき導電体からなるキャパシタ上部電極のパターン
と、 前記半導体基板の主表面に形成されるべき導電性不純物
拡散領域からなるキャパシタ下部電極のパターンとを含
む、請求項１に記載のレイアウト設計方法。 - 【請求項３】 前記スタンダードセルは回路素子パター
ンを含み、 前記キャパシタ電極パターンを形成する工程は、前記回
路素子パターンが形成されていない領域に前記キャパシ
タ電極基礎パターンの一部を伸展させることを含む、請
求項１または２に記載のレイアウト設計方法。 - 【請求項４】 前記キャパシタ電極パターンを形成する
工程は、前記組合せ工程の途中で実施される、請求項１
〜３のいずれか１項に記載のレイアウト設計方法。 - 【請求項５】 前記キャパシタ電極パターンを形成する
工程は、前記組合せ工程の後で実施される、請求項１〜
３のいずれか１項に記載のレイアウト設計方法。 - 【請求項６】 前記キャパシタ電極パターンを形成する
工程を実施した後、前記キャパシタ電極パターンに接続
するように配置される電位固定用配線パターンを配置す
る工程を備える、請求項１〜５のいずれか１項に記載の
レイアウト設計方法。 - 【請求項７】 前記電位固定用配線パターンは前記スタ
ンダードセルの外部に形成されている、請求項６に記載
のレイアウト設計方法。 - 【請求項８】 前記電位固定用配線パターンは前記スタ
ンダードセルの内部に形成されている、請求項６に記載
のレイアウト設計方法。 - 【請求項９】 半導体基板上に形成された単位回路ブロ
ックを備える半導体装置であって、 前記単位回路ブロックは、 半導体素子と、 前記単位回路ブロックの外周における対向する２辺か
ら、前記単位回路ブロック内の前記半導体素子が形成さ
れていない領域に延在するようにそれぞれ形成された２
つのキャパシタとを含む、半導体装置。 - 【請求項１０】 前記キャパシタは、前記単位回路ブロ
ックの外部にまで延在する延在部を有するキャパシタ電
極を含み、 前記キャパシタ電極の前記延在部と電気的に接続されて
いる電位固定用配線を備える、請求項９に記載の半導体
装置。 - 【請求項１１】 前記キャパシタはキャパシタ電極を含
み、 前記キャパシタ電極と前記単位回路ブロック内部におい
て電気的に接続されている電位固定用配線を備える、請
求項９に記載の半導体装置。 - 【請求項１２】 前記単位回路ブロックの外周形状は四
角形状であり、 前記２つのキャパシタは、前記対向する２辺の端部にお
いて、前記対向する２辺以外の２辺と接触するように形
成されている、請求項９〜１１のいずれか１項に記載の
半導体装置。 - 【請求項１３】 （従属：マトリックス状、ｐ、ｎウェ
ル対向配置）マトリックス状に隣接するように配置した
複数個の前記単位回路ブロックを備え、 前記単位回路ブロックは、前記対向する２辺の延在する
方向に対してほぼ垂直方向に並ぶように、前記半導体基
板の主表面に形成された第１導電型ウェルと、前記第１
導電型とは異なる導電型である第２導電型ウェルとを含
み、 前記複数の単位回路ブロックのうち、隣接する２つの単
位回路ブロックでは、前記２つの単位回路ブロックのう
ちの一方に含まれる前記第１導電型ウェルおよび前記第
２導電型ウェルのうちの一方のウェルと、前記２つの単
位回路ブロックのうちの他方に含まれ、前記第１導電型
ウェルおよび前記第２導電型ウェルのうち前記一方のウ
ェルと同じ導電型のウェルとが対向して接続するよう
に、前記複数の単位回路ブロックの配置が決定されてい
る、請求項１２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002064785A JP2003264231A (ja) | 2002-03-11 | 2002-03-11 | レイアウト設計方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002064785A JP2003264231A (ja) | 2002-03-11 | 2002-03-11 | レイアウト設計方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003264231A true JP2003264231A (ja) | 2003-09-19 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002064785A Withdrawn JP2003264231A (ja) | 2002-03-11 | 2002-03-11 | レイアウト設計方法および半導体装置 |
Country Status (1)
| Country | Link |
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| US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
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