JP2008182058A - 半導体装置および半導体装置形成方法 - Google Patents

Abstract

【課題】ＬＳＩ特に多層メッシュ電源構造を有するＬＳＩにおいて電源ノイズを効率良く抑制する。
【解決手段】半導体装置１００は、第１の配線層と第２の配線層を備える。第１の配線装置において、第１の電位の電源電圧供給線が論理セルに沿って第１の配線方向に配置されている。第２の配線層は、第１の配線層の上層に位置し、複数の第２の電位の電源電圧供給線が隣接して組となり第１の配線方向とは異なる第２の配線方向で配置されている。第１の配線層の上層に位置し、第２の配線層の複数の第２の電位の電源電圧供給線のうちの少なくとも２つを接続する第２の電位の配線があり、この第２の電位の配線は、第１の電位の電源電圧供給線と重なる位置に配置されて、第１の電位の電源電圧供給線とで容量を形成する。
【選択図】図２

Description

本発明は、半導体装置特に多層メッシュ構造の電源配線を有する半導体装置およびその形成方法に関する。

近年、半導体ＬＳＩ（集積回路）の集積度がますます高くなっている。ＬＳＩにおいて、電源を供給するための配線が占める面積の削減や、配線設計の柔軟性などのために、電源については多層メッシュ電源配線の手法が多く用いられている。多層メッシュ電源配線の手法は、具体的には、論理素子の上に電源配線層を上下に複数設け、各電源配線層において電源電圧供給線（以下ＶＤＤ線という）と基準電圧供給線（例えば接地電圧線すなわちＧＮＤ線）を、異なる層では異なる並び方向（配線方向）で配線し、層間でＧＮＤ線同士とＶＤＤ線同士とをビアなどで接続する。

また、ＬＳＩにおいて、ノイズの軽減が重要な課題であり、様々な試みがなされている。例えば電源ノイズを軽減するために、ＬＳＩ内部において容量素子を論理素子と同様に配置し、容量素子を電源と接続することによって電源の安定を図ることが行われている。しかし、この方法は、容量素子のための配置面積が必要であるため、高集積度のＬＳＩでは、多くの容量素子を配置することができない。

特許文献１には、２層メッシュ電源配線構造を用いるＬＳＩにおける電源ノイズを軽減する技術が開示されている。この技術は、２層のうちの第１の電源配線層におけるＶＤＤ線と、第２の電源配線層におけるＧＮＤ線との重なる部分で容量を形成するとともに、第１の電源配線層におけるＧＮＤ線と、第２の電源配線層におけるＶＤＤ線との重なる部分で容量を形成する。こうすることによって、容量が電荷を蓄積して両端の電圧を安定に保ち、電源の揺れからなる電源ノイズを軽減することができる。また、２つの配線層の供給線の重なり部分で容量を形成するので、ＬＳＩの配置面積を使わずにノイズの軽減を図ることができる。
特開２００６−１７３４１８号公報

図５は、特許文献１に開示された技術によるＬＳＩチップの配線を示す。なお、図５は、特許文献１における図１（ｂ）である。このＬＳＩチップは、第１の配線層にＧＮＤ線ａ１、ａ２、・・・、ＶＤＤ線ｂ１、ｂ２、・・・がＸ方向に沿って配線されている。第１の配線層の上に第２の配線層があり、この第２の配線層にＧＮＤ線Ａ１、Ａ２、・・・、ＶＤＤ線Ｂ１、Ｂ２、・・・がＸ方向と直交するＹ方向に配線されている。第２の配線層にあるＧＮＤ線と第１の配線層にあるＶＤＤ線との重なる部分、および第２の配線層にあるＶＤＤ線と第１の配線層にあるＧＮＤ線との重なる部分において容量ｄが形成されている。

図５から分かるように、特許文献１に開示された技術では、配線の交差する部分でのみ容量を形成している。これでは、容量値を大きくすることができないため、ノイズの軽減効果が大きく制限される。

また、交差する部分の面積を大きくして容量を大きくする方法も考えられるが、高集積度のＬＳＩではそれが困難であると共に、交差する部分を大きくすることによってＬＳＩの配置面積が減り、本末顛倒の結果になりかねないという問題がある。

本発明の一つの態様は、半導体装置である。論理セルに沿って第１の配線方向に配置された第１の電位の電源電圧供給線を備える第１の配線層と、第１の配線層の上層に位置し、複数の第２の電位の電源電圧供給線が隣接して組となり第１の配線方向とは異なる第２の配線方向で配置されている第２の配線層と、第１の配線層の上層に位置し、複数の第２の電位の電源電圧供給線のうちの少なくとも２つを接続する第２の電位の配線とを備える。この第２の電位の配線は、第１の電位の電源電圧供給線と重なる位置に配置されて、該第１の電位の電源電圧供給線とで容量が形成されている。

本発明の別の態様は、半導体装置の形成方法である。この形成方法は、第１の配線層に、論理セルに沿って第１の配線方向に第１の電位の電源電圧供給線を配置し、第１の配線層の上層に位置する第２の配線層に、複数の第２の電位の電源電圧供給線が隣接してなる組を前記第１の配線方向とは異なる第２の配線方向で配置し、第１の配線層の上層に、第２の配線層における複数の第２の電位の電源電圧供給線のうちの少なくとも２つを接続する第２の電位の配線を、第１の電位の電源電圧供給線と重なる位置に配置し、該第２の電位の配線と、第１の電位の電源電圧供給線とで容量を形成する。

なお、上記各態様をシステムとして表現したものも、本発明の態様としては有効である。

本発明の技術によれば、ＬＳＩ特に多層メッシュ電源構造を有するＬＳＩにおいて電源ノイズを効率良く抑制することができる。

以下、図面を参照して本発明の実施の形態について説明する。なお、本発明の実施の形態を具体的に説明する前に、まず図１を参照してＬＳＩにおける論理セルと配線の通常の構造について説明する。

図１において、点線により囲まれた部分は論理セル２０である。論理セルは、半導体基板上に配置される複数のトランジスタの組み合わせであり、ＡＮＤ、ＯＲ、バッファなどの基本的な論理から構成される。複数の論理セルを配置し、これらの論理セルに配線を行うことで所望の動作をする半導体回路を得ることができる。なお、図１では簡略化して論理セルを１つしか示していないが、実際には複数の論理セルが並べられることになる。図１に示すように、論理セル２０は、斜線部分が示す拡散層２２と、ゲート２８を有するトランジスタで構成されている。論理セルを構成する各トランジスタへの電源電圧、接地電圧は、トランジスタが位置する層の上層の配線層（図示の例では、メタル層Ｍ１）に配置されたＶＤＤ線、ＧＮＤ線から配線層間のコンタクトを介して接続される。

論理セルと配線層のＶＤＤ線、ＧＮＤ線の配置構造は、一般的に図１に示すように、Ｘ方向にＶＤＤ線、ＧＮＤ線が配置され、これらの配線に沿った形で各論理セルが配置される。また、多層配線の半導体回路であれば、さらに上層にＶＤＤ線、ＧＮＤ線が配置され、配線層間のビアを介して接続された電源電圧、接地電圧が供給されることになる。図１に示す例では、論理セルが位置する層の上に、Ｍ１〜Ｍ４の４つのメタル層があり、Ｍ１層とＭ４層にＶＤＤ線、ＧＮＤ線が配置されており、層間において、ＶＤＤ線同士、ＧＮＤ線同士がビア４０を介して接続される。

以下の説明において、論理素子の構造、論理素子が位置する層と配線層の関係が図１に示すものと同じであり、それらの説明については省略し、層間の配線を接続するビアについては同じ符号を付与する。

＜第１の実施の形態＞
図２は、本発明の第１の実施の形態の半導体装置１００を上から見た平面図である。半導体装置１００は、メモリ素子やＣＰＵコアなどのハードマクロと共にＬＳＩチップを構成するものであり、図示のように、論理素子と、これらの論理素子に電源電圧と基準電圧（ここの例では接地電圧ＧＮＤ）をそれぞれ供給するＶＤＤ線とＧＮＤ線を有する。

半導体装置１００において、論理素子への電源供給の配線は２層メッシュ構造を成す。図中ＶＤＤ線Ａ１１、Ａ１２、Ａ１３とＧＮＤ線Ｂ１１、Ｂ１２、Ｂ１３は、論理素子の上にある配線層（以下第１の配線層という）において交互に配線されている。これらの供給線の配線方向は、論理素子の配置方向であるＸ方向と同じである。

第１の配線層の上に第２の配線層があり、第２の配線層において、図示ＶＤＤ線Ａ２１、Ａ２２、Ａ２３、ＧＮＤ線Ｂ２１、Ｂ２２、Ｂ２３が配線されている。これらの供給線の配線方向は、第１の配線層における供給線の配線方向と直交するＹ方向である。

図２に示すように、第２の配線層において、ＶＤＤ線とＧＮＤ線の２種類の供給線は配線方向に沿って、同一の電源電位の配線が隣接して組となるように配置されている。さらに、図２では、隣接する組の電源電位が異なるように配置されている。すなわち、ＧＮＤ、ＧＮＤ、ＶＤＤ、ＶＤＤ、ＧＮＤ、・・・のように配置されている。

図２の例では、２つの配線で組（ＶＤＤ−ＶＤＤ、ＧＮＤ−ＧＮＤ）を構成しているが、１つの組に含まれる配線の数は２つに限られることがない。例えば、ＶＤＤ−ＶＤＤ−ＶＤＤ、ＧＮＤ−ＧＮＤ−ＧＮＤと３つの配線で組を構成してもよく、ＶＤＤ−ＶＤＤ−ＶＤＤ、ＧＮＤ−ＧＮＤ、ＶＤＤ−ＶＤＤ、ＧＮＤ−ＧＮＤ−ＧＮＤのようにそれぞれの組に含まれる配線の数が異なってもよい。本願発明の半導体装置は、これらの同一の電源電位の配線が隣接してなる組を少なくとも１つを含む。

第２の配線層で組を形成しているＧＮＤ線Ｂ２１とＧＮＤ線Ｂ２２、および第１の配線層におけるＶＤＤ線Ａ１１に注目してみる。ＧＮＤ線Ｂ２１とＧＮＤ線Ｂ２２間の、ＶＤＤ線Ａ１１と重なる部分において容量Ｃが形成されている。

また、同じように、ＧＮＤ線Ｂ２１とＧＮＤ線Ｂ２２間の、第１の配線層におけるＶＤＤ線Ａ１２およびＶＤＤ線Ａ１３と重なる部分においても容量Ｃが形成されており、ＶＤＤ線Ａ２２とＶＤＤ線Ａ２３間の、第１の配線層におけるＧＮＤ線Ｂ１１、ＧＮＤ線Ｂ１２、ＧＮＤ線Ｂ１３と重なる部分においても容量Ｃが形成されている。

すなわち、第２の配線層において隣接して配線された同種類の供給線間の、第１の配線層における、これらの供給線と異なる種類の供給線と重なる部分においてそれぞれ容量Ｃが形成されている。

次いで、図２において点線により囲まれた部分５０を切り出して容量Ｃの構造を詳細に説明する。以下の説明においてこの部分５０を切出部という。

図３は、切出部５０を示す立体図である。なお、この部分は論理素子の配置層より上に位置しており、分かりやすくするために、論理素子については図示を省略する。

図３に示すように、切出部５０は、４つのメタル層Ｍ１〜Ｍ４を有し、ＧＮＤ線Ｂ１２、ＶＤＤ線Ａ１３、ＧＮＤ線Ｂ１３が配線される第１の配線層はメタル層Ｍ１に該当し、ＧＮＤ線Ｂ２２、ＶＤＤ線Ａ２２、ＶＤＤ線Ａ２３、ＧＮＤ線Ｂ２３が配線される第２の配線層はメタル層Ｍ４に該当する。

メタル層Ｍ４における各供給線と、メタル層Ｍ１における各供給線との間に、同種類の供給線の重なる部分にビア４０が設けられている。具体的には、ＧＮＤ線Ｂ２２とＧＮＤ線Ｂ２３は、ビア４０によりＧＮＤ線Ｂ１２、ＧＮＤ線Ｂ１３と接続され、ＶＤＤ線Ａ２２とＶＤＤ線Ａ２３は、ビア４０によりＶＤＤ線Ａ１３と接続されている。

また、メタル層Ｍ４に配置されたＶＤＤ線Ａ２２とＡ２３は、ビア３０を介してメタル層Ｍ２に配置されたＶＤＤ線Ｄ３１とＶＤＤ線Ｄ３２に接続される。ＶＤＤ線Ｄ３１は、メタル層Ｍ２において、ＶＤＤ線Ａ２２とＡ２３の間であり、かつ、ＧＮＤ線Ｂ１２と重なる位置に配置される。ＶＤＤ線Ｄ３２も同様に、メタル層Ｍ２において、ＶＤＤ線Ａ２２とＡ２３の間であり、かつＧＮＤ線Ｂ１３と重なる位置に配置される。そして、本願発明の特徴である容量Ｃは、ＶＤＤ線Ａ２２とＡ２３に接続されているＶＤＤ線Ｄ３１とＧＮＤ線Ｂ１２との間と、ＶＤＤ線Ａ２２とＡ２３に接続されているＶＤＤ線Ｄ３２とＧＮＤ線Ｂ１３との間とで形成される。容量Ｃの形成にあたっては、メタル層Ｍ１とＭ２間の層間絶縁膜（図示せず）が誘電体の役目を果たす。

ここで、容量Ｃの大きさについて考える。容量Ｃの大きさは上述の重なる部分の面積の大きさに依存し、重なる部分の面積が大きければ、形成できる容量Ｃの容量値も大きくなる。また、重なる部分の面積の大きさは、第２の配線層において隣接して配線された同種類の２つの供給線間の間隔によって決まる。そのため、半導体装置１００では、第２の配線層において隣接して配線された供給線間の間隔について、異なる種類の供給線間の間隔より、同種類の供給線間の間隔が広くなっている。容量Ｃをなるべく大きくする視点から、隣接して配線された異種類の供給線間の間隔を、設計や配線上においてとり得る最小値にすることが好ましい。

図３では、ＶＤＤ線Ｄ３１、Ｄ３２は、ＶＤＤ線Ａ２２とＡ２３との間に配置されているが、Ｘ軸方向にさらに延長、すなわち、ＶＤＤ線Ａ２２よりもＧＮＤ線Ｂ２２側に、ＶＤＤ線Ａ２３よりもＧＮＤ線Ｂ２３側に延長することも可能である。延長することによって、容量Ｃの容量値を増やすことができる。

このように、本実施の形態の半導体装置１００では、論理セルに沿って形成されているメタル層Ｍ１の電源供給線（ＶＤＤまたはＧＮＤ）と、このメタル層Ｍ１の電源供給線と異電位であるメタル層Ｍ４において隣接して組となるように配置されている同一の電源電位の供給線間に、メタル層Ｍ１の電源供給線と重なるように配置された電源供給線（ＧＮＤまたはＶＤＤ）との間で容量Ｃが形成される。このため、容量セルを配置するといった場合に比べ、半導体装置の配置面積に影響を与えずに大きな容量を論理セルの近傍に配置することができる。

また、論理素子のスイッチング動作時のピーク電流に起因するスイッチングノイズはＬＳＩにおける電源ノイズの大きな部分を占める。また、容量は論理素子に近いほどスイッチングノイズを効率良く抑制することができる。半導体装置１００では、第１の配線層における各供給線の配線方向が論理素子の配置方向と同じＸ方向であり、第２の配線層における各供給線の配線方向が論理素子の配置方向と直交するＹ方向である。そのため、容量Ｃは論理素子の配置方向に沿って延びるように形成され、効率良くスイッチングノイズを抑制することができる。

＜第２の実施の形態＞
図４は、本発明の第２の実施の形態の半導体装置において、図３に示す切出部５０に対応する切出部６０であり、切出部５０の各要素と同じものについては同じ符号を付与するとともに、それらの詳細な説明を省略する。

第１の実施の形態の半導体装置１００において、メタル層がＭ１〜Ｍ４層ある場合で説明したが、メタル層Ｍ２、Ｍ３がなくても、すなわち、Ｍ１とＭ４の２層であっても本発明の半導体装置を実現できる。図４に示す第２の実施の形態では、メタル層が２層であるが、説明を簡略にするため、メタル層Ｍ１、Ｍ４の名称をそのまま使用する。

図４のように２層の場合には、ＶＤＤ線Ｄ３１とＤ３２は、２層目のメタル層Ｍ４に配置され、メタル層Ｍ４のＶＤＤ線Ａ２２、Ａ２３と直接接続されることになる。そして、容量Ｃは（図示せず）は、２層目のメタル層Ｍ４のＶＤＤ線Ｄ３２、Ｄ３１と、１層目のメタル層Ｍ１のＧＮＤ線Ｂ１２、Ｂ１３との間で形成される。

このような構成を有する半導体装置は、図２に示す半導体装置１００と同じ効果を得ることができる。

また、ＬＳＩチップの製造プロセスでは、通常、電源を形成してから、論理素子の配線をする。図４の例で見れば、メタル層Ｍ１とメタル層Ｍ４の各供給線の配線およびビアの接続が完了した状態で論理素子の配線がなされる。図４に示す構成では、容量を形成するためのＶＤＤ線Ｄ３１とＤ３２は、向かい合う２つの配線Ａ２２とＡ２３の内側間に接続されるので、論理素子の配線が完了した後にでも設けることもできる。そのため、論理素子の配線を行った後に、追加可能な領域にのみ容量Ｃを形成することができ、ＬＳＩチップの配線の柔軟性を高めることができる。

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、図２に示す実施の形態において、容量を形成するためのＶＤＤ線Ｄ３１、Ｄ３２をメタル層Ｍ２に設けているが、電源電圧供給線および基準電圧供給線が配線された２つの配線層間に本発明の技術による容量を形成することができれば、容量を形成するための配線の位置は、ここで例挙したものに限られることがない。

また、図２に示す実施の形態において、電源電圧供給線および基準電圧供給線が配線された２つの配線層（メタル層Ｍ１とメタル層Ｍ４）の間に２つのメタル層Ｍ２とＭ３がある。本発明の技術による容量を形成することができれば、電源電圧供給線および基準電圧供給線が配線された２つの配線層間のメタル層数がここで例挙した数に限られることが無い。

また、第１の配線層と第２の配線層の上下関係を、上述した実施の形態における関係と逆にしてもよい。

論理セルと配線の通常構造を説明するための図である。 本発明の第１の実施の形態にかかる半導体装置を示す平面図である。 図２に示す半導体装置における切出部を示す立体図である。 本発明の第２の実施の形態を示す図である。 従来技術を示す図である。

符号の説明

Ａ ＶＤＤ線
Ｂ ＧＮＤ線
Ｃ 容量
Ｄ ＶＤＤ線
Ｍ メタル層
２０ 論理セル
２２ 拡散層
２８ ゲート
３０ ビア
４０ ビア
５０ 切出部
６０ 切出部
１００ 半導体装置

Claims (12)

1. 論理セルに沿って第１の配線方向に配置された第１の電位の電源電圧供給線を備える第１の配線層と、
   前記第１の配線層の上層に位置し、複数の第２の電位の電源電圧供給線が隣接して組となり前記第１の配線方向とは異なる第２の配線方向で配置されている第２の配線層と、
   前記第１の配線層の上層に位置し、前記複数の第２の電位の電源電圧供給線のうちの少なくとも２つを接続する第２の電位の配線と、を備え、
   前記第２の電位の配線は、前記第１の電位の電源電圧供給線と重なる位置に配置されて、該第１の電位の電源電圧供給線とで容量が形成されていることを特徴とする半導体装置。
2. 前記第２の電位の配線は、前記第１の配線層と前記第２の配線層との間の配線層に配置され、前記第２の電位の電源電圧供給線とはビアを介して接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の電位の配線は、前記第２の配線層に配置されていることを特徴とする請求項１に記載の半導体装置。
4. 前記論理セルは複数行配置されており、
   前記第１の配線層は、前記論理セルに沿って第１の配線方向に交互に配置された複数の前記第１の電位の電源電圧供給線と複数の第２の電位の電源電圧供給線を有することを特徴とする請求項１に記載の半導体装置。
5. 前記第１の配線層は更に前記論理セルに沿って前記第１の配線方向に配置された第２の電位の電源電圧供給線を有し、
   前記第２の配線層には更に複数の第１の電位の電源電圧供給線が隣接して組となり前記第２の配線方向に配置されており、
   前記第１の配線層の上層において、前記第２の配線層の前記複数の第１の電位の電源電圧供給線のうちの少なくとも２つを接続する第１の電位の配線を更に備え、
   前記第１の電位の配線は、前記第１の配線層の第２の電位の電源電圧供給線と重なる位置に配置されて、該第２の電位の電源電圧供給線とで容量を形成することを特徴とする請求項１に記載の半導体装置。
6. 前記第２の配線層において、前記第１の電位の電源電圧供給線の組と、前記第２の電位の電源電圧供給線の組とは隣接して配置され、それぞれの組内の電源電圧供給線間の配線間隔は、組間の電源電圧供給線間の配線間隔よりも広いことを特徴とする請求項５に記載の半導体装置。
7. 第１の配線層に、論理セルに沿って第１の配線方向に第１の電位の電源電圧供給線を配置し、
   前記第１の配線層の上層に位置する第２の配線層に、複数の第２の電位の電源電圧供給線が隣接してなる組を前記第１の配線方向とは異なる第２の配線方向で配置し、
   前記第１の配線層の上層に、前記複数の第２の電位の電源電圧供給線のうちの少なくとも２つを接続する第２の電位の配線を、前記第１の電位の電源電圧供給線と重なる位置に配置し、
   該第２の電位の配線と、前記第１の電位の電源電圧供給線とで容量を形成することを特徴とする半導体装置形成方法。
8. 前記第２の電位の配線を、前記第１の配線層と前記第２の配線層との間の配線層に配置して、ビアを介して前記第２の電位の電源電圧供給線と接続することを特徴とする請求項７に記載の半導体装置形成方法。
9. 前記第２の電位の配線を、前記第２の配線層に配置することを特徴とする請求項７に記載の半導体装置形成方法。
10. 前記論理セルは複数行配置されており、
    前記第１の配線層に、前記論理セルに沿って第１の配線方向に複数の前記第１の電位の電源電圧供給線と複数の第２の電位の電源電圧供給線を交互に配置することを特徴とする請求項７に記載の半導体装置形成方法。
11. 前記第１の配線層に、前記論理セルに沿って前記第１の配線方向に更に第２の電位の電源電圧供給線を配置し、
    前記第２の配線層に、複数の第１の電位の電源電圧供給線が隣接してなる組を前記第２の配線方向に更に配置し、
    前記第１の配線層の上層において、前記第２の配線層の前記複数の第１の電位の電源電圧供給線のうちの少なくとも２つを接続する第１の電位の配線を、前記第１の配線層の第２の電位の電源電圧供給線と重なる位置に更に配置し、
    該第１の電位の配線と、前記第１の配線層の第２の電位の電源電圧供給線とで容量を形成することを特徴とする請求項７に記載の半導体装置形成方法。
12. 前記第２の配線層において、前記第１の電位の電源電圧供給線の組と、前記第２の電位の電源電圧供給線の組を、それぞれの組内の電源電圧供給線間の配線間隔が、組間の電源電圧供給線間の配線間隔よりも広くなるように隣接して配置することを特徴とする請求項１１に記載の半導体装置形成方法。

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