KR100810487B1 - 반도체 집적회로의 전원선 레이아웃 방법 및 그 방법을이용하여 제작된 반도체 집적 회로 - Google Patents

반도체 집적회로의 전원선 레이아웃 방법 및 그 방법을이용하여 제작된 반도체 집적 회로 Download PDF

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Abstract

본 발명은 반도체 집적 회로의 전원선 레이아웃 방법 및 상기 방법을 이용하여 제작된 반도체 집적 회로에 관한 것이다.
본 반도체 집적 회로의 전원선 레이아웃 방법은 기판상에 디커플링 커패시터를 형성하는 단계와, 콘택트를 통해 상기 디커플링 커패시터와 연결되며, 상기 디커플링 커패시터가 가려지도록 상기 디커플링 커패시터의 형성 영역 상부에 제1 금속층을 배치하는 단계와, 상기 제1 금속층 형성 영역 상부에 제2 금속층을 배치하는 단계를 포함한다. 이에 따라, 금속층과 디커플링 캐패시터를 동일한 영역에 레이 아웃함으로써, 디커플링 캐패시터의 배치시 추가적으로 칩 면적이 소요되는 것을 방지할 수 있으며, 또한, 금속층으로부터 디커플링 캐패시터까지 연결할 때, 연결선 저항으로 인해 발생할 수 있는 디커플링 캐패시터의 열화를 방지할 수 있다.
반도체 집적회로, 레이아웃, 전원선, 디커플링 커패시터

Description

반도체 집적회로의 전원선 레이아웃 방법 및 그 방법을 이용하여 제작된 반도체 집적 회로{Layout Method of Power Line For an Integrated Circuit and Semiconductor Integrated Circuit Manufactured With the Layout Method of Power Line}
도 1은 종래 기술의 일 실시 예에 따른 전원선과 디커플링 커패시터를 포함하는 반도체 집적회로의 전원선 레이아웃 도면이다.
도 2는 종래 기술의 다른 실시 예에 따른 전원선과 디커플링 커패시터를 포함하는 반도체 집적회로의 전원선 레이아웃 도면이다.
도 3은 종래 기술에 따른 반도체 집적회로에서 전원선 사이의 기생 커패시터(parasitic capacitor)를 증가시키기 위한 레이아웃 도면이다.
도 4a는 본 발명에 따른 반도체 집적회로의 전원선 레이아웃 도면이고, 도 4b는 도 4a의 Ⅳ-Ⅳ선에 따른 부분 단면도이다.
도 5는 도 4b에 개시된 본 발명에 따른 반도체 집적 회로의 전원선 레이아웃 도면의 층별 평면도이다.
도 6a는 본 발명의 다른 실시 예에 따른 디커플링 커패시터의 전원선 레이아웃 도면이고, 도 6b는 도 6a의 Ⅴ-Ⅴ선에 따른 부분 측단면도이다.
도 7은 본 발명에 따른 전원선과 디커플링 캐패시터를 동일한 영역에 레이아웃 한 셀들을 복수 열과 복수 행으로 확장하여 사용한 일 실시 예이다.
도 8은 본 발명에 따른 전원선과 디커플링 캐패시터를 동일한 영역에 레이아웃 한 셀들을 복수 열과 복수 행으로 확장하여 사용한 다른 실시 예이다.
* 도면의 주요 부분에 대한 부호의 설명 *
400, 600: 디커플링 커패시터 410, 610: 기판(Substrate)
411: N웰 420, 620: 트랜지스터 구조물
421, 422, 621, 622: 소스/드레인 영역
423, 623: 채널 영역 424, 624: 폴리 게이트
426: N 확산 영역(N diffusion) 430, 630: 제1 금속층
431, 631: 슬롯 432, 632: 슬롯내 금속
440, 640: 제2 금속층 450, 451, 452, 453: 콘택트
460, 660: 비아 611: P웰
626: P 확산 영역(P diffusion) 650, 651, 652, 653: 콘택트
본 발명은 반도체 집적 회로의 전원선 레이아웃 방법 및 상기 전원선 레이아 웃 방법을 이용하여 제작된 반도체 집적 회로에 관한 것으로, 보다 구체적으로, 반도체 집적 회로를 구성하는 전원선과 디커플링 캐패시터를 동일한 영역에 배치하는 반도체 집적 회로의 전원선 레이아웃 방법 및 상기 전원선 레이아웃 방법을 이용하여 제작된 반도체 집적 회로에 관한 것이다.
일반적으로 반도체 집적 회로에서는 전원선과 반도체 소자들을 배치하는(layout) 방법이 다양하게 연구되고 있다. 이하에서는 도면을 참조하여, 종래 기술에 따른 반도체 집적 회로의 레이아웃 도면이다.
도 1은 종래 기술의 일 실시 예에 따른 전원선과 디커플링 캐패시터를 포함하는 반도체 집적회로의 전원선 레이아웃 도면(선행특허: 반도체 집적회로 및 전원 레이아웃 설계 방법, 한국공개특허: 특2002-0077040)이고, 도 2는 종래 기술의 다른 실시 예에 따른 전원선과 디커플링 캐패시터를 포함하는 반도체 집적회로의 전원선 레이아웃 도면(선행특허: Power supply layout for an integrated circuit, 미국공개특허: 2005/0071798)이다.
도 1을 참조하면, 반도체 집적회로(100)에서 전원선(VDD, GND: 101, 102)은 집적회로의 코어(core)를 둘러싸고 있으며, 전원선(101, 102)의 잡음을 줄이기 위해 디커플링 커패시터(104)를 코어(103) 내에 배치하고 있다. 도 2를 참조하면, 전원선(VDD, GND: 201, 202)은 격자 모양으로 배치되어 있으며, 도 1과 마찬가지로, 전원선(201, 202)의 잡음을 줄이기 위해, 디커플링 커패시터(204)를 코어(203) 내에 배치한다.
도 1 및 도 2에 따르면, 디커플링 커패시터(104, 204)는 반도체 집적회 로(100, 200) 내에 전원선(101, 102; 201, 202)이 배치되어 있는 영역과 별도의 영역, 즉, 전원선의 설치 영역과 다른 영역에 배치되어 있기 때문에, 디커플링 커패시터(104, 204)는 코어(103, 203)의 일 영역을 차지한다는 단점이 있다. 더욱이, 디커플링 커패시터(104, 204)의 용량이 커질 경우에는, 커패시터(104, 204)의 용량이 커지는 만큼 코어(103, 203)에서 디커플링 커패시터(104, 204)가 차지하는 면적이 증가한다. 그리고, 디커플링 커패시터(104, 204)를 배치할 때, 전원선(101, 102; 201, 202)으로부터 디커플링 커패시터(104, 204)까지의 연결선 저항으로 인해, 디커플링 커패시터(104, 204)의 기능이 열화 된다는 문제점이 있다.
전술한 도 1 및 도 2의 문제점을 해결하기 위해, 금속으로 형성된 전원선들 사이에 형성되는 기생 커패시터(전원선들 사이에 전원이 인가됨에 따라 전원선 사이에 충전 용량이 싸이는 캐패시터)를 사용할 수 있다. 도 3은 종래 기술에 따른 반도체 집적회로에서 전원선 사이의 기생 커패시터(parasitic capacitor)를 증가시키기 위한 레이아웃 도면(선행특허: On-chip power distribution for improved decoupling, 미국등록특허: 5,789,807)이다. 도 3의 반도체 집적회로(300)는 전원선(VDD, GND: 301, 302)을 교차 접속함으로써, 전원선들 사이에 형성되는 기생 커패시터를 디커플링 커패시터로 사용할 수 있다.
그러나, 도 3과 같이 반도체 집적회로(300)를 배치하는 경우에는, 도 1 및 도 2와 같이 코어의 별도 영역에 디커플링 커패시터를 배치하는 경우에 비해 커패시터의 용량이 상대적으로 작기 때문에 충분한 용량의 커패시터를 제공하지 못한다는 단점이 있다.
본 발명은 전술한 문제점들을 해결하기 위해 고안된 발명으로, 본 발명의 목적은 전원선과 디커플링 커패시터를 동일 영역에 레이아웃 함으로써, 디커플링 커패시터의 레이아웃 시 추가로 칩 면적이 소모되는 것을 방지하는 반도체 집적회로의 전원선 레이아웃 방법 및 상기 전원선 레이아웃 방법을 이용하여 제작된 반도체 집적 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 전원선으로부터 디커플링 커패시터까지의 연결선 저항에 의한 디커플링 커패시터의 기능이 열화 되는 것을 방지할 수 있는 반도체 집적회로의 전원선 레이아웃 방법 및 상기 전원선 레이아웃 방법을 이용하여 제작된 반도체 집적 회로를 제공하는 것이다.
전술한 목적을 달성하기 위한, 본 발명의 일 측면에 따르면, 본 반도체 집적회로의 전원선 레이아웃 방법은 기판 상부에 디커플링 커패시터를 형성하는 단계와, 콘택트를 통해 상기 디커플링 커패시터와 연결되며, 상기 디커플링 커패시터가 가려지도록 상기 디커플링 커패시터의 형성 영역 상부에 제1 금속층을 배치하는 단계와, 상기 제1 금속층 형성 영역 상부에 제2 금속층을 배치하는 단계를 포함하되, 상기 디커플링 커패시터는 PMOS 트랜지스터 구조물, NMOS 트랜지스터 구조물 또는 이들의 조합을 이용한다.
바람직하게, 상기 제1 금속층은 상기 제1 금속층을 관통하는 슬롯과, 상기 제1 금속층과 동일한 금속으로 상기 슬롯내부에 형성된 슬롯내 금속을 포함한다. 상기 슬롯내 금속은 비아를 통해 상기 제2 금속층과 연결된다. 상기 디커플링 커패시터가 PMOS 트랜지스터 구조물을 이용하는 경우, 상기 제1 금속층은 VDD 전원선으로 이용되며, 상기 제2 금속층은 GND 전원선으로 이용된다. 상기 디커플링 커패시터가 NMOS 트랜지스터 구조물을 이용하는 경우, 상기 제1 금속층은 GND 전원선으로 이용되며, 상기 제2 금속층은 VDD 전원선으로 이용된다. 상기 디커플링 캐패시터는 폴리 게이트를 포함하며, 상기 폴리 게이트는 콘택트를 통해 상기 슬롯내 금속과 연결된다.
한편, 본 발명의 다른 측면에 따르면, 본 반도체 집적 회로는 청구항 전 항 중 어느 한 항에 따른 전원선 레이아웃 방법을 이용하여 제작된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 반도체 집적회로의 전원선 레이아웃 방법 및 상기 전원선 레이아웃 방법을 이용한 반도체 집적회로를 구체적으로 설명한다.
도 4a는 본 발명에 따른 디커플링 커패시터의 레이아웃 도면이고, 도 4b는 도 4a의 Ⅳ-Ⅳ선에 따른 부분 단면도이다. 도 4a 및 도 4b를 참조하면, 본 발명에 따른 디커플링 커패시터(400)는 트랜지스터 구조물(420), 트랜지스터 구조물(420) 형성 영역과 동일한 영역에 형성되며 트랜지스터 구조물(420)과 전기적으로 연결되는 한 쌍의 금속층(430, 440)을 포함함으로써 구현된다.
디커플링 커패시터(400)를 구성하는 트랜지스터 구조물(420)은 PMOS 타입 구 조물인지 NMOS 타입 구조물인지에 따라 PMOS 디커플링 커패시터 또는 NMOS 디커플링 커패시터로 구분된다. 도 4a 및 도 4b에 개시된 트랜지스터 구조물(420)은 PMOS타입이므로, 디커플링 커패시터(400)는 PMOS 디커플링 커패시터이다. 디커플링 커패시터(400)가 PMOS 디커플링 커패시터인 경우, 트랜지스터 구조물(420)의 상부에 형성된 제1 금속층(430)은 VDD 전원선으로 이용되며, 제1 금속층(430) 상부에 형성된 제2 금속층(440)은 GND 전원선으로 이용된다.
구체적으로, PMOS 디커플링 커패시터(400)를 구성하는 PMOS 트랜지스터 구조물(420)은 기판(410), 소스 및 드레인영역(421, 422), 채널 영역(423) 및 폴리 게이트(424)를 포함한다. 여기서, 기판(410)은 P타입 기판이며, P타입 기판(410)에는 N-웰(well; 411)이 형성되어 있으며, N-웰(411) 영역에는, P 타입 확산 영역인 소스 및 드레인 영역(421, 422)과, N타입 확산영역(426, 도 4a 참조)이 형성된다. 채널 영역(423)은 소스 영역과 드레인 영역(421, 422) 사이에 형성되며, 소스 영역 및 드레인 영역(421, 422)과 채널 영역(423)의 상부에는 폴리 게이트(424)가 형성된다. 한편, 제1 금속층(430)의 일 영역에는 슬롯(431)이 형성되어 있으며, 슬롯 내부(431)에는 제1 금속층(430)과 동일한 금속으로 형성된 슬롯(431)보다 작은 크기의 슬롯내 금속(432)이 형성된다.
전술과 같이 구성된 PMOS 디커플링 커패시터(400)를 구성하는 소스 및 드레인 영역(421, 422)은 이들 사이에 형성된 콘택트(contact; 451, 452)를 통해 제1 금속층(430)인 VDD 전원선과 전기적으로 연결된다. 폴리 게이트(424)는 제2 금속층(440)인 GND 전원선과 연결되는데, 폴리 게이트(424)는 콘택트(450)를 통해 슬 롯(431) 내에 형성된 슬롯내 금속(432)과 연결된 다음, 비아(via; 460)를 통해 슬롯내 금속(432)과 제2 금속층(440)을 연결한다.
도 5는 도 4b에 개시된 본 발명에 따른 디커플링 커패시터의 층별 평면도이다. 도 5를 참조하면, 도 5에는 최상부 층인 제2 금속층(440)에서부터 최하부 층인 기판(410)까지의 평면도가 개시되어 있다.
우선, 최상부 층(①)은 전원선으로 이용하기 위한 제2 금속층(440)이다. 제2 금속층(440)에는 MOS(CMOS) 공정이 요구하는 배치 규정을 만족시키기 위해 슬롯(미도시)이 형성될 수 있다.
제2 금속층(440)의 하부 층(③)은 전원선으로 이용하기 위한 제1 금속층(430)이다. 제1 금속층(430)은 제2 금속층(440)의 형성 영역 하부, 즉, 제2 금속층(440)과 동일한 영역에 형성되며, 슬롯(431)이 관통 형성되어 있다. 슬롯(431) 내부에는 제1 금속층(430)과 동일한 금속으로 형성된 슬롯보다 작은 사이즈의 슬롯내 금속(432)이 형성된다. 제1 금속층(430)과 제2 금속층(440) 사이에는 이들을 연결하기 위한 비아(460)가 형성된다(②). 비아(460)는 제2 금속층(440)과 제1 금속층(430) 내에 형성된 슬롯내 금속(432)을 연결한다.
다음, 제1 금속층(430)의 하층(⑤)에는 트랜지스터 구조물의 구성요소인 폴리 게이트(424)가 형성되며, 폴리 게이트(424)는 폴리 게이트(424)와 슬롯내 금속(432) 사이에 형성된 콘택트(450,④)에 의해 연결된다.
폴리 게이트(424)의 하층(⑥)에는 N-웰(411)이 형성된 기판(410)이 마련되어 있다. 기판(410)의 N-웰(411) 영역에는 P타입의 소스 및 드레인 영역(421, 422), 채널 영역(423) 및 N타입 확산 영역(426)이 형성된다. 소스 및 드레인 영역(421, 422)은 제1 금속층(430)과 기판(410) 사이에 형성된 콘택트(451, 452,④)를 통해 제1 금속층(430)과 연결된다. N확산 영역(426)은 제1 금속층(430)과 기판(410)에 사이에 형성된 콘택트(453,④)를 통해 제1 금속층(430)과 연결한다.
도 6a는 본 발명의 다른 실시 예에 따른 디커플링 커패시터의 레이아웃 도면이고, 도 6b는 도 6a의 Ⅴ-Ⅴ선에 따른 부분 측단면도이다. 도 6a 및 도 6b를 참조하면, 본 발명에 따른 디커플링 커패시터(600)는 트랜지스터 구조물(620)과, 트랜지스터 구조물(620)과 전기적으로 연결되며 트랜지스터 구조물(620)의 형성 영역과 동일한 영역에 형성되는 한 쌍의 금속(630, 640)을 포함함으로써 구현된다.
도 6a 및 도 6b에 개시된 디커플링 커패시터(600)는 NMOS 디커플링 커패시터이다. 디커플링 커패시터(600)가 NMOS 디커플링 커패시터인 경우, 트랜지스터 구조물(620)의 상부에 형성된 제1 금속층(630)은 GND 전원선으로 이용되고, 제1 금속층(630) 상부에 형성된 제2 금속층(640)은 VDD 전원선으로 이용된다.
NMOS 디커플링 커패시터(600)를 구성하는 NMOS 트랜지스터 구조물(620)은 기판(610), 소스 및 드레인 영역(621, 622), 채널 영역(623) 및 폴리 게이트(624)를 포함한다. 여기서, 기판(610)은 N타입 기판이며, N타입 기판(610)에는 P-웰(well; 611)이 형성되며, P-웰(611) 영역에는, N 타입 확산 영역인 소스 및 드레인 영역(621, 622)과, P타입 확산영역(626, 도 6a 참조)이 형성된다.
채널 영역(623)은 소스 및 드레인 영역(621, 622) 사이에 형성되며, 소스 및 드레인 영역(621, 622)과 채널 영역(623)의 상부에는 폴리 게이트(624)가 형성된다. 한편, 제1 금속층(630)의 일 영역에는 슬롯(631)이 형성되며, 슬롯 내부(631)에는 제1 금속층(630)과 동일한 금속으로 형성된 작은 사각형 형태의 슬롯내 금속(632)이 형성된다.
전술과 같이 구성된 NMOS 디커플링 커패시터(600)의 소스 및 드레인 영역(621, 622)은 제1 금속층(630)인 GND 전원선과 연결되며, 폴리 게이트(624)는 제2 금속층(640)인 VDD 전원선과 연결된다. 이때, 소스 및 드레인 영역(621, 622)과 제1 금속층(630)은 이들 사이에 형성된 콘택트(contact; 651, 652)를 통해 연결된다. 폴리 게이트(624)는 슬롯(631) 내에 형성된 슬롯내 금속(632)과 콘택트(650)를 통해 연결된 다음, 비아(via; 660)를 통해 제2 금속층(640)과 연결된다.
전술한 실시 예들에서는 디커플링 커패시터를 제작하기 위해 PMOS 트랜지스터 구조물 및 NMOS 트랜지스터 구조물을 이용하고 있지만, PMOS 및 NMOS 트랜지스터 구조물은 물론이고, MIM 트랜지스터 구조물 또는 폴리 트랜지스터 구조물을 이용하여 디커플링 커패시터를 제작할 수 있다. 다만, PMOS 트랜지스터 구조물 및 NMOS 트랜지스터 구조물을 이용하는 것이, MIM 트랜지스터 구조물 또는 폴리 트랜지스터 구조물을 이용하는 것보다 단위 면적당 커패시터 용량을 더 크게 할 수 있으므로, PMOS 트랜지스터 구조물 및 NMOS 트랜지스터 구조물을 이용하는 것이 더욱 바람직하다.
도 7은 본 발명에 따른 전원선과 디커플링 커패시터를 동일한 영역에 레이아웃 한 셀들을 복수 열과 복수 행으로 확장하여 사용한 일 실시 예이다. 도 7을 참조하면, 본 반도체 집적회로(700)는, 도 4a 및 도 4b에 개시된 디커플링 커패시터(400)를 단순히 행과 열 방향으로 조합하여 복수 개씩 배치한 구조이다. 상기 디커플링 커패시터(400)가 금속층들(즉, 전원선)의 형성영역과 동일한 영역에 레이아웃 되어 있기 때문에, 디커플링 캐패시터를 배치하기 위해 별도의 영역을 필요로 하지 않으며, 디커플링 캐패시터가 복수 개가 배치되어 있는 구조이기 때문에 반도체 집적 회로 전체에서 필요로 하는 넓은 전원선을 제공할 수 있어 소자 특성이 개선된다.
도 8은 본 발명에 따른 전원선과 디커플링 캐패시터를 동일한 영역에 레이아웃 한 셀들을 복수 열과 복수 행으로 확장하여 사용한 다른 실시 예이다. 도 8을 참조하면, 도 6a 및 도 6b에 개시된 디커플링 커패시터(600)가 행 및 열 방향으로 복수 개씩 배치되어 있는 구조로, 도 8의 가장 큰 특징은 한 쌍의 디커플링 커패시터(600)가 폴리 게이트(624)를 공유한 형태이다. 본 실시 예에서도 디커플링 커패시터(600)가 전원선과 동일한 영역에 레이 아웃되기 때문에, 디커플링 커패시터(600)를 배치하기 위해 별도의 영역을 필요로 하지 않으며, 반도체 집적 회로에서 필요로 하는 넓은 전원선을 제공할 수 있어 소자 특성이 개선된다.
본 발명의 기술적 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되 었으나, 상기 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니므로, 상기 기술 분야의 당업자라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상, 전술에 따르면, 본 발명은 디커플링 커패시터 형성 영역 상부에 전원선을 배치함으로써, 즉, 전원선과 디커플링 커패시터를 동일한 영역에 레이아웃 함으로써, 디커플링 커패시터를 배치할 때 추가로 칩 면적이 소요되는 것을 방지할 수 있다.
또한, 본 발명은 전원선에서 디커플링 커패시터까지 연결할 때, 연결선 저항에 의해 발생할 수 있는열화를 방지할 수 있다.

Claims (8)

  1. 기판상에 디커플링 커패시터를 형성하는 단계와,
    콘택트를 통해 상기 디커플링 커패시터와 연결되며, 상기 디커플링 커패시터가 가려지도록 상기 디커플링 커패시터의 형성 영역 상부에 제1 금속층을 배치하는 단계와,
    상기 제1 금속층 형성 영역 상부에 제2 금속층을 배치하는 단계
    를 포함하는되,
    상기 디커플링 커패시터는 PMOS 트랜지스터 구조물, NMOS 트랜지스터 구조물 또는 이들의 조합을 이용하는 반도체 집적회로의 전원선 레이아웃 방법.
  2. 제1항에 있어서,
    상기 제1 금속층은 상기 제1 금속층을 관통하며 상기 제1 금속층과 절연되는 슬롯과, 상기 제1 금속층과 동일한 금속으로 상기 슬롯내부에 형성된 슬롯내 금속을 포함하는 반도체 집적 회로의 전원선 레이아웃 방법.
  3. 제2항에 있어서,
    상기 슬롯내 금속은 비아를 통해 상기 제2 금속층과 연결되는 반도체 집적 회로의 전원선 레이아웃 방법.
  4. 제3항에 있어서,
    상기 디커플링 캐패시터는 폴리 게이트를 포함하며, 상기 폴리 게이트는 콘택트를 통해 상기 슬롯내 금속과 연결되는 반도체 집적회로의 전원선 레이아웃 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 디커플링 커패시터가 PMOS 트랜지스터 구조물을 이용하는 경우, 상기 제1 금속층은 VDD 전원선으로 이용되며, 상기 제2 금속층은 GND 전원선으로 이용되는 반도체 집적 회로의 전원선 레이아웃 방법.
  7. 제1항에 있어서,
    상기 디커플링 커패시터가 NMOS 트랜지스터 구조물을 이용하는 경우, 상기 제1 금속층은 GND 전원선으로 이용되며, 상기 제2 금속층은 VDD 전원선으로 이용되는 반도체 집적 회로의 전원선 레이아웃 방법.
  8. 상기 제1항 내지 제4항 및 제6항 내지 제8항 중 어느 한 항에 따른 전원선 레이아웃 방법을 이용하여 제작된 반도체 집적 회로.
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