JP2004119709A - 半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 239000003990 capacitor Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000002955 isolation Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 150000003377 silicon compounds Chemical class 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 abstract description 37
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 37
- 230000001902 propagating effect Effects 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 157
- 238000009792 diffusion process Methods 0.000 description 56
- 239000011229 interlayer Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 239000000463 material Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000009271 trench method Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
【課題】高周波領域においても電源配線またはグランド配線を伝搬するノイズが抑制され、安定な動作が可能な半導体集積回路を提供する。
【解決手段】素子分離酸化膜上に形成された電源配線層とグランド配線層を有し、電源配線層とグランド配線層の間に形成された絶縁膜とともにデカップリングコンデンサを構成する。電源配線層はコンタクト電極によって上層配線層と接続され、グランド配線層は素子分離酸化膜上にプレート状に形成されたシリサイド層を介して半導体基板に接続され、半導体基板の電位にバイアスされる。
【選択図】 図１
【解決手段】素子分離酸化膜上に形成された電源配線層とグランド配線層を有し、電源配線層とグランド配線層の間に形成された絶縁膜とともにデカップリングコンデンサを構成する。電源配線層はコンタクト電極によって上層配線層と接続され、グランド配線層は素子分離酸化膜上にプレート状に形成されたシリサイド層を介して半導体基板に接続され、半導体基板の電位にバイアスされる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関するものであり、特に半導体集積回路上に形成された電源配線及びグランド配線上のノイズを低減させるデカップリングコンデンサを有する半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路における電源線ノイズの影響を低減させるため、電源線とグランド線を容量（デカップリングコンデンサ）で結合させる手法が知られている。具体的には、グランド線と電源線の間に半導体基板に形成されたＭＯＳキャパシタを接続するとともに、グランド配線と電源配線の容量結合を一層大きくするため、グランド線と電源線が同じ幅をもって層間絶縁膜を挟んで上下に重なるように配設する構成としている（例えば、特許文献１参照。）。
【０００３】
また、半導体基板と信号配線層との間に、グランドレベル及び電源電圧レベルにそれぞれ固定されたシールド用メタル層を半導体基板のほぼ全面を覆うように形成し、これらのシールド用メタル層を絶縁膜を介して積層することによりシールド用メタル層間に容量を形成しているものもある（例えば、特許文献２参照。
）。
【０００４】
【特許文献１】
特開２００１−１５６０１号公報（第４頁、図１）
【特許文献２】
特開２０００−２８６３８５号公報（第３頁、図２）
【０００５】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載された発明によれば、多層配線構造の最上部に形成された電源線及びグランド線が層間絶縁膜を貫通するコンタクトにより基板に接続されるため、このコンタクト部のアスペクト比が大きくなり、コンタクト部のインダクタンスが増加する。
【０００６】
特に高周波領域では、このコンタクト部のインダクタンスとともに配線の残留インダクタンスが顕在化し、これらのインダクタンスと結合容量とからＬＣ直列共振回路が形成される。この高周波領域における共振現象の発生により挿入損失が低下し高周波領域でのデカップリング特性が低下するという問題があった。
【０００７】
また、電源配線とグランド配線の間の層間絶縁膜の厚さは、多層配線のプロセス条件により制限を受けるので、結合容量の増加が図れず、十分なデカップリング特性が得られないという問題があった。
【０００８】
また、特許文献２に記載された発明において多層配線プロセスを使用した場合には、上層の信号配線層と半導体基板を接続する多数のビアホールが必要となる。しかしながら、この多数のビアホールがシールド用メタル層を貫通することにより、半導体基板からのノイズが信号配線層へ伝達するのを阻止するというシールド用メタル層による効果が低減する。そのため、特許文献２に記載された発明を多層配線プロセスに使用するのが困難であるという問題があった。
【０００９】
本発明は、このような技術的背景のもとでなされたものである。したがって、本発明の目的は、多層配線構造とすることによる利点を有するとともに、高周波領域において電源配線またはグランド配線を伝搬するノイズを有効に抑制し、安定的に動作することのできる半導体集積回路を提供することである。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、電源配線とグランド配線と電源配線とグランド配線との間に形成されたデカップリングコンデンサとを備え、このデカップリングコンデンサは少なくとも一方の電極が半導体基板上に平面状に形成されたシールド層からなり、このシールド層が半導体基板に直接電気的に接続され電源電位またはグランド電位に固定されていることを特徴とする。
【００１１】
また、本発明は、デカップリングコンデンサの電極のうち、シールド層からなる電極に対向する電極は、コンタクト電極を介して多層配線構造の最上層の配線に接続された配線層からなり、この配線層とシールド層との間にデカップリングコンデンサを形成する容量絶縁膜を備えていることを特徴とする。
【００１２】
さらに、本発明は、電源配線とグランド配線と電源配線とグランド配線との間に形成されたデカップリングコンデンサとを備え、このデカップリングコンデンサは少なくとも一方の電極が半導体基板上に形成された複数の突起部を覆って形成されたシールド層からなり、このシールド層が半導体基板に直接電気的に接続され電源電位またはグランド電位に固定されていることを特徴とする。
【００１３】
また、本発明は、突起部はゲート電極と同一の形成工程によりゲート電極と同時に形成されることを特徴とする。
【００１４】
また、本発明は、デカップリングコンデンサが素子分離酸化膜上に形成されたことを特徴とする。
【００１５】
また、本発明は、シールド層が金属シリコン化合物からなることを特徴とする。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
図１に、本発明の実施の形態１にかかる半導体集積回路の断面図を示す。
【００１８】
Ｐ型もしくはＮ型の導電型である半導体基板１０１上にトランジスタ領域１００と電源配線領域２００およびグランド配線領域２２０が形成されている。
【００１９】
電源配線領域２００は素子分離領域１０２の上部に形成される。この素子分離領域１０２は酸化膜からなり、ＬＯＣＯＳ法もしくはシャロートレンチ法などで形成される。
【００２０】
半導体基板１０１内にはＰ型の導電型である半導体領域、すなわちＰウエル領域１０１ａとＮ型の導電型である半導体領域すなわちＮウエル領域１０１ｂが形成されている。図１のトランジスタ領域１００に形成されているトランジスタはＮ型ＭＯＳＦＥＴである。
【００２１】
トランジスタ領域１００は多結晶シリコンからなるゲート電極１０５、酸化膜もしくは窒化膜あるいはその複合膜からなるサイドウオール絶縁膜１０６、熱酸化膜もしくは高誘電率材料からなるゲート絶縁膜１０４、ドレイン領域となる拡散層１０３ｄ、ソース領域となる拡散層１０３ｓが形成されている。
【００２２】
トランジスタのドレイン領域となる拡散層１０３ｄとソース領域となる拡散層１０３ｓは一般にウエル領域と反対の導電型を有するので、図１ではＮ＋型領域である。
【００２３】
ゲート電極１０５とドレイン領域となる拡散層１０３ｄおよびソース領域となる拡散層１０３ｓの表面上にはチタンあるいはコバルトなどの金属シリコン化合物からなるシリサイド層１０７が形成されている。そして、トランジスタ領域１００のソース領域となる拡散層１０３ｓとグランド配線領域２２０のウェルコンタクト拡散層１０３ａはプレート状のシリサイド層１０７で電気的に短絡され、ソース領域となる拡散層１０３ｓがグランド電位に固定される。このウェルコンタクト拡散層１０３ａは、Ｐウェル領域１０１ａ内ではＰ型拡散層として形成され、ウェルコンタクトとして機能する。
【００２４】
シリサイド層１０７はドレイン領域となる拡散層１０３ｄおよびソース領域となる拡散層１０３ｓのシート抵抗を減少させるだけでなく、多結晶シリコンからなるゲート電極１０５のシート抵抗をも同時に減少させる目的で一般に使用されている。通常は拡散層のシリサイド化反応を起こした後、素子分離酸化膜上に存在する余剰なシリサイド層をウェットエッチングなどで取り除くが、ここではウエルコンタクト拡散層１０３ａ上のシリサイド層１０７は取り除かず、それ以外の不要な領域のシリサイド層だけを取り除いている。
【００２５】
本発明の実施の形態によれば、シリサイド層１０７が半導体基板１０１上のほぼ全面に形成され、ウェルコンタクト拡散層１０３ａを介して半導体基板１０１に接続されグランド電位に固定されている。そのため、このプレート状のシリサイド層１０７が半導体基板１０１からのノイズが信号配線層へ伝達されるのを遮断するシールド層として機能することから、回路動作の安定化を図ることができる。
【００２６】
そして本発明の実施の形態によれば、シールド層をトランジスタの形成工程に新たな工程を追加することなく形成することが出来る。
【００２７】
また、シリサイド層１０７の上にはＣＶＤ成長法などにより薄い酸化膜１１２が形成され、その上に電源配線層１０８が形成される。
【００２８】
この電源配線層１０８は素子分離領域１０２上に形成されることから、配線幅を素子分離領域１０２の幅まで広げることができるので、配線抵抗を減少させることができる。この電源配線層１０８をここでは第０層の配線層という。
【００２９】
そして、この電源配線層１０８およびゲート電極１０５の上に層間膜１１０が形成され、トランジスタの拡散層と電源配線層１０８がコンタクト１０９を介して上層の配線へ接続されている。この上層の配線をここでは第１層の配線層１１１という。
【００３０】
電源配線領域２００には、この実施の形態１にかかる半導体装置の特徴部をなす電源ノイズ吸収用のデカップリングコンデンサ領域３００が形成される。
【００３１】
このデカップリングコンデンサ領域３００は酸化膜１１２からなる層間容量を利用するものである。
【００３２】
このデカップリングコンデンサ領域３００の上部電極となる電源配線層１０８は、電源配線である第１層の配線層１１１に接続され、その下部電極となるシリサイド層１０７はウェルコンタクト拡散層１０３ａを介して半導体基板１０１に接続されている。
【００３３】
なお、電源配線層１０８は、例えばアルミニウム、銅、タングステン、金などの金属、或いはポリシリコンを素材として形成される。
【００３４】
また、層間膜１１０は、例えば窒化膜やプラズマ酸化膜を素材として形成される。
【００３５】
以上説明したように、本発明の実施の形態１によれば、グランドレベルに固定されたシリサイド層１０７と電源電圧レベルに固定された電源配線層１０８とが積層されることにより、その層間に酸化膜１１２を層間容量とするデカップリングコンデンサが形成される。
【００３６】
そしてこのデカップリングコンデンサにより、ディジタル回路部の電源配線またはグランド配線の電位が安定化され、ディジタル回路部で発生するノイズを抑制することができる。
【００３７】
特に、グランド配線層と電源配線層との間の容量絶縁膜として用いる酸化膜１１２は、層間膜１１０を形成する工程と別個独立の工程により形成されるので、容量絶縁膜として膜厚の最適化を図ることができ、グランド配線層と電源配線層の容量結合を大きくして電源線ノイズの影響を効果的に低減した半導体集積回路を得ることができる。
【００３８】
また、本発明の実施の形態１によれば、電源配線領域２００では電源配線は幅の広い電源配線層１０８を介して第１層の配線層１１１にコンタクトにより接続される。そのため、トランジスタ領域１００に接続されるコンタクトのアスペクト比が大きくなっても、電源配線領域２００におけるコンタクトは幅を広くすることによりアスペクト比を小さく保つことができ、寄生インダクタンスの増加を防ぐことができる。
【００３９】
さらに、デカップリングコンデンサの下部電極は半導体基板表面のほぼ全面に形成されたシリサイド層１０７であり、コンタクトを介さずに基板電位に固定されているので、多層配線構造を採用した場合であってもグランド配線領域の寄生インダクタンスが増大することはない。
【００４０】
以上より、本発明の実施の形態１によれば、デカップリングコンデンサに付随するインダクタンスが小さくなり、デカップリングコンデンサとインダクタンスにより形成されるＬＣ直列共振回路の共振周波数が高周波側に移動する。従って、共振を起こさない周波数領域が高域側に拡大されるので、電源配線層１０８に接続される電源配線上のノイズの周波数が上昇しても、これらのノイズを十分に抑制することができる。
【００４１】
本発明の実施の形態１では、デカップリングコンデンサ領域３００は素子分離領域１０２の上部に形成することとしたが、これに限らず、素子分離領域１０２以外の領域に形成することもできる。ただし、本発明の実施の形態１で示したように素子分離領域１０２の上部に形成することにより、チップ面積の増大を招くことなく結合容量の大きなデカップリングコンデンサを形成することができる。
【００４２】
また、本発明の実施の形態１では、半導体基板１０１をグランド電位に固定することにより半導体基板１０１に接続されるシリサイド層１０７をグランド配線とし、デカップリングコンデンサの上部電極をコンタクトを介して電源電位に固定することにより電源配線としたが、これに限らず、半導体基板１０１を電源電位に固定することにより半導体基板１０１に接続されるシリサイド層１０７を電源配線とし、デカップリングコンデンサの上部電極をコンタクトを介してグランド電位に固定することによりグランド配線とした場合にも、本発明を適用することができる。
【００４３】
図２は、本発明の実施の形態１を説明するための平面レイアウト図である。
図２（ａ）に示すレイアウト図によれば、Ｐウェル領域１０１ａ内にＮ型トランジスタのソース領域となる拡散層１０３ｓ、ドレイン領域となる拡散層１０３ｄ、及びＰウェル領域１０１ａを基板電位にバイアスするためのＰ型拡散層からなるウェルコンタクト拡散層１０３ａとが形成される。
【００４４】
また、Ｎウェル領域１０１ｂ内には、Ｎウェル領域１０１ｂを基板電位にバイアスするためのＮ型拡散層からなるウェルコンタクト拡散層１０３ｂが形成される。
【００４５】
トランジスタのゲートとなる例えばポリシリコンからなるゲート電極１０５は、ソース領域となる拡散層１０３ｓとドレイン領域となる拡散層１０３ｄを横切るように形成される。
【００４６】
ここで、シリサイド層が除去されている領域１１３を除いて、半導体基板１０１の全面にシリサイド層１０７が形成されてる。
【００４７】
図２（ｂ）に示すレイアウト図によれば、第０層の配線層となる電源配線層１０８が電源配線領域２００に形成される。
【００４８】
図２（ｃ）に示すレイアウト図によれば、第０層の配線層である電源配線層１０８、ソース領域となる拡散層１０３ｓ、ドレイン領域となる拡散層１０３ｄ、及びウェルコンタクト拡散層１０３ａ、１０３ｂと第１層の配線層１１１とが、それぞれコンタクト１０９を通して接続される。
【００４９】
また、電源配線領域２００には、電源配線１０８とシリサイド層１０７によりデカップリングコンデンサが形成されており、デカップリングコンデンサの下部電極を形成するシリサイド層はウェルコンタクト拡散層１０３ａを介して半導体基板１０１に電気的に接続されている。
【００５０】
以上により、Ｎ型ＭＯＳＦＥＴとデカップリングコンデンサが形成される。
【００５１】
図３に、本発明の実施の形態２にかかる半導体集積回路の断面図を示す。
【００５２】
Ｐ型もしくはＮ型の導電型である半導体基板２０１上にトランジスタ領域１００と電源配線領域２００およびグランド配線領域２２０が形成されている。
【００５３】
電源配線領域２００は素子分離領域２０２の上部に形成される。この素子分離領域２０２は酸化膜からなり、ＬＯＣＯＳ法もしくはシャロートレンチ法などで形成される。
【００５４】
半導体基板２０１内にはＰ型の導電型である半導体領域すなわちＰウェル領域２０１ａとＮ型の導電型である半導体領域すなわちＮウェル領域２０１ｂが形成されている。
【００５５】
本図ではトランジスタ領域１００に形成されているトランジスタはＮ型ＭＯＳＦＥＴである。トランジスタ領域１００には多結晶シリコンからなるゲート電極２０５、酸化膜もしくは窒化膜あるいはその複合膜からなるサイドウオール絶縁膜２０６、熱酸化膜もしくは高誘電率材料からなるゲート絶縁膜２０４、ドレイン領域となる拡散層２０３ｄ、ソース領域となる拡散層２０３ｓが形成されている。
【００５６】
トランジスタの拡散層２０３ｄと２０３ｓは一般にウェル領域と反対の導電型を有するので、本図ではＮ＋型領域である。
【００５７】
ゲート電極２０５とドレイン領域となる拡散層２０３ｄおよびソース領域となる２０３ｓの表面上にはチタンあるいはコバルトなどの金属シリコン化合物からなるシリサイド層２０７が形成されており、このトランジスタ領域１００のソース領域となる拡散層２０３ｓとグランド配線領域２２０のウェルコンタクト拡散層２０３ａはプレート状のシリサイド層２０７で電気的に短絡されグランド電位に固定される。
【００５８】
シリサイド層２０７は拡散層のシート抵抗を減少させるだけでなく、多結晶シリコンからなるゲート電極２０５のシート抵抗をも同時に減少させる目的で一般に使用されている。
【００５９】
通常は拡散層のシリサイド化反応を起こした後、素子分離酸化膜上に存在する余剰なシリサイド層をウェットエッチングなどで取り除くが、本実施の形態では電源配線領域２００およびグランド配線領域２２０のシリサイド層２０７は除去せず、この領域以外の不要なシリサイド層だけを取り除いている。
【００６０】
シリサイド層２０７の上にはＣＶＤ成長法などにより、酸化膜からなる層間膜２１０が形成された後、第１層の配線層２１１が形成される。
【００６１】
そして、トランジスタのドレイン領域となる拡散層２０３ｄおよびソース領域となる拡散層２０３ｓがコンタクト２０９を介して第１層の配線層２１１へ接続されている。
【００６２】
電源配線領域２００には、本実施の形態２に係る半導体集積回路の特徴部をなす電源ノイズ吸収用のデカップリングコンデンサ領域３００が形成される。
【００６３】
このデカップリングコンデンサは層間膜２１０による層間容量を利用するものであり、電源配線領域２００の電源配線層２０８がデカップリングコンデンサの上部電極として機能し、その下部電極となるシリサイド層２０７はウェルコンタクト拡散層２０３ａ及びウェルコンタクト拡散層２０３ｂを介して半導体基板２０１に接続されている。
【００６４】
本実施の形態２では実施の形態１と、電源配線領域２００の素子分離酸化膜２０２上にゲート電極２０５と同時に形成された突起部２１２が複数形成されている点が異なっている。
【００６５】
この突起部２１２は任意の形状、高さとすることが出来るが、ゲート電極２０５と同一形状とすることにより、ゲート電極２０５の寸法制御性に影響を与えることなく同一の工程で同時に形成することが出来る。
【００６６】
そして、この突起部２１２上に全面にシリサイド層２０７を形成することにより、デカップリングコンデンサの下部電極を形成する。
【００６７】
ここで、電源配線領域２００においては、下部電極となる突起部２１２上のシリサイド層２０７と上部電極となる電源配線層２０８との間の層間膜２１０の厚さは、突起部２１２が存在することにより、突起部２１２以外の部分の層間膜の厚さよりも減少する。そのため、実施の形態１における電源配線層１０８に対応する配線層を形成することなくグランド配線層と電源配線層の容量結合を大きくすることができる。
【００６８】
なお、電源配線層２０８および第１層の配線層２１１は、例えばアルミニウム、銅、タングステン、金などの金属、或いはポリシリコンを素材として形成される。
【００６９】
また、層間膜２１０は、例えば窒化膜やプラズマ酸化膜を素材として形成される。
【００７０】
以上述べたように本実施の形態によれば、実施の形態１における電源配線層１０８に対応する配線層を形成する工程を省略することができるので、少ない工程数で実施の形態１と同様に、グランド配線層と電源配線層の容量結合を大きくして電源線ノイズの影響を効果的に低減した半導体集積回路を得ることができる。
【００７１】
本発明の実施の形態２では、デカップリングコンデンサ領域３００は素子分離領域２０２の上部に形成することとしたが、これに限らず、素子分離領域２０２以外の領域に形成することもできる。ただし、本発明の実施の形態２で示したように素子分離領域２０２の上部に形成することにより、チップ面積の増大を招くことなく結合容量の大きなデカップリングコンデンサを形成することができる。
【００７２】
また、本発明の実施の形態２では、半導体基板２０１をグランド電位に固定することにより半導体基板２０１に接続されるシリサイド層２０７をグランド配線とし、デカップリングコンデンサの上部電極を電源電位に固定することにより電源配線としたが、これに限らず、半導体基板２０１を電源電位に固定することにより半導体基板２０１に接続されるシリサイド層２０７を電源配線とし、デカップリングコンデンサの上部電極をグランド電位に固定することによりグランド配線とした場合にも、本発明を適用することができる。
【００７３】
図４は、本発明の実施の形態２を説明するための平面レイアウト図である。
図４（ａ）に示すレイアウト図によれば、Ｐウェル領域２０１ａ内にＮ型トランジスタのソース領域となる拡散層２０３ｓ、ドレイン領域となる拡散層２０３ｄ、及びＰウェル領域２０１ａを基板電位にバイアスするためのＰ型拡散層からなるウェルコンタクト拡散層２０３ａとが形成される。
【００７４】
また、Ｎウェル領域２０１ｂ内には、Ｎウェル領域２０１ｂを基板電位にバイアスするためのＮ型拡散層からなるウェルコンタクト拡散層２０３ｂが形成される。
【００７５】
トランジスタのゲートとなる例えばポリシリコンからなるゲート電極２０５は、ソース領域となる拡散層１０３ｓとドレイン領域となる拡散層１０３ｄを横切るように形成される。
【００７６】
そして、このとき同時に電源配線領域２００に複数の突起部２１２が形成される。この突起部２１２は任意のパターンで形成することが出来るが、ゲート電極２０５と同様のパターンを用いることにより、ゲート電極２０５の寸法制御性に影響を与えることなく同一の工程で同時に形成することが出来る。
【００７７】
そして、シリサイド層が除去されている領域２１３を除いて、半導体基板２０１の全面にシリサイド層２０７が形成され、突起部２１２上に形成されたシリサイド層２０７がデカップリングコンデンサの下部電極を構成する。
【００７８】
図４（ｂ）に示すレイアウト図によれば、ソース領域となる拡散層２０３ｓ、ドレイン領域となる拡散層２０３ｄ、及びウェルコンタクト拡散層２０３ａ、２０３ｂにコンタクト２０９が形成される。
【００７９】
図４（ｃ）に示すレイアウト図によれば、電源配線領域２００及びコンタクト２０９が形成された領域に電源配線層２０８及び第１層の配線層２１１がそれぞれ形成される。
【００８０】
ここで、電源配線領域２００には、電源配線層２０８と突起部２１２上に形成されたシリサイド層１０７とその間の層間膜２１０によりデカップリングコンデンサが形成される。
【００８１】
以上より、Ｎ型ＭＯＳＦＥＴとデカップリングコンデンサが形成される。
【００８２】
【発明の効果】
以上説明したように、本発明によれば容量値が大きく、しかも多層配線構造を採用した場合にも寄生インダクタンスが増加することのないデカップリングコンデンサを得ることができる。
【００８３】
その結果、高周波領域においても電源配線またはグランド配線を伝搬するノイズが抑制され、安定な動作が可能な半導体集積回路を得ることができる。
【図面の簡単な説明】
【図１】
本発明の実施の形態１に係る半導体集積回路を示す断面図である。
【図２】
本発明の実施の形態１に係る半導体集積回路を示す平面レイアウト図である。
【図３】
本発明の実施の形態２に係る半導体集積回路を示す断面図である。
【図４】
本発明の実施の形態２に係る半導体集積回路を示す平面レイアウト図である。
【符号の説明】
１００ トランジスタ領域
２００ 電源配線領域
２２０ グランド配線領域
３００ デカップリングコンデンサ領域
１０１、２０１ 半導体基板
１０２、２０２ 素子分離領域
１０１ａ、２０１ａ Ｐウェル領域
１０１ｂ、２０１ｂ Ｎウェル領域
１０３ａ、１０３ｂ、２０３ａ、２０３ｂ ウェルコンタクト拡散層
１０３ｄ、２０３ｄ ドレイン領域となる拡散層
１０３ｓ、２０３ｓ ソース領域となる拡散層
１０４、２０４ ゲート絶縁膜
１０５、２０５ ゲート電極
１０６、２０６ サイドウオール絶縁膜
１０７、２０７ シリサイド層
１０８、２０８ 電源配線層
１０９、２０９ コンタクト
１１０、２１０ 層間膜
１１１、２１１ 第１層の配線層
１１２ 酸化膜
２１２ 突起部
１１３、２１３ シリサイド層が除去されている領域
【発明の属する技術分野】
本発明は半導体集積回路に関するものであり、特に半導体集積回路上に形成された電源配線及びグランド配線上のノイズを低減させるデカップリングコンデンサを有する半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路における電源線ノイズの影響を低減させるため、電源線とグランド線を容量（デカップリングコンデンサ）で結合させる手法が知られている。具体的には、グランド線と電源線の間に半導体基板に形成されたＭＯＳキャパシタを接続するとともに、グランド配線と電源配線の容量結合を一層大きくするため、グランド線と電源線が同じ幅をもって層間絶縁膜を挟んで上下に重なるように配設する構成としている（例えば、特許文献１参照。）。
【０００３】
また、半導体基板と信号配線層との間に、グランドレベル及び電源電圧レベルにそれぞれ固定されたシールド用メタル層を半導体基板のほぼ全面を覆うように形成し、これらのシールド用メタル層を絶縁膜を介して積層することによりシールド用メタル層間に容量を形成しているものもある（例えば、特許文献２参照。
）。
【０００４】
【特許文献１】
特開２００１−１５６０１号公報（第４頁、図１）
【特許文献２】
特開２０００−２８６３８５号公報（第３頁、図２）
【０００５】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載された発明によれば、多層配線構造の最上部に形成された電源線及びグランド線が層間絶縁膜を貫通するコンタクトにより基板に接続されるため、このコンタクト部のアスペクト比が大きくなり、コンタクト部のインダクタンスが増加する。
【０００６】
特に高周波領域では、このコンタクト部のインダクタンスとともに配線の残留インダクタンスが顕在化し、これらのインダクタンスと結合容量とからＬＣ直列共振回路が形成される。この高周波領域における共振現象の発生により挿入損失が低下し高周波領域でのデカップリング特性が低下するという問題があった。
【０００７】
また、電源配線とグランド配線の間の層間絶縁膜の厚さは、多層配線のプロセス条件により制限を受けるので、結合容量の増加が図れず、十分なデカップリング特性が得られないという問題があった。
【０００８】
また、特許文献２に記載された発明において多層配線プロセスを使用した場合には、上層の信号配線層と半導体基板を接続する多数のビアホールが必要となる。しかしながら、この多数のビアホールがシールド用メタル層を貫通することにより、半導体基板からのノイズが信号配線層へ伝達するのを阻止するというシールド用メタル層による効果が低減する。そのため、特許文献２に記載された発明を多層配線プロセスに使用するのが困難であるという問題があった。
【０００９】
本発明は、このような技術的背景のもとでなされたものである。したがって、本発明の目的は、多層配線構造とすることによる利点を有するとともに、高周波領域において電源配線またはグランド配線を伝搬するノイズを有効に抑制し、安定的に動作することのできる半導体集積回路を提供することである。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、電源配線とグランド配線と電源配線とグランド配線との間に形成されたデカップリングコンデンサとを備え、このデカップリングコンデンサは少なくとも一方の電極が半導体基板上に平面状に形成されたシールド層からなり、このシールド層が半導体基板に直接電気的に接続され電源電位またはグランド電位に固定されていることを特徴とする。
【００１１】
また、本発明は、デカップリングコンデンサの電極のうち、シールド層からなる電極に対向する電極は、コンタクト電極を介して多層配線構造の最上層の配線に接続された配線層からなり、この配線層とシールド層との間にデカップリングコンデンサを形成する容量絶縁膜を備えていることを特徴とする。
【００１２】
さらに、本発明は、電源配線とグランド配線と電源配線とグランド配線との間に形成されたデカップリングコンデンサとを備え、このデカップリングコンデンサは少なくとも一方の電極が半導体基板上に形成された複数の突起部を覆って形成されたシールド層からなり、このシールド層が半導体基板に直接電気的に接続され電源電位またはグランド電位に固定されていることを特徴とする。
【００１３】
また、本発明は、突起部はゲート電極と同一の形成工程によりゲート電極と同時に形成されることを特徴とする。
【００１４】
また、本発明は、デカップリングコンデンサが素子分離酸化膜上に形成されたことを特徴とする。
【００１５】
また、本発明は、シールド層が金属シリコン化合物からなることを特徴とする。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
図１に、本発明の実施の形態１にかかる半導体集積回路の断面図を示す。
【００１８】
Ｐ型もしくはＮ型の導電型である半導体基板１０１上にトランジスタ領域１００と電源配線領域２００およびグランド配線領域２２０が形成されている。
【００１９】
電源配線領域２００は素子分離領域１０２の上部に形成される。この素子分離領域１０２は酸化膜からなり、ＬＯＣＯＳ法もしくはシャロートレンチ法などで形成される。
【００２０】
半導体基板１０１内にはＰ型の導電型である半導体領域、すなわちＰウエル領域１０１ａとＮ型の導電型である半導体領域すなわちＮウエル領域１０１ｂが形成されている。図１のトランジスタ領域１００に形成されているトランジスタはＮ型ＭＯＳＦＥＴである。
【００２１】
トランジスタ領域１００は多結晶シリコンからなるゲート電極１０５、酸化膜もしくは窒化膜あるいはその複合膜からなるサイドウオール絶縁膜１０６、熱酸化膜もしくは高誘電率材料からなるゲート絶縁膜１０４、ドレイン領域となる拡散層１０３ｄ、ソース領域となる拡散層１０３ｓが形成されている。
【００２２】
トランジスタのドレイン領域となる拡散層１０３ｄとソース領域となる拡散層１０３ｓは一般にウエル領域と反対の導電型を有するので、図１ではＮ＋型領域である。
【００２３】
ゲート電極１０５とドレイン領域となる拡散層１０３ｄおよびソース領域となる拡散層１０３ｓの表面上にはチタンあるいはコバルトなどの金属シリコン化合物からなるシリサイド層１０７が形成されている。そして、トランジスタ領域１００のソース領域となる拡散層１０３ｓとグランド配線領域２２０のウェルコンタクト拡散層１０３ａはプレート状のシリサイド層１０７で電気的に短絡され、ソース領域となる拡散層１０３ｓがグランド電位に固定される。このウェルコンタクト拡散層１０３ａは、Ｐウェル領域１０１ａ内ではＰ型拡散層として形成され、ウェルコンタクトとして機能する。
【００２４】
シリサイド層１０７はドレイン領域となる拡散層１０３ｄおよびソース領域となる拡散層１０３ｓのシート抵抗を減少させるだけでなく、多結晶シリコンからなるゲート電極１０５のシート抵抗をも同時に減少させる目的で一般に使用されている。通常は拡散層のシリサイド化反応を起こした後、素子分離酸化膜上に存在する余剰なシリサイド層をウェットエッチングなどで取り除くが、ここではウエルコンタクト拡散層１０３ａ上のシリサイド層１０７は取り除かず、それ以外の不要な領域のシリサイド層だけを取り除いている。
【００２５】
本発明の実施の形態によれば、シリサイド層１０７が半導体基板１０１上のほぼ全面に形成され、ウェルコンタクト拡散層１０３ａを介して半導体基板１０１に接続されグランド電位に固定されている。そのため、このプレート状のシリサイド層１０７が半導体基板１０１からのノイズが信号配線層へ伝達されるのを遮断するシールド層として機能することから、回路動作の安定化を図ることができる。
【００２６】
そして本発明の実施の形態によれば、シールド層をトランジスタの形成工程に新たな工程を追加することなく形成することが出来る。
【００２７】
また、シリサイド層１０７の上にはＣＶＤ成長法などにより薄い酸化膜１１２が形成され、その上に電源配線層１０８が形成される。
【００２８】
この電源配線層１０８は素子分離領域１０２上に形成されることから、配線幅を素子分離領域１０２の幅まで広げることができるので、配線抵抗を減少させることができる。この電源配線層１０８をここでは第０層の配線層という。
【００２９】
そして、この電源配線層１０８およびゲート電極１０５の上に層間膜１１０が形成され、トランジスタの拡散層と電源配線層１０８がコンタクト１０９を介して上層の配線へ接続されている。この上層の配線をここでは第１層の配線層１１１という。
【００３０】
電源配線領域２００には、この実施の形態１にかかる半導体装置の特徴部をなす電源ノイズ吸収用のデカップリングコンデンサ領域３００が形成される。
【００３１】
このデカップリングコンデンサ領域３００は酸化膜１１２からなる層間容量を利用するものである。
【００３２】
このデカップリングコンデンサ領域３００の上部電極となる電源配線層１０８は、電源配線である第１層の配線層１１１に接続され、その下部電極となるシリサイド層１０７はウェルコンタクト拡散層１０３ａを介して半導体基板１０１に接続されている。
【００３３】
なお、電源配線層１０８は、例えばアルミニウム、銅、タングステン、金などの金属、或いはポリシリコンを素材として形成される。
【００３４】
また、層間膜１１０は、例えば窒化膜やプラズマ酸化膜を素材として形成される。
【００３５】
以上説明したように、本発明の実施の形態１によれば、グランドレベルに固定されたシリサイド層１０７と電源電圧レベルに固定された電源配線層１０８とが積層されることにより、その層間に酸化膜１１２を層間容量とするデカップリングコンデンサが形成される。
【００３６】
そしてこのデカップリングコンデンサにより、ディジタル回路部の電源配線またはグランド配線の電位が安定化され、ディジタル回路部で発生するノイズを抑制することができる。
【００３７】
特に、グランド配線層と電源配線層との間の容量絶縁膜として用いる酸化膜１１２は、層間膜１１０を形成する工程と別個独立の工程により形成されるので、容量絶縁膜として膜厚の最適化を図ることができ、グランド配線層と電源配線層の容量結合を大きくして電源線ノイズの影響を効果的に低減した半導体集積回路を得ることができる。
【００３８】
また、本発明の実施の形態１によれば、電源配線領域２００では電源配線は幅の広い電源配線層１０８を介して第１層の配線層１１１にコンタクトにより接続される。そのため、トランジスタ領域１００に接続されるコンタクトのアスペクト比が大きくなっても、電源配線領域２００におけるコンタクトは幅を広くすることによりアスペクト比を小さく保つことができ、寄生インダクタンスの増加を防ぐことができる。
【００３９】
さらに、デカップリングコンデンサの下部電極は半導体基板表面のほぼ全面に形成されたシリサイド層１０７であり、コンタクトを介さずに基板電位に固定されているので、多層配線構造を採用した場合であってもグランド配線領域の寄生インダクタンスが増大することはない。
【００４０】
以上より、本発明の実施の形態１によれば、デカップリングコンデンサに付随するインダクタンスが小さくなり、デカップリングコンデンサとインダクタンスにより形成されるＬＣ直列共振回路の共振周波数が高周波側に移動する。従って、共振を起こさない周波数領域が高域側に拡大されるので、電源配線層１０８に接続される電源配線上のノイズの周波数が上昇しても、これらのノイズを十分に抑制することができる。
【００４１】
本発明の実施の形態１では、デカップリングコンデンサ領域３００は素子分離領域１０２の上部に形成することとしたが、これに限らず、素子分離領域１０２以外の領域に形成することもできる。ただし、本発明の実施の形態１で示したように素子分離領域１０２の上部に形成することにより、チップ面積の増大を招くことなく結合容量の大きなデカップリングコンデンサを形成することができる。
【００４２】
また、本発明の実施の形態１では、半導体基板１０１をグランド電位に固定することにより半導体基板１０１に接続されるシリサイド層１０７をグランド配線とし、デカップリングコンデンサの上部電極をコンタクトを介して電源電位に固定することにより電源配線としたが、これに限らず、半導体基板１０１を電源電位に固定することにより半導体基板１０１に接続されるシリサイド層１０７を電源配線とし、デカップリングコンデンサの上部電極をコンタクトを介してグランド電位に固定することによりグランド配線とした場合にも、本発明を適用することができる。
【００４３】
図２は、本発明の実施の形態１を説明するための平面レイアウト図である。
図２（ａ）に示すレイアウト図によれば、Ｐウェル領域１０１ａ内にＮ型トランジスタのソース領域となる拡散層１０３ｓ、ドレイン領域となる拡散層１０３ｄ、及びＰウェル領域１０１ａを基板電位にバイアスするためのＰ型拡散層からなるウェルコンタクト拡散層１０３ａとが形成される。
【００４４】
また、Ｎウェル領域１０１ｂ内には、Ｎウェル領域１０１ｂを基板電位にバイアスするためのＮ型拡散層からなるウェルコンタクト拡散層１０３ｂが形成される。
【００４５】
トランジスタのゲートとなる例えばポリシリコンからなるゲート電極１０５は、ソース領域となる拡散層１０３ｓとドレイン領域となる拡散層１０３ｄを横切るように形成される。
【００４６】
ここで、シリサイド層が除去されている領域１１３を除いて、半導体基板１０１の全面にシリサイド層１０７が形成されてる。
【００４７】
図２（ｂ）に示すレイアウト図によれば、第０層の配線層となる電源配線層１０８が電源配線領域２００に形成される。
【００４８】
図２（ｃ）に示すレイアウト図によれば、第０層の配線層である電源配線層１０８、ソース領域となる拡散層１０３ｓ、ドレイン領域となる拡散層１０３ｄ、及びウェルコンタクト拡散層１０３ａ、１０３ｂと第１層の配線層１１１とが、それぞれコンタクト１０９を通して接続される。
【００４９】
また、電源配線領域２００には、電源配線１０８とシリサイド層１０７によりデカップリングコンデンサが形成されており、デカップリングコンデンサの下部電極を形成するシリサイド層はウェルコンタクト拡散層１０３ａを介して半導体基板１０１に電気的に接続されている。
【００５０】
以上により、Ｎ型ＭＯＳＦＥＴとデカップリングコンデンサが形成される。
【００５１】
図３に、本発明の実施の形態２にかかる半導体集積回路の断面図を示す。
【００５２】
Ｐ型もしくはＮ型の導電型である半導体基板２０１上にトランジスタ領域１００と電源配線領域２００およびグランド配線領域２２０が形成されている。
【００５３】
電源配線領域２００は素子分離領域２０２の上部に形成される。この素子分離領域２０２は酸化膜からなり、ＬＯＣＯＳ法もしくはシャロートレンチ法などで形成される。
【００５４】
半導体基板２０１内にはＰ型の導電型である半導体領域すなわちＰウェル領域２０１ａとＮ型の導電型である半導体領域すなわちＮウェル領域２０１ｂが形成されている。
【００５５】
本図ではトランジスタ領域１００に形成されているトランジスタはＮ型ＭＯＳＦＥＴである。トランジスタ領域１００には多結晶シリコンからなるゲート電極２０５、酸化膜もしくは窒化膜あるいはその複合膜からなるサイドウオール絶縁膜２０６、熱酸化膜もしくは高誘電率材料からなるゲート絶縁膜２０４、ドレイン領域となる拡散層２０３ｄ、ソース領域となる拡散層２０３ｓが形成されている。
【００５６】
トランジスタの拡散層２０３ｄと２０３ｓは一般にウェル領域と反対の導電型を有するので、本図ではＮ＋型領域である。
【００５７】
ゲート電極２０５とドレイン領域となる拡散層２０３ｄおよびソース領域となる２０３ｓの表面上にはチタンあるいはコバルトなどの金属シリコン化合物からなるシリサイド層２０７が形成されており、このトランジスタ領域１００のソース領域となる拡散層２０３ｓとグランド配線領域２２０のウェルコンタクト拡散層２０３ａはプレート状のシリサイド層２０７で電気的に短絡されグランド電位に固定される。
【００５８】
シリサイド層２０７は拡散層のシート抵抗を減少させるだけでなく、多結晶シリコンからなるゲート電極２０５のシート抵抗をも同時に減少させる目的で一般に使用されている。
【００５９】
通常は拡散層のシリサイド化反応を起こした後、素子分離酸化膜上に存在する余剰なシリサイド層をウェットエッチングなどで取り除くが、本実施の形態では電源配線領域２００およびグランド配線領域２２０のシリサイド層２０７は除去せず、この領域以外の不要なシリサイド層だけを取り除いている。
【００６０】
シリサイド層２０７の上にはＣＶＤ成長法などにより、酸化膜からなる層間膜２１０が形成された後、第１層の配線層２１１が形成される。
【００６１】
そして、トランジスタのドレイン領域となる拡散層２０３ｄおよびソース領域となる拡散層２０３ｓがコンタクト２０９を介して第１層の配線層２１１へ接続されている。
【００６２】
電源配線領域２００には、本実施の形態２に係る半導体集積回路の特徴部をなす電源ノイズ吸収用のデカップリングコンデンサ領域３００が形成される。
【００６３】
このデカップリングコンデンサは層間膜２１０による層間容量を利用するものであり、電源配線領域２００の電源配線層２０８がデカップリングコンデンサの上部電極として機能し、その下部電極となるシリサイド層２０７はウェルコンタクト拡散層２０３ａ及びウェルコンタクト拡散層２０３ｂを介して半導体基板２０１に接続されている。
【００６４】
本実施の形態２では実施の形態１と、電源配線領域２００の素子分離酸化膜２０２上にゲート電極２０５と同時に形成された突起部２１２が複数形成されている点が異なっている。
【００６５】
この突起部２１２は任意の形状、高さとすることが出来るが、ゲート電極２０５と同一形状とすることにより、ゲート電極２０５の寸法制御性に影響を与えることなく同一の工程で同時に形成することが出来る。
【００６６】
そして、この突起部２１２上に全面にシリサイド層２０７を形成することにより、デカップリングコンデンサの下部電極を形成する。
【００６７】
ここで、電源配線領域２００においては、下部電極となる突起部２１２上のシリサイド層２０７と上部電極となる電源配線層２０８との間の層間膜２１０の厚さは、突起部２１２が存在することにより、突起部２１２以外の部分の層間膜の厚さよりも減少する。そのため、実施の形態１における電源配線層１０８に対応する配線層を形成することなくグランド配線層と電源配線層の容量結合を大きくすることができる。
【００６８】
なお、電源配線層２０８および第１層の配線層２１１は、例えばアルミニウム、銅、タングステン、金などの金属、或いはポリシリコンを素材として形成される。
【００６９】
また、層間膜２１０は、例えば窒化膜やプラズマ酸化膜を素材として形成される。
【００７０】
以上述べたように本実施の形態によれば、実施の形態１における電源配線層１０８に対応する配線層を形成する工程を省略することができるので、少ない工程数で実施の形態１と同様に、グランド配線層と電源配線層の容量結合を大きくして電源線ノイズの影響を効果的に低減した半導体集積回路を得ることができる。
【００７１】
本発明の実施の形態２では、デカップリングコンデンサ領域３００は素子分離領域２０２の上部に形成することとしたが、これに限らず、素子分離領域２０２以外の領域に形成することもできる。ただし、本発明の実施の形態２で示したように素子分離領域２０２の上部に形成することにより、チップ面積の増大を招くことなく結合容量の大きなデカップリングコンデンサを形成することができる。
【００７２】
また、本発明の実施の形態２では、半導体基板２０１をグランド電位に固定することにより半導体基板２０１に接続されるシリサイド層２０７をグランド配線とし、デカップリングコンデンサの上部電極を電源電位に固定することにより電源配線としたが、これに限らず、半導体基板２０１を電源電位に固定することにより半導体基板２０１に接続されるシリサイド層２０７を電源配線とし、デカップリングコンデンサの上部電極をグランド電位に固定することによりグランド配線とした場合にも、本発明を適用することができる。
【００７３】
図４は、本発明の実施の形態２を説明するための平面レイアウト図である。
図４（ａ）に示すレイアウト図によれば、Ｐウェル領域２０１ａ内にＮ型トランジスタのソース領域となる拡散層２０３ｓ、ドレイン領域となる拡散層２０３ｄ、及びＰウェル領域２０１ａを基板電位にバイアスするためのＰ型拡散層からなるウェルコンタクト拡散層２０３ａとが形成される。
【００７４】
また、Ｎウェル領域２０１ｂ内には、Ｎウェル領域２０１ｂを基板電位にバイアスするためのＮ型拡散層からなるウェルコンタクト拡散層２０３ｂが形成される。
【００７５】
トランジスタのゲートとなる例えばポリシリコンからなるゲート電極２０５は、ソース領域となる拡散層１０３ｓとドレイン領域となる拡散層１０３ｄを横切るように形成される。
【００７６】
そして、このとき同時に電源配線領域２００に複数の突起部２１２が形成される。この突起部２１２は任意のパターンで形成することが出来るが、ゲート電極２０５と同様のパターンを用いることにより、ゲート電極２０５の寸法制御性に影響を与えることなく同一の工程で同時に形成することが出来る。
【００７７】
そして、シリサイド層が除去されている領域２１３を除いて、半導体基板２０１の全面にシリサイド層２０７が形成され、突起部２１２上に形成されたシリサイド層２０７がデカップリングコンデンサの下部電極を構成する。
【００７８】
図４（ｂ）に示すレイアウト図によれば、ソース領域となる拡散層２０３ｓ、ドレイン領域となる拡散層２０３ｄ、及びウェルコンタクト拡散層２０３ａ、２０３ｂにコンタクト２０９が形成される。
【００７９】
図４（ｃ）に示すレイアウト図によれば、電源配線領域２００及びコンタクト２０９が形成された領域に電源配線層２０８及び第１層の配線層２１１がそれぞれ形成される。
【００８０】
ここで、電源配線領域２００には、電源配線層２０８と突起部２１２上に形成されたシリサイド層１０７とその間の層間膜２１０によりデカップリングコンデンサが形成される。
【００８１】
以上より、Ｎ型ＭＯＳＦＥＴとデカップリングコンデンサが形成される。
【００８２】
【発明の効果】
以上説明したように、本発明によれば容量値が大きく、しかも多層配線構造を採用した場合にも寄生インダクタンスが増加することのないデカップリングコンデンサを得ることができる。
【００８３】
その結果、高周波領域においても電源配線またはグランド配線を伝搬するノイズが抑制され、安定な動作が可能な半導体集積回路を得ることができる。
【図面の簡単な説明】
【図１】
本発明の実施の形態１に係る半導体集積回路を示す断面図である。
【図２】
本発明の実施の形態１に係る半導体集積回路を示す平面レイアウト図である。
【図３】
本発明の実施の形態２に係る半導体集積回路を示す断面図である。
【図４】
本発明の実施の形態２に係る半導体集積回路を示す平面レイアウト図である。
【符号の説明】
１００ トランジスタ領域
２００ 電源配線領域
２２０ グランド配線領域
３００ デカップリングコンデンサ領域
１０１、２０１ 半導体基板
１０２、２０２ 素子分離領域
１０１ａ、２０１ａ Ｐウェル領域
１０１ｂ、２０１ｂ Ｎウェル領域
１０３ａ、１０３ｂ、２０３ａ、２０３ｂ ウェルコンタクト拡散層
１０３ｄ、２０３ｄ ドレイン領域となる拡散層
１０３ｓ、２０３ｓ ソース領域となる拡散層
１０４、２０４ ゲート絶縁膜
１０５、２０５ ゲート電極
１０６、２０６ サイドウオール絶縁膜
１０７、２０７ シリサイド層
１０８、２０８ 電源配線層
１０９、２０９ コンタクト
１１０、２１０ 層間膜
１１１、２１１ 第１層の配線層
１１２ 酸化膜
２１２ 突起部
１１３、２１３ シリサイド層が除去されている領域
Claims (6)
- 電源配線とグランド配線と前記電源配線と前記グランド配線との間に形成されたデカップリングコンデンサとを備え、前記デカップリングコンデンサは少なくとも一方の電極が半導体基板上に平面状に形成されたシールド層からなり、前記シールド層が半導体基板に直接電気的に接続され電源電位またはグランド電位に固定されていることを特徴とする半導体集積回路。
- 前記デカップリングコンデンサの電極のうち、前記シールド層からなる電極に対向する電極は、コンタクト電極を介して多層配線構造の最上層の配線に接続された配線層からなり、前記配線層と前記シールド層との間に前記デカップリングコンデンサを形成する容量絶縁膜を備えていることを特徴とする請求項１に記載の半導体集積回路。
- 電源配線とグランド配線と前記電源配線と前記グランド配線との間に形成されたデカップリングコンデンサとを備え、前記デカップリングコンデンサは少なくとも一方の電極が半導体基板上に形成された複数の突起部を覆って形成されたシールド層からなり、前記シールド層が半導体基板に直接電気的に接続され電源電位またはグランド電位に固定されていることを特徴とする半導体集積回路。
- 前記突起部はゲート電極と同一の形成工程によりゲート電極と同時に形成されることを特徴とする請求項３に記載の半導体集積回路。
- 前記デカップリングコンデンサが素子分離酸化膜上に形成されたことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体集積回路。
- 前記シールド層が金属シリコン化合物からなることを特徴とする請求項１から請求項５のいずれか一項に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002281409A JP2004119709A (ja) | 2002-09-26 | 2002-09-26 | 半導体集積回路 |
| US10/669,655 US7355265B2 (en) | 2002-09-26 | 2003-09-25 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002281409A JP2004119709A (ja) | 2002-09-26 | 2002-09-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004119709A true JP2004119709A (ja) | 2004-04-15 |
Family
ID=32025204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002281409A Pending JP2004119709A (ja) | 2002-09-26 | 2002-09-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7355265B2 (ja) |
| JP (1) | JP2004119709A (ja) |
Cited By (6)
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2439357C (en) * | 2006-02-23 | 2008-08-13 | Innos Ltd | Integrated circuit manufacturing |
| KR100827665B1 (ko) | 2007-02-23 | 2008-05-07 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 디커플링 커패시터의 레이아웃방법 |
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| JP2000286385A (ja) | 1999-03-30 | 2000-10-13 | Hitachi Ltd | 半導体集積回路 |
| JP2001015601A (ja) | 1999-06-25 | 2001-01-19 | Toshiba Corp | 半導体集積回路 |
-
2002
- 2002-09-26 JP JP2002281409A patent/JP2004119709A/ja active Pending
-
2003
- 2003-09-25 US US10/669,655 patent/US7355265B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US7355265B2 (en) | 2008-04-08 |
| US20040062011A1 (en) | 2004-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050308 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050616 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070801 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080410 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080606 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080909 |