KR100555578B1 - 디커플링 커패시터를 포함하는 반도체 메모리 소자 - Google Patents

디커플링 커패시터를 포함하는 반도체 메모리 소자 Download PDF

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KR100555578B1
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박제민
황유상
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Abstract

디커플링 커패시터를 포함하는 반도체 메모리 소자가 개시된다. 본 발명에 따른 반도체 소자는 셀 영역의 반도체 기판과 연결되는 제 1 베리드 콘택, 제 1 베리드 콘택과 연결되는 제 1 스토리지 노드를 구비하는 셀 커패시터 구조에 있어서, 셀 영역 외의 반도체 기판 상에 형성되고 서로 평행하고 직선으로 확장된 복수의 제 2 베리드 콘택들, 제 2 베리드 콘택들과 연결되는 복수의 제 2 스토리지 노드들을 구비하는 커플링 노이즈를 감소시키기 위한 디커플링 커패시터를 포함한다.

Description

디커플링 커패시터를 포함하는 반도체 메모리 소자{Semiconductor memory device having decoupling capacitor}
도 1은 종래 반도체 메모리 소자를 보여주는 단면도이다.
도 2는 도 1의 종래 반도체 메모리 소자의 디커플링 커패시터를 보여주는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 4는 도 3의 디커플링 커패시터를 보여주는 평면도이다.
도 5는 도 4의 디커플링 커패시터의 개략적인 회로도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 다른 측면에 따른 디커플링 커패시터를 보여주는 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 디커플링 커패시터를 보여주는 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자의 디커플링 커패시터를 보여주는 평면도이다.
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 디커플링 커패시터(decoupling capacitor)를 구비하는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자, 예를 들어 디램(DRAM)은 집적도의 증가와 더불어 더욱 고속도를 요하고 있다. 반도체 제품의 중앙처리장치와 같은 로직 부분(logic part)은 더욱 많은 자료를 짧은 시간에 처리하기 위해 더욱 빨라지고 있다. 이에 따라, 이들 제품에 사용되는 디램과 같은 반도체 메모리 소자의 저장 용량뿐만 아니라 그 속도 증가도 요구되고 있다.
반도체 메모리 소자의 속도 증가는 우선적으로는 저항이 낮은 금속 배선, 예를 들어 기존의 알루미늄 대신 구리 배선을 이용하여 실현될 수 있다. 또한, 이러한 배선 저항 감소와 더불어, 커플링 노이즈(coupling noise)에 의한 지연을 감소시키려는 노력이 행해지고 있다.
이러한 커플링 노이즈는 기생 커패시터(parasitic capacitor)에 의한 회로의 RC 지연에 해당한다. 이에 따라, RC 지연을 감소시키기 위해서는 기생 커패시턴스를 감소시켜야 한다. 따라서, 그 방편으로 배선 부분에서는 유전율이 낮은 절연막을 형성하고 있다. 또한, 셀 주위에는 기생 커패시턴스를 상쇄시키기 위한 디커플링 커패시터를 형성하는 방법이 사용되고 있다.
초기에는 게이트 산화막(gate oxide)을 이용하여 디커플링 커패시터를 형성하였다. 하지만, 점점 반도체 소자의 집적도가 증가됨에 따라, 디커플링 커패시터의 용량도 더욱 증가되어야 한다. 이에 따라, 게이트 산화막과 같은 평판 유전막 만으로는 높은 커패시턴스를 구현하기가 어렵게 되었다.
이에 따라, 셀 커패시터와 같은 구조를 이용하여 높은 용량의 디커플링 커패시터를 형성하려는 노력이 행해져 왔다. 하지만, 구조상의 문제로 적용되지 못하다가, 비트 라인 위에 커패시터가 형성되는 COB(capacitor over bit line) 형의 사각 스토리지 노드가 사용되면서 셀 커패시터를 이용한 디커플링 커패시터가 사용되고 있다. 이하 도면을 참조하여 종래 반도체 메모리 소자의 디커플링 커패시터에 대해서 설명한다.
도 1은 종래 반도체 메모리 소자를 보여주는 단면도이다.
도 1을 참조하면, 종래 반도체 메모리 소자(100)는 셀 커패시터(cell capacitor)가 형성되어 있는 셀 영역(A)과 디커플링 커패시터 영역(B)으로 나뉠 수 있다.
여기에서 셀 커패시터는 스토리지 노드(storage node)(135a)들로 구성되고, 디커플링 커패시터는 다른 스토리지 노드(135b)들로 구성된다. 두 스토리지 노드들(135a, 135b)은 각각의 버퍼층(buffer layer)(131a, 131b) 상에 형성되어 있다. 버퍼층들(131a, 131b)은 스토리지 노드들(135a, 135b)을 각각의 베리드 콘택들(burried contacts)(130a, 130b)과 연결한다.
이에 따라, 도 1에 도시된 바와 같이, 베리드 콘택들(130a, 130b)과 스토리지 노드들(135a, 135b) 간에 오정렬이 있어도, 버퍼층(131a, 131b)이 베리드 콘택들(130a, 130b)과 스토리지 노드들(135a, 135b)을 연결할 수 있게 된다. 여기에서, 스토리지 노드들(135a, 135b)은 몰드 산화막(mold oxide)(132a, 132b) 내에 형성되어 있고, 베리드 콘택(130a)은 층간 절연막(127) 내에 형성되어 있다.
한편, 셀 영역(A)의 베리드 콘택(130a)은 셀패드(cell pad)(125)를 이용하여 반도체 기판(105), 보다 구체적으로는 소자분리영역(110)에 의해 한정되는 소오스/드레인부(미도시)와 연결된다. 여기에서 셀패드(125)는 워드라인 게이트(120a) 및 그 측벽 스페이서(122)에 의해 자기 정렬 구조로 형성되어 있다. 이때, 워드라인 게이트(120a)는 절연막(115a), 전극막(117a) 및 캡핑막(119a)을 포함한다.
한편, 디커플링 커패시터 영역(B)에서 베리드 콘택(130b)은 캡핑막(119b) 상에 형성된다. 이때, 반도체 기판(105) 상에는 게이트 절연막(115b), 게이트 전극막(117b) 및 캡핑막(119b)이 순차로 형성되어 있다.
도 2는 도 1의 종래 반도체 메모리 소자의 디커플링 커패시터를 보여주는 평면도이다.
도 2를 참조하면, 디커플링 커패시터(100B)는 버퍼층(131b) 상에 형성된 복수의 스토리지 노드(135b)들을 포함한다. 상기 스토리지 노드(135b)들 상에는 복수의 플레이트 전극(150b)들이 형성되어 있다. 이로써, 디커플링 커패시터(100B)는 큰 커패시턴스를 갖게 된다.
하지만, 최근 메모리 소자의 집적도가 더 증가함에 따라, 셀 영역(A)의 버퍼층(131a)을 생략하는 구조가 도입되고 있다. 이에 따라, 디커플링 커패시터 영역(도 1의 B)에서도, 버퍼층(131b) 없이 디커플링 커패시터(100B)를 베리드 콘택(130b)과 연결하는 구조가 문제되고 있다.
본 발명이 이루고자 하는 기술적 과제는 커플링 노이즈를 감소시킬 수 있는 디커플링 커패시터를 구비하는 고집적 반도체 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자는 셀 영역의 반도체 기판과 연결되는 제 1 베리드 콘택, 상기 제 1 베리드 콘택과 연결되는 제 1 스토리지 노드를 구비하는 셀 커패시터 구조에 있어서, 상기 셀 영역 외의 반도체 기판에 형성되고 서로 평행하고 직선으로 확장된 복수의 제 2 베리드 콘택들, 상기 제 2 베리드 콘택들과 연결되는 복수의 제 2 스토리지 노드들을 구비하는 커플링 노이즈를 감소시키기 위한 디커플링 커패시터를 포함한다.
여기에서, 상기 스토리지 노드들은 사각형인 것이 바람직하다. 나아가, 상기 제 2 스토리지 노드들의 가로 또는 세로 방향은 상기 제 2 베리드 콘택들의 확장 방향과 나란한 것이 더욱 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따른 반도체 메모리 소자는 셀 영역의 반도체 기판과 연결되는 제 1 베리드 콘택, 상기 제 1 베리드 콘택과 연결되는 제 1 스토리지 노드를 구비하는 셀 커패시터 구조에 있어서, 상기 셀 영역 외의 반도체 기판에 형성되고 서로 평행하고 직선으로 확장된 복수의 제 2 베리드 콘택들, 상기 제 2 베리드 콘택들과 연결되는 복수의 제 2 스토리지 노드들을 구비하는 커플링 노이즈를 감소시키기 위한 디커플링 커패시터를 포함한다.
여기에서, 상기 제 2 베리드 콘택들은 폭 방향의 일단에 볼록부가 있는 경우에 다른 단에는 볼록부가 없는 직선형인 것이 바람직하다. 나아가, 상기 제 2 베리드 콘택들은 하나의 상기 제 2 베리드 콘택이 폭 방향의 일단에 볼록부가 있는 경 우에 이와 인접하는 다른 상기 제 2 베리드 콘택의 다른 단에는 볼록부가 없는 것이 더 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따른 반도체 메모리 소자는 반도체 기판의 셀 영역에 셀 커패시터를 구비하고, 상기 셀 영역 외의 반도체 기판에 형성된 복수의 베리드 콘택들, 상기 베리드 콘택들과 연결되는 복수의 스토리지 노드들을 구비하는 커플링 노이즈를 감소시키기 위한 커플링 커패시터를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있을 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 소자(200)는 셀 영역(A)과 디커플링 커패시터 영역(B)을 갖는다. 여기에서 셀 영역(A)의 셀 커패시터는 스토리지 노드(235a)들로 구성되고, 디커플링 커패시터는 다른 스토리지 노드(235b)들로 구성된다. 이때, 두 스토리지 노드들(235a, 235b)은 동일한 구조로 동시에 형성되는 것이 집적도 및 경제적인 면에서 바람직하다.
도 3에 도시된 바와 같이, 스토리지 노드들(235a, 235b)은 각각의 베리드 콘 택들(230a, 230b)과 연결되어 있다. 또한, 스토리지지 노드들(235a, 235b)은 몰드 산화막(232a, 232b) 내에 형성되어 있다. 이때, 셀 영역(A)의 베리드 콘택(230a)은 층간 절연막(227) 내에 형성되어 있다.
또한, 셀 영역(A)의 베리드 콘택(230a)은 셀패드(225)를 이용하여 반도체 기판(205), 보다 구체적으로는 소자분리영역(210)에 의해 한정되는 소오스/드레인부(미도시)와 연결된다. 여기에서 셀패드(225)는 워드라인 게이트(220a) 및 그 측벽 스페이서(222)에 의해 자기 정렬 구조로 형성되어 있다. 이때, 워드라인 게이트(220a)는 절연막(215a), 전극막(217a) 및 캡핑막(219a)을 포함한다.
한편, 디커플링 커패시터 영역(B)에서 베리드 콘택(230b)은 캡핑막(219b) 상에 형성된다. 이때, 반도체 기판(205) 상에는 게이트 절연막(215b), 게이트 전극막(217b) 및 캡핑막(219b)이 순차로 형성되어 있다.
도 4는 반도체 소자(200)의 일 측면에 따른 디커플링 커패시터를 보여주는 평면도이다.
도 4를 참조하면, 디커플링 커패시터(200B)는 베리드 콘택(230b)들 상에 형성된 복수의 스토리지 노드(235b)들을 포함한다. 스토리지 노드(235b)들 상에는 하나의 베리드 콘택(230b)을 양분하여 두 플레이트 전극(250b)들이 형성되어 있다.
여기에서, 베리드 콘택(230b)들은 서로 평행하고, 한 방향으로 확장하는 직선 구조이다. 이때, 스토리지 노드(235b)들은 도 4에 도시된 바와 같이 사각형인 것이 바람직하다. 또한, 보다 집적도를 높이기 위해서, 스토리지 노드(235b)들은 베리드 콘택(230b)들의 확장 방향을 따라서 양단에 교차로 형성되어 있다.
이때, 스토리지 노드(235b)들은 반 이상이 베리드 콘택(230b)들 상에 형성되도록 배치되는 것이 바람직하다. 이를 위해, 도 4에 도시된 바와 같이, 스토리지 노드(235b)들의 대각선이 베리드 콘택(230b)들의 확장 방향과 나란하게 배열될 수 있다. 여기에서, 베리드 콘택(230b)들의 선폭(W1)은 베리드 콘택(230b)들 간의 간격(S1)과 동일한 것이 바람직하다.
도 5는 도 4의 디커플링 커패시터(200B)의 개략적인 회로도이다.
도 5를 참조하면, 베리드 콘택(230b)들과 플레이트 전극(250b)들에 의해 도 4의 디커플링 커패시터(200B)는 여섯 개의 등가 커패시터(C1)들로 모식화될 수 있다. 하나의 등가 커패시터(C1)에는 네 개의 스토리지 노드(235b)들이 직렬로 연결되어 있다. 그리고, 하나의 베리드 콘택(230b)에는 두 개의 등가 커패시터(C1)들이 직렬로 연결되어 있다. 여기에서, 스토리지 노드(235b)들의 수 및, 등가 커패시터(C1)의 수는 예시적인 것이다.
이때, 베리드 콘택(230b)들은 도 5에 도시된 바와 같이 서로 병렬로 연결된다. 하지만, 이는 예시적인 것으로 그 회로 구성은 본 발명이 속하는 기술 분야의 당업자에 의해 다양하게 선택될 수 있다.
도 5에 도시된 바와 같이, a 및 b 단에서 본 디커플링 커패시터(200B)는 세 개의 베리드 콘택(230b)들이 병렬로 연결된 보다 큰 등가 커패시터(C2)로 대변될 수 있다. 이에 따라, 버퍼층 상에 형성되던 종래와는 달리, 베리드 콘택(230b)과 연결되도록 스토리지 노드(235b)들을 형성하여 고집적 반도체 소자에 있어 큰 커패시턴스를 갖는 디커플링 커패시터(200B)를 형성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 다른 측면에 따른 디커플링 커패시터를 보여주는 평면도이다. 여기에서, 반도체 소자의 단면 구조는 도 3을 참조할 수 있다.
도 6을 참조하면, 디커플링 커패시터(300B)는 베리드 콘택(330b)들과 연결되는 스토리지 노드(335b)들을 구비한다. 이때, 베리드 콘택(330b)들은 서로 평행하고, 하나의 베리드 콘택(330b)을 양분하여 스토리지 노드(335b)들 상에 두 플레이트 전극(350b)들이 형성되어 있다.
여기에서, 베리드 콘택(330b)의 선폭(W2)은 이들의 간격(S2)보다 크다. 바람직하게는 베리드 콘택(330b)들의 간격(S2)은 선폭(W2)의 20% 내지 30% 범위이고, 더욱 바람직하게는 25%이다. 이때, 스토리지 노드(335b)는 도 6에 도시된 바와 같이, 사각형인 것이 바람직하고, 베리드 콘택(330b)의 확장 방향을 따라 양단에 교차로 형성되는 것이 더욱 바람직하다.
한편, 베리드 콘택(330b)들은 마스크 디자인상으로는 점선으로 도시된 예비 베리드 콘택(330b')들로 형성될 수 있다. 이때, 예비 베리드 콘택(330b')들의 선폭(W2')은 이들 간의 간격(S2')과 같을 수 있다. 이 경우, 스토리지 노드(335b)들과 베리드 콘택(330b')들의 접촉 면적을 키우기 위해, 도 6에 도시된 바와 같이, 제조 과정에서 마스크 디자인보다 크게 베리드 콘택(330b)을 형성한다.
보다 구체적으로는, 예비 베리드 콘택(330b')을 형성한 후, 주변 예를 들어 산화막을 습식각함으로써 예비 베리드 콘택(330b')을 확장하고 플러그막을 채움으로써, 도 6에 도시된 바와 같이 확장된 베리드 콘택(330b)을 형성할 수 있다. 이 때, 플러그막은 일례로 텅스텐막(W film)이 될 수 있다.
따라서, 도 6에 도시된 디커플링 커패시터(300B)에 의하면, 스토리지 노드(335b)들과 베리드 콘택(330b)들의 접촉 면적을 넓힐 수 있어, 접촉 저항을 낮출 수 있다. 또한, 도 4에 도시된 바와 같이, 큰 등가 커패시턴스를 얻을 수 있고, 이에 따라, 커플링 노이즈를 효과적으로 낮출 수 있게 된다. 여기의 디커플링 커패시터(300B)의 스토리지 노드(350b)는 도 3에 도시된 바와 같이, 셀 커패시터의 스토리지 노드(250a)와 동일한 구조로 동시에 형성될 수 있어 경제적이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 디커플링 커패시터를 보여주는 평면도이다. 여기에서, 반도체 소자의 단면 구조는 도 3을 참조할 수 있다.
도 7을 참조하면, 디커플링 커패시터(400B)는 베리드 콘택(430b)들과 연결되는 스토리지 노드(435b)들을 구비한다. 이때, 베리드 콘택(430b)들은 서로 평행하고, 하나의 베리드 콘택(430b)을 양분하여 스토리지 노드들(435b) 상에 두 플레이트 전극(450b)들이 형성되어 있다.
여기에서, 스토리지 노드(435b)들은 도 7에 도시된 바와 같이, 사각형인 것이 바람직하고, 베리드 콘택(430b)의 확장 방향을 따라 양단에 형성되는 것이 더욱 바람직하다. 또한, 스토리지 노드(435b)들의 가로 방향 또는 세로 방향이 베리드 콘택(430b)의 확장 방향과 나란한 것이 바람직하다.
이에 따라, 베리드 콘택(430b)의 선폭(W3)은 이들의 간격(S3)보다 커진다. 바람직하게는 베리드 콘택(430b)들의 간격(S3)은 선폭(W3)의 26% 내지 40% 범위이 고, 더욱 바람직하게는 1/3이다.
이 경우, 베리드 콘택(430b)들의 선폭(W3)에 대한 간격(S3)의 비는 도 6에서의 베리드 콘택(330b)들의 선폭(W2)에 대한 간격(S2)의 비보다 크게 할 수 있다. 이는 도 7에서의 스토리지 노드(435b)들의 가로 또는 세로 방향이 베리드 콘택(430b)들의 방향과 나란하기 때문이다.
한편, 베리드 콘택(430b)들은 마스크 디자인상으로는 점선으로 도시된 예비 베리드 콘택(430b')들로 형성될 수 있다. 이때, 예비 베리드 콘택(430b')들의 선폭(W3')은 이들 간의 간격(S3')과 같을 수 있다. 하지만, 여기에서 예비 베리드 콘택(430b')의 선폭(W3')은 도 6에 도시된 예비 베리드 콘택(330b')의 선폭(W2')보다는 약 50% 정도 더 크다.
여기에서 베리드 콘택(430b)은 도 6에서 설명된 바와 같이, 예비 베리드 콘택(430b')을 형성한 후, 주위를 습식각하여 그 넓이를 확장하여 형성할 수 있다. 이에 따라, 베리드 콘택(430b)들과 스토리지 노드(435b)들의 접촉 면적을 크게 할 수 있다. 또한, 베리드 콘택(430b)들 간의 간격(S3)을 도 6에서 보다 크게 할 수 있어 예비 베리드 콘택(430b')을 확장하는 과정에서 마스크 패턴의 쓰러짐을 보다 효과적으로 방지할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자의 디커플링 커패시터를 보여주는 평면도이다. 여기에서, 반도체 소자의 단면 구조는 도 3을 참조할 수 있다.
도 8을 참조하면, 디커플링 커패시터(500B)는 베리드 콘택(530b)들의 볼록부 (D)와 연결되는 스토리지 노드(535b)들을 구비한다. 이때, 하나의 베리드 콘택(530b)을 양분하여 스토리지 노드(535b)들 상에 두 플레이트 전극(550b)들이 형성되어 있다.
여기에서, 베리드 콘택(530b)들은 도 8에 도시된 바와 같이, 폭 방향의 일단에 볼록부가 있는 경우에 다른 단에는 볼록부가 없는 직선형인 것이 바람직하다. 나아가, 하나의 베리드 콘택(530b)이 폭 방향의 일단에 볼록부가 있는 경우에 이와 인접하는 다른 베리드 콘택(530b)의 다른 단에는 볼록부가 없는 것이 더욱 바람직하다. 이에 따라, 도 8에 도시된 바와 같이, 볼록부들이 수직 방향으로 볼 때 하나의 베리드 콘택(530b) 내에서도 인접하는 베리드 콘택(530b)들 간에도 서로 나란하지 않고 교대로 형성되어 있다.
이때, 스토리지 노드(535b)들은 도 8에 도시된 바와 같이, 베리드 콘택(530b)의 볼록부와 연결되도록 형성되어 있다. 이에 따라, 스토리지 노드(535b)들의 대부분이 베리드 콘택(530b) 상에 형성되게 된다. 또한, 스토리지 노드(535b)들은 사각형인 것이 바람직하고, 대각선 방향이 베리드 콘택(530b)의 확장 방향, 즉 직선부의 방향과 나란한 것이 바람직하다.
이 경우, 베리드 콘택(530b)의 선폭(W4)은 이들의 간격(S4)보다 크다. 바람직하게는 베리드 콘택(530b)들의 간격(S4)은 선폭(W4)의 21% 내지 31% 범위이다.
한편, 베리드 콘택(530b)들은 마스크 디자인상으로는 점선으로 도시된 예비 베리드 콘택(530b')들로 형성될 수 있다. 이때, 예비 베리드 콘택(530b')들의 선폭(W4')은 이들 간의 간격(S4')보다 작게 형성할 수 있다. 바람직하게는 예비 베리드 콘택(530b')의 선폭(W4')에 대한 간격(S4')의 비는 1.4 내지 2.0이고, 더욱 바람직하게는 5/3이다. 여기에서 예비 베리드 콘택(530b')의 선폭(W4')은 도 6에 도시된 예비 베리드 콘택(330b')의 선폭(W2')의 약 3/4 정도일 수 있다.
여기에서 베리드 콘택(530b)은 도 6에서 설명된 바와 같이, 예비 베리드 콘택(530b')을 형성한 후, 주위를 습식각하여 그 넓이를 확장하여 형성할 수 있다. 이에 따라, 베리드 콘택(530b)들과 스토리지 노드(535b)들의 접촉 면적을 더욱 크게 할 수 있다.
또한, 베리드 콘택(530b)들 간의 간격(S4)이 도 6에서 보다 작지만, 볼록부를 갖는 형태로 형성함으로써 예비 베리드 콘택(530b')의 확장 시 마스크 패턴의 쓰러짐을 보다 효과적으로 방지할 수 있다.
따라서, 볼록부를 갖는 형태로 베리드 콘택(530b)들을 형성함으로써, 고집적 반도체 소자에 있어서 커플링 노이지를 감소시킬 수 있는 큰 커패시턴스를 갖는 디커플링 커패시터(500B)를 형성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 메모리 소자는 셀 영역 외의 반도체 기판 상에 큰 커패시턴스를 갖는 디커플링 커패시터를 구비하여 커플링 노이즈를 효과적으로 감소 시킬 수 있다.
특히, 복수의 베리드 콘택들과 연결되는 스토리지 노드들을 구비함으로써 셀 커패시터와 동일한 구조의 디커플링 커패시터를 형성할 수 있다. 이에 따라, 종래 게이트 산화막에 의한 경우보다 큰 커패시턴스를 갖는 디커플링 커패시터를 구현할 수 있어 고집적 반도체 소자의 고속도화를 가능하게 된다.
또한, 종래 버퍼층 상에 형성하던 디커플링 스토리지 노드들을 베리드 콘택 상에 형성함으로써 반도체 소자의 고집적화를 가능하게 한다. 이때, 스토리지 노드와 베리드 콘택의 접촉 면적을 키우기 위해, 스토리지 노드의 배열 방향을 바꿀 수 있다. 또한, 베리드 콘택에 볼록부를 형성함으로써 더욱 베리드 콘택과 스토리지 노드의 접촉 면적을 늘릴 수 있어 반도체 소자의 고속도화가 가능해진다.

Claims (22)

  1. 셀 영역의 반도체 기판과 연결되는 제 1 베리드 콘택, 상기 제 1 베리드 콘택과 연결되는 제 1 스토리지 노드를 구비하는 셀 커패시터 구조의 반도체 메모리 소자에 있어서,
    상기 셀 영역 외의 반도체 기판 상에 형성되고 서로 평행하고 직선으로 확장된 복수의 제 2 베리드 콘택들, 상기 제 2 베리드 콘택들과 연결되는 복수의 제 2 스토리지 노드들을 구비하는 커플링 노이즈를 감소시키기 위한 디커플링 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 스토리지 노드들은 사각형인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 각 스토리지 노드의 반 이상이 상기 베리드 콘택들 상에 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 3 항에 있어서, 상기 제 2 베리드 콘택들은 제 1 선폭을 가지고 있고, 상기 제 2 베리드 콘택들 사이의 간격은 상기 제 1 선폭보다 작은 제 1 간격을 가지고 있는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 4 항에 있어서, 상기 제 2 스토리지 노드들의 대각선이 상기 제 2 배리드 콘택들의 확장 방향과 나란한 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 5 항에 있어서, 상기 제 1 간격은 상기 제 1 선폭의 20% 내지 30% 범위인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 5 항에 있어서, 상기 제 2 스토리지 노드들은 상기 제 2 베리드 콘택의 확장 방향을 따라서 양단에 교차로 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 4 항에 있어서,
    상기 제 2 스토리지 노드들의 가로 또는 세로 방향은 상기 제 2 베리드 콘택들의 확장 방향과 나란한 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 8 항에 있어서, 상기 제 1 간격은 상기 제 1 선폭의 26% 내지 40% 범위인 것을 특징으로 하는 반도체 메모리 소자.
  10. 셀 영역의 반도체 기판과 연결되는 제 1 베리드 콘택, 상기 제 1 베리드 콘택과 연결되는 제 1 스토리지 노드를 구비하는 셀 커패시터 구조의 반도체 메모리 소자에 있어서,
    상기 셀 영역 외의 반도체 기판 상에 형성되고 폭 방향으로 볼록부들을 갖는 복수의 제 2 베리드 콘택들, 상기 제 2 베리드 콘택들의 상기 볼록부들과 연결되는 복수의 제 2 스토리지 노드들을 구비하는 커플링 노이즈를 감소시키기 위한 디커플링 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제 10 항에 있어서, 상기 제 2 베리드 콘택들은 폭 방향의 일단에 볼록부가 있는 경우에 다른 단에는 볼록부가 없는 직선형인 것을 특징으로 하는 반도체 메모리 소자.
  12. 제 11 항에 있어서,
    상기 제 2 베리드 콘택들은 하나의 상기 제 2 베리드 콘택이 폭 방향의 일단에 볼록부가 있는 경우에 이와 인접하는 다른 상기 제 2 베리드 콘택의 다른 단에는 볼록부가 없는 직선형인 것을 특징으로 하는 반도체 메모리 소자.
  13. 제 10 항에 있어서, 상기 스토리지 노드들은 사각형인 것을 특징으로 하는 반도체 메모리 소자.
  14. 제 13 항에 있어서, 상기 제 2 베리드 콘택들은 직선부들간에 제 1 선폭을 가지고 있고, 상기 제 2 베리드 콘택들의 직선부들 사이의 간격은 상기 제 1 선폭보다 작은 제 1 간격을 가지고 있는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제 14 항에 있어서, 상기 제 1 간격은 상기 제 1 선폭의 21% 내지 31% 범위인 것을 특징으로 하는 반도체 메모리 소자.
  16. 제 14 항에 있어서, 상기 볼록부들은 상기 제 2 베리드 콘택들의 폭 방향으로 양단에 교대로 형성된 것을 특징으로 하는 반도체 메모리 소자.
  17. 제 14 항에 있어서, 상기 제 2 스토리지 노드들의 대각선 방향이 상기 제 2 베리드 콘택들의 직선 확장 방향과 나란한 것을 특징으로 하는 반도체 메모리 소자.
  18. 반도체 기판의 셀 영역에 셀 커패시터를 구비하는 반도체 메모리 소자에 있어서, 상기 셀 영역외의 반도체 기판 상에 형성된 복수의 베리드 콘택들, 상기 베리드 콘택들과 연결되는 복수의 스토리지 노드들을 구비하는 커플링 노이즈를 감소시키기 위한 커플링 커패시터를 포함하는 반도체 메모리 소자.
  19. 제 18 항에 있어서, 상기 스토리지 노드들은 사각형이고, 상기 스토리지 노드의 대각선 방향이 상기 베리드 콘택들의 확장 방향과 나란한 것을 특징으로 하는 반도체 메모리 소자.
  20. 제 18 항에 있어서, 상기 스토리지 노드들은 사각형이고, 상기 스토리지 노드들의 가로 또는 세로 방향이 상기 베리드 콘택들의 확장 방향과 나란한 것을 특징으로 하는 반도체 메모리 소자.
  21. 제 18 항에 있어서, 상기 베리드 콘택들은 폭 방향으로 볼록부들을 구비하고 있고, 상기 스토리지 노드들은 상기 볼록부들과 연결된 것을 특징으로 하는 반도체 메모리 소자.
  22. 제 21 항에 있어서, 상기 스토리지 노드들은 사각형이고, 상기 스토리지 노드의 대각선 방향이 상기 베리드 콘택들의 확장 방향과 나란한 것을 특징으로 하는 반도체 메모리 소자.
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