JP2000150824A

JP2000150824A - 半導体記憶装置とその製造方法

Info

Publication number: JP2000150824A
Application number: JP10322710A
Authority: JP
Inventors: Masato Sakao; 眞人坂尾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-11-12
Filing date: 1998-11-12
Publication date: 2000-05-30

Abstract

(57)【要約】（修正有）【課題】容量下部電極コンタクトをメモリセル領域に
均等配置し、下部電極と下部電極コンタクトの重ねあわ
せ余裕を拡大し、かつ下部電極を正多角形または円形状
とし、円筒型電極を用いた場合の内径部側面を利用した
容量の増大に有効な半導体記憶装置とその製造方法を提
供する。【解決手段】半導体基板に素子領域１０２が区画さ
れ、素子領域上に一方向にワード線１０４が延長されて
素子領域内にＭＯＳトランジスタが形成され、該トラン
ジスタのソース領域に容量下部電極コンタクト１０８を
介して容量下部電極１０９が接続され、かつドレイン領
域にビット線コンタクト１０７を介してワード線１０４
と直交する方向に延長されたビット線１１０が接続され
ている半導体記憶装置において、素子領域はビット線に
沿った矩形形状であり、かつ隣合うビット線１１０にそ
れぞれ接続される素子領域がビット線の長さ方向に対し
て、１／４ピッチずれて配列される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はダイナッミックＲＡ
Ｍ（以下、ＤＲＡＭと記す）型半導体メモリを備える半
導体記憶装置とその製造方法に関し、特に大容量化に適
した半導体記憶装置とその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルは、図１３に示す
ように、１個のＭＯＳトランジスタからなるスイッチン
グトランジスタ２０１と、１個のキャパシタからなるセ
ル容量素子２０２で構成されており、記憶情報は電荷と
してセル容量素子２０２に蓄積され、スイッチングトラ
ンジスタ２０１のオン、オフにより蓄積または、放出が
行なわれる。セル容量素子２０２に蓄積または放出され
る電荷は、スイッチングトランジスタ２０１のセル容量
素子２０２と反対側に接続したビット線２０３を通じて
外部回路とやりとりされる。また、スイッチングトラン
ジスタ２０１のオン、オフを決定する信号は、スイッチ
ングトランジスタのゲートに接続されるかまたは、一体
化したワード線２０４を通じて入力される。このように
ＤＡＲＭセルは、その構成要素が、１つのトランジスタ
と１つのキャパシタのみであり、その構成要素の少なさ
から、セル面積が小さくできるといった大きな利点を有
している。

【０００３】メモリセルの小型化、メモリの大容量化に
ともないこのＤＲＡＭセルは、セル容量素子を拡散層上
に２次元的に形成した平面キャパシタセルから、ワード
線に積層するように、セル容量素子を３次元的に形成し
たスタックキャパシタセルへと発展されている。図１４
（ａ），（ｂ）はその一例を示す平面図とＣＣ線断面図
であり、アイ・イー・ディー・エムテクニカルダイ
ジェスト（ＩＥＤＭ：Technical Digest），１９８８年
５９２−５９５ページに提案されているものである。こ
のようなシールドビット線型スタックセル構造では、セ
ル容量素子が最上層に位置し、ビット線がセル容量素子
とワード線との中間層に位置している。そのため、容量
素子の位置には、他の素子の接続用のコンタクトなどが
形成されることがないために、セル容量素子の占有面積
を最大限確保することができ、容量値の確保に有利な構
造になっている。次にこの従来例の構成を説明する。

【０００４】同図では、図の見やすさを考慮して、容量
下部電極は、破線で３個しか示していない。シリコン基
板１８１の表面に選択的に素子分離用の素子分離酸化膜
１８２が形成され、これにより右上がりの向きのパター
ンを有する素子領域１８０ａと、右下がりの向きのパタ
ーンを有する素子領域１８０ｂが形成される。これらの
素子領域には、ソース・ドレイン領域を構成する基板と
は逆導電型の拡散層１９０が形成されている。そして、
その上に一部がセルトランジスタゲート電極を兼ねてい
るワード線１８４が一方向に並んで形成される。また、
前記拡散層１９０の一部に対し、ビット線コンタクト１
８６を介して前記ワード線１８４と直交する方向に形成
されたビット線１８５が接続される。また、前記拡散層
１９０の他の部分に対し、容量下部電極コンタクト（キ
ャパシタコンタクト）１８７を介して容量下部電極４８
８が接続されている。なお、容量下部電極１８８上に
は、容量絶縁膜１８９、容量プレート（容量上部電極）
１８３が形成される。ここで、前記素子領域１８０ａ，
１８０Ｂは、１本のビット線１８５および隣合う２本の
ワード線１８４をそれぞれ横切るように形成され、ビッ
ト線長さ方向に（同じ一本のビット線上で同じパターン
が繰り返されるのを１ピッチとして）１／２ピッチ毎に
交互に繰返すように形成されている。この素子領域１８
０ａまたは１８０ｂと１本のビット線１８５との交差部
分で２個のセルトランジスタに共通にビット線１８５が
コンタクトし、この２個のセルトランジスタにそれぞれ
容量下部電極コンタクト１８７が配置されている。

【０００５】この構成のメモリセルでは、隣接する容量
下部電極コンタクト１８７はビット線１８５の長さ方向
には、ワード線１８４を２本を挟む間隔をもっている
が、ワード線１８４の長さ方向にはビット線１８５の１
本分の間隔しか持っていない。そのため、容量下部電極
１８８の平面的な専有面積を最大とするために、ビット
線の長さ方向に長辺方向を有する長方形となる。このた
め、容量下部電極１８８とそのコンタクト１８７の間に
は、ビット線１８５の長さ方向については重ねあわせ余
裕として充分な間隔（マージン）を有するが、ワード線
１８４の長さ方向ついては、これより小さな間隔（マー
ジン）しかない。一般に重ねあわせの余裕としては、小
さい方の寸法で制限されてしまうため、メモリセルを形
成するにおいて、一方の（例えばＸ方向とＹ方向のどち
らか）重ね合わせマージンが小さければ、小さい方の重
ね合わせ余裕しかもたないことになる。

【０００６】そのため、このメモリセルにおいてセル面
積を縮小していくと、このマージンがさらに小さくな
り、仮に重ねあわせずれが発生した場合には、図１６
（ａ）に示すように、容量下部電極コンタクト１８７の
部分に容量下部電極１８８の端部がかかり、容量下部電
極１８８のエッチング（加工）の時、コンタクト内に微
細な食い込みを形成することになる。この様な食い込み
部分は、その後の容量絶縁膜１８９の成膜において、周
りこみが充分でない場合、容量絶縁膜リークを起こす原
因となる。ここでは、容量下部電極１８８は容量値確保
のため高さを大きくとるように構成した場合を想定して
示してある。また、このような、長方形の容量下部電極
のレイアウトに、図１６（ｂ）に示すようなシリンダ型
電極を適用しようとしても、この長方形の短辺方向の内
部は間隔が小さく、側面を利用した容量増大効果は、小
さくなってしまう。さらに、この内部の径が小さいと、
このシリンダ型電極に公知のＨＳＧ（Hemispherical Gr
ain Silicon ）を適用しようとしても、内部においてＨ
ＳＧが接触してしまい、その適用は困難となる。

【０００７】このような観点から、容量下部電極の形状
は長方形よりも、正方形や六角形、八角形などの多角
形、または出来上がりの形状として円形するこことが好
ましい。このようなメモリセルとしては、例えば、特公
平７−１２０７１４号公報に開示されているメモリセル
がある。図１５はその構成を示す平面図とＤＤ線断面図
である。このメモリセルでは、シリコン基板１４１に素
子分離絶縁膜１４２を形成して同図の右上がりのほぼ長
方形をした素子領域１４３を形成し、ソース・ドレイン
の拡散層１４４を形成する。また、その上にゲート電極
を含むワード線１４５を一方向に並んで形成する。ま
た、これと直交する方向にビット線１４６を並んで形成
し、前記拡散層１４４にビット線コンタクト１４７で接
続する。また、前記拡散層１４４には、容量下部電極コ
ンタクト１４８を介して容量下部電極１４９を接続し、
その上に容量絶縁膜１５０、プレート１５１を形成して
いる。ここで、前記素子領域１４３は、任意の１本のビ
ット線１４６および隣合う任意の２本のワード線１４５
をそれぞれ横切るようにセルトランジスタ２個分として
形成されている。また、隣接するビット線上のビット線
コンタクト１４７はビット線１４６の長さ方向に１／４
ビッチずれて配置されている。

【０００８】この公報に記載のメモリセルでは、図１４
の構成と異なり、容量下部電極コンタクト１４８は、１
本のビット線１４６を挟んだ箇所では間隔ｄ２で隣接さ
れるものの、このビット線１４６の両側のビット線に対
しては他の容量下部電極コンタクト１４８が隣接されて
いないため、この両側のビット線方向における間隔ｄ１
が広くなっている。このため、容量下部電極の形状を長
方形ではなく、極端に長い方向と短い方向が生じること
がない多角形の形状に形成できる。すなわち、この例で
は容量下部電極をホームベース型の五角形に形成でき、
これにより図１４の構成に比較して、容量下部電極コン
タクト１４８におけるマージンをかせぎ、かつシリンダ
型電極を用いた場合における内径部の側面を利用した容
量の増大が可能となる。

【０００９】

【発明が解決しようとする課題】しかし、このメモリセ
ルにおいても、容量下部電極コンタクト１４８は、依然
として１本のビット線１４６を挟んで隣接した配置が存
在しており、ワード線１４５の長手方向の隣接間の間隔
ｄ２は図１４の構成の容量下部電極コンタクトの間隔と
同じである。従って、この部分では容量下部電極コンタ
クト１４８と容量下部電極１４９との重ねあわせ余裕が
小さくなっており、図１４の構成の場合と同様の問題が
生じることになる。以上のように、従来のメモリセルで
は、隣接する容量下部電極コンタクトの間隔が例えばＸ
方向、Ｙ方向において異なるため、容量下部電極と容量
下部電極コンタクトの重ね合わせ余裕が最大限確保でき
ず、どの方向にか余裕が小さい部分が生じるといった問
題がある。

【００１０】本発明の目的は、容量下部電極コンタクト
をメモリセル領域において均等配置し、容量下部電極と
容量下部電極コンタクトの重ねあわせ余裕を拡大すると
ともに、容量下部電極を正多角形又は円形の形状とし、
シリンダ型電極を用いた場合における内径部の側面を利
用した容量の増大に有効な半導体記憶装置とその製造方
法を提供することにある。

【００１１】

【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板に素子領域が区画され、前記素子領域上
に一方向にワード線が延長されて前記素子領域内にＭＯ
Ｓトランジスタが形成され、前記ＭＯＳトランジスタの
ソース領域に容量下部電極コンタクトを介して容量素子
が接続され、かつドレイン領域にビット線コンタクトを
介して前記ワード線と直交する方向に延長されたビット
線が接続されている半導体記憶装置において、前記素子
領域は前記ビット線に沿った矩形形状であり、かつ隣合
うビット線にそれぞれ接続される素子領域が前記ビット
線の長さ方向に対して、１／４ピッチ（１ピッチ：１本
のビット線に形成されている複数のビット線コンタクト
のビット線方向の間隔）ずれて配列されていることを特
徴とする。すなわち、本発明では、前記ビット線を挟ん
だ素子領域に設けられる各容量下部電極コンタクトは、
前記ビット線の長さ方向に１／４ピッチずれて配列され
る。

【００１２】本発明の製造方法は、半導体基板に長辺が
所定方向に向けられた矩形の複数の素子領域を形成する
工程と、前記素子領域に交差する一方向に複数本のワー
ド線を形成する工程と、前記素子領域にソース／ドレイ
ン領域を形成する工程と、前記ワード線を覆う層間絶縁
膜を形成し、かつこの層間絶縁膜には前記ドレイン領域
に達する引出し電極コンタクトを開口する工程と、前記
引出し電極コンタクトに接続して前記一方向に向けて延
長される引出し電極を形成する工程と、全面に層間絶縁
膜を形成し、かつこの前記層間絶縁膜には前記一方向に
沿う前記素子領域間の位置において前記引出し電極を開
口するビット線コンタクトを開口する工程と、前記ビッ
ト線コンタクトを含む領域に前記ワード線と直交する方
向に複数本のビット線を形成する工程と、全面に層間絶
縁膜を形成し、かつこの層間絶縁膜には前記ソース領域
に達する容量下部電極コンタクトを開口する工程と、前
記容量下部電極コンタクトに接続する領域に容量下部電
極を形成する工程と、前記容量下部電極上に容量絶縁膜
及び容量上部電極としてのプレートを形成する工程とを
含み、前記素子領域の形成工程では、隣接するビット線
に接続する素子領域を、前記ビット線の長さ方向に対し
て、前記ビット線コンタクトのビット線方向の間隔の１
／４の寸法で配置することを特徴とする。

【００１３】本発明の半導体記憶装置では、隣合うビッ
ト線に接続されるそれぞれの素子領域パターンがビット
線の長さ方向に１／４ピッチずれて配列され、かつ単純
な矩形形状であるため、容量下部電極と容量下部電極コ
ンタクトの両者をメモリセル内において等間隔に配置す
ることが可能となり、容量下部電極の平面敬称を正多角
形、円形に形成でき、しかも容量下部電極コンタクトは
容量下部電極のほぼ中央に配置できるため、容量下部電
極コンタクトと容量下部電極との間の重ね合わせ余裕の
大きな容量下部電極を有するメモリセルを構成でき、半
導体記憶装置の高容量化が実現できる。

【００１４】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明の半導体記憶装置の
セルアレイの平面図であり、図２（ａ），（ｂ）は、図
１のＡＡ線、ＢＢ線に沿う断面図である。図２（ａ），
（ｂ）において、シリコン基板１０１上には、選択的に
形成された素子分離用のトレンチ分離１０３が形成さ
れ、素子領域１０２が区画されている。前記素子領域１
０２内には、それぞれ基板とは逆導電型の拡散層領域か
らなる第１のセルトランジスタのソース領域および第２
のセルトランジスタのソース領域１１２ａ，１１２ｃ
と、シリコン基板とは逆導電型の拡散層領域からなる２
つのセルトランジスタに共通のドレイン領域１１２ｂが
形成される。また、前記シリコン基板１０１上に薄いゲ
ート絶縁膜１１１を介してセルトランジスタのゲート電
極となるワード線１０４が形成されている。そして、そ
の上に層間絶縁膜１１７が形成され、さらにビット線１
１０が形成され、前記ドレイン領域１１２ｂに対し、引
出し電極コンタクト１０５と引出し電極１０６を介して
接続している。さらに、層間絶縁膜１１３，１１８が形
成され、。その上に電荷蓄積用の容量下部電極１０９が
形成され、容量下部電極コンタクト１０８を通して前記
各セルトランジスタのソース領域１１２，１１２ｃに接
続される。そして、少なくとも一部が薄い容量絶縁膜１
１４を介して容量下部電極に対向するようにセルプレー
ト１１５が形成され、スタック型の容量素子が形成され
ている。

【００１５】ここで、前記したワード線１０４がゲート
絶縁膜１１１を介してシリコン基板１０１上に形成され
た後、これを囲む絶縁膜および層間絶縁膜（後述する）
に引出し電極コンタクト１０５が形成される。この引出
し電極コンタクト１０５は前記ドレイン１１２ｂの上に
形成され、引出し電極１０６の一部に接続される。この
引出し電極１０６の一端部は前記トレンチ分離１０３上
まで引出され、そのトレンチ分離１０３上るビット線コ
ンタクト１０７が形成され、これを通してビット線１１
０と接続している。また、前記層間絶縁膜１１３が形成
されており、容量下部電極１０９とソース領域１１２
ａ，１１２ｂは容量下部電極コンタクト１０８にて接続
されている。なお、容量素子の上は上層のセルプレート
１１５とメモリセルと上層の配線（図示せず）との接触
を避けるための層間絶縁膜１１６が形成されている。

【００１６】以上の構成のメモリセルにおいては、図１
に示すように、前記素子領域１０２と概略直交するよう
にワード線１０４が配置され、ワード線１０４に対し、
これと重なる素子領域１０２が単純な矩形となってい
る。図の一部の素子領域１０２を判りやすくするために
斜線を施している。素子領域１０２は単純な矩形形状
で、その長手方向はビット線１１０の延長方向と略平行
になっている。素子領域１０２のソース／ドレイン領域
１１２ａ〜１１２ｃとビット線１１０は引出し電極コン
タクト１０５と引出し電極１０６および、ビット線コン
タクト１０７を通じて、接続されている。ワード線１０
４はビット線１１０に略垂直方向に延在している。

【００１７】次に、図３を用いて、図１及び図２に示し
た第１の実施形態の半導体記憶装置の製造方法を説明す
る。なお、図３（ａ１）〜（ａ３）と図３（ｂ１）〜
（ｂ３）はそれぞれ図２（ａ），（ｂ）に対応する箇所
を示している。先ず、図３（ａ１），（ｂ１）のよう
に、Ｐ型シリコン基板１０１上に、例えば既知のトレン
チ分離手法によるトレンチ分離１０３が形成される。こ
のトレンチ分離１０３の深さは２００ｎｍ程度である。
次いで、図３（ａ２），（ｂ２）のように、シリコン酸
化膜に換算して膜厚７ｎｍ程度のゲート絶縁膜１１１を
形成した後、Ｎ型多結晶シリコン膜を７０ｎｍ程度堆積
する。次に、タングステンシリサイド（ＷＳｉ）を１０
０ｎｍ程度堆積する。さらに、酸化膜を１５０ｎｍ程度
堆積したのち、フォトリソグラフィー工程とエッチング
工程により、前記酸化膜、ＷＳｉ、多結晶シリコンが加
工され、キャップ絶縁膜１２０とワード線１０４が形成
される。なおゲート長は０．２μｍ）である。また、前
記ワード線の材料としては、多結晶シリコンとＷＳｉを
例としてあげたが、このＷＳｉのかわりに、さらに抵抗
値の低減が可能なチタンシリサイド（ＴｉＳｉ）やタン
グステン（Ｗ）を用いてもよい。さらに、酸化膜を６０
ｎｍ程度成膜、ドライエッチングによりエッチバックを
行い、側壁絶縁膜１２１を形成する。そして、ワード線
１０４および側壁絶縁膜１２１をマスクに用いたイオン
注入によりＮ^-型拡散層が形成される。このイオン注入
はワード線１０４の形成後に実施しても、ワード線形成
後と側壁窒化膜形成後の両方の機会に実施してもよい。
これは、所望なトランジスタ特性を確保するために適宜
選択される。このＮ^-型拡散層により、ソース領域１１
２ａ，１１２ｃ、ドレイン領域１１２ｂが形成される。

【００１８】次に、図３（ａ３），（ｂ３）に示すよう
に、層間絶縁膜１１７となるノンドープ酸化膜（ＮＳ
Ｇ）とボロンリンシリケートガラス（ＢＰＳＧ）の積層
膜が堆積される。そして、フォトリソグラフィー技術と
エッチング技術により、引出し電極用コンタクト１０５
を層間絶縁膜１１７に設ける。そして不純物ドープされ
た多結晶シリコンを堆積した後、フォトリソグラフィー
技術とエッチング技術を用いて、多結晶シリコンを引出
し電極１０６に加工する。さらに、ノンドープ酸化膜
（ＮＳＧ）とボロンリンシリケートガラス（ＢＰＳＧ）
の積層膜または、ノンドープ酸化膜（ＮＳＧ）または、
ボロンリンシリケートガラス（ＢＰＳＧ）単層膜を用い
て、層間絶縁膜１１３を形成する。続いて、ビット線コ
ンタクト１０７を開口し、例えば、多結晶シリコンとタ
ングステンシリサイドの積層膜により構成されるビット
線１１０をビット線コンタクト１０７を介して前記引出
し電極１０６と、前記引き出し電極用コンタクト１０５
とは異なる位置において接続するように形成する。

【００１９】しかる上で、図２（ａ），（ｂ）に示した
ように、ノンドープ酸化膜（ＮＳＧ）とボロンリンシリ
ケートガラス（ＢＰＳＧ）の積層膜または、ノンドープ
酸化膜（ＮＳＧ）または、ボロンリンシリケートガラス
（ＢＰＳＧ）単層膜を用いて、層間絶縁膜１１８を成膜
し、フォトリソグラフィー技術とエッチング技術によ
り、容量下部電極コンタクト１０８を開口し、Ｎ型の不
純物導入がなされた多結晶シリコンを堆積した後、フォ
トリソグラフィー技術とエッチング技術により、容量下
部電極１０９を形成する。引き続き、例えば酸化膜と窒
化膜の積層膜からなる、酸化膜換算膜厚にして４．５ｎ
ｍ〜５ｎｍ程度の容量絶縁膜１１４を成膜する。この容
量絶縁膜としては、タンタル酸化膜（Ｔａ₂Ｏ₅）に代
表される高誘電率膜を用いることもできる。この高誘電
率膜を適用した方がセル容量の確保の面では有利であ
る。続いて、Ｎ型の不純物導入がなされた多結晶シリコ
ンを堆積し、フォトリソグラフィー技術とエッチング技
術により、パターニングを行いセルプレート１１５を形
成する。次に、ノンドープ酸化膜（ＮＳＧ）とボロンリ
ンシリケートガラス（ＢＰＳＧ）の積層膜または、ノン
ドープ酸化膜（ＮＳＧ）または、ボロンリンシリケート
ガラス（ＢＰＳＧ）の単層膜を用いて、層間絶縁膜１１
６を形成する。さらに、ＤＲＡＭのチップ全体として
は、コンタクト孔（図示せず）とメタル配線の形成を複
数回に渡って繰り返すことにより、その形成を完了す
る。

【００２０】このように、この第１の実施形態では、容
量下部電極コンタクト１０８は、ビット線１１０を挟ん
で隣接されることがない。また、ワード線１０４を挟ん
で隣接されることもない。すなわち、各容量下部電極コ
ンタクト１０８は、一辺が斜め４５度に向けられた正方
形の各頂点に配置されている。そのため、最も近い位置
にある隣接する容量下部電極コンタクト１０８は、Ｘ方
向、Ｙ方向のいずれの方向も同じ間隔とされ、したがっ
て容量下部電極１０９は前記した正方形配置に沿った正
方形に形成され、しかも前記容量下部電極コンタクト１
０８はその容量下部電極１０９の中央位置に配置されて
いる。

【００２１】これにより、容量下部電極１０９と容量下
部電極コンタクト１０８が、均等な位置に配置できるた
め、容量下部電極コンタクト１０８と容量下部電極１０
９の重ね合わせ余裕を、どの方向に対しても、ほとんど
均等になるように、最大限確保することができる。その
ため、重ね合わせずれが生じても、この重ね合わせ余裕
の範囲で形成することができ、容量下部電極コンタクト
１０８に対して、容量下部電極１０９が外れるといった
形状加工上のおよび、容量膜リークといた問題が発生す
ることがない。また、このような容量下部電極１０９の
均等配置により、容量下部電極１０９のレイアウトは正
多角形をとることができるため、平面的な専有面積が大
きくとれる。従って、このレイアウトによれば容量下部
電極１０９の上面および側壁部で容量部分として利用で
きる部分の面積が大きくとれる。また、これに、公知な
シリンダ形状の容量下部電極構造を適用すれば、一方向
のみ、間隔が狭く、内径部の側面を利用した容量値の確
保ができにくいといった問題が発生することなく、充分
なセル容量確保ができる。さらに、このシリンダ形状の
容量下部電極を適用し、特にその内壁部分にＨＳＧを適
用するような場合においても、内径部でＨＳＧが接触す
ることなく、通常のシリンダ形状容量下部電極に比べ
て、さらなる容量増大も可能となる。

【００２２】図４ないし図６は本発明の第２の実施形態
を示す図である。図４は第２の実施形態のメモリセルレ
イアウトの平面図であり、図５はそのＡＡ線、ＢＢ線の
断面図である。この第２の実施形態では、引出し電極コ
ンタクト１３５を第１の実施形態よりも大きく構成して
いることが特徴である。すなわち、図６の製造方法によ
り第１の実施形態との違いを説明する。先ず、図３（ａ
１），（ｂ１）及び（ａ２），（ｂ２）に示した第１の
実施形態の工程と同様にキャップ絶縁膜１２０と側壁絶
縁膜１２１を形成する際に、第１の実施形態ではシリコ
ン酸化膜を用いていたが、第２の実施例ではシリコン窒
化膜を用いている。その状態を図６（ａ１），（ｂ１）
に示す。その上で、図６（ａ２），（ｂ２）のように、
ノンドープ酸化膜（ＮＳＧ）とボロンリンシリケートガ
ラス（ＢＰＳＧ）の積層膜または、ノンドープ酸化膜
（ＮＳＧ）または、ボロンリンシリケートガラス（ＢＰ
ＳＧ）単層膜を用いて、層間絶縁膜１１７を成膜し、次
いで、フォトリソグラフィー技術とエッチング技術によ
り、引出し電極コンタクト１３５を開口する。このエッ
チングの際にシリコン酸化膜とシリコン窒化膜のエッチ
ング速度に２０：１以上の速度比を有する高選択比のエ
ッチングを用いる。こうすることにより、キャップ絶縁
膜（シリコン窒化膜）１２０と側壁絶縁膜（シリコン窒
化膜）１２１に引出し電極コンタクト１３５の開口がか
かっても、ワード線１０４が露出することなく、自己整
合的コンタクトの形成が可能となる。

【００２３】このように、大きく開口された引出し電極
コンタクト１３５を用いることにより、露光自体が容易
になることと、ワード線１０４に重なる方向（ワード線
の幅方向）に対しては、第１の実施形態のように、コン
タクトサイズを小さくして重ね合わせマージンを確保し
なくとも、ワード線１０４と引出し電極コンタクト１３
５が短絡することがなく、ワード線１０４に対する重ね
合わせ余裕を設けることができる。また、このコンタク
トサイズも側壁絶縁膜の間隔部で決定される寸法にま
で、最大限確保できるので、コンタクトサイズが第１の
実施形態に比べて大きくでき、コンタクト抵抗の低減に
ついても有利である。

【００２４】図７は本発明の第３の実施形態のメモリセ
ルのレイアウトの平面図である。この第３の実施例では
容量下部電極コンタクト１０８とワード線１３４の短絡
を避けるために、容量下部電極コンタクト１０８とワー
ド線１３４との重ね合わせ余裕を大きくとれるように、
ワード線１３４を容量下部電極コンタクト１０８部分に
おいて、後退する方向に屈曲させている。このようにす
れば、前記第１及び第２の実施形態に比較して、容量下
部電極コンタクト１０８の形成が重ね合わせ点で容易と
なる。逆に、第１の実施例と同じ重ね合わせ余裕で良い
とする場合には、容量下部電極コンタクト１０８のサイ
ズを大きくして、コンタクト抵抗を低減する場合にも利
用することもできる。

【００２５】図８は本発明の第４の実施形態のメモリセ
ルの平面的レイアウトを示している。ここでは、引出し
電極コンタクト１３５は、第２の実施形態と同様である
が、容量下部電極コンタクト１０８の形成部分に埋込み
電極コンタクト１３８を設けている点が前記各実施形態
とは相違している。前記各実施形態では、容量下部電極
コンタクト１０８を直接ワード線１０４の間隔部に形成
しているが、この第４の実施形態では、ワード線１０４
の間隔部に埋込み電極１３６及び埋込み電極コンタクト
１３８を形成している。これによれば、容量下部電極コ
ンタクト１０８をワード線１０４の間隔部内に形成する
必要がなく、埋込み電極１３６の上部に容量下部電極コ
ンタクト１０８の接続部を設けることができ、この容量
下部電極コンタクト１０８の深さを低減できるととも
に、前述のワード線に対しての時よりも、大きな重ね合
わせ余裕を埋込みコンタクトに対して有することができ
る。

【００２６】図９は前記第４の実施形態の製造方法の一
部を示している。ここでは、図９（ａ１），（ｂ１）に
示すように、第２の実施形態と同様にキャップ絶縁膜１
２０と側壁絶縁膜１２１をシリコン窒化膜とし、ここで
は、容量下部電極コンタクト１０８が接続するソース領
域１１２ａ，１１２ｃの上にも、引出し電極コンタクト
１３５と同じフォトリソグラフィー工程で同時に埋込み
電極コンタクト１３８をワード線に対し、自己整合的に
開口する。次いで、Ｎ型不純物導入された多結晶シリコ
ンを成長し、引出し電極部分のみに、フォトリソグラフ
ィー工程で、引出し電極パターンを形成し、これをマス
クに、ドライエチングを行い、レジストを除去すると、
引出し電極１３５が形成されると同時に、層間絶縁膜１
１７に埋め込まれた埋込み電極１３６が形成できる。さ
らに、図９（ａ２），（ｂ２）に示すように、前記各実
施形態と同じ製造方法を用い層間絶縁膜１１３，１１８
まで形成したのち、埋込み電極１３６の直上に容量下部
電極コンタクト１０８を形成し、前記したメモリセルを
得る。

【００２７】図１０は本発明の第５の実施形態のメモリ
セルの平面的レイアウトである。この実施形態では、引
出し電極を層間絶縁膜１１７の上に形成するのではな
く、層間絶縁膜１１７中に埋込み構造の引出し電極１４
０として構成することを特徴とする。図１０に示される
ように、引出し電極１４０のパターンは埋込み引出し電
極用開口１３９に一致されている。この第５の実施形態
によれば、ワード線１０４に対し、自己整合的に形成す
るコンタクト状のマスクを用いるだけで、引出し電極用
のマスクを用いることなく、引出し電極１４０が形成で
きる。また、層間絶縁膜１１７の上側に引出し電極１４
０が形成されることもないので、セル部の高さが他の実
施形態の場合に比べて低くできるといった利点もある。

【００２８】図１１は第５の実施形態の製造方法の一部
を示す図である。図１１（ａ１），（ｂ１）に示すよう
に、第２の実施形態と同様に、キャップ絶縁膜１２０お
よび、側壁絶縁膜１２１をシリコン窒化膜で形成し、引
き続きシリコン窒化膜よりなるストッパ絶縁膜１２２を
全面に形成し、さらにノンドープ酸化膜（ＮＳＧ）とボ
ロンリンシリケートガラス（ＢＰＳＧ）の積層膜また
は、ノンドープ酸化膜（ＮＳＧ）または、ボロンリンシ
リケートガラス（ＢＰＳＧ）単層膜を用いて、層間絶縁
膜１１７を形成する。次いで、図１１（ａ２），（ｂ
２）に示すように、埋込み引出し電極用開口１３９をシ
リコン窒化膜に対して、エッチングの選択比を有するエ
ッチング方法を用いてドレイン領域１１２ｂが露出する
ように開口する。ついでＮ型に不純物導入された多結晶
シリコンを成長し、特に、レジストワークを用いずに、
ドライエッチングを用いて開口内に多結晶シリコンを埋
込むことで、埋込み引出し電極１４０を形成する。

【００２９】なお、図１２には、第２の実施形態におい
て、容量下部電極１０９Ａとして円筒形状の電荷蓄積電
極を使用した例を示す。これまで示してきた単純な厚膜
型の容量下部電極に比べて、電極の外側と内側の両方を
電荷蓄積部（有効な容量部）として利用Ｓできるため、
これまでの例よりも、容量増大効果は高くなる。これ
は、先に示した実施例のすべてに適用することが可能で
あり、容量確保の観点からは、有効である。

【００３０】また、前記各実施形態にとける、キャップ
絶縁膜、側壁絶縁膜、ストッパ絶縁膜としては、シリコ
ン窒化膜の例を示したが、酸化膜とエッチングの速度比
がとれるものであれば、他材料でもよく、例えば、シリ
コン窒化酸化膜（ＳｉＯＮ）やアルミナ等の材料でもか
まわない。また、前記各実施形態では、本発明をＣＯＢ
型セルに適用した例を示したが、素子領域がほぼ矩形形
状であって、ビット線の長手方向に略平行方向に配置さ
れ、ビット線の長さに対し、１／４ピッチで配置するこ
とにより、容量下部電極と容量下部電極コンタクトを等
間隔で配置できる構成については、容量がビット線の下
側にある型のメモリセルについても本発明を適用するこ
とは可能である。

【００３１】

【発明の効果】以上説明したように本発明は、隣接する
ビット線に接続される素子領域が、ビット線の１／４ピ
ッチずれて配置した構成とすることにより、次のような
作用効果が得られる。第１の効果は、容量下部電極と容
量下部電極コンタクトが均等な位置に配置できるため、
容量下部電極コンタクトと容量下部電極の重ね合わせ余
裕を、どの方向に対してもほとんど均等になるように最
大限確保することができる。そのため、重ね合わせずれ
が生じても、その重ね合わせ余裕の範囲で形成すること
ができ、容量下部電極コンタクトに対して容量下部電極
が外れるといった形状加工上のおよび、容量膜リークと
いった問題が発生することがない。また、第２の効果
は、このような容量下部電極の均等配置により、容量下
部電極のレイアウトは正多角形又は円形とすることがで
きるため、平面的な専有面積が大きくとれる。したがっ
て、このレイアウトによれば容量下部電極の上面および
側壁部で容量部分として利用できる部分の面積が大きく
とれる。また、これに、シリンダ形状の容量下部電極構
造を適用すれば、一方向のみ間隔が狭く、内径部の側面
を利用した容量値の確保ができにくいといった問題が発
生することなく、充分なセル容量確保ができる。さら
に、シリンダ形状の容量下部電極を適用し、特にその内
壁部分にＨＳＧを適用するような場合においても、内径
部でＨＳＧが接触することなく、通常の円筒形状容量下
部電極に比べてさらなる容量増大も可能となる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１の実施形態の平
面図である。

【図２】図１のＡＡ線、ＢＢ線に沿う断面図である。

【図３】第１の実施形態のＡＡ線、ＢＢ線に沿う箇所の
工程断面図である。

【図４】本発明の第２の実施形態の平面図である。

【図５】図４のＡＡ線、ＢＢ線に沿う断面図である。

【図６】第２の実施形態のＡＡ線、ＢＢ線に沿う箇所の
工程断面図である。

【図７】本発明の第３の実施形態の平面図である。

【図８】本発明の第４の実施形態の平面図である。

【図９】第４の実施例の工程断面図である。

【図１０】本発明の第５の実施形態の平面図である。

【図１１】第５の実施形態の工程断面図である。

【図１２】各実施形態の変形例の断面図である。

【図１３】一般的なＤＲＡＭセルの構成を説明するため
の回路図である。

【図１４】従来の第１例の半導体記憶装置の平面図と断
面図である。

【図１５】従来の第２例の半導体記憶装置の平面図と断
面図である。

【図１６】従来の半導体メモリセルの問題点を説明する
ための図である。

【符号の説明】

１０１シリコン基板１０２素子領域１０３トレンチ分離１０４ワード線１０５引出し電極コンタクト１０６引出し電極１０７ビット線コンタクト１０８容量下部電極コンタクト１０９容量下部電極１１０ビット線１１１ゲート絶縁膜１１２ａ〜１１２ｃソース／ドレイン領域１１４容量絶縁膜１１５セルプレート１２０キャップ絶縁膜１２１側壁絶縁膜１２２ストッパ絶縁膜１３５引出し電極コンタクト１３６埋込み電極１３８埋込み電極コンタクト１３９埋込み引出し電極用開口１４０埋込み引出し電極

Claims

【特許請求の範囲】

【請求項１】半導体基板に素子領域が区画され、前記
素子領域上に一方向にワード線が延長されて前記素子領
域内にＭＯＳトランジスタが形成され、前記ＭＯＳトラ
ンジスタのソース領域に容量下部電極コンタクトを介し
て容量素子が接続され、かつドレイン領域にビット線コ
ンタクトを介して前記ワード線と直交する方向に延長さ
れたビット線が接続されている半導体記憶装置におい
て、前記素子領域は前記ビット線に沿った矩形形状であ
り、かつ隣合うビット線にそれぞれ接続される素子領域
が前記ビット線の長さ方向に対して、１／４ピッチ（１
ピッチ：１本のビット線に形成されている複数のビット
線コンタクトのビット線方向の間隔）ずれて配列されて
いることを特徴とする半導体記憶装置。
【請求項２】前記ビット線を挟んだ素子領域に設けら
れる各容量下部電極コンタクトは、前記ビット線の長さ
方向に１／４ピッチずれて配列されている請求項１に記
載の半導体記憶装置。
【請求項３】前記容量素子を構成する容量下部電極
は、正多角形または円形に近い形状とされ、前記容量下
部電極コンタクトは前記容量下部電極のほぼ中央位置に
おいて接続されている請求項１または２に記載の半導体
記憶装置。
【請求項４】前記素子領域のドレイン領域に接続さ
れ、かつ当該ドレイン領域から前記ビット線の直下領域
まで延長形成された引き出し電極を備え、前記引き出し
電極に対して前記ビット線コンタクトにより前記ビット
線が接続される請求項１ないし３のいずれかに記載の半
導体記憶装置。
【請求項５】前記ドレイン領域と前記引き出し電極と
を接続する引出し電極コンタクトが設けられ、前記引出
し電極コンタクトはその側面が前記ワート線の側面に設
けられた絶縁側壁によって規定されている請求項４に記
載の半導体記憶装置。
【請求項６】前記ワード線は、前記容量下部電極コン
タクトに対向する部位が、当該容量下部電極コンタクト
から後退する方向に曲げ形成されている請求項１ないし
５のいずれかに記載の半導体記憶装置。
【請求項７】前記容量素子は、前記ビット線よりも上
層に形成されているＣＯＢ型の半導体記憶装置である請
求項１ないし６のいずれかに記載の半導体記憶装置。
【請求項８】半導体基板に長辺が所定方向に向けられ
た矩形の複数の素子領域を形成する工程と、前記素子領
域に交差する一方向に複数本のワード線を形成する工程
と、前記素子領域にソース／ドレイン領域を形成する工
程と、前記ワード線を覆う層間絶縁膜を形成し、かつこ
の層間絶縁膜には前記ドレイン領域に達する引出し電極
コンタクトを開口する工程と、前記引出し電極コンタク
トに接続して前記一方向に向けて延長される引出し電極
を形成する工程と、全面に層間絶縁膜を形成し、かつこ
の前記層間絶縁膜には前記一方向に沿う前記素子領域間
の位置において前記引出し電極を露出させるようにビッ
ト線コンタクトを開口する工程と、前記ビット線コンタ
クトを含む領域に前記ワード線と直交する方向に複数本
のビット線を形成する工程と、全面に層間絶縁膜を形成
し、かつこの層間絶縁膜には前記ソース領域に達する容
量下部電極コンタクトを開口する工程と、前記容量下部
電極コンタクトに接続する領域に容量下部電極を形成す
る工程と、前記容量下部電極上に容量絶縁膜及び容量上
部電極としてのプレートを形成する工程とを含み、前記
素子領域の形成工程では、隣接するビット線に接続する
素子領域を、前記ビット線の長さ方向に対して、前記ビ
ット線コンタクトのビット線方向の間隔の１／４の寸法
で配置することを特徴とする半導体記憶装置の製造方
法。