JP2007129189A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】金属シリサイド膜を有する半導体素子の製造方法を提供する。
【解決手段】半導体基板１００上にゲートスタック１１０が配置され、基板１００の上部及びゲートスタック１１０の側壁にゲートスペーサ膜１２０が配置され、ゲートスタック１２０の間に絶縁膜１３０が配置される構造体を形成する。絶縁膜１３０を取り除いてゲートスペーサ膜１２０を露出させる。ゲートスペーサ膜１２０上に犠牲絶縁膜を形成する。ゲートスタック１２０側壁のゲートスペーサ膜１２０上の犠牲絶縁膜は残り、基板１００上部のゲートスペーサ膜１２０上の犠牲絶縁膜は取り除かれるように犠牲絶縁膜の一部を取り除く。基板１００上のゲートスペーサ膜１２０を取り除き、ゲートスタック１２０の間の基板１００を露出させる。ゲートスタック１２０の間の基板１００の露出面上に金属シリサイド膜を形成する。
【選択図】図１
【解決手段】半導体基板１００上にゲートスタック１１０が配置され、基板１００の上部及びゲートスタック１１０の側壁にゲートスペーサ膜１２０が配置され、ゲートスタック１２０の間に絶縁膜１３０が配置される構造体を形成する。絶縁膜１３０を取り除いてゲートスペーサ膜１２０を露出させる。ゲートスペーサ膜１２０上に犠牲絶縁膜を形成する。ゲートスタック１２０側壁のゲートスペーサ膜１２０上の犠牲絶縁膜は残り、基板１００上部のゲートスペーサ膜１２０上の犠牲絶縁膜は取り除かれるように犠牲絶縁膜の一部を取り除く。基板１００上のゲートスペーサ膜１２０を取り除き、ゲートスタック１２０の間の基板１００を露出させる。ゲートスタック１２０の間の基板１００の露出面上に金属シリサイド膜を形成する。
【選択図】図１
Description
本発明は、半導体素子の製造方法に係り、詳しくは、金属シリサイド膜を有する半導体素子の製造方法に関するものである。
最近、半導体素子の高容量、高集積及び高性能に対する要求が急増しつつあるが、素子の集積度増加によりパターンの微細化が一層大きくなり、その結果、ｎ型ＭＯＳトランジスタまたはｐ型ＭＯＳトランジスタのソース／ドレイン領域及びゲート電極の幅が一層減少している。このような理由により、ソース／ドレイン領域及びゲート電極の表面抵抗（ｓｕｒｆａｃｅ ｒｅｓｉｓｔａｎｃｅ）が増加し、この表面抵抗の増加が素子の動作特性を低下させる主要原因の一つとして作用する。したがって、最近は、表面抵抗の増加を抑制するために、ソース／ドレイン領域及び／またはゲート電極の表面に金属シリサイド膜を形成している。
金属シリサイド膜のうち、コバルトシリサイド（ＣｏＳｉ２）膜は、約１６〜１８μΩ・ｃｍの相対的に低い比抵抗を有し、かつ、８００℃以上の高温においても安定的であるため、 後続の層間絶縁膜、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜やＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などのリフロー（ｒｅｆｌｏｗ）のための高温工程時、サーマルバジェット（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）を減少できる。また、コバルトシリサイド（ＣｏＳｉ２）膜は、シリコン酸化膜との低い反応性により、素子の特性が副反応によって低下する可能性が低く、ドーパントに対する依存性が低いため、素子の種類とは関係なしに、一定のコンタクト抵抗を維持できる。さらに、コバルトシリサイド（ＣｏＳｉ２）膜は、コバルト（Ｃｏ）及び主拡散体によって水平方向に形成されるので、ソースとドレインとの間のショット発生を抑制できるとともに、プラズマエッチングに対する損傷がほとんどないので、ビットラインコンタクトホールの形成時に過度なエッチングを行う場合も、コバルトシリサイド（ＣｏＳｉ２）膜が損傷されることはない。
しかしながら、上記のように多くの長所を提供するコバルトシリサイド（ＣｏＳｉ２）膜を半導体素子、特に、ＤＲＡＭなどの半導体メモリ素子に適用する場合、次のような問題点が発生する。すなわち、周辺回路領域の基板表面を露出させるための自己整列（または自己整合）コンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ；ＳＡＣ）工程を行うとき、ゲート導電膜を保護するために、予めゲートスタックの側壁に窒化膜などでゲートスペーサ膜を形成する。ところが、コバルトシリサイド（ＣｏＳｉ２）膜を形成するために周辺回路領域をオープンさせる自己整列コンタクトエッチングを行うとき、このエッチングによってゲートスペーサ膜もアタック（ａｔｔａｃｋ）を受ける。さらに、ゲートスペーサ膜が取り除かれて自己整列コンタクトの失敗が発生する場合には、素子が正常に動作できなくなるという問題があった。この他にも、前記エッチングによってシリコン基板の損失が発生する場合には、ソース及びドレイン領域内のドーパントの損失も発生し、ウェハー全体においてトランジスタの均一な特性分布を達成できなくなるという問題があった。
本発明は、金属シリサイド膜を有する半導体素子の製造方法を提供することを目的とする。
本発明に係る半導体素子の製造方法は、半導体基板上にゲートスタックが配置され、前記半導体基板の上部及びゲートスタックの側壁に複数のゲートスペーサ膜が配置され、前記各ゲートスタックの間に絶縁膜が配置される構造体を形成するステップと、前記絶縁膜を取り除いて前記ゲートスペーサ膜を露出させるステップと、前記ゲートスペーサ膜上に犠牲絶縁膜を形成するステップと、前記ゲートスタックの側壁に形成されたゲートスペーサ膜上の犠牲絶縁膜は残り、前記半導体基板上に形成されたゲートスペーサ膜上の犠牲絶縁膜は取り除かれるように、前記犠牲絶縁膜の一部を取り除くステップと、前記半導体基板上のゲートスペーサ膜を取り除き、前記各ゲートスタックの間の半導体基板を露出させるステップと、前記各ゲートスタックの間の半導体基板の露出面上に金属シリサイド膜を形成するステップとを備えることを特徴とする。
前記絶縁膜を取り除いて前記ゲートスペーサ膜を露出させる前記ステップは、前記絶縁膜と前記ゲートスペーサ膜とのエッチング選択比が１３：１乃至３０：１以上になる方法で行われることが好ましい。
前記犠牲絶縁膜は、３０〜１５０オングストロームの厚さで形成されることが好ましい。
前記犠牲絶縁膜の一部を取り除く前記ステップは、ブランケット乾式エッチング方法で行われることが好ましい。
前記半導体基板上のゲートスペーサ膜を取り除いて前記各ゲートスタックの間の半導体基板を露出させる前記ステップは、前記半導体基板上のゲートスペーサ膜が取り除かれる間、前記ゲートスタックの側壁に形成されたゲートスペーサ膜が犠牲絶縁膜によって保護されるように行われることが好ましい。
前記ゲートスペーサ膜は、窒化膜によって形成され、前記犠牲絶縁膜は、高温酸化膜によって形成されることが好ましい。
前記半導体基板上のゲートスペーサ膜を取り除いて前記各ゲートスタックの間の半導体基板を露出させる前記ステップは、湿式エッチング方法で行われることが好ましい。
前記湿式エッチング方法は、燐酸（Ｈ３ＰＯ４）溶液を用いて行われることが好ましい。
前記湿式エッチング方法を行う前及びその後に、酸化膜を取り除くための湿式エッチングを行うステップをさらに備えることが好ましい。
本発明に係る半導体素子の製造方法は、セル領域及び周辺回路領域を有する半導体基板上にゲートスタックを形成するステップと、前記セル領域内のゲートスタック側壁と、周辺回路領域内の半導体基板表面及びゲートスタックの側壁にゲートスペーサ膜を形成するステップと、前記各ゲートスタックの間を絶縁膜で充填するステップと、前記セル領域内の絶縁膜を取り除き、ランディングプラグ用導電膜の積層及び分離工程を行ってセル領域内の各ゲートスタックの間にランディングプラグを形成するステップと、前記セル領域は覆い、前記周辺回路領域は露出させるマスク膜パターンをエッチングマスクとして用いることで、前記周辺回路領域の絶縁膜を取り除くステップと、前記ランディングプラグを有するセル領域及び前記絶縁膜が取り除かれた周辺回路領域の全面に犠牲絶縁膜を形成するステップと、前記セル領域上の犠牲絶縁膜及び前記周辺回路領域の基板上の犠牲絶縁膜を取り除き、前記周辺回路領域の半導体基板上のゲートスペーサ膜を露出させるステップと、前記周辺回路領域から露出されたゲートスペーサ膜を取り除き、前記周辺回路領域の各ゲートスタックの間の半導体基板を露出させるステップと、前記周辺回路領域から露出された半導体基板の表面に金属シリサイド膜を形成するステップと、を備えることを特徴とする。
前記セル領域は覆い、前記周辺回路領域は露出させるマスク膜パターンをエッチングマスクとして用いて前記周辺回路領域の絶縁膜を取り除く前記ステップを行う前に、全面にバッファ絶縁膜を形成するステップをさらに備えることが好ましい。
前記犠牲絶縁膜は、３０〜１５０オングストロームの厚さで形成されることが好ましい。
前記ゲートスペーサ膜は、窒化膜によって形成され、前記犠牲絶縁膜は、高温酸化膜によって形成されることが好ましい。
前記セル領域上の犠牲絶縁膜及び前記周辺回路領域の基板上の犠牲絶縁膜を取り除く前記ステップは、湿式エッチング方法で行われることが好ましい。
前記湿式エッチング方法は、燐酸（Ｈ３ＰＯ４）溶液を用いて行われることが好ましい。
前記湿式エッチング方法を行う前及びその後に、酸化膜を取り除くための湿式エッチングを行うステップをさらに備えることが好ましい。
前記周辺回路領域から露出されたゲートスペーサ膜を取り除く前記ステップは、前記半導体基板上のゲートスペーサ膜が取り除かれる間、前記ゲートスタックの側壁に形成されたゲートスペーサ膜が犠牲絶縁膜によって保護されるように行われることが好ましい。
本発明に係る半導体素子の製造方法によると、周辺回路領域に対する自己整列（または自己整合）コンタクトホールを形成するためのエッチング工程時、各ゲートスタックの間の絶縁膜のみを取り除いた後、犠牲絶縁膜を蒸着して半導体基板上のゲートスペーサ膜を取り除く間、ゲートスタックの側壁のゲートスペーサ膜が前記犠牲絶縁膜によって保護されることで、ゲートスタックの側壁のゲートスペーサ膜に対する損傷を防止し、前記エッチングによる半導体基板の損失を最小化できるという効果がある。
以下、本発明の実施の形態を図面に基づいて説明する。
図１乃至図１０は、本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
まず、図１に示すように、セル領域及び周辺回路領域を有する半導体基板１００上に、複数のゲートスタック１１０を相互離隔して形成する。前記半導体基板１００上の所定領域には、複数の不純物領域１０２が配置されるが、これら不純物領域１０２は、ソース／ドレイン領域として作用する。周辺回路領域の不純物領域１０２は、ｐ＋型不純物領域であり、ｐチャネル型トランジスタが構成され、ｎチャネル型トランジスタの場合、ｎ＋型不純物領域が周辺回路領域に配置される。図面上には、セル領域内の不純物領域が示されていないが、ｎ＋型不純物領域は、周辺回路領域と同様に、セル領域内に配置される。
前記ゲートスタック１１０は、ゲート酸化膜パターン１１１、ポリシリコン膜パターン１１２、タングステンシリサイド膜パターン１１３及びハードマスク窒化膜パターン１１４が積層されてなるが、素子の種類によっては、他の膜質または構造が適用されることもある。ゲートスタック１１０を形成した後、ゲートスタック１１０の側壁にゲートスペーサ膜１２０を形成する。このとき、周辺回路領域には、ゲートスタック１１０の側壁のみならず、不純物領域１０２の表面にもゲートスペーサ膜１２０が残る。以下、ゲートスタック１１０の側壁以外に存在するゲートスペーサ膜１２０を、底部ゲートスペーサ膜１２０という。
次いで、全面に絶縁膜１３０を蒸着（または堆積）することで、各ゲートスタック１１０の間の空間が充填される。また、セル領域のみを露出させるマスク膜パターン（図示せず）を用いることで、セル領域内で露出される絶縁膜１３０を取り除く。この絶縁膜１３０の取り除きは、通常の自己整列（または自己整合）コンタクト（ＳＡＣ）工程を通して行える。したがって、セル領域内の各ゲートスタック１１０の間には、自己整列されたコンタクトホールが設けられる。次いで、この自己整列されたコンタクトホールの内部に、ランディングプラグ（ｌａｎｄｉｎｇ ｐｌｕｇ）用導電膜、例えば、ポリシリコン膜を充填した後、エッチバック（ｅｔｃｈｂａｃｋ）または平坦化を行って相互分離されたランディングプラグ１４０を形成する。このランディングプラグ１４０をセル領域内に形成する間、周辺回路領域がマスク膜パターン（図示せず）によって覆われるので、各ゲートスタック１１０の間には、依然として絶縁膜１３０が存在する。前記ランディングプラグ１４０を形成した後、前記マスク膜パターンを取り除く。
次いで、図２に示すように、セル領域及び周辺回路領域の全面にバッファ絶縁膜１５０を形成する。このバッファ絶縁膜１５０は、約１００乃至１０００オングストロームの厚さのＬＰ-ＴＥＯＳ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）酸化膜によって形成されるが、場合によっては、バッファとして用いられる他の絶縁膜によって形成されるか、または、絶縁膜が形成されないこともある。
次いで、図３に示すように、バッファ絶縁膜１５０上に、フォトレジスト膜パターン１６０を形成する。このフォトレジスト膜パターン１６０は、周辺回路領域を露出させる開口部１６２を有する。すなわち、セル領域は、フォトレジスト膜パターン１６０によって覆われ、周辺回路領域は、フォトレジスト膜パターン１６０によって露出される。場合によっては、フォトレジスト膜パターン１６０の代りにハードマスク膜パターンを用いることもできる。
次いで、図４に示すように、エッチングマスクとして前記フォトレジスト膜パターン１６０を用いることで、周辺回路領域から露出されるバッファ絶縁膜１５０と、各ゲートスタック１１０の間の絶縁膜１３０と、を順次取り除く。これらバッファ絶縁膜１５０及び絶縁膜１３０を順次取り除くために、前記エッチングは、絶縁膜１３０とゲートスペーサ膜１２０とのエッチング選択比が１３：１乃至３０：１になり、周辺回路領域の底部ゲートスペーサ膜１２０の上面をエッチング停止膜とする条件で行われる。場合によっては、底部ゲートスペーサ膜１２０上に、所定厚さの絶縁膜１３０が残ることもある。この場合、残った絶縁膜１３０の厚さは、約３０オングストロームを越えないようにする。前記エッチング過程は、底部ゲートスペーサ膜１２０に対しては行われないので、この過程で、ゲートスタック１１０の側壁のゲートスペーサ膜１２０がエッチングによって損傷されることはない。前記エッチングが行われた後、フォトレジスト膜パターン１６０を通常のストリップ方法（または除去方法）を用いて取り除く。一方、前記エッチングには、乾式エッチング方法が用いられるが、その理由は、周辺回路領域のゲートスタックの幅及び高さがそれぞれ３５０〜６５０ｎｍ及び３５０〜６００ｎｍ程度であるが、このような限界寸法で湿式エッチング方法を用いる場合、水平的なアタック（ｌａｔｅｒａｌ ａｔｔａｃｋ）によってフォトレジスト膜パターン１６０がリフトされるためである。
次いで、図５に示すように、全面に犠牲絶縁膜１７０を形成する。この犠牲絶縁膜１７０は、セル領域ではバッファ絶縁膜１５０上に配置され、周辺回路領域ではゲートスタック１１０及びゲートスペーサ膜１２０上に配置される。前記犠牲絶縁膜１７０は、後続工程で底部ゲートスペーサ膜１２０が取り除かれる間、ゲートスタック１１０の側壁のゲートスペーサ膜１２０を保護する役割をする。したがって、犠牲絶縁膜１７０は、ゲートスペーサ膜１２０の構成物質に対して充分なエッチング選択比を有する物質によって形成される。例えば、前記ゲートスペーサ膜１２０を窒化膜によって形成する場合、犠牲絶縁膜１７０は、酸化膜、特に高温酸化膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；ＨＴＯ）によって形成される。このとき、犠牲絶縁膜１７０の厚さは、約３０乃至１５０オングストロームであることが好ましい。
次いで、図６に示すように、乾式ブランケットエッチング方法を用いることで、セル領域内のバッファ絶縁膜１５０上に配置された犠牲絶縁膜１７０と、周辺回路領域で底部ゲートスペーサ膜１２０及びゲートスタック１１０の上面に配置された犠牲絶縁膜１７０を取り除く。このとき、乾式エッチング方法を用いることで、底部ゲートスペーサ膜１２０は露出されるが、ゲートスタック１１０の側壁のゲートスペーサ膜１２０上に配置された犠牲絶縁膜１７０は所定以上の厚さで残る。
次いで、図７に示すように、自然酸化膜または一部に残った犠牲絶縁膜を取り除くために、３００：１で希釈されたＢＯＥ（Ｂｕｆｆｅｒ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）に約２〜１０秒間、図６の結果物をディッピングする。次いで、その結果物を約１６０℃の燐酸（Ｈ３ＰＯ４）溶液に約２〜１０分間ディッピングし、露出された底部ゲートスペーサ膜１２０を取り除く。ゲートスペーサ膜１２０が窒化膜によって形成されない場合、前記燐酸（Ｈ３ＰＯ４）溶液の代りに他の溶液が用いられることもある。この過程で、ゲートスタック１１０の側壁のゲートスペーサ膜１２０は、犠牲絶縁膜１７０によって保護される。図面には、ゲートスタック１１０の側壁のゲートスペーサ膜１２０上に形成された犠牲絶縁膜１７０が取り除かれるように示されたが、場合によっては、所定厚さの犠牲絶縁膜１７０が残ることもある。次いで、半導体基板１００の不純物領域１０２を完全に露出させるために、前記結果物をＢＯＥに約２〜２０秒間ディッピングする。
次いで、図８に示すように、周辺回路領域の不純物領域１０２上に金属シリサイド膜を形成するために、全面に金属膜１８０を形成する。金属シリサイド膜としては、コバルトシリサイド膜（ＣｏＳｉ２）、チタニウムシリサイド膜（ＴｉＳｉ２）、ニッケルシリサイド膜（ＮｉＳｉ２）、白金シリサイド膜（ＰｔＳｉ２）またはパラジウムシリサイド膜（ＰｄＳｉ２）が用いられる。これらのうち、コバルトシリサイド膜（ＣｏＳｉ２）を形成する場合、金属膜１８０は、物理的気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）方法を用いて約８０〜２５０オングストロームの厚さのコバルト（Ｃｏ）膜によって形成される。
次いで、図９に示すように、前記金属膜１８０上には、表面酸化を抑制するための酸化抑制膜１９０を形成する。この酸化抑制膜１９０は、約５０〜１００オングストローム／１００〜２００オングストローム厚さのチタニウム／チタニウムナイトライド（Ｔｉ／ＴｉＮ）膜によって形成されるが、場合によっては、他の物質膜によって形成されるか、省略されることもある。
次いで、図１０に示すように、通常のシリサイド工程、すなわち、急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ；ＲＴＡ）を約６００〜１０００℃の範囲内で約５〜２０秒間行って金属シリサイド膜２００を形成する。また、酸化抑制膜１９０及び未反応金属膜１８０をＳＣ−１（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ−１）溶液またはＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）溶液を用いて取り除く。
以上説明したように、 本製造方法によると、周辺回路領域に対する自己整列コンタクトホールを形成するためのエッチング工程時、各ゲートスタックの間の絶縁膜のみを取り除いた後、犠牲絶縁膜を蒸着して半導体基板上のゲートスペーサ膜を取り除く間、ゲートスタックの側壁のゲートスペーサ膜が前記犠牲絶縁膜によって保護されることで、ゲートスタックの側壁のゲートスペーサ膜に対する損傷を防止し、前記エッチングによる半導体基板の損失を最小化できるという効果がある。
以上、本発明を好ましい実施形態に基づいて詳細に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想内で当分野における通常の知識を有する者によって多様に変形可能である。
１００ 半導体基板、１０２ 不純物領域、１１０ ゲートスタック、１２０ ゲートスペーサ膜、１３０ 絶縁膜、１４０ ランディングプラグ。
Claims (17)
- 半導体基板上にゲートスタックが配置され、前記半導体基板の上部及びゲートスタックの側壁に複数のゲートスペーサ膜が配置され、前記各ゲートスタックの間に絶縁膜が配置される構造体を形成するステップと、
前記絶縁膜を取り除いて前記ゲートスペーサ膜を露出させるステップと、
前記ゲートスペーサ膜上に犠牲絶縁膜を形成するステップと、
前記ゲートスタックの側壁に形成されたゲートスペーサ膜上の犠牲絶縁膜は残り、前記半導体基板上に形成されたゲートスペーサ膜上の犠牲絶縁膜は取り除かれるように、前記犠牲絶縁膜の一部を取り除くステップと、
前記半導体基板上のゲートスペーサ膜を取り除き、前記各ゲートスタックの間の半導体基板を露出させるステップと、
前記各ゲートスタックの間の半導体基板の露出面上に金属シリサイド膜を形成するステップと、を備えることを特徴とする半導体素子の製造方法。 - 前記絶縁膜を取り除いて前記ゲートスペーサ膜を露出させる前記ステップは、前記絶縁膜と前記ゲートスペーサ膜とのエッチング選択比が１３：１乃至３０：１以上になる方法で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記犠牲絶縁膜は、３０〜１５０オングストロームの厚さで形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記犠牲絶縁膜の一部を取り除く前記ステップは、ブランケット乾式エッチング方法で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記半導体基板上のゲートスペーサ膜を取り除いて前記各ゲートスタックの間の半導体基板を露出させる前記ステップは、前記半導体基板上のゲートスペーサ膜が取り除かれる間、前記ゲートスタックの側壁に形成されたゲートスペーサ膜が犠牲絶縁膜によって保護されるように行われることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ゲートスペーサ膜は、窒化膜によって形成され、前記犠牲絶縁膜は、高温酸化膜によって形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記半導体基板上のゲートスペーサ膜を取り除いて前記各ゲートスタックの間の半導体基板を露出させる前記ステップは、湿式エッチング方法で行われることを特徴とする請求項６に記載の半導体素子の製造方法。
- 前記湿式エッチング方法は、燐酸（Ｈ３ＰＯ４）溶液を用いて行われることを特徴とする請求項７に記載の半導体素子の製造方法。
- 前記湿式エッチング方法を行う前及びその後に、酸化膜を取り除くための湿式エッチングを行うステップをさらに備えることを特徴とする請求項７に記載の半導体素子の製造方法。
- セル領域及び周辺回路領域を有する半導体基板上にゲートスタックを形成するステップと、
前記セル領域内のゲートスタック側壁と、周辺回路領域内の半導体基板表面及びゲートスタックの側壁にゲートスペーサ膜を形成するステップと、
前記各ゲートスタックの間を絶縁膜で充填するステップと、
前記セル領域内の絶縁膜を取り除き、ランディングプラグ用導電膜の積層及び分離工程を行ってセル領域内の各ゲートスタックの間にランディングプラグを形成するステップと、
前記セル領域は覆い、前記周辺回路領域は露出させるマスク膜パターンをエッチングマスクとして用いることで、前記周辺回路領域の絶縁膜を取り除くステップと、
前記ランディングプラグを有するセル領域及び前記絶縁膜が取り除かれた周辺回路領域の全面に犠牲絶縁膜を形成するステップと、
前記セル領域上の犠牲絶縁膜及び前記周辺回路領域の基板上の犠牲絶縁膜を取り除き、前記周辺回路領域の半導体基板上のゲートスペーサ膜を露出させるステップと、
前記周辺回路領域から露出されたゲートスペーサ膜を取り除き、前記周辺回路領域の各ゲートスタックの間の半導体基板を露出させるステップと、
前記周辺回路領域から露出された半導体基板の表面に金属シリサイド膜を形成するステップと、を備えることを特徴とする半導体素子の製造方法。 - 前記セル領域は覆い、前記周辺回路領域は露出させるマスク膜パターンをエッチングマスクとして用いて前記周辺回路領域の絶縁膜を取り除く前記ステップを行う前に、全面にバッファ絶縁膜を形成するステップをさらに備えることを特徴とする請求項１０に記載の半導体素子の製造方法。
- 前記犠牲絶縁膜は、３０〜１５０オングストロームの厚さで形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
- 前記ゲートスペーサ膜は、窒化膜によって形成され、前記犠牲絶縁膜は、高温酸化膜によって形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
- 前記セル領域上の犠牲絶縁膜及び前記周辺回路領域の基板上の犠牲絶縁膜を取り除く前記ステップは、湿式エッチング方法で行われることを特徴とする請求項１３に記載の半導体素子の製造方法。
- 前記湿式エッチング方法は、燐酸（Ｈ３ＰＯ４）溶液を用いて行われることを特徴とする請求項１４に記載の半導体素子の製造方法。
- 前記湿式エッチング方法を行う前及びその後に、酸化膜を取り除くための湿式エッチングを行うステップをさらに備えることを特徴とする請求項１４に記載の半導体素子の製造方法。
- 前記周辺回路領域から露出されたゲートスペーサ膜を取り除く前記ステップは、前記半導体基板上のゲートスペーサ膜が取り除かれる間、前記ゲートスタックの側壁に形成されたゲートスペーサ膜が犠牲絶縁膜によって保護されるように行われることを特徴とする請求項１０に記載の半導体素子の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100703984B1 (ko) * | 2006-03-22 | 2007-04-09 | 삼성전자주식회사 | 반도체 집적 회로 장치의 제조 방법 및 그 구조 |
| KR100843550B1 (ko) * | 2006-11-06 | 2008-07-04 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| TWI411063B (zh) * | 2009-12-11 | 2013-10-01 | Winbond Electronics Corp | 記憶體的製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150824A (ja) * | 1998-11-12 | 2000-05-30 | Nec Corp | 半導体記憶装置とその製造方法 |
| JP2003332567A (ja) * | 2002-05-14 | 2003-11-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2003332575A (ja) * | 2002-05-15 | 2003-11-21 | Samsung Electronics Co Ltd | 均一なシリサイド接合を有する集積回路半導体素子及びその製造方法 |
| JP2005159335A (ja) * | 2003-10-29 | 2005-06-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2005191567A (ja) * | 2003-12-24 | 2005-07-14 | Hynix Semiconductor Inc | 半導体素子のコンタクト形成方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09264697A (ja) | 1996-03-28 | 1997-10-07 | Matsushita Electric Works Ltd | 熱交換器 |
| JP3077630B2 (ja) * | 1997-06-05 | 2000-08-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH11103055A (ja) | 1997-09-29 | 1999-04-13 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US6025255A (en) * | 1998-06-25 | 2000-02-15 | Vanguard International Semiconductor Corporation | Two-step etching process for forming self-aligned contacts |
| KR100352909B1 (ko) * | 2000-03-17 | 2002-09-16 | 삼성전자 주식회사 | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 |
| US6638843B1 (en) * | 2000-03-23 | 2003-10-28 | Micron Technology, Inc. | Method for forming a silicide gate stack for use in a self-aligned contact etch |
| JP3530104B2 (ja) * | 2000-04-19 | 2004-05-24 | 沖電気工業株式会社 | 半導体集積回路装置の製造方法 |
| US6306713B1 (en) * | 2000-10-10 | 2001-10-23 | Advanced Micro Devices, Inc. | Method for forming self-aligned contacts and local interconnects for salicided gates using a secondary spacer |
| US6306707B1 (en) * | 2000-11-20 | 2001-10-23 | Adanced Micro Devices, Inc. | Double layer hard mask process to improve oxide quality for non-volatile flash memory products |
| JP2003258129A (ja) * | 2002-03-01 | 2003-09-12 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
| JP4014447B2 (ja) | 2002-05-23 | 2007-11-28 | 富士通テン株式会社 | ナビゲーション装置 |
| KR100493025B1 (ko) * | 2002-08-07 | 2005-06-07 | 삼성전자주식회사 | 반도체 메모리 장치의 제조 방법 |
| KR100518536B1 (ko) * | 2002-08-07 | 2005-10-04 | 삼성전자주식회사 | 반도체 소자의 표면 평탄화 방법과 그에 따라 제조된반도체 소자 |
| KR100437011B1 (ko) * | 2002-08-27 | 2004-06-23 | 삼성전자주식회사 | 금속실리사이드막을 갖는 반도체 소자의 형성방법 |
| KR100467023B1 (ko) * | 2002-10-31 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬 접촉 구조 및 그 형성 방법 |
| KR100479604B1 (ko) * | 2003-03-21 | 2005-03-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2005109381A (ja) | 2003-10-02 | 2005-04-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| DE10360000B4 (de) * | 2003-12-19 | 2009-12-10 | Advanced Micro Devices, Inc., Sunnyvale | Abstandselement für eine Gateelektrode mit Zugspannung eines Transistorelements und ein Verfahren zur Herstellung |
| KR100641993B1 (ko) * | 2004-12-15 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법 |
| KR100654000B1 (ko) * | 2005-10-31 | 2006-12-06 | 주식회사 하이닉스반도체 | 금속실리사이드막을 갖는 반도체소자의 제조방법 |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150824A (ja) * | 1998-11-12 | 2000-05-30 | Nec Corp | 半導体記憶装置とその製造方法 |
| JP2003332567A (ja) * | 2002-05-14 | 2003-11-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2003332575A (ja) * | 2002-05-15 | 2003-11-21 | Samsung Electronics Co Ltd | 均一なシリサイド接合を有する集積回路半導体素子及びその製造方法 |
| JP2005159335A (ja) * | 2003-10-29 | 2005-06-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2005191567A (ja) * | 2003-12-24 | 2005-07-14 | Hynix Semiconductor Inc | 半導体素子のコンタクト形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7566603B2 (en) * | 2005-10-31 | 2009-07-28 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device having metal silicide layer |
Also Published As
| Publication number | Publication date |
|---|---|
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| CN100483684C (zh) | 2009-04-29 |
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