しかしながら、シリコン窒化膜はシリコン酸化膜と比べ比誘電率が2倍以上と高いため、ゲート電極103とソース/ドレイン等の不純物拡散層104間の容量、隣接するトランジスタ同士のゲート電極103間の容量、ゲート電極103−コンタクト電極間106の容量、ゲート電極−LIC配線間の容量を増大させてしまう。ソースやドレインとの抵抗を下げるため、トランジスタゲートに沿ってLIC配線を平行に形成した場合は、特に容量の増大が顕著であった。
図17は各世代のゲートオーバーラップ容量を示す模式図である。世代が進むと、ゲートと拡散層間の容量(C1)に対して、ゲート電極−コンタクト間の容量(C2)の割合が増えていくことが判る。この理由としては、微細化とともにゲート電極のピッチやゲート電極−コンタクトホール間の距離が縮小していくこと、また特にゲート周辺の絶縁膜中に占める窒化膜の割合が増え、実効的な比誘電率が高くなっていくことが挙げられる。このような寄生容量の増大は、微細化による高速性、低消費電力というメリットを阻害する要因となっていた。
更に、図18に示すように、トランジスタのピッチが縮小すると、サイドウォールスペーサ107に囲まれた不純物拡散層104にシリサイドを形成することが困難となる問題が生じていた。ゲート電極103間がサイドウォールスペーサ107に阻まれてしまうため、スパッタ法等の方法では高融点金属膜の成膜が困難となるためである。また、ゲート電極間において窒化膜のストレスによりシリサイド成長が抑制されてしまうという問題も生じていた。その結果、シリサイド抵抗が上昇し、デバイスの高速動作が阻害されることとなっていた。
一方で、ゲート電極と不純物拡散層を同時に接続するコンタクトホール(以下、シェアードコンタクトと称する)は、メモリセルサイズの縮小が可能なため、高集積化が求められるSRAMセルなどに使用されてきている。図19は、シェアードコンタクト電極114を有するMOSトランジスタの一例を示す概略断面図である。シェアードコンタクトの特徴は、ゲート電極に対して電極上部で接続を行う構造であるため、特別なマスクの追加やイオン注入工程を行うことなく、ゲート電極と拡散層を同時接続できることにある。
しかしながら、図16、図18に示したようなサイドウォールスペーサ107やエッチングストッパー膜108を用いると、図19に示すようにサイドウォールスペーサ107、エッチングストッパー108の部分は少なくとも不純物拡散層104との接続に寄与することができない。従って、図19に示すように、シェアードコンタクトサイズが微細化に沿ったスケーリングができないため、メモリセルの縮小、高集積化の妨げとなっていた。
更に、トランジスタのゲート電極103の幅Lgが細くなるに従い、配線抵抗が増大し、シリサイド形成時の抵抗が不安定になるという問題も生じていた。
この発明は上述のような問題を解決するためになされたものであり、第1の目的は、ゲート電極周辺の寄生容量の更なる低減を達成することにある。
また、第2の目的は、ゲートのピッチが縮小してもゲート間に低抵抗なシリサイド層を有する半導体装置を提供することにある。
また、第3の目的は、ゲートを構成する各膜の形状を最適化することにより、接合リーク不良、コンタクト抵抗の上昇が発生することを抑止することにある。
また、第4の目的は、シェアードコンタクトの径を更に縮小することにある。
また、第5の目的は、メモリセルサイズが縮小し、ゲート幅が細くなっても低抵抗なゲート電極を有する半導体装置を提供することにある。
この発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板の表面領域に形成された1対の不純物拡散層と、前記ゲート電極の側壁を覆い前記ゲート電極近傍における前記半導体基板上まで連なるように形成された第1の絶縁膜とを備えたものである。
また、前記第1の絶縁膜が略均一な膜厚で形成されているものである。
また、前記第1の絶縁膜及び前記ゲート電極を含む前記半導体基板の上を覆い、エッチングストッパー膜として機能する第2の絶縁膜を備えたものである。
また、前記第1の絶縁膜の前記ゲート電極の横方向への長さが前記第1の絶縁膜の膜厚の2倍以上としたものである。
また、前記ゲート電極の側壁における前記第2の絶縁膜の膜厚が前記ゲート電極の上部における前記第2の絶縁膜の膜厚より小さく、かつ前記ゲート電極の側壁における前記第2の絶縁膜の膜厚が前記半導体基板上における前記第2の絶縁膜の膜厚より小さくしたものである。
また、前記ゲート電極の上部における前記第2の絶縁膜の膜厚が前記半導体基板上における前記第2の絶縁膜の膜厚より小さくしたものである。
また、前記第1の絶縁膜の膜厚と前記ゲート電極の側壁における前記第2の絶縁膜の膜厚との和が前記第1の絶縁膜の前記ゲート電極の横方向への長さと略等しいものである。
また、隣接する前記ゲート電極の間に層間絶縁膜が形成されており、前記ゲート電極間の前記層間絶縁膜に空洞領域が形成されているものである。
また、前記半導体基板上に形成された前記第1の絶縁膜の下層における前記不純物拡散層の不純物濃度が前記ゲート電極に対して更に外側の前記不純物拡散層の不純物濃度よりも低濃度とされているものである。
また、隣接する前記ゲート電極間における前記不純物拡散層の表面に低抵抗膜が形成されているものである。
また、前記ゲート電極の上部に低抵抗膜が形成されているものである。
また、前記ゲート電極の側面に低抵抗膜が形成されているものである。
また、隣接する前記ゲート電極間に層間絶縁膜が形成されており、前記層間絶縁膜及び前記ゲート電極上に少なくともシリコン酸化膜の比誘電率よりも低い低比誘電率膜が形成されているものである。
また、前記ゲート電極の上部において前記第2の絶縁膜が除去されており、前記ゲート電極と前記低比誘電率膜が密着しているものである。
また、前記ゲート電極の側壁における前記第1及び第2の絶縁膜が上から所定量除去されており、この部位に前記低比誘電率膜上層が充填されているものである。
また、前記ゲート電極上において前記ゲート電極と接続されるとともに前記不純物拡散層の一方と接続されたコンタクト電極を備えたものである。
また、この発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する第1の工程と、前記ゲート電極の上面、側面及び前記半導体基板上を覆うように第1の絶縁膜を形成する第2の工程と、前記第1の絶縁膜上に前記第1の絶縁膜をエッチングするためのエッチングマスク膜を形成する第3の工程と、異方性エッチングにより前記ゲート電極の側壁部以外のエッチングマスク膜を除去し、前記ゲート電極の側壁部に残存したエッチングマスク膜をマスクとして引き続き前記第1の絶縁膜のエッチングを行うことにより前記第1の絶縁膜を前記ゲート電極の側壁から前記エッチングマスク膜の下層における前記半導体基板まで連なる形状とする第4の工程と、前記エッチングマスク膜を除去する第5の工程と、前記半導体基板上の全面に第2の絶縁膜を形成して、前記ゲート電極及び前記半導体基板上を覆う第6の工程を有するものである。
また、前記第4の工程において、前記半導体基板上において前記第1の絶縁膜の前記ゲート電極の横方向への長さが前記第1の絶縁膜の膜厚の2倍以上となるようにエッチングを行うものである。
また、前記第6の工程において、前記ゲート電極の側壁部における前記第2の絶縁膜の膜厚が前記ゲート電極の上部における前記第2の絶縁膜の膜厚より小さく、かつ前記ゲート電極の側壁部における前記第2の絶縁膜の膜厚が前記半導体基板上における前記第2の絶縁膜の膜厚より小さくなるように前記第2の絶縁膜を形成するものである。
また、前記第6の工程において、前記ゲート電極の上部における前記第2の絶縁膜の膜厚が前記半導体基板上における前記第2の絶縁膜の膜厚より小さくなるように前記第2の絶縁膜を形成するものである。
また、前記第1の絶縁膜の膜厚と前記ゲート電極の側壁部における前記第2の絶縁膜の膜厚との和が前記半導体基板上における前記第1の絶縁膜の前記ゲート電極の横方向への長さと略等しくなるように前記第1及び第2の絶縁膜を形成するものである。
また、前記第1の工程と前記第2の工程の間に、前記ゲート電極をマスクとして前記半導体基板の表面領域に不純物を導入して不純物拡散層を形成する第7の工程を更に有するものである。
また、前記第4の工程の後、前記第6の工程の前に、少なくとも前記ゲート電極及び前記第1の絶縁膜をマスクとして前記第7の工程よりも高濃度の不純物を前記半導体基板の表面領域に導入する第8の工程を更に有するものである。
また、前記第4の工程後に、前記ゲート電極上及び前記不純物拡散層上に高融点金属膜を形成する第9の工程と、熱処理を施して前記高融点金属膜と前記ゲート電極又は前記不純物拡散層における前記半導体基板とを反応させて低抵抗膜を形成する第10の工程とを更に有するものである。
また、前記第6の工程後に、前記第2の絶縁膜上に層間絶縁膜を形成する第11の工程と、前記不純物拡散層に到達する開孔を前記層間絶縁膜及び前記第2の絶縁膜に形成する第12の工程と、前記開孔を充填する導電膜を形成する第13の工程とを更に有するものである。
また、前記第12の工程において前記開孔を前記不純物拡散層とともに前記ゲート電極に到達するように形成し、前記第13の工程において、前記導電膜を前記ゲート電極及び前記不純物拡散層に接続するものである。
また、前記第11の工程後、隣接する前記ゲート電極間における前記層間絶縁膜中に空洞領域を形成する第14の工程を更に有するものである。
また、前記第6の工程後に、前記第2の絶縁膜上に層間絶縁膜を形成する第15の工程と、前記ゲート電極の上面が露出するまで前記層間絶縁膜及び前記ゲート電極上の前記第2の絶縁膜を研磨して除去する第16の工程と、露出した前記ゲート電極上、前記ゲート電極間の前記層間絶縁膜上を含む前記半導体基板上にシリコン酸化膜よりも比誘電率の低い低比誘電率の絶縁膜を形成する第17の工程とを更に有するものである。
また、前記第16の工程と前記第17の工程の間に、前記ゲート電極の両側において露出している前記第1及び第2の絶縁膜をウエットエッチングにより上部から所定量だけ除去する第18の工程を更に有し、前記第17の工程において、前記低比誘電率の絶縁膜を前記第18の工程において前記第1及び第2の絶縁膜を除去した部位を充填するように形成するものである。
また、前記第18の工程後、前記第17の工程前に、露出している前記ゲート電極の上面及び側面に高融点金属膜を形成する第19の工程と、熱処理を施して前記ゲート電極と前記高融点金属膜とを反応させて、前記ゲート電極の上面及び側面に低抵抗膜を形成する第20の工程を更に有するものである。
また、前記第13の工程後に、前記層間絶縁膜、前記第2の絶縁膜及び前記第1の絶縁膜を順次除去する第21の工程と、前記半導体基板上の全面にシリコン酸化膜よりも比誘電率の低い低比誘電率膜を形成して前記ゲート電極及び前記導電膜を覆う第22の工程と、前記低比誘電率の絶縁膜を研磨して前記導電膜を露出させる第23の工程とを有するものである。
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
ゲート電極の側壁から半導体基板上まで連なるように断面がL字形状の第1の絶縁膜を形成してサイドウォールスペーサを構成したため、ゲート電極の横方向へのサイドウォールスペーサの膜厚、体積を最小限に抑えることができ、ゲート電極間、ゲート電極−コンタクト電極間の寄生容量を低減させることが可能となる。
第1の絶縁膜の膜厚を略均一としたことにより、ゲート電極の横方向へのサイドウォールスペーサの膜厚、体積を確実に低減させることができる。
ゲート電極上及び半導体基板上を覆う第2の絶縁膜を形成したため、この第2の絶縁膜をエッチングストッパー膜として機能させることにより、不純物拡散層へのコンタクトホールをゲート電極若しくは素子分離端に到達させることなく自己整合的に形成することができる。
第1の絶縁膜のゲート電極の横方向への長さを第1の絶縁膜の膜厚の2倍以上に規定したことにより、第1の絶縁膜の膜厚を半導体基板上における第1の絶縁膜の長さに比して十分小さくすることができ、ゲート電極の横方向へのサイドウォールスペーサの膜厚、体積を最小限に抑えてゲート電極間、ゲート電極−コンタクト電極間の寄生容量を低減させることができる。
ゲート電極の側壁における第2の絶縁膜の膜厚をゲート電極の上部における第2の絶縁膜の膜厚より小さくし、かつゲート電極の側壁における第2の絶縁膜の膜厚を半導体基板上における第2の絶縁膜の膜厚より小さくしたことにより、ゲート電極間、ゲート電極−コンタクト電極間の寄生容量を低減させることができる。また、コンタクトホールあるいはLIC配線がゲート電極側に重ねあわせずれを起こした場合であってもゲート側壁部の第2の絶縁膜に接触しにくい構造とすることができる。
ゲート電極の上部における第2の絶縁膜の膜厚を半導体基板上における第2の絶縁膜の膜厚より小さくしたことにより、コンタクトエッチング時のオーバーエッチング量を減らすことができ、オーバーエッチングが主原因で生じる接合リーク不良の発生を抑止することができる。
第1の絶縁膜の膜厚とゲート電極の側壁における第2の絶縁膜の膜厚との和を第1の絶縁膜のゲート電極の横方向への長さと略等しくしたことにより、不純物拡散層と接続されるコンタクトホールが位置ずれを起こした場合であっても接合リーク不良が生じたり、コンタクト抵抗が上昇してしまうことを抑止することができる。
隣接するゲート電極の間の層間絶縁膜に空洞領域を形成したことにより、ゲート電極間の寄生容量を低減させることができる。
断面がL字形状の第1の絶縁膜からなるサイドウォールスペーサを形成したことにより、第1の絶縁膜の下層における不純物濃度を低濃度としたLDD構造を形成することが可能となる。
隣接するゲート電極間における不純物拡散層の表面に低抵抗膜を形成したことにより、不純物拡散層とコンタクト電極との間の電気抵抗を低減させることができる。
ゲート電極の上部若しくは側面に低抵抗膜を形成したことにより、ゲート幅が細くなった場合であってもゲート電極を低抵抗化することができ、デバイスの高速動作を実現することができる。
隣接する前記ゲート電極間に層間絶縁膜を形成し、層間絶縁膜及びゲート電極上に少なくともシリコン酸化膜の比誘電率よりも低い低比誘電率膜を形成したことにより、ゲート電極の上層における寄生容量を低減させることができる。
ゲート電極の上部において第2の絶縁膜を除去し、ゲート電極上部と上層の低比誘電率膜とを密着させたことにより、ゲート電極と更に上層の配線との寄生容量を低減させることができる。
ゲート電極の側壁において第1及び第2の絶縁膜を上から所定量除去し、この部位に上層の低比誘電率膜を充填したことにより、ゲート電極間、ゲート電極−コンタクト電極間の寄生容量を最小限に抑えることができる。
ゲート電極の側壁から半導体基板上まで連なるように断面がL字形状のサイドウォールスペーサを形成した構造において、ゲート電極と不純物拡散層の双方に接続されるコンタクト電極を形成したことにより、占有領域を最小限に抑えたシェアードコンタクト電極を形成して微細化を達成することができる。
ゲート電極周辺の第1及び第2の絶縁膜を一旦除去した後、隣接するゲート電極間に低比誘電率膜を形成したことにより、ゲート電極間の寄生容量の更なる低減を達成することができる。
実施の形態1.
図1はこの発明の実施の形態1の半導体装置を示す概略断面図である。以下、図1を参照しながら、実施の形態1の半導体装置の構造を説明する。図1の半導体装置は、この発明をSAC構造のMOSトランジスタに適用した例であり、シリコン半導体基板1上にゲート酸化膜2を介して形成されたゲート電極3、ゲート電極3の両側のシリコン半導体基板1の表面領域に形成されたソース/ドレイン拡散層の一対の不純物拡散層4、不純物拡散層4の表面に形成されたシリサイド膜5、及びシリサイド膜5に電気的に接続されたコンタクト電極6を有して構成されている。
ゲート電極3の側面にはシリコン窒化膜7が形成されている。このシリコン窒化膜7はゲート電極3の側壁からシリコン半導体基板1上まで連なるように形成されており、図1に示すようにゲート電極の延在する方向と直交する方向にそった断面の形状が略L字状の形状とされている。
ゲート電極3は、ポリシリコン膜3a及びチタンシリサイド(TiSi2)等のシリサイド膜3bの2層からなるサリサイド構造であり、不純物拡散層4上のシリサイド膜5及びゲート電極3の上部を構成するシリサイド膜3bは、サリサイド化によって同一工程で形成されたものである。
そして、ゲート電極3及びシリコン半導体基板1上を覆うようにシリコン窒化膜8が形成されている。シリコン窒化膜8は、不純物拡散層4に達するコンタクト電極6のコンタクトホールを形成する際のエッチングストッパー膜となる膜であって、コンタクトホール形成の際のマスクが多少ずれた場合でもコンタクトホールがゲート電極3若しくは素子分離端に達することを抑止する機能を有する。
シリコン窒化膜8はシリコン窒化膜7が形成された領域においてはシリコン窒化膜7を介してゲート電極3の側壁若しくはシリコン半導体基板1上を覆っている。また、シリコン窒化膜8は、ゲート電極3上においてはシリサイド膜3b上を、不純物拡散層4上ではシリサイド膜5上をそれぞれ覆うように形成されている。
実施の形態1の半導体装置は、ゲート電極3の側壁に形成されたシリコン窒化膜7がサイドウォールスペーサとして機能し、後述するようにMOSトランジスタのLDD構造を形成する場合には、高濃度の不純物拡散層4bを形成する際のマスクとなる。図1に示すように、サイドウォールスペーサとしてのシリコン窒化膜7を略均一な膜厚で形成し、ゲート電極3の側面及びシリコン半導体基板1上の所定範囲を覆うようにしたため、特にゲート電極3の側方に存在するシリコン窒化膜7の膜厚及び体積を大幅に低減することができる。また、同時にシリコン窒化膜7上に形成したシリコン窒化膜8がゲート電極3の横方向に拡大してしまうことを抑止することができ、ゲート電極3の側方におけるシリコン窒化膜8の膜厚、体積も極力少なくすることができる。このように、ゲート電極3の側壁部において比誘電率の高いシリコン窒化膜が占有する体積を極力少なくすることによって、ゲート電極3とコンタクト電極6間又は隣接するゲート電極3間に生じる寄生容量を最小限に抑えることができる。
図2は、図1の半導体装置において、ゲート電極3の周辺を構成する各膜の寸法を詳細に示す断面図である。図2に示すように、MOSトランジスタのゲート電極3のサイドウォールスペーサーの構造に関して、実施の形態1では、少なくとも絶縁材料としてシリコン酸化膜の比誘電率(ε=3.9)よりも比誘電率が高い材料であるシリコン窒化膜7によってサイドウォールスペーサーを構成し、
Tsw>=2×Td
を満たすようにゲート電極3のサイドウォールスペーサの構造を決定している。ここで、Tdはゲート電極3の側面及びシリコン半導体基板1上におけるシリコン窒化膜7の膜厚であり、Tswはシリコン半導体基板1上においてゲート電極3の側面から不純物拡散層4側に向かって水平に延在するシリコン窒化膜7の長さ(幅)を示している。
このように、ゲート電極3の側面におけるシリコン窒化膜7の膜厚を、シリコン半導体基板1上でのシリコン窒化膜7の水平方向の長さ(=Td)の1/2以下とすることによって、ゲート電極3の側面におけるシリコン窒化膜7の体積を最小限に抑えることができる。そして、ゲート電極3の側壁におけるサイドウォールスペーサの膜厚を減少させることができるため、主に隣接するゲート電極3間、ゲート電極3−コンタクト電極6間の寄生容量を最小限に抑えることが可能となる。
また、図2において、サイドウォールスペーサとしてのシリコン窒化膜7の代わりにシリコン窒化膜とシリコン酸化膜の2層構造の膜、あるいは多層構造の膜を用いてもよい。サイドウォールスペーサー中にシリコン窒化膜を含む構造の場合、窒化膜の構成比率を減らすことでゲート電極3とのストレスを緩和させることができる。
また、実施の形態1の半導体装置において、好適には図2に示すように、エッチングストッパー膜であるシリコン窒化膜8の構造に関して、
Tb<Ta、Tb<Tc
を満たすデバイス構造とすることが望ましい。ここで、Taはゲート電極3上におけるシリコン窒化膜8の膜厚を、Tbは、ゲート電極3の側壁部におけるシリコン窒化膜8の膜厚を、Tcは、シリコン半導体基板1上におけるシリコン窒化膜8の膜厚をそれぞれ示している。
このように、シリコン窒化膜8の膜厚について、ゲート電極3の側壁部における膜厚Tbをゲート電極3上の膜厚Ta及びシリコン半導体基板1上の膜厚Tcよりも小さくすることによって、ゲート電極3の側方におけるシリコン窒化膜8の体積を極力少なくすることができ、ゲート電極3間、ゲート電極3−コンタクト電極6間の容量を最小限に抑えることができる。
また、シリコン窒化膜7をゲート電極3の側壁に沿って均一な膜厚で形成したことにより、ゲート電極3の側壁において、シリコン窒化膜8をゲート電極3の側面に沿って均一な膜厚で形成することができ、シリコン窒化膜8の表面をシリコン半導体基板1の表面に対して垂直に形成することができる。従って、コンタクトホールあるいはLIC配線がゲート電極3側に向かって重ね合わせずれを起こした場合であっても、コンタクトホールあるいはLIC配線がシリコン窒化膜8と接触してしまうことを確実に防止することができる。従って、コンタクト電極6と不純物拡散層4(シリサイド膜5)との接触面積が減少してしまうことを抑止することができ、コンタクト抵抗を安定させることができる。
Tb<Ta、Tb<Tcの膜厚条件を満たすようにシリコン窒化膜8を形成するためには、プラズマCVD法を用いた成膜方法によってシリコン窒化膜8を形成する。これにより、Tb<Ta、Tb<Tcの膜厚条件を満たしたシリコン窒化膜8を形成することができる。
更に、実施の形態1の半導体装置においては、図2に示すように、
Ta>Tc
を満たすデバイス構造とすることが望ましい。
SAC構造において、シリコン窒化膜8をエッチングストッパーとして機能させるために必要な膜厚は、最もオーバーエッチングがかかるゲート電極3上のシリコン窒化膜8の膜厚Taで定まる。また、膜厚Tcを膜厚Taより薄くすることにより、コンタクト電極6を埋め込むための不純物拡散層4上におけるコンタクトホール形成時のオーバーエッチング量も減らすことができ、オーバーエッチングが主原因で起こる接合リーク不良を抑止することができる。従って、Ta>Tcを満たしながら、エッチングストッパー膜として機能するシリコン窒化膜8の膜厚を必要最小限の膜厚に抑えることで寄生容量を低減させることが可能となる。
更に、実施の形態1の半導体装置においては、図2に示すようにトランジスタゲートのサイドウォールスペーサーとエッチングストッパー膜の構造に関して、
Tsw=Tb+Td
を満たすデバイス構造が望ましい。
前述したように、Tswはシリコン半導体基板1上におけるシリコン窒化膜7の水平方向の長さ(幅)を示している。また、Tbは、ゲート電極3の側壁部におけるシリコン窒化膜8の膜厚を、Tdはシリコン窒化膜7の膜厚を示している。
この構成により、シェアードコンタクトやボーダレス構造を採用するデバイスに対して、微細化とデバイス性能を考慮した最適な構造を得ることができる。
図3及び図4の比較例に基づいて、Tsw=Tb+Tdとした場合の利点について説明する。図3は、Tsw>Tb+Tdとした場合を示している。この構造では、コンタクト電極6が充填されるコンタクトホールがゲート電極3側に重ね合わせずれを起こした場合に、コンタクトホールがシリコン半導体基板1上のシリコン窒化膜7の位置と重なった状態でシリコン半導体基板1まで到達してしまう。このため、コンタクト電極6がシリコン窒化膜7の下部の低濃度の不純物拡散層4aに到達してしまい、シリコン窒化膜7の下部で接合リーク不良を招来することとなる。シリコン窒化膜7の下部は接合が浅いため、ここにコンタクトホールがずれて配置されると接合リークを起こし易いためである。更に、図3に示すように不純物拡散層4にシリサイド膜5を形成している場合には、コンタクトホールの位置がシリサイド膜5上から外れてしまうため、コンタクト電極6が不純物拡散層4と直接接続されてしまい、コンタクト抵抗が非常に高くなるという問題が生じる。
また、図4に示すように、Tsw<Tb+Tdとした場合には、コンタクト電極6の位置をゲート電極3から十分離間させないと、コンタクト電極6とシリコン窒化膜8が干渉してしまい、コンタクト電極6と不純物拡散層4(シリサイド膜)との接触面積が減少してしまう。これにより、コンタクト電極6とシリサイド膜5との抵抗が上昇してしまう。
これに対して、図2に示すように、Tsw=Tb+Tdとした実施の形態1の構造では、コンタクトホールがゲート電極3側に位置ずれを起こした場合であっても、シリコン窒化膜7はゲート電極3側壁を覆うシリコン窒化膜8の下層に必ず位置することになるため、コンタクトホールがシリコン窒化膜7を貫通して下層のシリコン半導体基板1に達することを抑止できる。また、コンタクト電極6とシリコン窒化膜8との距離を最大限に確保できるため、図4に示したようなコンタクト電極6とシリコン窒化膜8との干渉を抑止でき、コンタクト電極6とシリサイド膜5の接触抵抗の減少を抑止することができる。
次に、実施の形態1の半導体装置の製造方法について説明する。以下の製造方法の説明において、シリコン窒化膜7を形成する主要工程については図5に基づいて説明し、その他の工程については図示を省略する。先ず、シリコン半導体基板1上に素子分離絶縁膜を形成する。素子分離はいわゆるLOCOS法、トレンチ法等の方法によって行う。その後、素子活性領域にウエル形成、しきい値制御等を目的としてイオン注入を行う。
次に、ゲート酸化膜2を成膜後、ゲート電極材料としてのポリシリコン膜3aを堆積し、ゲート電極のパターニングを行う。ゲート電極材料の加工は、フォトレジスト、又はシリコン酸化膜、シリコン窒化膜等の絶縁膜をマスクして行う。
次に、ゲート電極に接近した浅い接合形成を目的として、ゲート電極(ポリシリコン膜3a)をマスクとして低濃度の不純物のイオン注入を行う。これにより、ゲート電極の両側のシリコン半導体基板1の両側に低濃度の不純物拡散層4aを形成する。この状態を図5(a)に示す。
その後、図5(b)〜図5(d)に示す工程によりゲート電極3の両側にサイドウォールスペーサとしてのシリコン窒化膜7を形成する。サイドウォールスペーサの形成方法としては、シリコン酸化膜11、シリコン窒化膜7及びシリコン酸化膜12の3層構造を形成し、これらの膜をゲート電極3の側壁部のみに残す異方性エッチングを行い、シリコン半導体基板1に不純物を導入してMOSトランジスタを形成した後、最も外側のシリコン酸化膜12を除去することにより行う。
先ず、図5(b)に示すように、ゲート電極3の上面及び側面、シリコン半導体基板1上を覆うようにシリコン酸化膜11を形成し、更にシリコン酸化膜11上にシリコン窒化膜7を形成する。
次に、シリコン窒化膜7上にBPTEOS、NSG等のシリコン酸化膜12を形成する。その後、異方性エッチングを行うことにより、図5(c)のようにシリコン半導体基板1上のシリコン酸化膜12を除去し、ポリシリコン膜3aからなるゲート電極の側壁のみにシリコン酸化膜12を残存させる。その後、シリコン酸化膜12をマスクとして引き続いてエッチングを行うことにより、シリコン酸化膜12の下層以外のシリコン半導体基板1上及びゲート電極上のシリコン窒化膜7を除去する。これにより、図5(c)に示すように、ゲート電極3の側壁からシリコン半導体基板1上までがL字状の断面形状を有するシリコン窒化膜7によって覆われた構造を形成することができる。
この際、シリコン窒化膜7の下層のシリコン酸化膜11を残存させるようにエッチングを行うことにより、特に不純物拡散層4におけるシリコン半導体基板1の表面がダメージを受けることを抑止することができる。なお、シリコン酸化膜11はシリコン半導体基板1の表面のダメージ発生の抑止の他、界面準位の高いシリコン窒化膜7とゲート電極3との間のバッファ層、シリコン窒化膜7とゲート電極3とのストレスを緩和する機能を有する膜である。図5以外の各実施の形態の説明においては、シリコン酸化膜11の説明及び図示を省略する。
シリコン窒化膜7によるサイドウォールスペーサの形成後、深い接合形成を目的として、ゲート電極及びその両側のシリコン窒化膜7、シリコン酸化膜12をマスクとして高濃度の不純物のイオン注入を行う。その後、不純物を活性化させる熱処理を施し、シリサイド形成を行う。
ゲート電極上層部をシリサイド化させる場合、ゲート電極材料としてはポリシリコンが中心に用いられ、少なくともこの工程の直前には電極上層部に絶縁膜を残さない構造が必要である。従って、シリサイド工程の前にゲート電極3及び不純物拡散層4上のシリコン酸化膜11は除去しておく。
そして、ゲート電極3上、シリコン酸化膜12及び不純物拡散層4を覆うように例えばスパッタ法によりチタン(Ti)膜等の高融点金属膜を形成し、熱処理を施す。このいわゆるサリサイド工程により、ゲート電極3の上部にチタンシリサイド(TiSi2)からなるシリサイド膜3bを形成するとともに不純物拡散層4の表面にシリサイド膜5を形成する。その後、ゲート電極3の側壁のシリコン酸化膜12を除去する。シリコン酸化膜12の材料として、例えば、フッ酸に溶けやすいBPTEOSやNSGを用いることにより、ウエットエッチングを用いて容易に除去することが可能となる。
なお、ゲート電極3及び不純物拡散層4のシリサイド化は、シリコン酸化膜12を除去した後にチタン膜を形成し、熱処理を施すことにより行ってもよい。また、高濃度の不純物をイオン注入する工程の前にシリコン酸化膜12を除去しておき、ゲート電極3及びシリコン窒化膜7をマスクとして高濃度の不純物のイオン注入を行ってもよい。
このシリサイド工程においては、サイドウォールスペーサとしてシリコン窒化膜7を用いているため、シリサイド膜5の形成時にゲート電極との距離(枠幅)の変動を最小限に抑制することができる。
シリサイド膜3b,5の形成により、ゲート電極3や不純物拡散層4の寄生抵抗を低減できるため、デバイスの高速動作に特に適しており、ロジックLSIやシステムLSIへ適用して好適である。
次に、図5(e)に示すように、シリコン半導体基板1上及びゲート電極3上を覆うように、エッチングストッパー膜としてのシリコン窒化膜8を形成する。
その後、シリコン半導体基板1上の全面に層間絶縁膜を堆積し、コンタクト層間を形成する。このとき主に用いられる絶縁膜はシリコン酸化膜である。近年、微細化の追求からコンタクトホールと素子分離膜又はゲート電極との余裕が小さくなる傾向にあり、接合リークや配線ショートを防止するための構造が必要とされている。本実施の形態の半導体装置ではSAC構造によってエッチングストッパー膜をコンタクト層間に導入し、接合リークや配線ショートを防止している。
SAC構造を用いることにより、コンタクト電極6のコンタクトホール形成の際のエッチングをシリコン窒化膜8で一旦止め、その後、シリコン窒化膜8に対して追加エッチングを必要な分だけ行うことにより、不必要なオーバーエッチングを減らすことが可能である。その結果、重ねずれ等によりホールが素子分離領域上にかかることがあっても、過剰なエッチングが素子分離にかかわらず、接合リークを防止することができる。エッチングストッパー膜はコンタクト層間絶縁膜として一般的なシリコン酸化膜に対してエッチング選択比が十分にとれる材料が好ましく、シリコン窒化膜8を用いることにより過剰なエッチングを防止することができる。
不純物拡散層4のシリサイド膜5に到達するコンタクトホールを開孔した後、コンタクトホールを充填するコンタクト電極6を形成することにより、実施の形態1の半導体装置を完成させる。
以上説明したように、この発明の実施の形態1の半導体装置では、ゲート電極3の側壁からシリコン半導体基板1上まで連なるように断面が略L字状のシリコン窒化膜7からなるサイドウォールスペーサを形成するようにしたため、サイドウォールスペーサがシリコン半導体基板1の上層から下層に向かって末広がりの形状となることを抑止することができる。従って、ゲート電極3の側方におけるサイドウォールスペーサの膜厚、体積を大幅に減少させることができ、ゲート電極3間あるいはゲート電極3とコンタクト電極6間の寄生容量を最小限に抑えることができる。
また、サイドウォールスペーサとしてのシリコン窒化膜7と、エッチングストッパー膜としてのシリコン窒化膜8の寸法を最適化することにより、ゲート電極3とコンタクト電極6との干渉を抑止してコンタクト電極6とシリサイド膜5との間の電気抵抗を最小限に抑えることができるとともに、コンタクト電極6がシリコン窒化膜7の下層の低濃度の不純物拡散層4aへ到達してしまうことを抑止することができる。
実施の形態2.
図6は、この発明の実施の形態2の半導体装置を示す概略断面図である。実施の形態2は、隣接して形成したゲート電極3間のシリコン半導体基板1の表面の不純物拡散層4にシリサイド膜5を形成したメモリセルの構成を示している。ゲート電極3及びゲート電極3周りのシリコン窒化膜7、シリコン窒化膜8の構成は実施の形態1と同様である。
ゲート電極に囲まれた不純物拡散層へシリサイドを形成することは非常に困難である。その理由は主としてゲート電極の側壁に形成したサイドウォールが横方向に拡大していることにある。特に、ゲート電極の間隔が狭ピッチとなるとスパッタ法によって不純物拡散層上に高融点金属膜を成膜することが困難となる。
図6に示す半導体装置では、実施の形態1と同様の方法によって、ゲート電極3の側壁からシリコン半導体基板1の表面まで連なるように均一な膜厚のシリコン窒化膜7を形成し、これをサイドウォールスペーサとしている。従って、シリコン窒化膜8を形成する前の段階においてゲート電極3間における不純物拡散層4の露出面積を最大限に確保することができる。従って、スパッタ法を用いた場合であってもゲート電極3間の不純物拡散層4上に確実に高融点金属膜を形成することができる。これにより、ゲート電極3間のピッチが微細化によって縮小した場合であっても、隣接するゲート電極3間においてサイドウォールスペーサが占有する領域を極力小さくすることができるため、シリサイド反応に必要な高融点金属を十分に成膜することができる。狭ピッチ化が進むメモリセル等に対して、実施の形態2のデバイス構造は特に有効である。
また、このL字型のシリコン窒化膜7を用いてLDD形成工程を行うことにより、実施の形態1で説明したように、隣接するゲート電極3間において浅い接合と深い接合を有するLDD構造のソース/ドレインを同時に形成することも可能となる。
次に、図7に基づいて実施の形態2の半導体装置の他の例について説明する。図7の半導体装置は、図6の半導体装置と同様にゲート電極3間の不純物拡散層4にシリサイド膜5を形成するとともに、少なくともコンタクトホールが形成されないゲート電極3間に形成した層間絶縁膜9に空洞領域10を形成してゲート電極3間の寄生容量を低減させたものである。空洞領域10は真空状態、又は不活性ガスが充填された状態とされている。ゲート電極3及びゲート電極3周りのシリコン窒化膜7、シリコン窒化膜8の構成は実施の形態1と同様である。
空洞領域10の形成は、層間絶縁膜9の形成と同時に行う。従って、空洞領域10を形成するための特別なマスク形成工程は必要なく、工程を煩雑化することなく空洞領域10を形成することができる。ゲート電極3の上層からゲート電極3に達するコンタクトを形成する場合には、ゲート電極3の横方向への寸法変動、コンタクト径の寸法変動、ゲート電極3に対するコンタクトの重ね合せずれ量を考慮して空洞領域10を作りこみ、ゲート電極3へのコンタクトが空洞領域10に接することのないように空洞領域10を形成する。
図6、図7に示した半導体装置では、実施の形態1の半導体装置と同様にゲート電極3の周辺のシリコン窒化膜7、シリコン窒化膜8の構造を最適化しているため、特にゲート電極3の側壁におけるシリコン窒化膜の膜厚、体積が最小限に抑えられ、ゲート電極3間の寄生容量を低減することができる。図6に示す半導体装置では、これに加えて狭ピッチのゲート電極3間にシリサイド膜5を確実に形成することができる。更に、図7の半導体装置では、これに加えて層間絶縁膜9に空洞領域10を形成しているため、ゲート電極3間、ゲート電極3−コンタクト電極6間において更なる寄生容量の低減を実現することができる。
次に、図8に基づいて実施の形態2の半導体装置の更に他の例について説明する。図8は半導体装置の構成と製造方法を共に示す断面図である。
図8に示す半導体装置は、実施の形態1と同様にゲート電極3の周りにシリコン窒化膜7及びシリコン窒化膜8を形成し、ゲート電極3を含むシリコン半導体基板1上の全面に層間絶縁膜9を形成した後、シリコン窒化膜エッチングストッパー膜としてのシリコン窒化膜8を用いてシェアードコンタクトやボーダレスコンタクトを形成した後に、層間絶縁膜9、シリコン窒化膜8を含む絶縁膜を一旦除去し、シリコン酸化膜の比誘電率(ε=3.9)よりも低い比誘電率を有する低比誘電率(low k)膜13をゲート電極3間、コンタクト電極6間に再び成膜したものである。図8(d)に示すように、シリコン窒化膜7及びシリコン窒化膜8を除去した後に低比誘電率膜13を形成することにより、ゲート電極3間の比誘電率をより低減させることができ、寄生容量の発生を最小限に抑えることができる。
以下、図8の半導体装置の製造方法を詳細に説明する。図8(a)は、図1に示す実施の形態1の半導体装置を形成し、シリコン半導体基板1上を層間絶縁膜9で覆った状態を示しており、ゲート電極3を隣接して形成した状態を示している。ここまでの工程は実施の形態1で説明した半導体装置の製造方法と同様にして行う。この状態から、層間絶縁膜9を除去し、シリコン窒化膜7及びシリコン窒化膜8を除去することにより、図8(b)に示す構造を得る。
次に、図8(c)に示すように、シリコン半導体基板1上の全面にシリコン酸化膜の比誘電率(ε=3.9)よりも低い比誘電率を有する低比誘電率膜13を形成し、低比誘電率膜13によってゲート電極3及びコンタクト電極6を覆う。
その後、例えばCMP(化学的機械研磨)法により低比誘電率膜13の表面を研磨して平坦化し、コンタクト電極6の上面を露出させる。これにより、図8(d)に示す構造を得る。
図8に示す半導体装置によれば、ゲート電極3の側面におけるシリコン窒化膜7,8を除去し、更にゲート電極3間に低比誘電率膜13を形成しているため、隣接するゲート電極3間、ゲート電極3とコンタクト電極6間における寄生容量の更なる低減を達成することができる。
実施の形態3.
次に、この発明の実施の形態3について説明する。図19において説明したように、ゲートと不純物拡散層とを同時に接続するシェアードコンタクトは、メモリセル縮小化により適しているため、高集積化が求められるSRAMセルなどに使用されている。
実施の形態3の半導体装置は、実施の形態1の半導体装置をシェアードコンタクトを有するメモリセルに適用したものである。以下、図9に基づいて実施の形態3の半導体装置の構成について説明する。図9においてゲート電極3及びゲート電極3の周辺のシリコン窒化膜7,8の構成は実施の形態1と同様である。
図9に示す半導体装置では、コンタクトホール形成により不純物拡散層4の一方の表面のシリコン窒化膜8が除去されるとともに、ゲート電極3上においてもシリコン窒化膜8が除去されている。そして、ゲート電極3のシリサイド膜3bと不純物拡散層4のシリサイド膜5の双方に接続されるシェアードコンタクト電極14が形成されている。
実施の形態3では、シリコン窒化膜7及びシリコン窒化膜8の寸法が最適化され、シリコン窒化膜7がゲート電極3の側壁に沿って均一な膜厚で形成されているため、図19のシェアードコンタクト電極114と比較すると、φ2(図9参照)<φ1(図19参照)とすることができ、この分だけメモリセルを縮小することができる。従って、この構造によればメモリセルサイズが小さくでき、高集積化が可能となる。
また、図9に示すように、ゲート電極3に対してシェアードコンタクト電極14が形成されている側のシリコン窒化膜7及びシリコン窒化膜8の膜厚の合計(=Tb+Td)をシリコン窒化膜7のゲート電極3側面から側方に向かって延在する長さ(=Tsw)と同等若しくは同等以上としている。これにより、シェアードコンタクト電極14がシリコン窒化膜7の下層の不純物拡散層4に達することを抑止できる。
また、図9においてφ2=φ1となる設計をした場合、すなわち、図19のシェアードコンタクトと同一幅のシェアードコンタクト電極14を形成した場合には、ゲート電極3との抵抗や、不純物拡散層4との抵抗をより下げることが可能である。更に、図9のようにゲート電極3や不純物拡散層4に形成したシリサイド膜3b、シリサイド膜5によって電気抵抗を低減することができる。
実施の形態4.
図10は、この発明の実施の形態4の半導体装置を示す概略断面図である。以下、図面を参照しながら実施の形態4について説明する。実施の形態4の半導体装置は、図10に示すように、ゲート電極3上のシリコン窒化膜7及びシリコン窒化膜8を除去し、ゲート電極3上に低比誘電率膜15を形成した構造を有している。
このように、ゲート電極3上に直接低比誘電率膜15を形成することにより、ゲート電極3上に配置される上層配線とゲート電極3との間の寄生容量を低減させることができる。
図11は、図10に示す半導体装置の製造方法を示す概略断面図である。以下、図11を参照しながら、図10の半導体装置の製造方法を説明する。
先ず、図11(a)に示すように、図5と同様の工程によりゲート電極3、ゲート電極3を覆うシリコン窒化膜7及びシリコン窒化膜8を形成した後、シリコン窒化膜8上を覆うように層間絶縁膜9を成膜する。これにより、ゲート電極3上及びシリコン半導体基板1上が層間絶縁膜9によって覆われる。
次に、CMP法により層間絶縁膜9の表面を研磨して平坦化する。この際、ゲート電極3上を覆うシリコン窒化膜7及びシリコン窒化膜8も同時に研磨して除去する。これにより、ゲート電極3上部のシリサイド膜3bが露出する。
なお、ゲート電極3上のシリサイド膜3bの形成は、ゲート電極3上のシリコン窒化膜7及びシリコン窒化膜8を除去した後に行ってもよい。この場合は、本工程までポリシリコン電極3aの上部にゲート電極3のリソグラフィ工程で用いるハードマスク(酸化膜、窒化膜等)が残っていても構わない。CMP法によりシリコン窒化膜8を研磨する工程で除去することが可能なためである。また、ゲート電極3上のシリサイド膜3bは再度形成し直すようにしてもよい。
層間絶縁膜9の研磨後、上層にスピンコード法などの方法によって少なくともシリコン窒化膜の比誘電率よりも低い比誘電率、好ましくはシリコン酸化膜よりも低い比誘電率を有する低比誘電率膜15を形成する。この際には、CMP法により一度層間絶縁膜9の平坦化がなされているため、ゲート電極3間への埋め込みを考慮する必要はない。その結果、ゲート電極3の上層において比誘電率の高い膜がなくなり、ゲート電極3の上層に配置される上層配線とゲート電極3との間の寄生容量を低減させることができる。
実施の形態5.
図12は、この発明の実施の形態5の半導体装置を示す概略断面図である。以下、図面を参照しながら実施の形態5について説明する。実施の形態5の半導体装置は、実施の形態4と同様にゲート電極3上のシリコン窒化膜8を除去するとともに、ゲート電極3側壁の上部においてもシリコン窒化膜7及びシリコン窒化膜8を除去し、ゲート電極3上に低比誘電率膜15を形成した構造を有している。
このように、ゲート電極3上のみならずゲート電極3の側壁部においてもシリコン窒化膜7及びシリコン窒化膜8を除去することにより、ゲート電極3の上に配置される配線とゲート電極3との間の寄生容量を低減させることができるとともに、ゲート電極3間、ゲート電極3−コンタクト電極6間における寄生容量の発生を抑止することができる。
図13は、図12の半導体装置の製造方法を工程順に示す概略断面図である。ここで、図13(a)は、図11(b)と同一の工程を示しており、シリコン半導体基板1上に層間絶縁膜9を形成してゲート電極3上を覆った後、CMP法により層間絶縁膜9を平坦化してゲート電極3のシリサイド膜3bを露出させた状態を示している。
次に、図13(b)に示すように、ウエットエッチングによりゲート電極3の側壁におけるシリコン窒化膜7及びシリコン窒化膜8を上部から除去していく。
その後、シリコン半導体基板1上の全面に少なくともシリコン窒化膜の比誘電率よりも小さな比誘電率の低比誘電率膜15を形成する。これにより、ゲート電極3の側壁部におけるシリコン窒化膜7及びシリコン窒化膜8を除去した部位にこの絶縁膜を充填することができ、また、層間絶縁膜9上を絶縁膜で覆うことができる。これにより、図12に示す実施の形態5の半導体装置を形成することができる。
実施の形態5の半導体装置によれば、ゲート電極3上に配置される上層配線とゲート電極3との間の寄生容量、及びゲート電極3間、ゲート電極3−コンタクト電極6間の寄生容量を共に低減することができる。
実施の形態6.
図14は、この発明の実施の形態6の半導体装置を示す概略断面図である。以下、図面を参照しながら実施の形態6について説明する。実施の形態6の半導体装置は、実施の形態5の半導体装置において、ゲート電極3の上部を構成するシリサイド膜3bをゲート電極3上部からシリコン窒化膜7及びシリコン窒化膜8が除去された側壁部まで連なるように形成したものである。
この構造によれば、ゲート電極3のシリサイド化により配線抵抗を改善することができ、また、ゲート電極3の上部及び側壁部がシリコン窒化膜7及びシリコン窒化膜8に覆われることがないため、ストレスによるシリサイド反応の抑制が防止でき、良好で安定した抵抗特性を得ることができる。
特に、微細化等の要因によりゲート長が細くなると、シリサイド抵抗が不安定になる。不安定要因のひとつはポリシリコン膜3aの両側が絶縁膜で抑えつけられ、応力によりシリサイド反応が抑制される点が挙げられる。
図14に示す半導体装置の構造では、ゲート電極3の両側の絶縁膜(シリコン窒化膜7、シリコン窒化膜8)が取り除かれ、ゲート電極3の上部あるいは側壁部が解放されている。この状態でシリサイド反応を行うことにより、凝集も起こりにくくなり、細線抵抗の安定化、低抵抗化を実現することができる。
シリサイド膜3bの形成工程では、ゲート電極3上部ならびに側壁部分の一部のポリシリコン膜3aはすべてシリサイド反応に寄与できるため,細いゲート配線部分でも抵抗は非常に低く抑えられる。
実施の形態6の半導体装置によれば、ゲート電極3の上に配置される上層配線とゲート電極との間の寄生容量、及びゲート電極3間、ゲート電極3−コンタクト電極6間の寄生容量を共に低減させることができ、ゲート電極3がシリコン窒化膜7,8に覆われないため、ストレスによるシリサイド反応の抑制も防止でき、良好で安定した抵抗特性を得ることができる。
以下、図15を参照しながら、図14の半導体装置の製造方法を説明する。この製造方法は、図13で説明した工程でウエットエッチングによりシリコン窒化膜7及びシリコン窒化膜8を除去した後(図13(b)参照)、ゲート電極3のシリサイド化を行うものである。従って、実施の形態6では、ゲート電極3のシリサイド化は不純物拡散層4のシリサイド化とは別の工程で行う。
図15(a)は、図13(b)までの工程と同様に、CMP法により層間絶縁膜9を研磨してゲート電極3上のシリコン窒化膜8を除去した後、ゲート電極3の側壁におけるシリコン窒化膜7及びシリコン窒化膜8をウエットエッチングにより除去した状態を示している。ただし、実施の形態6においては、この研磨工程の前にはゲート電極3のシリサイド化を行っておらず、ゲート電極3はポリシリコン膜3aのみから構成されている。
次に、図15(b)に示すように、ゲート電極3の上部及び側壁部を覆うようにチタン(Ti)膜等の高融点金属膜を形成して熱処理を施すことにより、ゲート電極3の上部及び側壁部にシリサイド膜3bを形成する。その後、ゲート電極3の上部及び側壁部以外の高融点金属膜を除去する。
このように、ゲート電極3の側壁部における絶縁膜(シリコン窒化膜7、シリコン窒化膜8)を除去し、ゲート電極3の上部及び側壁部を解放した状態でシリサイド反応を行うことにより、凝集の発生を抑止して、細線抵抗の安定化、低抵抗化を実現することができる。その後、実施の形態5と同様にシリコン半導体基板1上の前面に低比誘電率膜15を形成することにより図14に示す半導体装置を完成させる。
この製造方法によれば、不純物拡散層4のシリサイド化と別工程でゲート電極3をシリサイド化することができるため、各々のシリサイド化の工程を最適化することが可能となる。また、サイドウォールスペーサを形成する工程では、ゲート電極3の側壁を露出させないで、層間絶縁膜9の研磨後にゲート電極3の側壁を露出させるエッチングを行うため、サイドウォールスペーサを形成する際には側壁を露出させるための無理なエッチングを行う必要がない。従って、サイドウォールスペーサを形成する際のエッチング量を増加させてゲート電極の側壁を露出させた後にシリサイド化を行う方法と比較して、オーバーエッチングを大幅に低減させることができ、ゲート絶縁膜にダメージが入ったり、シリコン基板が削れたり、素子分離膜が削れたりすることを抑止することができる。
実施の形態6の半導体装置によれば、ゲート電極3の上部のポリシリコンはすべてシリサイド反応に寄与できるため、細いゲート配線部分でも電気抵抗をより低減させることができ、高速動作を可能とした半導体装置を提供することができる。