WO2012065377A1 - 一种半导体结构及其制造方法 - Google Patents

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WO2012065377A1
WO2012065377A1 PCT/CN2011/071343 CN2011071343W WO2012065377A1 WO 2012065377 A1 WO2012065377 A1 WO 2012065377A1 CN 2011071343 W CN2011071343 W CN 2011071343W WO 2012065377 A1 WO2012065377 A1 WO 2012065377A1
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contact plug
dielectric layer
electrically connected
contact
gate stack
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尹海洲
骆志炯
朱慧珑
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中国科学院微电子研究所
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Definitions

  • the present invention relates to the field of semiconductor fabrication, and more particularly to a semiconductor structure and a method of fabricating the same. Background technique
  • the prior art US Patent Application No. 2009/0321942 A1 provides a method of forming a contact hole (see FIG. 29), comprising: etching a first dielectric layer to form a first contact hole, at the first Filling a metal in the contact hole to form a first layer of contact metal 121 in contact with the source/drain regions, and then overlying the gate oxide layer 124 and the second dielectric layer 126 on the gate electrode 104 and the first layer contact metal 121 The second etching forms a second contact hole penetrating the gate etch stop layer 124 and the second dielectric layer 126, and exposes the first contact plug 121, and then fills the second contact plug 128 in the second contact hole.
  • the second dielectric layer 126 is relatively thick. Therefore, a large area is reserved when the second contact hole is etched, and the cross-sectional area of the second contact hole formed is relatively large, which is disadvantageous for saving the area. Summary of the invention
  • An object of the present invention is to provide a semiconductor structure and a method of fabricating the same that can save area and form more components on the same area, thereby improving the integration of the semiconductor structure.
  • the present invention provides a method of fabricating a semiconductor structure, the method comprising: a) forming a gate stack and source/drain regions on a substrate, the source/drain regions being located on both sides of the gate stack and Embedded in the substrate; b) forming a first interlayer structure, the first interlayer structure comprising a first dielectric layer and a first contact plug, the first dielectric layer being flush with the gate stack or covering the gate stack The first contact plug extends through the first dielectric layer and is electrically connected to at least a portion of the source/drain regions;
  • the second interlayer structure including a cap layer covering the first interlayer structure, and a second contact plug penetrating the cap layer Electrically connected to the first contact plug and the gate stack;
  • the third interlayer structure comprising a second dielectric layer and a third contact plug, the second dielectric layer covering the second interlayer structure, the third contact plug penetrating The second dielectric layer is electrically connected to the second contact plug.
  • the present invention also provides a semiconductor structure, including:
  • a gate stack the gate stack being formed on a substrate
  • a source/drain region the source/drain regions are located on both sides of the gate stack and embedded in the substrate; a first interlayer structure, the first interlayer structure includes a first dielectric layer and a first contact a first dielectric layer is flush with or covers the gate stack, the first contact plug penetrating the first dielectric layer and electrically connected to at least a portion of the source/drain regions;
  • the second interlayer structure includes a cap layer and a second contact plug, the cap layer covers the first interlayer structure, and the second contact plug penetrates the cap layer and passes through the first layer a liner electrically connected to the first contact plug and the gate stack;
  • the third interlayer structure includes a second dielectric layer and a third contact plug, the second dielectric layer covers the second interlayer structure, and the third contact plug penetrates the second layer
  • the dielectric layer is electrically connected to the second contact plug via a second liner.
  • the invention also provides a semiconductor structure comprising:
  • a gate stack the gate stack being formed on a substrate
  • a source/drain region the source/drain regions are located on both sides of the gate stack and embedded in the substrate; a first interlayer structure, the first interlayer structure includes a first dielectric layer and a first contact a first dielectric layer is flush with or covers the gate stack, the first contact plug penetrating the first dielectric layer and electrically connected to at least a portion of the source/drain regions;
  • the second interlayer structure includes a cap layer and a second contact plug, the cap layer covers the first interlayer structure, and the second contact plug penetrates the cap layer and is electrically connected The first connection a plug and the gate stack;
  • the third interlayer structure includes a second dielectric layer and a third contact plug, the second dielectric layer covers the second interlayer structure, and the third contact plug penetrates the second layer
  • the dielectric layer is electrically connected to the second contact plug, and the second contact plug has a cross-sectional area smaller than a cross-sectional area of the first contact plug and/or the third contact plug.
  • the present invention also provides a method of fabricating a semiconductor structure, comprising:
  • first interlayer structure comprising a first dielectric layer and a first contact plug, the first dielectric layer being flush with the gate stack or covering the gate stack
  • the first contact plug extends through the first dielectric layer and is electrically connected to at least a portion of the source/drain regions
  • the fourth interlayer structure comprising a cap layer, a second dielectric layer and a fourth contact plug, the cap layer covering the first interlayer structure, the second dielectric layer covering The cap layer, the fourth contact plug penetrating the cap layer and the second dielectric layer and electrically connected to the first contact plug and the gate stack, in the cap layer and the second dielectric layer a cross-sectional area of the fourth contact plug embedded in the cap layer at an interface between the first contact plug and/or the fourth contact plug embedded in the second dielectric layer Cross-sectional area.
  • the invention also provides a semiconductor structure comprising:
  • the gate stack being formed on a substrate, the source/drain regions being located on both sides of the gate stack and embedded in the substrate;
  • the first interlayer structure includes a first dielectric layer and a first contact plug, the first dielectric layer being flush with the gate stack or covering the gate stack, the first a contact plug penetrating the first dielectric layer and electrically connected to at least a portion of the source/drain regions;
  • a fourth interlayer structure comprising a cap layer, a second dielectric layer and a fourth contact plug, the cap layer covering the first interlayer structure, the second dielectric layer covering the cover a fourth contact plug penetrating the cap layer and the second dielectric layer and electrically connected to the first contact plug and the gate stack, between the cap layer and the second dielectric layer
  • a cross-sectional area of the fourth contact plug embedded in the cap layer is smaller than a cross-sectional area of the first contact plug and/or the fourth contact plug embedded in the second dielectric layer .
  • the technical solution provided by the present invention has the following advantages: the step of filling the second contact hole to form the contact plug is divided into two parts, that is, the second contact plug is first formed in the cap layer, and then Forming a third contact plug in the two dielectric layers, such that for a contact plug having a certain thickness, the thickness of the dielectric layer (such as the cap layer or the second dielectric layer) to be etched when forming the corresponding contact hole during the formation of each portion Reducing, so that the process window required to form the contact hole is reduced, thereby facilitating space saving to improve the integration degree of the semiconductor structure; further, since the thickness of the cap layer is smaller than the thickness of the dielectric layer carrying the second contact hole, the formation can be formed In the process of connecting the second contact plug of the gate stack, when the required contact hole is formed, the thickness of the etched dielectric layer is reduced, which is advantageous for controlling the etching process to reduce damage to the gate stack, and further When the third contact plug is formed, the gate stack is no longer used
  • the process window required to form the contact hole is reduced, such that the second contact plug electrically connected to the gate stack and the second contact plug electrically connected to the first contact plug are compared to the prior art
  • the distance can be further shortened, so that the second contact plug electrically connected to the gate stack can be formed on the isolation region of the substrate without being formed on the isolation region of the substrate, thereby facilitating the reduction of adjacent
  • the distance between the devices is beneficial to further improve the integration of the semiconductor structure
  • the second contact plug By forming a portion of the second contact plug electrically connected to the first contact plug on the isolation region of the substrate, the second contact plug can be electrically connected to the second contact plug in a smaller area (ie, the remaining portion of the second contact plug) When the first contact plug (ie, electrically connected to the active region of the substrate), the contact resistance can still be reduced by means of a portion formed therein on the isolation region of the substrate;
  • the third contact plug is formed by changing the step of forming the contact plug to form the second contact plug, so that the contact plug having a certain thickness is required to be etched during the formation of each portion.
  • the thickness of the dielectric layer (such as the cap layer or the second dielectric layer) is reduced, and for the second contact plug and the third contact plug having the determined opening size, the aspect ratio is reduced, which is advantageous for improving the formation of the second contact plug and
  • the third contact plug fills the filling effect of the corresponding contact hole, and further, the longitudinal cross-sectional shape of the second contact plug and the third contact plug need not be further limited to a taper, but may be expanded into other shapes such as a rectangle, and further, It is possible to increase the cross-sectional area of the second contact plug and the third contact plug, which is advantageous for reducing the contact resistance;
  • the step of filling the second contact hole to form the contact plug is divided into two parts, that is, the fourth contact plug embedded in the cap layer and the second dielectric layer is formed, so that for the contact plug having a certain thickness, the formation process in each portion
  • the thickness of the dielectric layer (such as the cap layer or the second dielectric layer) to be etched when the corresponding contact holes are formed is reduced, so that the process window required to form the contact holes is reduced, thereby saving area and improving the structure of the semiconductor structure.
  • the desired contact can be formed in the process of forming the fourth contact plug embedded in the cap layer and connected to the gate stack
  • the thickness of the etched dielectric layer is reduced, which is advantageous for controlling the etching process to reduce damage to the gate stack, and further, when forming the contact holes embedded in the second dielectric layer,
  • the gate stack is a stop layer but the cap layer is a stop layer, which further reduces damage to the gate stack;
  • the cross-sectional area of the fourth contact plug formed in the cap layer is smaller than the cross-sectional area of the first contact plug and/or the fourth contact plug formed in the second dielectric layer (eg, forming the fourth contact formed in the cap layer)
  • the cross-sectional area of the plug is smaller than the opening size of the contact plug), which facilitates expanding the process window during the formation of the fourth contact plug, that is, even if the formed fourth contact plug is largely deviated from the product design, it is not easy to be in the gate a short circuit is formed between the stack and the source/drain regions;
  • the process window required to form the contact hole is reduced, such that a fourth contact plug electrically connected to the gate stack and a fourth contact plug electrically connected to the first contact plug are compared to the prior art
  • the distance can be further shortened, so that the fourth contact plug electrically connected to the gate stack can be formed on the isolation region of the substrate without being formed on the isolation region of the substrate, thereby facilitating the reduction of adjacent
  • the distance between the devices is beneficial to further improve the integration of the semiconductor structure
  • the step of filling the second contact hole to form the contact plug is divided into two parts, that is, the fourth contact plug embedded in the cap layer and the second dielectric layer is formed, so that for the contact plug having a certain thickness, in each part During the formation process, the thickness of the dielectric layer to be etched (such as the cap layer or the second dielectric layer) is reduced, For a fourth contact plug embedded in the cap layer having a certain opening size and a fourth contact plug embedded in the second dielectric layer, the aspect ratio is reduced, which is advantageous for improving the filling of the corresponding contact hole for forming the fourth contact plug.
  • the longitudinal shape of the fourth contact plug embedded in the cap layer and the fourth contact plug embedded in the second dielectric layer need not be limited to a taper, but may be expanded into other shapes such as a rectangle. Further, it is possible to increase the cross-sectional area of the fourth contact plug, which is advantageous in reducing the contact resistance.
  • FIG. 1 is a flow chart showing a specific embodiment of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIG. 9 are schematic cross-sectional structural views of respective manufacturing stages in the process of fabricating a semiconductor structure in accordance with the flow shown in FIG. 1 according to an embodiment of the present invention
  • FIGS. 8 and 11 are schematic plan views, respectively, of the semiconductor structure shown in Figs. 7 and 10;
  • Figure 13 is a top plan view showing the formation of a second contact plug in the process of fabricating a semiconductor structure in accordance with the flow shown in Figure 1 in accordance with a preferred embodiment of the present invention
  • FIG. 14 and 15 are schematic cross-sectional views of the semiconductor structure shown in Fig. 13 taken along the C-C and D-D directions, respectively;
  • Figure 16 is a top plan view showing the third contact hole formed in the process of fabricating the semiconductor structure shown in Figure 13;
  • FIG. 17 and 18 are schematic cross-sectional structural views of the semiconductor structure shown in Fig. 16 taken along the E-E and F-F directions, respectively;
  • 19 and 20 are schematic cross-sectional views of the semiconductor structure shown in FIG. 16 taken along the E-E and F-F directions after filling the third contact hole to form the third contact plug;
  • Figure 21 is a top plan view showing the formation of a second contact plug in the process of fabricating a semiconductor structure in accordance with the flow shown in Figure 1 in accordance with another preferred embodiment of the present invention
  • FIG. 22 is a cross-sectional structural view of the semiconductor structure shown in FIG. 21 in the GG direction;
  • FIG. 23 is a semiconductor structure shown in FIG. 21 after filling the third contact hole to form a third contact plug.
  • 24 to 26 are schematic cross-sectional structural views showing a part of a manufacturing stage in the process of fabricating a semiconductor structure in accordance with an embodiment of the present invention
  • FIG. 27 and FIG. 28 are schematic top plan views showing a fourth contact plug in a semiconductor structure according to an embodiment of the present invention.
  • Figure 29 is a schematic illustration of a prior art semiconductor structure. detailed description
  • Embodiment 1 is a diagrammatic representation of Embodiment 1:
  • the semiconductor structure includes a substrate 100, a gate stack, and a sidewall spacer 230 (only a semiconductor structure example including the sidewall spacer 230 is explicitly described in this document, but in other embodiments, the sidewall spacer 230 may not be included), the first dielectric layer 300 a first contact plug 320, a cap layer 400, a second contact plug 420, a second dielectric layer 500, a third contact plug 520, and respective lining layers (such as a metal lining, a first lining layer, and a second lining layer, Wherein the source/drain regions 110 are formed in the substrate 100; the gate stack is formed over the substrate 100, and the sidewall spacers 230 are formed at sidewalls of the gate stack; 300 covering the source/drain region 110, the cap layer 400 covers the gate stack and the first dielectric layer 300, and the first contact plug 320 penetrating the first dielectric layer 300 is electrically connected to the source/drain region 110, at the first Contact plug 320 and
  • the sidewall of the second contact plug 420 or the third contact plug 520 may be perpendicular to the upper surface of the substrate 100 (the "vertical" means the angle between the sidewall and the upper surface of the substrate 100 and 90 degrees The difference between the limits is within the tolerance of the process error).
  • the aspect ratio thereof is reduced, which is advantageous for improving the filling of the corresponding contact hole for forming the second contact plug 420 and the third contact plug 520.
  • the filling effect, and further, the longitudinal shape of the second contact plug 420 and the third contact plug 520 need not be limited to be tapered, but may be expanded into other shapes such as a rectangle, and further, the second contact plug 420 may be added.
  • the cross-sectional area of the third contact plug 520 is made possible to reduce the contact resistance.
  • the gate stack includes a gate (such as gate metal 210) and a gate dielectric layer 220.
  • a gate such as gate metal 2
  • the top of the gate stack and the top of the first contact plug 320 are flush with the upper plane of the first dielectric layer 300 (
  • the term “flush” or “coplanar” means that the height difference between the two is within the range allowed by the process error, and the materials of the first dielectric layer 300 and the second dielectric layer 500 and the cap layer 400 may be the same. Or different, the material of the cap layer 400 is an insulating material.
  • the material of the first dielectric layer 300 may include doped or undoped vitreous silica, such as FSG, BPSG, PSG, UGS, silicon oxynitride, low-k material, or a combination thereof (eg, the first dielectric layer 300 may have more Layer structure, two adjacent layers of material are different).
  • the cover layer 400 and the second dielectric layer 500 are selected from the first dielectric layer 300 and will not be described again.
  • the cross-sectional area of the first contact plug 320 and/or the third contact plug 520 may be equal to or greater than the cross-sectional area of the second contact plug 420.
  • the semiconductor structure further includes a contact layer 120 sandwiched between the first contact plug 320 and the exposed source/drain regions 110 in the substrate 100.
  • the thickness of the cap layer 400 is less than one-half the thickness of the second dielectric layer 500.
  • the thickness of 400 is less than 30 nm, and the thickness of the second dielectric layer 500 is greater than 50 nm. Reducing the thickness of the cap layer 400 facilitates control of the etching process corresponding to the formation of the second contact plug embedded in the cap layer 400, thereby facilitating reduction of damage to the gate metal 210 and/or the first contact plug 320.
  • At least one second contact plug 420 is located over the active region of the substrate 100, and some of the regions may be placed on the isolation regions of the substrate 100 when forming some of the second contact plugs 420 depending on processing requirements.
  • the second contact plug 420 connected to the gate stack is formed on the active region of the substrate 100, such a structure is advantageous for reducing the distance between adjacent devices, contributing to saving area and further improving The degree of integration of the semiconductor structure; and a portion of the second contact plug 420 connected to the first contact plug 320 is formed on the isolation region of the substrate 100, so that the second contact plug 420 can be in a smaller area (ie, the second contact)
  • the remaining portion of the plug 420 is electrically connected to the first contact plug 320 (i.e., electrically connected to the source and drain regions 110 of the substrate 100)
  • the portion can be reduced in contact by the portion formed on the isolation region of the substrate 100. resistance.
  • the second contact plugs 420 can be substantially in the same straight line (ie, the third contact hole 510 and the third contact plug 520 can also be substantially in the same straight line).
  • the second contact There are other arrangements for the formation position of the plug 420. Please refer to the description of the second embodiment.
  • Embodiment 2 is a diagrammatic representation of Embodiment 1:
  • the second contact plug 420 includes two types, one being a second contact plug 420a electrically connected to the gate metal 210 of the gate stack, The other is a second contact plug 420b electrically connected to the first contact plug 320. As can be seen from Fig. 16, the second contact plug 420a and the adjacent two second contact plugs 420b are not in the same straight line. Referring to FIGS. 17 through 20, one or more second contact plugs 420a electrically connected to the gate metal 210 on the semiconductor structure and the two second contact plugs 420b electrically connected to the source/drain regions 110 adjacent thereto are not in the same line Above, this is also the difference between the second embodiment and the first embodiment.
  • the advantage of this arrangement is that the second contact plug 420a and the The two contact plugs 420b are far away as far as possible, facilitating subsequent processing, avoiding short circuit between the source and the drain, and reducing the capacitance between the gate and the source/drain, further improving the performance of the semiconductor structure.
  • the distance between the second contact plug 420 electrically connected to the gate metal 210 and the second contact plug 420 electrically connected to the first contact plug 320 can be shortened, and the gate can be electrically stacked.
  • the connected second contact plugs need not be formed on the isolation region of the substrate, but can be formed on the active region of the substrate, which helps to reduce the distance between adjacent devices, and further improves the integration of the semiconductor structure. degree.
  • the present invention also provides another semiconductor structure having a second contact plug 420 different from that of the first embodiment and the second embodiment. Please refer to the description of the third embodiment.
  • Embodiment 3 is a diagrammatic representation of Embodiment 3
  • FIG. 21 it may be desirable to electrically connect the gate of the semiconductor structure to its source and drain or to electrically connect the gate or source drain of one semiconductor structure to the gate or source drain of another semiconductor structure in the vicinity.
  • This metal interconnection can be achieved locally in the cap layer 400.
  • the gate is electrically connected to its source and drain according to design requirements.
  • the size and shape of the second contact plug 420 in the cap layer 400 can be adjusted to be electrically connected to the connection source/drain region 110 at the same time.
  • the first contact plug 320 and the gate metal 210 it may be desirable to electrically connect the gate of the semiconductor structure to its source and drain or to electrically connect the gate or source drain of one semiconductor structure to the gate or source drain of another semiconductor structure in the vicinity.
  • the advantage of providing the second contact plug 420 in this manner is to control the size and shape of the second contact plug 420 to achieve electrical connection between the gate metal 210 and the first contact plug 320, thereby achieving gate and source/drain. Local connection. Similarly, local electrical connection between adjacent source/drain regions 110 is achieved by electrically connecting a second contact plug 420 to two or more first contact plugs 320.
  • An advantage of this embodiment is that local electrical connections between the gate or source/drain and between the gate and source/drain can be achieved without the need for an additional metal interconnect layer, reducing the difficulty of metal routing.
  • each of the wires having the same interconnection effect can be formed in two dielectric layers (such as the cap layer 400) by being formed in a dielectric layer (such as a dielectric layer carrying a second contact hole in the prior art).
  • a dielectric layer such as a dielectric layer carrying a second contact hole in the prior art.
  • the second dielectric layer 500 facilitates process design.
  • the first contact plug 320 may include one or a combination of W, Al, or TiAl (the term "combination” includes a mixture of the above metals formed by multi-target sputtering and a stack formed by sequentially stacking the above metal layers. Structure, follow-up, no longer repeat), said The two contact plugs 420 and the third contact plugs 520 may each comprise one or a combination of ⁇ , Cu, Al, or TiAl.
  • the semiconductor structure further includes a first via or a first metal via, the first via being sandwiched between the third contact plug 520 and a first metal line (metall),
  • the first via or first metal line is electrically connected to the third contact plug 520 via a third liner.
  • the first via and the first metal line may each comprise one or a combination of W, Cu, Al or TiAl.
  • the material and formation method of the third liner layer are the same as those of the first liner layer and the second liner layer, and will not be described again.
  • the first through hole is electrically connected to the third contact plug 520, and the cross-sectional area of the first through hole is at an interface between the first through hole and the third contact plug 520 Less than the cross-sectional area of the third contact plug 520.
  • the first via hole and the first metal line may each comprise one or a combination of A1 or TiAl.
  • the semiconductor structure includes a gate stack formed on the substrate 100.
  • the source/drain region 110, the source/drain region 110 Located on both sides of the gate stack and embedded in the substrate 100;
  • a first interlayer structure the first interlayer structure includes a first dielectric layer 300 and a first contact plug 320, the first dielectric layer 300 is flush with or covers the gate stack, the first contact plug 320 penetrating through the first dielectric layer 300 and electrically connected to at least a portion of the source/drain regions 110;
  • the second interlayer structure includes a cap layer 400 and a second contact plug 420, the cap layer 400 covers the first interlayer structure, and the second contact plug 420 penetrates the cap layer 400 and is electrically connected In the first contact plug 320 and the gate stack;
  • a third interlayer structure the third interlayer structure includes a second dielectric layer 500 and a third contact plug 520, and the second dielectric layer 500 covers the a second interlayer structure, the third contact plug 520
  • the semiconductor structure may further include a contact layer (e.g., metal silicide layer 120) sandwiched between the source/drain region 110 and the first contact plug 320.
  • a contact layer e.g., metal silicide layer 120
  • at least one second contact plug 420 electrically connected to said gate stack is not in line with its adjacent second contact plug 420 electrically connected to said first contact plug 320.
  • the second contact plug 420 electrically connected to the gate stack is formed on the substrate 100 And/or a portion of the second contact plug 420 electrically connected to the first contact plug 320 is formed on an isolation region of the substrate 100.
  • the sidewall of the second contact plug 420 or the third contact plug 520 may be perpendicular to the upper surface of the substrate 100.
  • the cover layer 400 may have a thickness less than one-half of the thickness of the second dielectric layer 500.
  • the material of the cap layer 400 is different from that of the first dielectric layer 300 and the second dielectric layer 500, and the material of the cap layer 400 is an insulating material.
  • the cover layer 400 has a thickness of less than 30 nm; and/or the second dielectric layer 500 has a thickness greater than 50 nm.
  • materials of the first dielectric layer 300, the cap layer 400 and the second dielectric layer 500, and the first contact plug 320, the second contact plug 420, and the third contact plug 520 And forming methods are the same as those provided in the foregoing embodiments, and materials and forming methods of the gate stack, the source/drain region 110, and the contact layer (such as the metal silicide layer 120) may be formed by a known or conventional method, and will not be described again. . Further elaboration.
  • the method includes:
  • a gate stack and source/drain regions are formed on a substrate, the source/drain regions being located on both sides of the gate stack and embedded in the substrate;
  • a first interlayer structure including a first dielectric layer and a first contact plug, the first dielectric layer being flush with the gate stack or covering the gate stack, The first contact plug extends through the first dielectric layer and is electrically connected to at least a portion of the source/drain regions;
  • the second interlayer structure includes a cap layer and a second contact plug, the cap layer covers the first interlayer structure, and the second contact plug penetrates the cap layer And electrically connected to the first contact plug and the gate stack;
  • a third interlayer structure is formed, the third interlayer structure includes a second dielectric layer and a third contact plug, the second dielectric layer covers the second interlayer structure, and the third contact plug penetrates the The second dielectric layer is electrically connected to the second contact plug.
  • the substrate 100 includes a silicon substrate (e.g., a silicon wafer).
  • the substrate 100 can include various doping configurations in accordance with design requirements known in the art, such as a P-type substrate or an N-type substrate.
  • the substrate 100 in other embodiments may also include other basic semiconductors, such as a fault.
  • the substrate 100 may include a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • substrate 100 can have, but is not limited to, a thickness of about a few hundred microns, such as can range from 400 um to 800 um. All of the following specific embodiments are exemplified by the case of a silicon substrate.
  • the source/drain regions 110 may be formed by implanting P-type or N-type dopants or impurities into the substrate 100.
  • the source/drain regions 110 may be P-type doped SiGe, for NMOS
  • the source/drain regions 110 may be N-doped Si.
  • Source/drain regions 110 may be formed by methods including photolithography, ion implantation, diffusion, and/or other suitable processes, and may be formed prior to the gate dielectric layer. In the present embodiment, the source/drain regions 110 are inside the substrate 100.
  • the source/drain regions 110 may be elevated source and drain structures formed by selective epitaxial growth, and the epitaxial portions thereof The top is higher than the bottom of the gate stack (the bottom of the gate stack referred to in this specification means the boundary between the gate stack and the substrate 100).
  • the gate stack includes a gate and a gate dielectric layer 220 carrying a gate in a gate first; and a dummy gate and a dummy dummy gate in a gate last process
  • the gate dielectric layer 220 is formed on the sidewalls of the gate stack for separating the gates.
  • the sidewall spacers 230 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and combinations thereof, and/or other suitable materials.
  • the side wall 230 may have a multi-layered structure.
  • the sidewall spacer 230 may be formed by a deposition etching process, and may have a thickness ranging from 10 nm to 100 nm, such as 30 nm, 50 nm or 80 nm.
  • the first dielectric layer 300 may be formed on the substrate 100 by chemical vapor deposition (CVD), high density plasma CVD, or other suitable method.
  • the material of the first dielectric layer 300 may include doped or undoped vitreous silica, such as FSG, BPSG, PSG, UGS, silicon oxynitride, low-k material, or a combination thereof (eg, the first dielectric layer 300 may have more Layer structure, two adjacent layers of material are different).
  • the thickness of the first dielectric layer 300 may range from 40 nm to 150 nm, such as 80 nm, 100 nm or 120 nm.
  • the first dielectric layer 300 and the gate stack are subjected to a planarization process of a chemical-mechanical polish (CMP), as shown in FIG. 2, such that the upper surface of the gate stack and the first dielectric layer 300 are The upper surface is coplanar and exposes the top of the gate stack Part and side wall 230.
  • CMP chemical-mechanical polish
  • the gate stack includes a dummy gate
  • a replacement gate process can be performed. Specifically, the dummy gate is first removed, and then the metal gate layer is deposited in the recess formed after the dummy gate is removed, and then the metal gate layer is planarized so that the top portion is coplanar with the first dielectric layer 300 to A gate metal 210 is formed.
  • the gate dielectric layer 220 is located on the substrate 100, which may be a thermal oxide layer, including silicon oxide, silicon oxynitride, or a deposited high-k dielectric such as Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO.
  • the thickness of the gate dielectric layer 220 may be 2 nm -10 nm, for example 5 nm or 8 nm, of one or a combination of HfZrO, A1 2 0 3 , La 2 0 3 , Zr0 2 , LaAlO.
  • the gate 210 may be a metal TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x, NiTa , or a combination of one, may have a thickness of 10 nm -80 nm, such as 30nm or 50nm. After the CMP process, the top of the gate stack is flush with the upper surface of the first dielectric layer 300.
  • the first dielectric layer 300 is etched to form a first contact hole 310 exposing at least a portion of the source/drain regions 110 over the substrate, forming an inner wall and a bottom of the first contact hole 310.
  • Metal lining When the W is filled in the first contact hole 310, the metal lining is usually required to be formed; if the first contact hole 310 is filled with any one of Al, TiAl alloy or a combination thereof, Forming the metal lining; the subsequent first lining layer and the second lining layer are similar, and are not described again), and the first contact hole 310 is filled with a conductive material to form the first contact plug 320. As shown in FIG.
  • the first dielectric layer 300 may be etched by dry etching, wet etching, or other suitable etching to form the first contact hole 310. Since the gate stack is protected by the sidewall spacer 230, and the material of the sidewall spacer 230 is generally different from the material of the first dielectric layer 300, the overetching does not cause the gate and the source/drain even when the first contact hole 310 is formed. Extreme short circuit.
  • the source/drain region 110 is a lifted source/drain structure formed by selective epitaxial growth, the top of the epitaxial portion is higher than the bottom of the gate stack, the first contact hole 310 may be formed inside the source/drain region 110 and The bottom of the gate stack is flushed so that when the first contact plug 320 is formed, the first contact plug 320 can be in contact with the source/drain region 230 through its sidewall and bottom near the bottom, thereby further increasing the contact area. And reduce the contact resistance.
  • a conductive material is filled in the first contact hole 310 by a deposition method to form a first contact plug 320.
  • the material of the first contact plug 320 is ⁇ .
  • the material of the first contact plug 320 may be any one of W, Al, TiAl alloys or a combination thereof.
  • the first contact plug 320 is connected to the source/drain region 110 and the first dielectric layer 300 or the sidewall spacer 230 via a metal liner (not shown).
  • the metal liner may be deposited on the first contact by a deposition process such as ALD, CVD, PVD or the like.
  • the material of the metal liner may be Ti, TiN, Ta, TaN, Ru or a combination thereof, and the metal liner may have a thickness of 5 nm to 20 nm, such as 10 nm or 15 nm.
  • a contact layer may be formed on the exposed source/drain regions 110 prior to forming the first contact plug 320.
  • the lower portion of the first contact hole 310 is an exposed source/drain region 110 on which metal is deposited and annealed to form a metal silicide 120.
  • the exposed source/drain regions are pre-amorphized by ion implantation, deposition of amorphization or selective growth through the first contact hole 310 to form a local amorphous silicon region;
  • a metal sputtering method or a chemical vapor deposition method forms a uniform metal layer on the source/drain region 230.
  • the metal may be nickel.
  • the metal may also be other feasible metals such as Ti, Co or Cu.
  • the semiconductor structure is subsequently annealed, and other annealing processes, such as rapid thermal annealing, spike annealing, etc., may be employed in other embodiments.
  • the device is typically annealed using a transient annealing process, such as microsecond laser annealing at a temperature above about 1000 ° C to cause the deposited metal to form a non-deposit in the source/drain region 110.
  • the crystallisation occurs against the metal.
  • the amorphous compound may be one of amorphous silicon, amorphous silicon oxide or amorphized silicon carbon.
  • the first contact plug 320 After the first contact plug 320 is formed, the first contact plug 320 and the first dielectric layer 300 are performed.
  • the CMP process causes the first contact plug 320 to be flush with the upper surface of the first dielectric layer 300.
  • the first contact plug 320 and the first dielectric layer 300 are also flush with the upper surface of the gate metal 210; in other embodiments, the upper surface of the first contact plug 320 and the first dielectric layer 300 may be higher than The upper surface of the gate metal 210.
  • a capping layer 400 covering the gate stack, the first dielectric layer 300, and the first contact plug 320 is formed, the capping layer 400 being of a different material than the first dielectric layer 300.
  • the cap layer 400 can be formed by chemical vapor deposition (CVD), high density plasma CVD, or other suitable methods.
  • the material of the cap layer 400 may be SiN or SiCN, or a combination thereof. It should be noted here that the cap layer 400 and the first dielectric layer 300 are selected from different materials for selective etching to facilitate subsequent steps.
  • the etch cap layer 400 forms a second contact hole 410 that exposes the first contact plug 320 and the gate stack (higher for the first contact plug 320 and the upper surface of the first dielectric layer 300)
  • the etch cap layer 400 in order to form the second contact hole 410 exposing the gate stack, in etching
  • a portion of the first dielectric layer 300 between the cap layer and the gate stack is etched, and a first liner layer is formed on the inner wall and the bottom of the second contact hole 410 (not shown).
  • the second contact hole 410 may be formed using a process such as dry etching or wet etching.
  • the sidewall of the second contact hole 410 may be perpendicular to the upper surface of the substrate 100 when the second contact hole 410 is formed.
  • the material of the second contact plug 420 is Cu.
  • the material of the second contact plug 420 may be any one of W, Al, Cu, TiAl or a combination thereof according to manufacturing requirements.
  • the second contact plug 420 and the cap layer 400 are subjected to CMP planarization treatment so that the second contact plug 420 is flush with the upper surface of the cap layer 400.
  • the cross-sectional area of the second contact hole 410 is smaller than the cross-sectional area of the first contact hole 310, so that the positioning is not accurate even when the second contact hole 410 is formed by etching.
  • the corresponding second contact hole 410 above the contact plug 320 also does not easily deviate from the adjacent gate region (in the present embodiment, the gate metal 210).
  • the inner diameter of the second contact hole 410 is relatively The first contact hole 310 is small.
  • the cap layer 400 is formed or the subsequent treatment of the cap layer 400 is performed so that the cap layer 400 has a thickness of less than 30 nm. Since the thickness of the cap layer 400 is less than 30 nm, it is easier to control the cap layer 400 when etching, and it is not easy to over-etch and damage the gate.
  • At least one second contact plug 420 is located over the active region of the substrate 100, and some of the second contact plugs 420 may also be formed on the isolation regions of the substrate 100, depending on processing requirements.
  • the second contact plug 420 connected to the gate stack is formed on the active region of the substrate 100 such that at least a portion of the second contact plug 420 connected to the first contact plug 320 is formed on the substrate 100. On the quarantine. This arrangement helps save space.
  • the second contact plug 420 is above the gate metal 210 and the source/drain regions 110, and the second contact plugs 420 are substantially on the same line. In other embodiments, there are other arrangements, which will be shown in FIG. This is illustrated in the specific embodiment shown in FIG.
  • a second dielectric layer 500 covering the capping layer 400 and the second contact plug 420 is formed,
  • the material of the second dielectric layer 500 is different from the material of the cap layer 400.
  • the second dielectric layer 500 may be formed by chemical vapor deposition (CVD), high density plasma CVD, or other suitable methods.
  • the material of the cover layer 400 and the second dielectric layer 500 is the same as that of the first dielectric layer 300, and is not described here.
  • the material of the second dielectric layer 500 is different from the material of the cap layer 400.
  • the purpose is to perform selective etching when forming the third contact hole, that is, the cap layer 400 can function as an etch stop layer when etching the second dielectric layer 500 to protect the gate stack under the cap layer 400 and A dielectric layer 300 or the like.
  • the second dielectric layer 500 is etched to form a third contact hole 510 exposing the second contact plug 420, and a second lining is formed on the inner wall and the bottom of the third contact hole 510.
  • the upper surface of the plug 520 is such that the upper surface of the second dielectric layer 500 is coplanar with the upper surface of the third contact plug 520.
  • the third contact hole 510 may be formed using a process such as dry etching or wet etching.
  • the sidewall of the third contact hole 510 may be made perpendicular to the upper surface of the substrate 100 when the third contact hole 510 is formed.
  • the third contact hole 510 is located directly above the second contact plug 420.
  • the method of forming the first lining layer and the second lining layer, the material and the thickness are selected in the same manner as the above metal lining layer, and will not be described again.
  • the material of the third contact plug 520 is Cu.
  • the third contact plug 520 is Cu.
  • the material of 520 may be any one of W, Al, Cu, TiAl or a combination thereof. Since the sidewalls of the second contact hole 410 and the third contact hole 510 are perpendicular to the upper surface of the substrate 100, the corresponding second contact plugs 420 and third formed after filling the second contact hole 410 and the third contact hole 510 The sidewalls of the contact plug 520 are also perpendicular to the upper surface of the substrate 100.
  • the third contact plug 520 and the second dielectric layer 500 are subjected to CMP planarization treatment so that the third contact plug 520 is flush with the upper surface of the second dielectric layer 500.
  • the cross-sectional area of the third contact hole 510 is made larger than the cross-sectional area of the second contact hole 410, and the cross-sectional area of the third contact hole 510 is made as large as possible, so the filling
  • the third contact plug 520 formed by the three contact holes 510 has a relatively large cross-sectional area, and the cross-section is The larger third contact plug 520 reduces its own resistivity, thereby further reducing the source/drain resistance and improving the performance of the semiconductor structure.
  • the thickness of the second dielectric layer 500 may be selected to be larger than The thickness of the cap layer 400, preferably, the thickness of the second dielectric layer 500 is greater than 50 nm. In forming the cap layer 400 and the second dielectric layer 500, the thickness of the cap layer 400 is generally made less than one-half the thickness of the second dielectric layer 500, and such an arrangement facilitates control during etching.
  • the second contact plug 420 can be formed in other positions. Referring to FIG. 13, the second contact plugs 420 are not all on the same line. Referring to FIG. 14 and FIG. 15, it can be seen that The second contact plug 420a electrically connected to the gate metal 210 is on the straight line CC, and the second contact plug 420b electrically connected to the first contact plug 320 is on the straight line DD.
  • the second contact plug 420a electrically connected to the gate metal 210 is disposed as far as possible from the second contact plug 420b electrically connected to the source/drain region 110 (the “as far as possible” "This concept means that the distance between the second contact plug 420a and the second contact plug 420b is enlarged while ensuring normal operation of the semiconductor device and saving area.
  • the second contact plug 420a is at Above the active region of the substrate 100, a portion of the second contact plug 420b is over the isolation region of the substrate 100), which has the advantage of reducing the capacitance between the gate and the source/drain, and also avoiding the gate. Short circuit between source and drain for subsequent processing.
  • a third contact hole 510 is formed over the second contact plug 420, respectively. Accordingly, the next processing can be performed to fill the third contact hole 510 with the second conductive material to form the third contact plug 520, with reference to Figs. 19 and 20.
  • An advantage of the above arrangement is that the second contact plug 420a electrically connected to the gate stack and the second contact plug 420b electrically connected to the first contact plug 320 are far apart, and on the one hand, the subsequent processing of the semiconductor structure
  • the formation of the metal interconnection layer on the second dielectric layer 500 or other locations facilitates reducing the contact between the second contact plug 420a and the second contact plug 420b, preventing the gate from being short-circuited with the source and drain electrodes;
  • the capacitance between the gate and the source and drain improves the properties of the semiconductor structure
  • the second contact hole 410 makes the second contact hole 410 have a larger area, for example, the second contact hole 410 simultaneously exposes the first contact plug 320 and the gate stack. Therefore, the second contact plug 420 formed after filling the second contact hole 410 is simultaneously electrically connected to the gate metal 210 and the first contact plug 320, that is, the exposed gate metal 210 and the first contact plug 320 are filled by the one or more The second contact plugs 420 formed after the second contact holes 410 form an electrical connection.
  • the second contact hole 410 that exposes the first contact plug 320 and the gate stack at the same time is not necessarily in the shape as shown, as long as the first contact plug 320 and the gate stack can be simultaneously exposed. , not limited to other shapes.
  • local electrical connection between adjacent source/drain regions 110 can also be achieved by forming a second contact plug 420 that simultaneously forms an electrical connection with two adjacent first contact plugs 320. It is also possible to form a structure in which at least one of the second contact plugs 420 is simultaneously electrically connected to the at least one first contact plug 320 and the gate stack, and/or the at least one second contact plug 420 is simultaneously electrically connected to two or more The first contact plug 320 and/or the gate stack. Therefore, it is only necessary to control the shape and formation position of the second contact hole 410, and it is easy to achieve local connection in the semiconductor structure between the source/drain region and the gate, between the gate and the gate, or between the source and drain regions.
  • a third contact plug 520 is formed over the second contact plug 420 to facilitate subsequent processing of the semiconductor structure.
  • any one or any combination of the above-mentioned gate contact plugs and source/drain contact plugs may be included in one semiconductor structure in accordance with the manufacturing requirements of the semiconductor structure.
  • a first via or first metal line may continue to be formed, the first via or first metal line being electrically connected to the third contact plug 520 via a third liner.
  • the materials of the first through hole, the first metal line and the third underlayer and the forming method are the same as those described in the foregoing embodiments, and will not be described again.
  • the first through hole is electrically connected to the third contact plug 520, and at the interface between the first through hole and the third contact plug 520, the first pass
  • the cross-sectional area of the hole is smaller than the cross-sectional area of the third contact plug 520.
  • the semiconductor structure By manufacturing the semiconductor structure provided by the present invention, by forming the first contact plug 320 and the second contact plug 420 and the third contact plug 520 in three different layers, the area is saved, and more can be formed in a unit area.
  • the semiconductor structure improves the integration of the semiconductor structure; the layered etching facilitates reducing the problem of short-circuiting of the contact metal and the gate due to over-etching during the etching operation in the prior art; by forming the cap layer 400 and The two dielectric layers 500 reduce the difficulty of etching and make the etching process easier to control. By reducing the cross-sectional area of the second contact hole 410, the etching difficulty is reduced.
  • the third contact plug 520 is reduced.
  • the contact resistance of 520 thus making the overall resistance of the third contact plug 520 and the second contact plug 420 smaller than the resistance of the tapered contact metal mentioned in the prior art; since the cap layer 400 protects the gate Stacking, so even if the cross-sectional area of the third contact hole 510 is large or the positioning is not accurate, it will not cause the gate stack to be destroyed during etching or cause the gate to be short-circuited with the source and drain regions;
  • the second contact plug 420b connected to the source/drain region 110 is as far as possible, which facilitates subsequent processing, further avoids short circuit between the source and drain regions and the gate, and reduces the capacitance between the gate and the source/drain. , further enhancing the semiconductor Configuration of a performance; by adjusting the second contact hole 410 and the shape of the second contact plug 420, local interconnect structure may be implemented in the cap layer 400.
  • the present invention also provides a method of fabricating a semiconductor structure, comprising:
  • a gate stack and source/drain regions are formed on a substrate, the source/drain regions being located on both sides of the gate stack and embedded in the substrate;
  • a first interlayer structure is formed, the first interlayer structure including a first dielectric layer 300 and a first contact plug 320, the first dielectric layer 300 being flush with the gate stack Or covering the gate stack, the first contact plug 320 penetrating the first dielectric layer 300 and electrically connected to at least part of the source/drain region 110;
  • the step of forming the first contact plug 320 includes:
  • a contact layer (e.g., metal silicide layer 120) is formed on the exposed source/drain regions 110; a conductive material is formed on the contact layer to fill the first contact holes.
  • the fourth interlayer structure includes a cap layer, a second dielectric layer and a fourth contact plug, the cap layer covering the first interlayer structure, the second dielectric layer Covering the cap layer, the fourth contact plug penetrating through the cap layer and the second dielectric layer and electrically connected to the first contact plug and the gate stack, embedded in the cap layer
  • the cross-sectional area of the fourth contact plug is smaller than the cross-sectional area of the first contact plug and/or the fourth contact plug embedded in the second dielectric layer.
  • the steps of forming the fourth interlayer structure include:
  • a cap layer 400 and a second dielectric layer 500 are formed; then, as shown in FIG. 25, a fourth contact hole 540 is formed in the cap layer 400 and the second dielectric layer 500 by a dual damascene process.
  • a cross-sectional area of the fourth contact hole 540 embedded in the cap layer 400 is smaller than the first contact plug 320 and Embodiment)/or a cross-sectional area of the fourth contact hole 540 embedded in the second dielectric layer 500 (in the present document, the term "sectional area” means any spatial region, as embedded in the A cross section of the fourth contact hole in the second dielectric layer 500, which is parallel to the plane of the upper surface of the substrate 100.
  • the fourth contact hole 540 is between the cap layer and the second dielectric layer. a step change in the cross-sectional area at the interface; and then filling the fourth contact hole 540 with a fourth conductive material to form a fourth contact plug 560, wherein when the fourth conductive material is Cu, Forming a fourth before forming the fourth conductive material a lining layer covering the bottom wall and the sidewall of the fourth contact hole 540.
  • the fourth conductive material is one of W, A1 or TiAl or a combination thereof
  • the fourth lining layer may not be formed in advance.
  • the material and forming method of the fourth lining layer are the same as those of the first lining layer and the second lining layer, and will not be described again.
  • a CMP operation may be performed to expose the second dielectric layer 500 to obtain a semiconductor structure as shown in FIG.
  • the fourth contact plug 560a electrically connected to the gate stack and its adjacent fourth contact plug 560b electrically connected to the first contact plug may be on the same straight line.
  • the fourth contact plug 560 when the fourth contact plug 560 is formed, at least one fourth contact plug 560a electrically connected to the gate stack is electrically connected to the adjacent one of the first contact plugs
  • the fourth contact plugs 560b are not on the same line. And/or, when the fourth contact plug 560 is formed, forming the fourth contact plug 560a electrically connected to the gate stack on an active region of the substrate; and/or forming the At the time of the fourth contact plug 560, a portion of the fourth contact plug 560b electrically connected to the first contact plug is formed on the isolation region of the substrate.
  • the sidewall of the fourth contact plug 560 may also be perpendicular to the upper surface of the substrate.
  • the thickness of the cap layer 400 may be less than one-half of the thickness of the second dielectric layer 500.
  • the material of the cap layer 400 may be different from the materials of the first dielectric layer 300 and the second dielectric layer 500, and the material of the cap layer 400 is an insulating material.
  • the cover layer 400 The thickness may be less than 30 nm; and/or, the thickness of the second dielectric layer 500 may be greater than 50 nm.
  • the invention also provides a semiconductor structure comprising:
  • the gate stack being formed on a substrate, the source/drain regions being located on both sides of the gate stack and embedded in the substrate;
  • the first interlayer structure includes a first dielectric layer and a first contact plug, the first dielectric layer being flush with the gate stack or covering the gate stack, the first a contact plug penetrating the first dielectric layer and electrically connected to at least a portion of the source/drain regions;
  • a fourth interlayer structure comprising a cap layer, a second dielectric layer and a fourth contact plug, the cap layer covering the first interlayer structure, the second dielectric layer covering the cover a fourth contact plug penetrating the cap layer and the second dielectric layer and electrically connected to the first contact plug and the gate stack, between the cap layer and the second dielectric layer
  • a cross-sectional area of the fourth contact plug embedded in the cap layer is smaller than a cross-sectional area of the first contact plug and/or the fourth contact plug embedded in the second dielectric layer .
  • the semiconductor structure may further include a contact layer sandwiched between the source/drain regions and the first contact plug.
  • At least one fourth contact plug electrically connected to the gate stack is not in line with its adjacent fourth contact plug electrically connected to the first contact plug.
  • the fourth contact plug electrically connected to the gate stack is formed on an active area of the substrate; and/or the fourth contact electrically connected to the first contact plug A portion of the plug is formed on the isolation region of the substrate.
  • a sidewall of the fourth contact plug may be perpendicular to an upper surface of the substrate.
  • the thickness of the cover layer may be less than one-half of the thickness of the second dielectric layer.
  • the material of the cover layer may be different from the materials of the first dielectric layer and the second dielectric layer, and the material of the cover layer may be an insulating material.
  • the cap layer may have a thickness of less than 30 nm; and/or the second dielectric layer may have a thickness greater than 50 nm.
  • the fourth contact plug can be electrically connected to the first contact plug and/or the gate stack via a fourth liner.

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Description

一种半导体结构及其制造方法 技术领域
本发明涉及半导体的制造领域， 尤其涉及一种半导体结构及其制造方 法。 背景技术
随着半导体结构制造技术的发展， 具有更高性能和更强功能的集成电路 要求更大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大 小和空间也需要进一步缩小 （目前已经可以达到纳米级）， 随着半导体器件 尺寸的缩小， 各种微观效应凸显出来， 为适应器件发展的需要， 本领域技术 人员一直在积极探索新的制造工艺。
为解决上述问题， 现有技术中美国专利申请 US2009/0321942 A1提供了 一种形成接触孔的方法（参见图 29 ) , 包括： 刻蚀第一介质层以形成第一接 触孔， 在该第一接触孔内填充金属形成与源 /漏区相接触的第一层接触金属 121 , 然后在栅极 104和第一层接触金属 121上再覆盖栅极阻蚀层 124和第二介 质层 126, 进行第二次刻蚀形成贯穿该栅极阻蚀层 124和第二介质层 126的第 二接触孔， 并使第一接触塞 121暴露， 然后在该第二接触孔内填充第二接触 塞 128。
但是上述第二介质层 126比较厚， 因此刻蚀第二接触孔时要预留较大的 区域， 形成的所述第二接触孔的截面积也比较大， 不利于节约面积。 发明内容
本发明的目的在于提供一种半导体结构及其制造方法， 可以节约面积并 在同样的面积上形成更多的元件， 提高半导体结构的集成度。
一方面， 本发明提供了一种半导体结构的制造方法， 该方法包括： a )在衬底上形成栅极堆叠和源 /漏区， 所述源 /漏区位于所述栅极堆叠两 侧且嵌于所述衬底中； b )形成第一层间结构， 所述第一层间结构包括第一介质层和第一接触 塞， 所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接 触塞贯穿所述第一介质层且电连接于至少部分所述源 /漏区；
C )形成第二层间结构， 所述第二层间结构包括盖层和第二接触塞， 所 述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层且电连接于所 述第一接触塞和所述栅极堆叠；
d )形成第三层间结构， 所述第三层间结构包括第二介质层和第三接触 塞， 所述第二介质层覆盖所述第二层间结构， 所述第三接触塞贯穿所述第二 介质层且电连接于所述第二接触塞。
相应地， 本发明还提供了一种半导体结构， 包括：
栅极堆叠， 所述栅极堆叠形成于衬底上；
源 /漏区， 所述源 /漏区位于所述栅极堆叠两侧且嵌于所述衬底中； 第一层间结构， 所述第一层间结构包括第一介质层和第一接触塞， 所述 第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接触塞贯穿 所述第一介质层且电连接于至少部分所述源 /漏区；
第二层间结构， 所述第二层间结构包括盖层和第二接触塞， 所述盖层覆 盖所述第一层间结构， 所述第二接触塞贯穿所述盖层并经第一衬层电连接于 所述第一接触塞和所述栅极堆叠；
第三层间结构， 所述第三层间结构包括第二介质层和第三接触塞， 所述 第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层中 并经第二衬层电连接于所述第二接触塞。
本发明还提供了一种半导体结构， 包括：
栅极堆叠， 所述栅极堆叠形成于衬底上；
源 /漏区， 所述源 /漏区位于所述栅极堆叠两侧且嵌于所述衬底中； 第一层间结构， 所述第一层间结构包括第一介质层和第一接触塞， 所述 第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接触塞贯穿 所述第一介质层且电连接于至少部分所述源 /漏区；
第二层间结构， 所述第二层间结构包括盖层和第二接触塞， 所述盖层覆 盖所述第一层间结构， 所述第二接触塞贯穿所述盖层并电连接于所述第一接 触塞和所述栅极堆叠；
第三层间结构， 所述第三层间结构包括第二介质层和第三接触塞， 所述 第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层中 并电连接于所述第二接触塞， 所述第二接触塞的截面面积小于所述第一接触 塞和 /或所述第三接触塞的截面面积。
本发明还提供了一种半导体结构的制造方法， 包括：
a )在衬底上形成栅极堆叠和源 /漏区， 所述源 /漏区位于所述栅极堆叠两 侧且嵌于所述衬底中；
b )形成第一层间结构， 所述第一层间结构包括第一介质层和第一接触 塞， 所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接 触塞贯穿所述第一介质层且电连接于至少部分所述源 /漏区；
c )形成第四层间结构， 所述第四层间结构包括盖层、 第二介质层和第 四接触塞，所述盖层覆盖所述第一层间结构，所述第二介质层覆盖所述盖层， 所述第四接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触 塞和所述栅极堆叠， 在所述盖层与第二介质层之间的交界面处， 嵌于所述盖 层中的所述第四接触塞的截面面积小于所述第一接触塞和 /或嵌于所述第二 介质层中的所述第四接触塞的截面面积。
本发明还提供了一种半导体结构， 包括：
栅极堆叠和源 /漏区， 所述栅极堆叠形成于衬底上， 所述源 /漏区位于所 述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构， 所述第一层间结构包括第一介质层和第一接触塞， 所述 第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接触塞贯穿 所述第一介质层且电连接于至少部分所述源 /漏区；
第四层间结构，所述第四层间结构包括盖层、第二介质层和第四接触塞， 所述盖层覆盖所述第一层间结构， 所述第二介质层覆盖所述盖层， 所述第四 接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触塞和所述 栅极堆叠， 在所述盖层与第二介质层之间的交界面处， 嵌于所述盖层中的所 述第四接触塞的截面面积小于所述第一接触塞和 /或嵌于所述第二介质层中 的所述第四接触塞的截面面积。 与现有技术相比， 采用本发明提供的技术方案具有如下优点： 通过将填充第二接触孔以形成接触塞的步骤分为两部分， 即先在盖层中 形成第二接触塞再在第二介质层中形成第三接触塞，使得对于具有确定厚度 的接触塞，在每部分的形成过程中，形成相应的接触孔时需刻蚀的介质层（如 盖层或第二介质层）厚度减小， 使得形成接触孔所需的工艺窗口减小， 从而 利于节约面积， 以提高半导体结构的集成度； 此外， 由于盖层厚度小于承载 第二接触孔的介质层的厚度， 可使在形成接于栅极堆叠的第二接触塞的过程 中， 形成所需的接触孔时， 刻蚀的介质层的厚度减小， 利于控制刻蚀工艺， 以减小对栅极堆叠的损伤， 进一步地， 在形成第三接触塞时， 也不再以栅极 堆叠为停止层而是以第二接触塞为停止层， 进一步减小了对栅极堆叠的损 伤； 再者， 将填充第二接触孔以形成接触塞的步骤分为两部分， 即先在盖层 中形成第二接触塞再在第二介质层中形成第三接触塞， 可使具有同一互连效 果的各连线由形成于一层介质层（如现有技术中承载第二接触孔的介质层） 中可变更为形成于两层介质层（如盖层和第二介质层） 中， 利于工艺设计； 通过使第二接触塞的截面面积小于第一接触塞和 /或第三接触塞的截面 面积（如使第二接触塞的截面面积小于接触塞的开口尺寸） ， 利于在形成第 二接触塞的过程中， 扩大工艺窗口， 即， 即使形成的第二接触塞相对于产品 设计产生较大偏离， 也不易在栅极堆叠和源 /漏区之间形成短路；
由上， 由于形成接触孔时所需的工艺窗口减小， 使得相比于现有技术， 与栅极堆叠电连接的第二接触塞和与第一接触塞电连接的第二接触塞之间 的距离可被进一步缩短， 可使与栅极堆叠电连接的第二接触塞无需再形成于 衬底的隔离区上， 而是可以形成在衬底的有源区上， 利于减小相邻的器件之 间的距离， 利于进一步地提高半导体结构的集成度；
通过使与第一接触塞电连接的第二接触塞的一部分形成在衬底的隔离 区上， 可使第二接触塞在以较小的面积（即第二接触塞的剩余部分）电连接 于第一接触塞（即电连接于衬底的有源区）时， 仍可借助于其内形成在衬底 的隔离区上的部分减小接触电阻；
此外， 通过将形成接触塞的步骤变更为先形成第二接触塞再形成第三接 触塞， 使得对于具有确定厚度的接触塞， 在每部分的形成过程中， 需刻蚀的 介质层（如盖层或第二介质层）的厚度减小， 对于具有确定的开口尺寸的第 二接触塞和第三接触塞， 其深宽比减小， 利于改善为形成第二接触塞和第三 接触塞而填充相应的接触孔的填充效果， 进而， 使得第二接触塞和第三接触 塞的纵剖面形状无需再被限制为锥形， 而是可以扩展为矩形等其他形状， 进 而， 可以使增加第二接触塞和第三接触塞的截面面积成为可能， 利于减少接 触电阻；
通过将填充第二接触孔以形成接触塞的步骤分为两部分， 即形成嵌于盖 层和第二介质层的第四接触塞， 使得对于具有确定厚度的接触塞， 在每部分 的形成过程中，形成相应的接触孔时需刻蚀的介质层（如盖层或第二介质层） 厚度减小， 使得形成接触孔所需的工艺窗口减小， 从而利于节约面积， 以提 高半导体结构的集成度； 此外， 由于盖层厚度小于承载第二接触孔的介质层 的厚度， 可使在形成嵌于盖层中且接于栅极堆叠的第四接触塞的过程中， 形 成所需的接触孔时， 刻蚀的介质层的厚度减小， 利于控制刻蚀工艺， 以减小 对栅极堆叠的损伤， 进一步地， 在形成嵌于第二介质层中的接触孔时， 也不 再以栅极堆叠为停止层而是以盖层为停止层，进一步减小了对栅极堆叠的损 伤；
通过使形成于盖层中的第四接触塞的截面面积小于第一接触塞和 /或形 成于第二介质层中的第四接触塞的截面面积（如使形成于盖层中的第四接触 塞的截面面积小于接触塞的开口尺寸） ， 利于在形成第四接触塞的过程中， 扩大工艺窗口， 即， 即使形成的第四接触塞相对于产品设计产生较大偏离， 也不易在栅极堆叠和源 /漏区之间形成短路；
由上， 由于形成接触孔时所需的工艺窗口减小， 使得相比于现有技术， 与栅极堆叠电连接的第四接触塞和与第一接触塞电连接的第四接触塞之间 的距离可被进一步缩短， 可使与栅极堆叠电连接的第四接触塞无需再形成于 衬底的隔离区上， 而是可以形成在衬底的有源区上， 利于减小相邻的器件之 间的距离， 利于进一步地提高半导体结构的集成度；
此外， 通过将填充第二接触孔以形成接触塞的步骤分为两部分， 即形成 嵌于盖层和第二介质层的第四接触塞， 使得对于具有确定厚度的接触塞， 在 每部分的形成过程中，需刻蚀的介质层（如盖层或第二介质层）的厚度减小， 对于具有确定的开口尺寸的嵌于盖层的第四接触塞和嵌于第二介质层的第 四接触塞， 其深宽比减小， 利于改善为形成第四接触塞而填充相应的接触孔 的填充效果， 进而， 使得嵌于盖层的第四接触塞和嵌于第二介质层的第四接 触塞的纵剖面形状无需再被限制为锥形， 而是可以扩展为矩形等其他形状， 进而， 可以使增加第四接触塞的截面面积成为可能， 利于减少接触电阻。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本发 明的其它特征、 目的和优点将会变得更明显：
图 1是根据本发明的半导体结构的制造方法的一个具体实施方式的流程 图；
图 2至图 7、 图 9、 图 10和图 12是根据本发明的一个具体实施方式按 照图 1 示出的流程制造半导体结构过程中的各个制造阶段的剖视结构示意 图；
图 8和图 11分别是根据图 7和图 10示出的半导体结构的俯视结构示意 图；
图 13是根据本发明的一个优选具体实施方式按照图 1示出的流程制造 半导体结构过程中在形成第二接触塞时的俯视结构示意图；
图 14和图 15分别是是图 13示出的半导体结构沿 C-C和 D-D方向的剖 视结构示意图；
图 16是图 13示出的制造半导体结构过程中在形成第三接触孔时的俯视 结构示意图；
图 17和图 18分别是图 16示出的半导体结构沿 E-E和 F-F方向的剖视 结构示意图；
图 19和图 20分别是图 16示出的半导体结构在填充第三接触孔以形成 第三接触塞后沿 E-E和 F-F方向的剖视结构示意图；
图 21是根据本发明的另一个优选具体实施方式按照图 1示出的流程制 造半导体结构过程中在形成第二接触塞时的俯视结构示意图；
图 22是图 21示出的半导体结构沿 G-G方向的剖视结构示意图； 图 23是图 21示出的半导体结构在填充第三接触孔以形成第三接触塞后 沿 G-G方向的剖视结构示意图；
图 24至图 26是根据本发明的一个具体实施方式制造半导体结构过程中 的部分制造阶段的剖视结构示意图；
图 27和图 28是本发明半导体结构实施例中第四接触塞作不同分布时的 俯视结构示意图；
图 29是现有技术中半导体结构的示意图。 具体实施方式
为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本发 明的实施例作详细描述。
下面详细描述本发明的实施例， 所述实施例的示例在附图中示出。 下文 化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅 仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不同例子中重 复参考数字和 /或字母。这种重复是为了筒化和清楚的目的，其本身不指示所 讨论各种实施例和 /或设置之间的关系。此外，本发明提供了各种特定的工艺 和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用性和 /或其 他材料的使用。
由于本发明提供的半导体结构具有几种优选结构， 下面分别对每一种所 述优选结构进行概述。
实施例一：
请参考图 10至图 12。该半导体结构包括衬底 100、栅极堆叠、侧墙 230 (本 文件中仅明示包含侧墙 230的半导体结构示例， 但在其他实施例中， 也可不 包含侧墙 230 )、第一介质层 300、第一接触塞 320、盖层 400、第二接触塞 420、 第二介质层 500、 第三接触塞 520和各衬层（如金属衬层、 第一衬层和第二衬 层， 图未示）， 其中源 /漏区 110形成于衬底 100之中； 所述栅极堆叠形成在所 述衬底 100之上， 侧墙 230形成在该栅极堆叠的侧壁处； 第一介质层 300覆盖 所述源 /漏区 110, 盖层 400覆盖所述栅极堆叠和第一介质层 300, 贯穿第一介 质层 300的第一接触塞 320电连接于源 /漏区 110, 在第一接触塞 320和源 /漏区 110之间形成有金属衬层； 第一接触塞 320经第一衬层与贯穿盖层 400的第二 接触塞 420电连接，和 /或，第二接触塞 420经第一衬层与所述栅极堆叠中的栅 金属 210电连接， 第一介质层 300和第一接触塞 320筒记为第一层间结构， 盖 层 400和第二接触塞 420筒记为第二层间结构； 第二介质层 500覆盖盖层 400和 第二接触塞 420, 贯穿该第二介质层 500的第三接触塞 520经第二衬层与第二 接触塞 420电连接（该金属衬层、 第一衬层及第二衬层的材料均可以是 Ti、 TiN、 Ta、 TaN、 Ru或其组合） ， 第二介质层 500和第三接触塞 520筒记为第 三层间结构。 其中， 第一介质层 300、 第一接触塞 320、 盖层 400、 第二接触 塞 420、 第二介质层 500和第三接触塞 520均可具有多层结构。
所述第二接触塞 420或所述第三接触塞 520的侧壁可垂直于衬底 100的上 表面 （所述 "垂直" 意指侧壁与衬底 100的上表面的夹角和 90度之间的差值 在工艺误差允许的范围内）。 此时， 对于具有确定的开口尺寸的第二接触塞 420和第三接触塞 520 , 其深宽比减小， 利于改善为形成第二接触塞 420和第 三接触塞 520而填充相应的接触孔的填充效果， 进而， 使得第二接触塞 420和 第三接触塞 520的纵剖面形状无需再被限制为锥形， 而是可以扩展为矩形等 其他形状， 进而， 可以使增加第二接触塞 420和第三接触塞 520的截面面积成 为可能， 利于减少接触电阻。
所述栅极堆叠包括栅极（如栅金属 210 )和栅极介质层 220, 优选地， 所 述栅极堆叠的顶部和第一接触塞 320的顶部与第一介质层 300上平面齐平（本 文内， 术语"齐平"或 "共面" 意指两者之间的高度差在工艺误差允许的范围 内） ， 第一介质层 300和第二介质层 500与盖层 400的材料可以相同或不同， 盖层 400的材料是绝缘材料。第一介质层 300的材料可以包括掺杂或未掺杂的 氧化硅玻璃，如 FSG、 BPSG、 PSG、 UGS、 氮氧化硅、低 k材料或其组合（如， 第一介质层 300可具有多层结构， 相邻的两层材料不同）。 盖层 400和第二介 质层 500材料的选取范围同第一介质层 300, 不再赘述。
第一接触塞 320和 /或第三接触塞 520的截面面积可以等于或大于第二接 触塞 420的截面面积。 通过使第二接触塞 420的截面面积小于第一接触塞 320 和 /或第三接触塞 520的截面面积（如使第二接触塞 420的截面面积小于接触塞 的开口尺寸） ， 利于在形成第二接触塞 420的过程中， 扩大工艺窗口， 即， 即使形成的第二接触塞 420相对于产品设计产生较大偏离， 也不易在栅极堆 叠和源 /漏区 110之间形成短路。
可选地， 该半导体结构还包括接触层 120, 该接触层 120只夹于所述第一 接触塞 320和所述衬底 100中暴露的源 /漏区 110之间。
优选地， 盖层 400的厚度小于第二介质层 500的厚度的二分之一。 如盖层
400的厚度小于 30nm,第二介质层 500的厚度大于 50nm。减小盖层 400的厚度， 利于控制对应于形成嵌于盖层 400中的第二接触塞时的刻蚀工艺， 进而利于 减少栅金属 210和 /或第一接触塞 320的损伤。
该半导体结构中， 至少一个第二接触塞 420位于衬底 100的有源区之上， 视加工需要也可能在形成一些第二接触塞 420时使其部分区域处于衬底 100 的隔离区上。 优选地， 与栅极堆叠连接的第二接触塞 420形成于衬底 100的有 源区上， 这样的结构利于减小相邻的器件之间的距离， 有助于节省面积， 利 于进一步地提高半导体结构的集成度； 而与第一接触塞 320连接的第二接触 塞 420的一部分形成于衬底 100的隔离区上， 可使第二接触塞 420在以较小的 面积（即第二接触塞 420的剩余部分） 电连接于第一接触塞 320 (即电连接于 衬底 100的源漏区 110 ) 时， 仍可借助于其内形成在衬底 100的隔离区上的部 分减小接触电阻。
参考图 11 , 可知第二接触塞 420可以基本上处于同一直线上（即第三接 触孔 510和第三接触塞 520也可以基本上处于同一直线上）， 在其他一些实施 例中， 第二接触塞 420的形成位置还有其他的布置方式， 请参考实施例二的 描述。
实施例二：
在参考实施例一中相同部分的描述的基础上， 参考图 16至图 20, 第二接 触塞 420包括两种， 一种是与栅极堆叠的栅金属 210电连接的第二接触塞 420a, 另一种是与第一接触塞 320电连接的第二接触塞 420b, 由图 16可知， 第二接触塞 420a与相邻的两个第二接触塞 420b并不在同一直线上。 参考图 17 至图 20, 半导体结构上电连接栅金属 210的一个或多个第二接触塞 420a和与 其相邻的电连接源 /漏区 110的两个所述第二接触塞 420b不在同一直线上， 这 也是实施例二与实施例一的区别， 这样设置的优点是使第二接触塞 420a和第 二接触塞 420b尽量远离， 方便进行后续加工， 避免出现源漏极与栅极之间短 路,还减小了栅极和源 /漏极之间的电容，进一步地提升了半导体结构的性能。 但相比于现有技术， 与栅金属 210电连接的第二接触塞 420和与第一接触塞 320电连接的第二接触塞 420之间的距离可被缩短，可使与栅极堆叠电连接的 第二接触塞无需再形成于衬底的隔离区上， 而是可以形成在衬底的有源区 上， 利于减小相邻的器件之间的距离， 利于进一步地提高半导体结构的集成 度。
本发明还提供了另一种具有不同于实施例一和实施例二中第二接触塞 420的半导体结构， 请参考实施例三的描述。
实施例三：
在参考实施例一或实施例二中相同部分的描述的基础上， 请参考图 21 至图 23。在特定情况下需要使半导体结构的栅极与其源漏极之间电连接，或 者使得一个半导体结构的栅极或源漏极与附近的另一个半导体结构的栅极 或源漏极电连接。 这种金属互连可以局部地在盖层 400中实现。 例如根据设 计需要使得栅极与其源漏极之间电连接， 如图 22所示， 可以调整盖层 400 中第二接触塞 420的尺寸和形状，使其同时电连接于连接源 /漏区 110的第一 接触塞 320以及栅金属 210。 以这种方式设置第二接触塞 420的优点只需控 制第二接触塞 420的尺寸和形状， 就可实现栅金属 210和第一接触塞 320的 电连接， 从而实现栅极与源 /漏极的局部连接。 同理， 通过使得一个第二接触 塞 420与两个或多个第一接触塞 320电连接，实现相邻的源 /漏区 110之间的 局部电连接。该实施例的优点是不需要额外的金属互联层就可实现栅极或源 /漏极之间以及栅极与源 /漏极之间的局部电连接， 降低了金属布线的难度。 即， 可使具有同一互连效果的各连线由形成于一层介质层（如现有技术中承 载第二接触孔的介质层）中可变更为形成于两层介质层（如盖层 400和第二 介质层 500 ) 中， 利于工艺设计。
需要说明是， 在同一个半导体结构之中， 根据制造需要可以包括上述各 实施例中的任意一种或其组合。 所述第一接触塞 320可包括 W、 A1或 TiAl 中的一种或其组合（术语 "组合" 包括经多靶溅射形成的上述金属的混合物 以及上述各金属层顺次叠加形成的叠层结构， 后续同， 不再赘述）， 所述第 二接触塞 420和所述第三接触塞 520均可包括\¥、 Cu、 A1或 TiAl中的一种 或其组合。
特别地， 所述半导体结构还包括第一通孔（via )或第一金属线， 所述第 一通孔夹于所述第三接触塞 520和第一金属线 （metall )之间， 所述第一通 孔或第一金属线经第三衬层电连接于所述第三接触塞 520。 所述第一通孔和 所述第一金属线均可包括 W、 Cu、 A1或 TiAl中的一种或其组合。 所述第三 衬层的材料和形成方法与第一衬层和第二衬层的材料和形成方法相同， 不再 赘述。
和 /或， 所述第一通孔电连接于所述第三接触塞 520, 在所述第一通孔和 所述第三接触塞 520的交界面上， 所述第一通孔的截面面积小于所述第三接 触塞 520 的截面面积。 此时， 所述第一通孔和所述第一金属线均可包括 A1 或 TiAl中的一种或其组合。
本发明还提供了一种半导体结构， 如图 12所示， 所述半导体结构包括栅 极堆叠， 所述栅极堆叠形成于衬底 100上； 源 /漏区 110 , 所述源 /漏区 110位 于所述栅极堆叠两侧且嵌于所述衬底 100中； 第一层间结构， 所述第一层间 结构包括第一介质层 300和第一接触塞 320 , 所述第一介质层 300与所述栅极 堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞 320贯穿所述第一介质层 300 且电连接于至少部分所述源 /漏区 110; 第二层间结构， 所述第二层间结构包 括盖层 400和第二接触塞 420 , 所述盖层 400覆盖所述第一层间结构， 所述第 二接触塞 420贯穿所述盖层 400并电连接于所述第一接触塞 320和所述栅极堆 叠；第三层间结构，所述第三层间结构包括第二介质层 500和第三接触塞 520 , 所述第二介质层 500覆盖所述第二层间结构，所述第三接触塞 520贯穿所述第 二介质层 500中并电连接于所述第二接触塞 420 , 所述第二接触塞 420的截面 面积小于所述第一接触塞 320和 /或所述第三接触塞 520的截面面积。
所述半导体结构还可包括接触层（如金属硅化物层 120 ) , 所述接触层 只夹于所述源 /漏区 110与第一接触塞 320之间。特别地，至少一个电连接于所 述栅极堆叠的第二接触塞 420与其相邻的电连接于所述第一接触塞 320的第 二接触塞 420不在同一直线上。
可选地， 与栅极堆叠电连接的所述第二接触塞 420形成在所述衬底 100的 有源区上；和 /或，与所述第一接触塞 320电连接的所述第二接触塞 420的一部 分形成在所述衬底 100的隔离区上。
所述第二接触塞 420或所述第三接触塞 520的侧壁可垂直于所述衬底 100 的上表面。 所述盖层 400的厚度可小于所述第二介质层 500的厚度的二分之 一。 所述盖层 400的材料与所述第一介质层 300和所述第二介质层 500的材料 不同， 并且所述盖层 400的材料是绝缘材料。 所述盖层 400的厚度小于 30nm; 和 /或， 所述第二介质层 500的厚度大于 50nm。
本实施例中， 所述第一介质层 300、 所述盖层 400和所述第二介质层 500 以及第一接触塞 320、 所述第二接触塞 420和所述第三接触塞 520的材料及形 成方法均与前述实施例中提供的相同， 栅极堆叠、 源 /漏区 110和接触层（如 金属硅化物层 120 ) 的材料及形成方法均可采用公知或惯用方法形成， 不再 赘述。 进一步的阐述。
请参考图 1 , 该方法包括：
首先， 在衬底上形成栅极堆叠和源 /漏区， 所述源 /漏区位于所述栅极堆 叠两侧且嵌于所述衬底中；
随后， 形成第一层间结构， 所述第一层间结构包括第一介质层和第一接 触塞， 所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一 接触塞贯穿所述第一介质层且电连接于至少部分所述源 /漏区；
再后， 形成第二层间结构， 所述第二层间结构包括盖层和第二接触塞， 所述盖层覆盖所述第一层间结构， 所述第二接触塞贯穿所述盖层且电连接于 所述第一接触塞和所述栅极堆叠；
最后， 形成第三层间结构， 所述第三层间结构包括第二介质层和第三接 触塞， 所述第二介质层覆盖所述第二层间结构， 所述第三接触塞贯穿所述第 二介质层且电连接于所述第二接触塞。
下面结合图 2至图 23对上述步骤进行说明。
参考图 1和图 2,在衬底 100上形成覆盖所述源 /漏区 110、栅极堆叠和侧墙 230的第一介质层 300 (如图所示， 栅极堆叠之间也被第一介质层 300填充）。 在本实施例中，衬底 100包括硅衬底 (例如硅晶片）。根据现有技术公知的设计 要求 (例如 P型衬底或者 N型衬底）， 衬底 100可以包括各种掺杂配置。 其他实 施例中衬底 100还可以包括其他基本半导体， 例如错。 或者， 衬底 100可以包 括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷化铟。 典型地， 衬底 100可以具有但不限于约几百微米的厚度， 例如可以在 400um-800um的厚度 范围内。 以下的所有具体实施方式都以硅衬底的情况为例。
源 /漏区 110可以通过向衬底 100中注入 P型或 N型掺杂物或杂质而形成， 例如，对于 PMOS来说， 源 /漏区 110可以是 P型掺杂的 SiGe,对于 NMOS来说， 源 /漏区 110可以是 N型掺杂的 Si。 源 /漏区 110可以由包括光刻、 离子注入、 扩 散和 /或其他合适工艺的方法形成，且可以先于栅极介质层形成。在本实施例 中， 源 /漏区 110在衬底 100内部， 在其他一些实施例中， 源 /漏区 110可以是通 过选择性外延生长所形成的提升的源漏极结构， 其外延部分的顶部高于栅极 堆叠底部 （本说明书中所指的栅极堆叠底部意指栅极堆叠与衬底 100的交界 线） 。
可选地， 所述栅极堆叠， 在前栅工艺 （gate first ) 中， 包括栅极和承载 栅极的栅介质层 220; 在后栅工艺 （gate last ) 中， 包括伪栅和承载伪栅的栅 介质层 220。 特别地， 在所述栅极堆叠的侧壁上形成侧墙 230, 用于将栅极隔 开。 侧墙 230可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合， 和 /或其 他合适的材料形成。 侧墙 230可以具有多层结构。 侧墙 230可以通过包括沉积 刻蚀工艺形成， 其厚度范围可以是 lOnm -lOOnm, 如 30nm、 50nm或 80nm。
第一介质层 300可以通过化学气相沉积 （Chemical vapor deposition , CVD ) 、 高密度等离子体 CVD、 或其他合适的方法形成在衬底 100上。 第一 介质层 300的材料可以包括掺杂或未掺杂的氧化硅玻璃，如 FSG、 BPSG、 PSG、 UGS、 氮氧化硅、 低 k材料或其组合（如， 第一介质层 300可具有多层结构， 相邻的两层材料不同）。 第一介质层 300的厚度范围可以是 40nm -150nm, 如 80nm、 lOOnm或 120nm。
随后， 对第一介质层 300和栅极堆叠进行化学机械抛光 ( Chemical-mechanical polish, CMP )的平坦化处理， 如图 2所示， 使得该栅 极堆叠的上表面与第一介质层 300的上表面共面， 并露出所述栅极堆叠的顶 部和侧墙 230。 当所述栅极堆叠包括伪栅极的情况下， 可以执行替代栅工艺。 具体来说，首先除去伪栅极，再在去除伪栅极后形成的凹槽中沉积金属栅层， 再对金属栅层进行平坦化处理， 使其顶部与第一介质层 300共面， 以形成栅 金属 210。 所述栅极介质层 220位于衬底 100上， 其可以是热氧化层， 包括氧 化硅、 氮氧化硅， 也可为沉积而成的高 K介质， 例如 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO, A1203、 La203、 Zr02、 LaAlO中的一种或其组合， 栅极介质层 220的厚度可以为 2nm -10nm, 例如 5nm或 8nm。 栅金属 210可为 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTa 中的一种或其组合， 其厚度可以为 10nm -80nm, 如 30nm或 50nm。 经过 CMP 处理之后， 所述栅极堆叠的顶部与所述第一介质层 300的上表面齐平。
参考图 1、 图 3和图 4, 刻蚀第一介质层 300形成使衬底之上的至少部分源 /漏区 110暴露的第一接触孔 310, 在第一接触孔 310的内壁及底部形成金属衬 层（后续需在第一接触孔 310内填充 W时， 通常需形成所述金属衬层； 后续 需在第一接触孔 310内填充 Al、 TiAl合金中任一种或其组合时， 可不形成所 述金属衬层； 后续第一衬层和第二衬层同理， 不再赘述） ， 并在该第一接触 孔 310中填充导电材料以形成第一接触塞 320。 如图 3所示， 具体地， 可以使 用干法刻蚀、 湿法刻蚀或其他合适的刻蚀方式刻蚀第一介质层 300以形成第 一接触孔 310。 由于栅极堆叠被侧墙 230所保护， 而侧墙 230材料与第一介质 层 300材料通常不同， 因此即使在形成第一接触孔 310时进行过刻蚀也不会导 致栅极与源 /漏极的短路。如果源 /漏区 110是通过选择性外延生长所形成的提 升的源漏极结构， 其外延部分的顶部高于栅极堆叠底部， 则第一接触孔 310 可以形成到源 /漏区 110内部与栅极堆叠底部齐平的位置为止， 这样当在形成 第一接触塞 320时， 该第一接触塞 320可以通过其靠近底部的侧壁和底部与源 /漏区 230接触， 从而进一步增加接触面积并降低接触电阻。
参考图 4, 在第一接触孔 310内通过沉积的方法填充导电材料以形成第一 接触塞 320。 优选地， 第一接触塞 320的材料为\¥。 当然根据半导体的制造需 要， 第一接触塞 320的材料可以是 W、 Al、 TiAl合金中任一种或其组合。 第 一接触塞 320经金属衬层（图未示）接于源漏区 110和第一介质层 300或侧墙 230, 该金属衬层可以通过 ALD、 CVD、 PVD等沉积工艺沉积在第一接触孔 310的内壁以及底部， 该金属衬层的材料可以是 Ti、 TiN、 Ta、 TaN、 Ru或其 组合， 该金属衬层的厚度可以是 5nm -20nm, 如 10nm或 15nm。
可选地，在形成第一接触塞 320之前，可以在暴露的源 /漏区 110上形成接 触层（金属硅化物 120 ) 。 参考图 3 , 第一接触孔 310的下部是暴露的源 /漏区 110, 在该源 /漏区 110上沉积金属， 进行退火处理后形成金属硅化物 120。 具 体地， 首先， 通过第一接触孔 310, 采用离子注入、 沉积非晶化物或者选择 性生长的方式， 对暴露的源 /漏区进行预非晶化处理， 形成局部非晶硅区域； 然后利用金属溅镀方式或化学气相沉积法， 在该源 /漏区 230上形成均匀的金 属层， 优选地， 该金属可以是镍。 当然该金属也可以是其他可行的金属， 例 如 Ti、 Co或 Cu等。 随后对该半导体结构进行退火， 在其他的实施例中可以采 用其他的退火工艺， 如快速热退火、 尖峰退火等。 根据本发明的实施例， 通 常采用瞬间退火工艺对器件进行退火，例如在大约 1000°C以上的温度进行微 秒级激光退火， 使所述沉积的金属与该源 /漏区 110内形成的非晶化物发生反 所述金属。 所述非晶化物可以是非晶硅、 非晶化硅错或者非晶化硅碳中的一 种。 形成金属硅化物 110的好处是可以减小第一接触塞 320与源 /漏区 110之间 的电阻率， 进一步降氏接触电阻。
在形成第一接触塞 320后， 对该第一接触塞 320和第一介质层 300进行
CMP处理， 使第一接触塞 320与第一介质层 300的上表面齐平。 本实施例中， 第一接触塞 320与第一介质层 300还与栅金属 210的上表面齐平； 在其他实施 例中， 第一接触塞 320与第一介质层 300的上表面可高于栅金属 210的上表面。
接下来， 形成覆盖所述栅极堆叠、 第一介质层 300和第一接触塞 320的盖 层 400, 该盖层 400的材料可与第一介质层 300不同。 参考图 5 , 盖层 400可以 通过化学气相沉积（Chemical vapor deposition , CVD ) 、 高密度等离子体 CVD或其他合适的方法形成。 优选地， 盖层 400的材料可以是 SiN或 SiCN, 或其组合。 此处需要说明的是， 盖层 400和第一介质层 300选择不同的材料是 为了进行选择性刻蚀， 便于后续步骤的进行。
参考图 1、 图 6和图 7, 刻蚀盖层 400形成使第一接触塞 320和栅极堆叠暴 露的第二接触孔 410 (对于第一接触塞 320与第一介质层 300的上表面高于栅 金属 210的上表面的实施例， 为形成暴露栅极堆叠的第二接触孔 410, 在刻蚀 盖层 400之余， 还要刻蚀位于盖层和栅极堆叠之间的部分厚度的第一介质层 300 ) , 在第二接触孔 410的内壁以及底部形成第一衬层（图未示） ， 并在该 第二接触孔 410中填充第一导电材料以形成第二接触塞 420, 然后对所述盖层 400和第二接触塞 420进行平坦化处理以暴露所述第二接触塞 420的上表面， 使所述盖层 400的上表面与第二接触塞 420的上表面共面。可以使用干法刻蚀 或湿法刻蚀等工艺形成第二接触孔 410。 优选地， 在形成第二接触孔 410时， 可使第二接触孔 410的侧壁垂直于衬底 100的上表面。
优选地， 第二接触塞 420的材料为 Cu。 当然根据制造需要， 第二接触塞 420的材料可以是 W、 Al、 Cu、 TiAl中任一种或其组合。
在形成第二接触塞 420后， 对该第二接触塞 420和盖层 400行 CMP平坦化 处理， 使第二接触塞 420与盖层 400的上表面齐平。
优选地， 在形成第二接触孔 410时， 使第二接触孔 410的截面面积小于第 一接触孔 310的截面面积， 因此即使在刻蚀形成第二接触孔 410时定位不是 4艮 准确， 第一接触塞 320上方对应的第二接触孔 410也不易偏离到相邻的栅极区 (在本实施例中是栅金属 210 )之上， 如图 6所示， 第二接触孔 410的内径相 对第一接触孔 310较小。 经过这样的设置， 有效减少了制造半导体结构过程 中出现栅极与源漏极的短路。 为了减小刻蚀盖层 400的难度， 在形成盖层 400 时或对盖层 400进行后续处理， 使盖层 400的厚度小于 30nm。 由于盖层 400厚 度小于 30nm, 因此对盖层 400进行刻蚀时较容易控制， 不容易出现过刻蚀而 损伤栅极的现象。
可选地， 至少一个第二接触塞 420位于衬底 100的有源区之上， 视加工需 要也可能形成一些第二接触塞 420时使其部分区域处于衬底 100的隔离区上。 优选地， 使得与栅极堆叠连接的第二接触塞 420形成于衬底 100的有源区上， 而使得与第一接触塞 320连接的第二接触塞 420的至少一部分形成于衬底 100 的隔离区上。 这样的安排有助于节省面积。
参考图 8, 第二接触塞 420处于栅金属 210和源 /漏区 110上方，且第二接触 塞 420基本上处于同一直线上， 在其他实施例中还有另一些排列方式， 会在 图 14至图 23示出的具体实施方式中说明。
参考图 1和图 9 , 形成覆盖盖层 400和第二接触塞 420的第二介质层 500 , 该第二介质层 500的材料与盖层 400的材料不同。 如图 9所示， 第二介质层 500 可以通过化学气相沉积（ Chemical vapor deposition , CVD ) 、 高密度等离 子体 CVD或其他合适的方法形成。盖层 400和第二介质层 500材料的选取范围 同第一介质层 300, 不再赘述， 需要注意的是， 本实施例中， 第二介质层 500 材料与盖层 400的材料不同， 这样做的目的是为了在形成第三接触孔时进行 选择性刻蚀， 即刻蚀第二介质层 500时盖层 400能够起到刻蚀阻止层的作用， 以保护盖层 400下面的栅极堆叠和第一介质层 300等。
接下来， 参考图 1、 图 10、 图 12, 刻蚀第二介质层 500以形成使第二接触 塞 420暴露的第三接触孔 510,在第三接触孔 510的内壁及底部形成第二衬层， 并在该第三接触孔 510中填充第二导电材料以形成第三接触塞 520, 然后对所 述第二介质层 500和第三接触塞 520进行平坦化处理以暴露所述第三接触塞 520的上表面， 使所述第二介质层 500的上表面与第三接触塞 520的上表面共 面。
可以使用干法刻蚀或湿法刻蚀等工艺形成第三接触孔 510。
优选地， 在形成第三接触孔 510时， 可使第三接触孔 510的侧壁垂直于衬 底 100的上表面。
参考图 11 , 在本实施例中， 第三接触孔 510处于第二接触塞 420正上方。 第一衬层和第二衬层的形成方法、 材料和厚度的选取同上述金属衬层， 不再赘述。
优选地， 第三接触塞 520的材料为 Cu。 当然根据制造需要， 第三接触塞
520的材料可以是 W, Al, Cu, TiAl中任一种或其组合。 由于第二接触孔 410和 第三接触孔 510的侧壁垂直于衬底 100的上表面， 因此填充第二接触孔 410和 第三接触孔 510后形成的相应的第二接触塞 420和第三接触塞 520的侧壁也垂 直于衬底 100的上表面。
在形成第三接触塞 520后， 对该第三接触塞 520和第二介质层 500行 CMP 平坦化处理， 使第三接触塞 520与第二介质层 500的上表面齐平。
优选地， 在形成第三接触孔 510时， 使第三接触孔 510的截面面积大于第 二接触孔 410的截面面积， 并尽可能地使第三接触孔 510的截面面积比较大， 因此填充第三接触孔 510而形成的第三接触塞 520截面面积也比较大，截面面 积较大的第三接触塞 520减小了自身的电阻率， 从而进一步减小源 /漏极的电 阻， 提升了所述半导体结构的性能。
优选地， 由于有盖层 400的保护， 在刻蚀第二介质层 500时不用担心过刻 蚀导致损伤第二介质层 500之下部分的问题， 因此第二介质层 500的厚度可选 择为大于盖层 400的厚度， 优选地， 第二介质层 500的厚度大于 50nm。 在形成 盖层 400和第二介质层 500时，一般使盖层 400的厚度小于所述第二介质层 500 的厚度的二分之一， 这样的安排便于刻蚀过程中的控制。
可选地， 第二接触塞 420的形成位置还可以有其他的布置方式， 请参考 图 13 , 各第二接触塞 420并不都处于同一直线上， 再参考图 14和图 15 , 可知， 与栅金属 210电连接的第二接触塞 420a处于直线 C-C上， 与第一接触塞 320电 连接的第二接触塞 420b处于直线 D-D上。 在本实施例中， 优选地， 将与所述 栅金属 210电连接的第二接触塞 420a设置为尽可能远离与源 /漏区 110电连接 的第二接触塞 420b (所述 "尽可能远离" 这一概念是指的是， 在能保证半导 体器件正常工作和基于节约面积的情况下， 扩大第二接触塞 420a和第二接触 塞 420b之间的距离。 优选地， 第二接触塞 420a处于衬底 100的有源区之上， 第二接触塞 420b的一部分处于衬底 100的隔离区之上） ， 其优点是减小栅极 与源 /漏极之间的电容， 也可以避免栅极与源 /漏极之间的短路， 方便后续加 工。
参考图 16至图 18 , 分别在第二接触塞 420上方形成第三接触孔 510。 相应 地， 可以进行下一步处理， 在第三接触孔 510中填充第二导电材料以形成第 三接触塞 520, 参考图 19和图 20。
进行上述布置的优点是， 与栅极堆叠电连接的第二接触塞 420a和与第一 接触塞 320电连接的第二接触塞 420b相隔较远， 一方面， 对该半导体结构进 行后续加工的过程中， 在第二介质层 500上或其他位置形成金属互联层时利 于减小第二接触塞 420a和第二接触塞 420b的接触， 防止栅极与源漏极发生短 路； 另一方面减小了栅极和源漏极之间的电容， 提高了所述半导体结构的性 h
匕。
采用本发明提供的方法， 在盖层 400就能实现邻近的源漏区和栅极之间、 栅极与栅极之间或者源漏区之间的局部电连接， 参考图 21和图 22, 可使形成 第二接触孔 410的时候使第二接触孔 410面积较大， 如， 使第二接触孔 410同 时暴露第一接触塞 320和栅极堆叠。 因此填充在第二接触孔 410后形成的第二 接触塞 420同时与栅金属 210和第一接触塞 320电连接， 即， 使暴露的栅金属 210和第一接触塞 320通过填充该一个或多个第二接触孔 410后形成的第二接 触塞 420形成电连接。 需要说明的是， 使第一接触塞 320和栅极堆叠同时暴露 的第二接触孔 410不一定是如图所示的形状， 只要是能满足同时暴露第一接 触塞 320和栅极堆叠即可， 不限于其他形状。 另外， 也可以通过形成同时与 两个相邻的第一接触塞 320形成电连接的第二接触塞 420来实现相邻源 /漏区 110之间的局部电连接。 还可以形成如下结构， 至少一个所述第二接触塞 420 同时电连接于至少一个第一接触塞 320和栅极堆叠， 和 /或至少一个第二接触 塞 420同时电连接于两个或多个第一接触塞 320和 /或所述栅极堆叠。 因此，只 需控制第二接触孔 410的形状和形成位置， 很容易实现源漏区和栅极之间、 栅极与栅极之间或者源漏区之间在半导体结构中的局部连接。
参考图 23 , 在第二接触塞 420上方形成第三接触塞 520, 便于该半导体结 构进行后续加工。
需要说明的是， 根据半导体结构的制造需要， 一个半导体结构中可以包 括上述各栅极接触塞和源 /漏区接触塞中的任一种或任意组合。
可继续形成第一通孔或第一金属线， 所述第一通孔或第一金属线经第三 衬层电连接于所述第三接触塞 520。 所述第一通孔、 第一金属线及第三衬层 的材料及形成方法与前述实施例中描述的相同， 不再赘述。
或者， 形成第一通孔， 所述第一通孔电连接于所述第三接触塞 520, 在 所述第一通孔和所述第三接触塞 520的交界面上， 所述第一通孔的截面面积 小于所述第三接触塞 520的截面面积。
实施本发明提供的半导体结构的制造方法， 通过分别在三个不同的层中 形成第一接触塞 320、 第二接触塞 420第三接触塞 520, 节约了面积， 能在单 位面积内形成更多的半导体结构， 提高了半导体结构的集成度； 分层刻蚀利 于减少现有技术中在执行刻蚀操作时由于过刻蚀导致的接触金属与栅极短 路的问题； 通过形成盖层 400和第二介质层 500, 降低了刻蚀的难度， 使刻蚀 过程更容易控制； 通过减小第二接触孔 410的截面面积， 使刻蚀难度降低， 从而即便刻蚀第二接触孔 410时定位不准确也不容易导致源漏极与栅极短 路； 由于盖层 400较薄， 则第二接触塞 420的高度较小， 因此即便第二接触塞 420截面积较小， 其电阻也不会太大； 通过增大第三接触塞 520的截面面积， 并使第三接触塞的侧壁与垂直于衬底的上表面， 减小了第三接触塞 520的接 触电阻， 因此使第三接触塞 520和第二接触塞 420的整体电阻比上文现有技术 中提到的锥形接触金属的电阻更小成为可能； 由于有盖层 400保护栅极堆叠， 因此即便第三接触孔 510的截面面积较大或定位不准， 也不会导致刻蚀时破 坏栅极堆叠或导致栅极与源漏区短路； 使连接栅极堆叠的第二接触塞 420a和 连接源 /漏区 110的第二接触塞 420b尽量远离， 方便进行后续加工， 进一步避 免出现源漏区与栅极之间短路，还减小了栅极和源 /漏极之间的电容，进一步 地提升了半导体结构的性能； 通过调整第二接触孔 410和第二接触塞 420的形 状， 可以在盖层 400内实现局部的互连结构。
本发明还提供了一种半导体结构的制造方法， 包括：
首先， 在衬底上形成栅极堆叠和源 /漏区， 所述源 /漏区位于所述栅极堆 叠两侧且嵌于所述衬底中；
随后， 如图 4所示， 形成第一层间结构， 所述第一层间结构包括第一介 质层 300和第一接触塞 320, 所述第一介质层 300与所述栅极堆叠平齐或覆盖 所述栅极堆叠，所述第一接触塞 320贯穿所述第一介质层 300且电连接于至少 部分所述源 /漏区 110;
其中， 形成第一接触塞 320的步骤包括：
在所述第一介质层 300中形成第一接触孔， 以暴露至少部分所述源 /漏区
110;
在暴露的所述源 /漏区 110上形成接触层（如金属硅化物层 120 ) ； 在所述接触层上形成导电材料， 以填充所述第一接触孔。
再后， 形成第四层间结构， 所述第四层间结构包括盖层、 第二介质层和 第四接触塞， 所述盖层覆盖所述第一层间结构， 所述第二介质层覆盖所述盖 层， 所述第四接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接 触塞和所述栅极堆叠，嵌于所述盖层中的所述第四接触塞的截面面积小于所 述第一接触塞和 /或嵌于所述第二介质层中的所述第四接触塞的截面面积。 其中， 形成第一层间结构的步骤与前述实施例中相同， 不再赘述。
形成第四层间结构的步骤包括：
首先， 如图 24所示， 形成盖层 400和第二介质层 500; 继而， 如图 25所示， 采用双镶嵌工艺在所述盖层 400和第二介质层 500中形成第四接触孔 540 , 其 中， 在所述盖层与第二介质层之间的交界面处， 嵌于所述盖层 400中的所述 第四接触孔 540的截面面积小于所述第一接触塞 320和（本实施例）/或嵌于所 述第二介质层 500中的所述第四接触孔 540的截面面积（本文件内， 术语 "截 面面积" 意指任一空间区域中， 如嵌于所述第二介质层 500中的第四接触孔 中， 被平行于衬底 100上表面的平面所截得的截面） ， 从图 25可以看出第四 接触孔 540在盖层与第二介质层之间的交界面处的截面面积有一个阶跃变 化；再后， 以第四导电材料填充所述第四接触孔 540, 以形成第四接触塞 560, 其中， 所述第四导电材料为 Cu时， 在形成所述第四导电材料之前， 可预先形 成第四衬层以覆盖所述第四接触孔 540的底壁和侧壁， 所述第四导电材料为 W、 A1或 TiAl中的一种或其组合时， 可不预先形成所述第四衬层， 所述第四 衬层的材料及形成方法与前述第一衬层和第二衬层的材料及形成方法相同， 不再赘述。 形成所述第四接触塞 560以后， 可以执行 CMP操作， 以暴露所述 第二介质层 500, 获得如图 26所示的半导体结构。 其中， 如图 27所示， 电连 接于所述栅极堆叠的第四接触塞 560a与其相邻的电连接于所述第一接触塞 的第四接触塞 560b可在同一直线上。
特别地， 如图 28所示， 形成所述第四接触塞 560时， 使至少一个电连接 于所述栅极堆叠的第四接触塞 560a与其相邻的电连接于所述第一接触塞的 第四接触塞 560b不在同一直线上。 和 /或， 形成所述第四接触塞 560时， 使与 所述栅极堆叠电连接的所述第四接触塞 560a形成在所述衬底的有源区上； 和 /或， 形成所述第四接触塞 560时， 使与所述第一接触塞电连接的所述第四接 触塞 560b的一部分形成在所述衬底的隔离区上。
可选地， 还可使所述第四接触塞 560的侧壁垂直于所述衬底的上表面。 可选地， 所述盖层 400的厚度可小于所述第二介质层 500的厚度的二分之一。 可选地， 所述盖层 400的材料可与所述第一介质层 300和所述第二介质层 500 的材料不同， 并且所述盖层 400的材料是绝缘材料。 可选地， 所述盖层 400的 厚度可小于 30nm; 和 /或， 所述第二介质层 500的厚度可大于 50nm。
本发明还提供了一种半导体结构， 包括：
栅极堆叠和源 /漏区， 所述栅极堆叠形成于衬底上， 所述源 /漏区位于所 述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构， 所述第一层间结构包括第一介质层和第一接触塞， 所述 第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接触塞贯穿 所述第一介质层且电连接于至少部分所述源 /漏区；
第四层间结构，所述第四层间结构包括盖层、第二介质层和第四接触塞， 所述盖层覆盖所述第一层间结构， 所述第二介质层覆盖所述盖层， 所述第四 接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触塞和所述 栅极堆叠， 在所述盖层与第二介质层之间的交界面处， 嵌于所述盖层中的所 述第四接触塞的截面面积小于所述第一接触塞和 /或嵌于所述第二介质层中 的所述第四接触塞的截面面积。
所述半导体结构还可包括接触层，所述接触层只夹于所述源 /漏区与第一 接触塞之间。
其中， 至少一个电连接于所述栅极堆叠的第四接触塞与其相邻的电连接 于所述第一接触塞的第四接触塞不在同一直线上。 可选地， 与所述栅极堆叠 电连接的所述第四接触塞形成在所述衬底的有源区上；和 /或，与所述第一接 触塞电连接的所述第四接触塞的一部分形成在所述衬底的隔离区上。
可选地， 所述第四接触塞的侧壁可垂直于所述衬底的上表面。 可选地， 所述盖层的厚度可小于所述第二介质层的厚度的二分之一。 可选地， 所述盖 层的材料可与所述第一介质层和所述第二介质层的材料不同， 并且所述盖层 的材料可以是绝缘材料。 可选地， 所述盖层的厚度可小于 30nm; 和 /或， 所 述第二介质层的厚度可大于 50nm。特别地，所述第四接触塞可经第四衬层电 连接于所述第一接触塞和 /或所述栅极堆叠。
虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发明 的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行各 种变化、 替换和修改。 对于其他例子， 本领域技术人员应当容易理解在保持 本发明保护范围内的同时， 工艺步骤的次序可以变化。 此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本 领域技术人员将容易地理解， 对于目前已存在或者以后即将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明描述的 对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它 们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制造、 物 质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1、 一种半导体结构的制造方法， 其特征在于， 所述方法包括：
a )在衬底上形成栅极堆叠和源 /漏区， 所述源 /漏区位于所述栅极堆叠两 侧且嵌于所述衬底中；
b )形成第一层间结构， 所述第一层间结构包括第一介质层和第一接触 塞， 所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接 触塞贯穿所述第一介质层且电连接于至少部分所述源 /漏区；
c )形成第二层间结构， 所述第二层间结构包括盖层和第二接触塞， 所 述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层且电连接于所 述第一接触塞和所述栅极堆叠；
d )形成第三层间结构， 所述第三层间结构包括第二介质层和第三接触 塞， 所述第二介质层覆盖所述第二层间结构， 所述第三接触塞贯穿所述第二 介质层且电连接于所述第二接触塞。
2、 根据权利要求 1所述的方法， 其特征在于， 形成第一接触塞的步骤包 括：
在所述第一介质层中形成第一接触孔， 以暴露至少部分所述源 /漏区； 在暴露的所述源 /漏区上形成接触层；
在所述接触层上形成导电材料， 以填充所述第一接触孔。
3、 根据权利要求 1所述的方法， 其特征在于：
使所述第二接触塞的截面面积小于所述第一接触塞和 /或所述第三接触 塞的截面面积。
4、 根据权利要求 1所述的方法， 其特征在于：
使至少一个电连接于所述栅极堆叠的第二接触塞与其相邻的电连接于 所述第一接触塞的第二接触塞不在同一直线上。
5、 根据权利要求 1所述的方法， 其特征在于：
使与所述栅极堆叠电连接的所述第二接触塞形成在所述衬底的有源区 上； 和 /或，
使与所述第一接触塞电连接的所述第二接触塞的一部分形成在所述衬 底的隔离区上。
6、 根据权利要求 1所述的方法， 其特征在于：
使所述第二接触塞或所述第三接触塞的侧壁垂直于所述衬底的上表面。
7、 根据权利要求 1至 6任一项所述的方法， 其特征在于：
所述盖层的厚度小于所述第二介质层的厚度的二分之一。
8、 根据权利要求 1至 6任一项所述的方法， 其特征在于：
所述盖层的材料与所述第一介质层和所述第二介质层的材料不同， 并且 所述盖层的材料是绝缘材料。
9、 根据权利要求 1至 6中任一项所述的方法， 其特征在于：
所述盖层的厚度小于 30nm; 和 /或，
所述第二介质层的厚度大于 50nm。
10、 根据权利要求 1所述的方法， 其特征在于：
所述第二接触塞经第一衬层电连接于所述第一接触塞和所述栅极堆叠； 和 /或，
所述第三接触塞经第二衬层电连接于所述第二接触塞。
11、 根据权利要求 1所述的方法， 其特征在于， 还包括：
形成第一通孔或第一金属线， 所述第一通孔或第一金属线经第三衬层电 连接于所述第三接触塞。
12、 根据权利要求 1所述的方法， 其特征在于， 还包括：
形成第一通孔， 所述第一通孔电连接于所述第三接触塞， 在所述第一通 孔和所述第三接触塞的交界面上， 所述第一通孔的截面面积小于所述第三接 触塞的截面面积。
13、 根据权利要求 1所述的方法， 其特征在于， 该方法还包括： 步骤 c中形成的至少一个所述第二接触塞同时电连接于至少一个所述第 一接触塞与栅极堆叠； 和 /或
至少一个所述第二接触塞同时电连接于两个或多个所述第一接触塞和 / 或两个或多个所述栅极堆叠。
14、 一种半导体结构， 其特征在于， 包括：
栅极堆叠， 所述栅极堆叠形成于衬底上； 源 /漏区， 所述源 /漏区位于所述栅极堆叠两侧且嵌于所述衬底中； 第一层间结构， 所述第一层间结构包括第一介质层和第一接触塞， 所述 第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接触塞贯穿 所述第一介质层且电连接于至少部分所述源 /漏区；
第二层间结构， 所述第二层间结构包括盖层和第二接触塞， 所述盖层覆 盖所述第一层间结构，所述第二接触塞贯穿所述盖层并经第一衬层电连接于 所述第一接触塞和所述栅极堆叠；
第三层间结构， 所述第三层间结构包括第二介质层和第三接触塞， 所述 第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层中 并经第二衬层电连接于所述第二接触塞。
15、 根据权利要求 14所述的半导体结构， 其特征在于： 还包括接触层， 所述接触层只夹于所述源 /漏区与第一接触塞之间。
16、 根据权利要求 14所述的半导体结构， 其特征在于：
所述第二接触塞的截面面积小于所述第一接触塞和 /或所述第三接触塞 的截面面积。
17、 根据权利要求 14所述的半导体结构， 其特征在于：
至少一个电连接于所述栅极堆叠的第二接触塞与其相邻的电连接于所 述第一接触塞的第二接触塞不在同一直线上。
18、 根据权利要求 14所述的半导体结构， 其特征在于：
与栅极堆叠电连接的所述第二接触塞形成在所述衬底的有源区上； 和 / 或
与所述第一接触塞电连接的所述第二接触塞的一部分形成在所述衬底 的隔离区上。
19、 根据权利要求 14所述的半导体结构， 其特征在于：
所述第二接触塞或所述第三接触塞的侧壁垂直于所述衬底的上表面。
20、 根据权利要求 14至 19任一项所述的半导体结构， 其特征在于： 所述盖层的厚度小于所述第二介质层的厚度的二分之一。
21、 根据权利要求 14至 19任一项所述的半导体结构， 其特征在于： 所述盖层的材料与所述第一介质层和所述第二介质层的材料不同， 并且 所述盖层的材料是绝缘材料。
22、 根据权利要求 14至 19中任一项所述的半导体结构， 其特征在于： 所述盖层的厚度小于 30nm; 和 /或
所述第二介质层的厚度大于 50nm。
23、 根据权利要求 14所述的半导体结构， 其特征在于， 还包括： 第一通孔或第一金属线， 所述第一通孔或第一金属线经第三衬层电连接 于所述第三接触塞。
24、 根据权利要求 14所述的半导体结构， 其特征在于， 还包括： 第一通孔， 所述第一通孔电连接于所述第三接触塞， 在所述第一通孔和 所述第三接触塞的交界面上， 所述第一通孔的截面面积小于所述第三接触塞 的截面面积。
25、 根据权利要求 14所述的半导体结构， 其特征在于：
至少一个所述第二接触塞同时电连接于至少一个所述第一接触塞与栅 极堆叠； 和 /或
至少一个所述第二接触塞同时电连接于两个或多个所述第一接触塞和 / 或两个或多个所述栅极堆叠。
26、 一种半导体结构， 其特征在于， 包括：
栅极堆叠， 所述栅极堆叠形成于衬底上；
源 /漏区， 所述源 /漏区位于所述栅极堆叠两侧且嵌于所述衬底中； 第一层间结构， 所述第一层间结构包括第一介质层和第一接触塞， 所述 第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接触塞贯穿 所述第一介质层且电连接于至少部分所述源 /漏区；
第二层间结构， 所述第二层间结构包括盖层和第二接触塞， 所述盖层覆 盖所述第一层间结构， 所述第二接触塞贯穿所述盖层并电连接于所述第一接 触塞和所述栅极堆叠；
第三层间结构， 所述第三层间结构包括第二介质层和第三接触塞， 所述 第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层中 并电连接于所述第二接触塞， 所述第二接触塞的截面面积小于所述第一接触 塞和 /或所述第三接触塞的截面面积。
27、 根据权利要求 26所述的半导体结构， 其特征在于： 还包括接触层， 所述接触层只夹于所述源 /漏区与第一接触塞之间。
28、 根据权利要求 26所述的半导体结构， 其特征在于：
至少一个电连接于所述栅极堆叠的第二接触塞与其相邻的电连接于所 述第一接触塞的第二接触塞不在同一直线上。
29、 根据权利要求 26所述的半导体结构， 其特征在于：
与栅极堆叠电连接的所述第二接触塞形成在所述衬底的有源区上； 和 / 或，
与所述第一接触塞电连接的所述第二接触塞的一部分形成在所述衬底 的隔离区上。
30、 根据权利要求 26所述的半导体结构， 其特征在于：
所述第二接触塞或所述第三接触塞的侧壁垂直于所述衬底的上表面。
31、 根据权利要求 26至 30任一项所述的半导体结构， 其特征在于： 所述盖层的厚度小于所述第二介质层的厚度的二分之一。
32、 根据权利要求 26至 30任一项所述的半导体结构， 其特征在于： 所述盖层的材料与所述第一介质层和所述第二介质层的材料不同， 并且 所述盖层的材料是绝缘材料。
33、 根据权利要求 26至 30中任一项所述的半导体结构， 其特征在于： 所述盖层的厚度小于 30nm; 和 /或
所述第二介质层的厚度大于 50nm。
34、 根据权利要求 26所述的半导体结构， 其特征在于：
至少一个所述第二接触塞同时电连接于至少一个所述第一接触塞与栅 极堆叠； 和 /或
至少一个所述第二接触塞同时电连接于两个或多个所述第一接触塞和 / 或两个或多个所述栅极堆叠。
35、 一种半导体结构的制造方法， 其特征在于， 包括：
a )在衬底上形成栅极堆叠和源 /漏区， 所述源 /漏区位于所述栅极堆叠两 侧且嵌于所述衬底中；
b )形成第一层间结构， 所述第一层间结构包括第一介质层和第一接触 塞， 所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接 触塞贯穿所述第一介质层且电连接于至少部分所述源 /漏区；
C )形成第四层间结构， 所述第四层间结构包括盖层、 第二介质层和第 四接触塞，所述盖层覆盖所述第一层间结构，所述第二介质层覆盖所述盖层， 所述第四接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触 塞和所述栅极堆叠， 在所述盖层与第二介质层之间的交界面处， 嵌于所述盖 层中的所述第四接触塞的截面面积小于所述第一接触塞和 /或嵌于所述第二 介质层中的所述第四接触塞的截面面积。
36、 根据权利要求 35所述的方法， 其特征在于， 形成第一接触塞的步骤 包括：
在所述第一介质层中形成第一接触孔， 以暴露至少部分所述源 /漏区； 在暴露的所述源 /漏区上形成接触层；
在所述接触层上形成导电材料， 以填充所述第一接触孔。
37、 根据权利要求 35所述的方法， 其特征在于：
使至少一个电连接于所述栅极堆叠的第四接触塞与其相邻的电连接于 所述第一接触塞的第四接触塞不在同一直线上。
38、 根据权利要求 35所述的方法， 其特征在于：
使与所述栅极堆叠电连接的所述第四接触塞形成在所述衬底的有源区 上； 和 /或，
使与所述第一接触塞电连接的所述第四接触塞的一部分形成在所述衬 底的隔离区上。
39、 根据权利要求 35所述的方法， 其特征在于：
使所述第四接触塞的侧壁垂直于所述衬底的上表面。
40、 根据权利要求 35至 39任一项所述的方法， 其特征在于：
所述盖层的厚度小于所述第二介质层的厚度的二分之一。
41、 根据权利要求 35至 39任一项所述的方法， 其特征在于：
所述盖层的材料与所述第一介质层和所述第二介质层的材料不同， 并且 所述盖层的材料是绝缘材料。
42、 根据权利要求 35至 39中任一项所述的方法， 其特征在于： 所述盖层的厚度小于 30nm; 和 /或
所述第二介质层的厚度大于 50nm。
43、 根据权利要求 35所述的方法， 其特征在于：
所述第四接触塞经第四衬层电连接于所述第一接触塞和 /或所述栅极堆 叠。
44、 一种半导体结构， 其特征在于， 包括：
栅极堆叠和源 /漏区， 所述栅极堆叠形成于衬底上， 所述源 /漏区位于所 述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构， 所述第一层间结构包括第一介质层和第一接触塞， 所述 第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠， 所述第一接触塞贯穿 所述第一介质层且电连接于至少部分所述源 /漏区；
第四层间结构，所述第四层间结构包括盖层、第二介质层和第四接触塞， 所述盖层覆盖所述第一层间结构， 所述第二介质层覆盖所述盖层， 所述第四 接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触塞和所述 栅极堆叠， 在所述盖层与第二介质层之间的交界面处， 嵌于所述盖层中的所 述第四接触塞的截面面积小于所述第一接触塞和 /或嵌于所述第二介质层中 的所述第四接触塞的截面面积。
45、 根据权利要求 44所述的半导体结构， 其特征在于， 还包括接触层， 所述接触层只夹于所述源 /漏区与第一接触塞之间。
46、 根据权利要求 44所述的半导体结构， 其特征在于：
至少一个电连接于所述栅极堆叠的第四接触塞与其相邻的电连接于所 述第一接触塞的第四接触塞不在同一直线上。
47、 根据权利要求 44所述的半导体结构， 其特征在于：
与所述栅极堆叠电连接的所述第四接触塞形成在所述衬底的有源区上； 和 /或，
与所述第一接触塞电连接的所述第四接触塞的一部分形成在所述衬底 的隔离区上。
48、 根据权利要求 44所述的半导体结构， 其特征在于：
所述第四接触塞的侧壁垂直于所述衬底的上表面。
49、 根据权利要求 44至 48任一项所述的半导体结构， 其特征在于： 所述盖层的厚度小于所述第二介质层的厚度的二分之一。
50、 根据权利要求 44至 48任一项所述的半导体结构， 其特征在于： 所述盖层的材料与所述第一介质层和所述第二介质层的材料不同， 并且 所述盖层的材料是绝缘材料。
51、 根据权利要求 44至 48中任一项所述的半导体结构， 其特征在于： 所述盖层的厚度小于 30nm; 和 /或
所述第二介质层的厚度大于 50nm。
52、 根据权利要求 44所述的半导体结构， 其特征在于：
所述第四接触塞经第四衬层电连接于所述第一接触塞和 /或所述栅极堆 叠。
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