KR20180125034A - 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법 - Google Patents

활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법 Download PDF

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Abstract

게이트들의 활성 부분들 위에 배치된 게이트 콘택 구조체들 및 그러한 게이트 콘택 구조체들을 형성하는 방법을 설명한다. 예를 들어, 반도체 구조체는 활성 영역 및 분리 영역을 갖는 기판을 포함한다. 게이트 구조체는 기판의 활성 영역 위에 배치된 부분 및 분리 영역 위에 배치된 부분을 갖는다. 소스 및 드레인 영역들은 활성 영역 위에 배치된 게이트 구조체 부분의 어느 한 측 상의, 기판의 활성 영역에 배치된다. 게이트 콘택 구조체는 기판의 활성 영역 위에 배치된 게이트 구조체의 일부 상에 배치된다.

Description

활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법{GATE CONTACT STRUCTURE OVER ACTIVE GATE AND METHOD TO FABRICATE SAME}
본 발명의 실시예들은 반도체 디바이스 및 프로세싱, 특히 게이트들의 활성 부분들 위에 배치된 게이트 콘택 구조체들 및 그러한 게이트 콘택 구조체들의 형성 방법의 분야이다.
지난 수십 년 동안, 집적 회로의 피처들의 스케일링은 점점 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상에서의 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 또는 로직 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 하지만, 점점더 증가하는 용량에 대한 요구가 쟁점이다. 각 디바이스의 성능을 최적화하고자 하는 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터와 같은 멀티-게이트 트랜지스터가 더 보편적이 되어가고 있다. 종래의 공정들에서, 트라이-게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판 중 하나 위에 제조된다. 일부 경우에, 벌크 실리콘 기판은 저가이며 덜 복잡한 트라이-게이트 제조 공정을 가능하게 하므로 바람직하다.
하지만, 멀티-게이트 트랜지스터의 스케일링은 부작용이 있었다. 마이크로전자 회로의 그러한 기본 빌딩 블록들의 치수가 감소하고 특정 영역에 제조된 기본 빌딩 블록들의 전체 수가 증가함에 따라, 빌딩 블록들을 패터닝하기 위해 사용된 리소그래피 공정들에 대한 제약이 불가항력이게 되었다. 특히, 반도체 스택에서 패터닝된 피처의 최소 치수(임계 치수)와 피처들 간의 간격 간에는 상충관계)(trade-off)가 존재할 수 있다.
도 1a는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 반도체 디바이스의 평면도를 예시한다.
도 1b는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 평면 반도체 디바이스의 단면도를 예시한다.
도 1c는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 2a는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 반도체 디바이스의 평면도를 예시한다.
도 2b는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 평면 반도체 디바이스의 단면도를 예시한다.
도 2c는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 3a-3f는 본 발명의 일 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 구조체를 갖는 반도체 구조체를 제조하는 방법에서의 다양한 작업들을 나타내는 단면도들을 예시하며:
도 3a는 트랜치 콘택 형성 이후의 반도체 구조체를 예시하고;
도 3b는 트랜치 콘택들을 리세싱(recessing)하는 단계 및 도 3a의 구조체의 스페이서들 내에서 그 위에 절연 캡 층을 형성하는 단계를 예시하고;
도 3c는 도 3b의 구조체 위에 층간 유전체(ILD) 및 하드 마스크 스택을 형성 및 패터닝하는 단계를 예시하고;
도 3d는 도 3c의 구조체의 금속(0) 트랜치로부터 하나 이상의 리세스된(recessed) 트랜치 콘택들까지 연장하는 비아 개구부들을 층간 절연막(ILD)에 형성하는 단계를 예시하며;
도 3e는 도 3d의 구조체의 금속(0) 트랜치로부터 하나 이상의 게이트 스택 구조체들까지 연장하는 비아 개구부들을 층간 절연막(ILD)에 형성하는 단계를 예시하고;
도 3f는 도 3e와 관련하여 설명된 구조체의 금속(0) 트랜치 및 비아 개구부들에 금속 콘택 구조체를 형성하는 단계를 예시한다.
도 4는 본 발명의 다른 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 다른 비평면 반도체 디바이스의 단면도를 예시한다.
도 5a 및 5b는 본 발명의 다른 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 구조체를 갖는 다른 반도체 구조체의 제조 방법에서의 다양한 작업들을 나타내는 단면도를 예시한다.
도 6은 본 발명의 다른 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다.
도 7은 본 발명의 다른 실시예에 따른, 한 쌍의 트랜치 콘택을 결합하는 트랜치 콘택 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
게이트들의 활성 부분들 위에 배치된 게이트 콘택 구조체들 및 그러한 게이트 콘택 구조체들의 형성 방법을 설명한다. 후속하는 설명에서, 본 발명의 실시예들에 대한 완전한 이해를 제공하기 위해, 특정 통합 및 재료 체제와 같은 다수의 특정 상세사항들을 서술한다. 본 발명의 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있음이 당업자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적으로 나타낸 것이며 반드시 크기에 비례하여 묘사될 필요는 없다.
본 발명의 하나 이상의 실시예들은 반도체 구조체들 또는 디바이스들의 게이트 전극의 활성 부분들 위에 배치된 하나 이상의 게이트 콘택 구조체들(예를 들어, 게이트 콘택 비아들로서)을 갖는 반도체 구조체들 또는 디바이스들에 관한 것이다. 본 발명의 하나 이상의 실시예는 반도체 구조체들 또는 디바이스들의 게이트 전극들의 활성 부분들 위에 형성된 하나 이상의 게이트 콘택 구조체들을 갖는 반도체 구조체들 또는 디바이스들을 제조하는 방법들에 관한 것이다. 본 발명에 설명된 접근법들은 활성 게이트 영역들 위에 게이트 콘택 형성을 가능하게 함으로써 표준 셀 면적을 감소시키기 위해 사용될 수 있다. 하나 이상의 실시예에서, 게이트 전극들을 콘택하기 위해 제조된 게이트 콘택 구조체들은 자기정렬 비아 구조체들이다.
공간 및 레이아웃 제약들이 현 세대 공간 및 레이아웃 제약들에 비해 다소 완화된 기술들에서, 게이트 구조체에 대한 콘택은 분리 영역 위에 배치된 게이트 전극의 일부에 콘택하게 함으로써 제조될 수 있다. 예로서, 도 1a는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 반도체 디바이스의 평면도를 예시한다.
도 1a를 참조하면, 반도체 구조체 또는 디바이스(100A)는 분리 영역(106) 내에 기판(102)에 배치된 확산 또는 활성 영역(104)을 포함한다. 게이트 라인들(108A, 108B 및 108C)과 같은 하나 이상의 게이트 라인(폴리 라인으로도 공지됨)은 확산 또는 활성 영역(104) 위뿐만 아니라 분리 영역(106)의 일부 위에 배치된다. 콘택들(110A 및 110B)과 같은 소스 또는 드레인 콘택들(트랜치 콘택들로도 공지됨)은 반도체 구조체 또는 디바이스(100A)의 소스 및 드레인 영역들 위에 배치된다. 트랜치 콘택 비아들(112A 및 112B)은 각각 트랜치 콘택들(110A 및 110B)에 콘택을 제공한다. 별도의 게이트 콘택(114) 및 위에 놓인 게이트 콘택 비아(116)는 게이트 라인(108B)에 콘택을 제공한다. 소스 또는 드레인 트랜치 콘택들(110A 또는 110B)과는 대조적으로, 평면도 관점에서 게이트 콘택(114)은 분리 영역(106) 위에 배치되며 확산 또는 활성 영역(104) 위에는 배치되지 않는다. 또한, 게이트 콘택(114)이나 게이트 콘택 비아(116) 어느 것도 소스 또는 드레인 트랜치 콘택들(110A 또는 110B) 사이에 배치되지 않는다.
도 1b는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 평면 반도체 디바이스의 단면도를 예시한다. 도 1b를 참조하면, 반도체 구조체 또는 디바이스(100B), 예를 들어 도 1a의 디바이스(100A)의 평면 버전은, 분리 영역(106) 내에서 기판(102)에 배치된 평면 확산 또는 활성 영역(104B)을 포함한다. 게이트 라인(108B)은 평면 확산 또는 활성 영역(104B) 위뿐만 아니라 분리 영역(106)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 라인(108B)은 게이트 전극(150) 및 게이트 유전체 층(152)을 포함한다. 또한, 유전체 캡 층(154), 예를 들어 금속 게이트 전극을 보호하기 위한 유전체 캡 층이 게이트 전극 상에 배치될 수 있다. 게이트 콘택(114) 및 위에 놓인 게이트 콘택 비아(116)도 또한, 위에 놓인 금속 상호접속부(160)와 함께 이러한 관점에서 나타나며, 이들 모두는 층간 유전체 스택들 또는 층들(170)에 배치된다. 도 1b의 관점에서 또한 나타나는 것은, 게이트 콘택(114) 및 게이트 콘택 비아(116)가 분리 영역(106) 위에 배치되지만 평면 확산 또는 활성 영역(104B) 위에는 배치되지 않는다는 것이다.
도 1c는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 비평면 반도체 디바이스의 단면도를 예시한다. 도 1c를 참조하면, 반도체 구조체 또는 디바이스(100C), 예를 들어 도 1a의 디바이스(100A)의 비평면 버전은, 분리 영역(106) 내에서 기판(102)으로부터 형성된 비평면 확산 또는 활성 영역(104C)(예를 들어, 핀(fin) 구조체)을 포함한다. 게이트 라인(108B)은 비평면 확산 또는 활성 영역(104C) 위뿐만 아니라 분리 영역(106)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 라인(108B)은 유전체 캡 층(154)과 함께, 게이트 전극(150) 및 게이트 유전체 층(152)을 포함한다. 게이트 콘택(114) 및 위에 놓인 게이트 콘택 비아(116)도 또한, 위에 놓인 금속 상호접속부(160)와 함께 이러한 관점에서 나타나며, 이들 모두는 층간 유전체 스택들 또는 층들(170)에 배치된다. 또한 도 1c의 관점에서 나타나는 바와 같이, 게이트 콘택(114)은 분리 영역(106) 위에 배치되지만, 비평면 확산 또는 활성 영역(104C) 위에 배치되지 않는다.
다시 도 1a-1c를 참조하면, 반도체 구조체 또는 디바이스(100A-100C)의 구성은 각각, 게이트 콘택을 분리 영역들 위에 배치한다. 그러한 구성은 레이아웃 공간을 낭비한다. 하지만, 활성 영역들 위에 게이트 콘택을 배치하는 것은 상당한 엄격한 레지스트레이션 버짓(registration budget)을 필요로 하거나, 게이트 콘택을 형성하기에 충분한 공간을 제공하기 위해 게이트 치수가 증가해야 할 것이다. 또한, 역사적으로, 종래의 게이트 재료(예를 들어, 폴리실리콘)를 통해 천공이 되고 아래의 활성 영역과 콘택하는 위험 때문에 확산 영역들 위에서의 게이트에 대한 콘택은 회피되어 왔다. 본 발명에 설명된 하나 이상의 실시예는, 확산 또는 활성 영역 위에 형성된 게이트 전극의 일부들과 콘택하는 콘택 구조체들을 제조하기 위해 실현 가능한 접근법들 및 수득된 구조체들을 제공함으로써 전술한 쟁점들을 다룬다.
예로서, 도 2a는, 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 반도체 디바이스의 평면도를 예시한다. 도 2a를 참조하면, 반도체 구조체 또는 디바이스(200A)는 분리 영역(206) 내에서 기판(202)에 배치된 확산 또는 활성 영역(204)을 포함한다. 게이트 라인(208A, 208B 및 208C)과 같은 하나 이상의 게이트 라인은 확산 또는 활성 영역(204) 위뿐만 아니라 분리 영역(206)의 일부 위에 배치된다. 트렌치 콘택들(210A 및 210B)과 같은 소스 또는 드레인 트렌치 콘택들은 반도체 구조체 또는 디바이스(200A)의 소스 및 드레인 영역들 위에 배치된다. 트렌치 콘택 비아들(212A 및 212B)은 각각 트렌치 콘택들(210A 및 210B)에 콘택을 제공한다. 개재된 별도의 게이트 콘택 층 없이, 게이트 콘택 비아(216)는 게이트 라인(208B)에 콘택을 제공한다. 도 1a와 대조적으로, 게이트 콘택(216)은 평면도 관점에서 확산 또는 활성 영역(204) 위 및 소스 또는 드레인 콘택들(210A 및 210B) 사이에 배치된다.
도 2b는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 평면 반도체 디바이스의 단면도를 예시한다. 도 2b를 참조하면, 반도체 구조체 또는 디바이스(200B), 예를 들어 도 2a의 디바이스(200A)의 평면 버전은 분리 영역(206) 내에서 기판(202)에 배치된 평면 확산 또는 활성 영역(204B)을 포함한다. 게이트 라인(208B)은 평면 확산 또는 활성 영역(204B) 위뿐만 아니라 분리 영역(206)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 라인(208B)은 게이트 전극(250) 및 게이트 유전체 층(252)을 포함한다. 또한, 유전체 캡 층(254), 예를 들어 금속 게이트 전극을 보호하기 위한 유전체 캡 층이 게이트 전극 상에 배치될 수 있다. 위에 놓인 금속 상호접속부(260)와 함께, 게이트 콘택 비아(216)도 또한 이러한 관점에서 나타나며, 둘 다 층간 유전체 스택들 또는 층들(270)에 배치된다. 도 2b의 관점에서 또한 나타나듯이, 게이트 콘택 비아(216)가 평면 확산 또는 활성 영역(204B) 위에 배치된다.
도 2c는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 비평면 반도체 디바이스의 단면도를 예시한다. 도 2c를 참조하면, 반도체 구조체 또는 디바이스(200C), 예를 들어 도 2a의 디바이스(200A)의 비평면 버전은 분리 영역(206) 내에 기판(202)으로부터 형성된 비평면 확산 또는 활성 영역(204C)(예를 들어, 핀 구조체)을 포함한다. 게이트 라인(208B)은 비평면 확산 또는 활성 영역(204C) 위뿐만 아니라 분리 영역(206)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 라인(208B)은 유전체 캡 층(254)과 함께, 게이트 전극(250) 및 게이트 유전체 층(252)을 포함한다. 위에 놓인 금속 상호접속부(260)와 함께, 게이트 콘택 비아(216)도 또한 이러한 관점에서 나타나며, 둘 다 층간 유전체 스택들 또는 층들(270)에 배치된다. 도 2c의 관점에서 또한 나타나듯이, 게이트 콘택 비아(216)가 비평면 확산 또는 활성 영역(204C) 위에 배치된다.
따라서, 다시 도 2a-2c를 참조하면, 일 실시예에서, 트랜치 콘택 비아(212A, 212B) 및 게이트 콘택 비아(216)는 동일한 층에 형성되며 필수적으로 동일 평면상에 있다. 도 1a-1c에 비교하면, 게이트 라인에 대한 콘택이 상기와 달리, 예를 들어 대응하는 게이트 라인에 수직으로 이어질 수 있는 추가 게이트 콘택 층을 포함할 것이다. 하지만, 도 2a-2c와 관련하여 설명된 구조체(들)에서, 구조체들(200A-200C)의 제조는 각각, 인접한 소스 드레인 영역들에 대한 단락 없이 콘택이 금속 상호접속부 층으로부터 직접 활성 게이트 부분 상에 형성되는 것을 가능하게 한다. 일 실시예에서, 그러한 구성은 트랜지스터 게이트들을 분리 영역 상에 연장시킬 필요가 없게 함으로써 회로 레이아웃에서 면적 감소를 크게 하여 신뢰성있는 콘택을 형성한다. 명세서 전반에 걸쳐 사용된 바와 같이, 일 실시예에서, 게이트의 활성 부분이라 나타내는 것은 아래에 놓인 기판의 활성 또는 확산 영역 위에 배치된(평면도 관점) 게이트 라인 또는 구조체 부분을 지칭한다. 일 실시예에서, 게이트의 비활성 부분이라 나타낸는 것은 아래에 놓인 기판의 분리 영역 위에 배치된(평면도 관점) 게이트 라인 또는 구조체 부분을 지칭한다.
일 실시예에서, 반도체 구조체 또는 디바이스(200)는 도 2b에 도시된 것과 같은 평면 디바이스이다. 다른 실시예에서, 반도체 구조체 또는 디바이스(200)는, 이에 제한되지는 않지만 핀-FET 또는 트라이-게이트 디바이스와 같은 비평면 디바이스이다. 그러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디(body)로 구성되거나 이로 형성된다. 그러한 일 실시예에서, 게이트 라인(208A-208C)의 게이트 전극 스택들은 3차원 보디의 적어도 상부 면 및 한 쌍의 측벽을 둘러싼다. 다른 실시예에서, 적어도 채널 영역은 게이트-올-어라운드(gate-all-around) 디바이스에서와 같이, 별개의 3차원 보디가 되도록 제조된다. 그러한 일 실시예에서, 게이트 라인들(208A-208C)의 게이트 전극 스택들은 각각 채널 영역을 완전히 둘러싼다.
기판(202)은 제조 공정을 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 기판(202)은, 확산 또는 활성 영역(204)을 형성하기 위해, 이에 제한되지는 않지만 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 그의 조합과 같은 전하 캐리어로 도핑된, 결정성 실리콘, 실리콘/게르마늄 또는 게르마늄층으로 구성된 벌크 기판이다. 일 실시예에서, 벌크 기판(202)의 실리콘 원자 농도는 97% 보다 더 크다. 다른 실시예에서, 벌크 기판(202)은 별개의 결정성 기판 최상부에 성장시킨 에피택셜 층, 예를 들어 붕소-도핑 벌크 실리콘 단결정성 기판 최상부에 성장시킨 실리콘 에피택셜 층으로 구성된다. 벌크 기판(202)은 대안적으로 III-V족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(202)은, 이에 제한되지는 않지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide) 또는 그의 조합과 같은 III-V 재료로 구성된다. 일 실시예에서, 벌크 기판(202)은 III-V 재료로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되지는 않지만 탄소(carbon), 실리콘(silicon), 게르마늄(germanium), 산소(oxygen), 황(sulfur), 셀레늄(selenium) 또는 텔루륨(tellurium)과 같은 것들이다. 대안의 실시예에서, 기판(202)은 실리콘- 또는 반도체-온-인슐레이터(SOI) 기판이다.
분리 영역(206)은 영구 게이트 구조체의 일부들을 아래에 놓인 벌크 기판으로부터 궁극적으로 전기적으로 분리하거나 이들의 분리에 기여하거나, 핀 활성 영역들을 분리하는 것과 같이, 아래의 벌크 기판 내에 형성된 활성 영역들을 분리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 영역(206)은, 이에 제한되지는 않지만 실리콘 이산화물(silicon dioxide), 실리콘 산질화물(silicon oxy-nitride), 실리콘 질화물(silicon nitride) 또는 탄소-도핑 실리콘 질화물(carbon-doped silicon nitride)과 같은 유전체 재료로 구성된다.
게이트 라인들(208A, 208B 및 208C)은, 각각 게이트 유전체 층 및 게이트 전극 층을 포함하는(여기서는 별도의 층들로 도시되지 않음) 게이트 전극 스택들로 구성될 수 있다. 일 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되며 게이트 유전체 층은 고유전율 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되지는 않지만 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 기판(202)의 상부 몇 개 층들로부터 형성된 자연 산화물층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 고유전율 상부 부분 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극은, 이에 제한되지는 않지만 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층 위에 형성된 비-일함수 설정 충진 재료로 구성된다.
게이트 전극 스택들과 관련된 스페이서들은 자기정렬 콘택들과 같이, 인접한 도전성 콘택들로부터 영구 게이트 구조체를 궁극적으로 전기적으로 분리하거나 그의 분리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은, 이에 제한되지는 않지만 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물 또는 탄소-도핑 실리콘 질화물과 같은 유전체 재료로 구성된다.
콘택들(210A 및 210B) 및 비아들(212A, 212B 및 216) 중 임의의 것 또는 전부는 도전성 재료로 구성될 수 있다. 일 실시예에서, 이러한 콘택들 또는 비아들 중 임의의 것 또는 전부는 금속 종들로 구성된다. 금속 종들은 텅스텐, 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다.
더 일반적으로, 하나 이상의 실시예는 활성 트랜지스터 게이트 바로 위에 게이트 콘택 비아를 형성하기 위한 접근법 및 그로부터 형성된 구조체들에 관한 것이다. 그러한 접근법들은 콘택 목적을 위해 분리 영역 상에 게이트 라인을 연장할 필요가 없도록 할 수 있다. 그러한 접근법들은 또한, 게이트 라인 또는 구조체로부터 신호를 전도하는 별도의 게이트 콘택(GCN) 층이 필요 없도록 할 수 있다. 일 실시예에서, 전술한 피처들을 없애는 것은 트랜치 콘택(TCN)의 콘택 금속들을 리세싱하고 공정 흐름에서 추가 유전체 재료(예를 들어, TILA)를 도입함으로써 달성된다. 추가 유전체 재료는, 게이트 정렬 콘택 공정(GAP) 프로세싱 체제에서 트랜치 콘택 정렬을 위해 이미 사용된 게이트 유전체 재료 캡 층(예를 들어, GILA)과 상이한 에칭 특성들을 갖는 트랜치 콘택 유전체 캡 층으로서 포함된다.
예시적 제조 체제로서, 도 3a-3f는, 본 발명의 일 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 구조체를 갖는 반도체 구조체를 제조하는 방법에서의 각종 작업들을 나타내는 단면도들을 예시한다.
도 3a를 참조하면, 반도체 구조체(300)는 트랜치 콘택(TCN) 형성에 후속하여 제공된다. 구조체(300)의 특정 구성은 예시적 목적만을 위해 사용되며, 본 출원에 설명된 본 발명의 실시예들로부터 가능한 다양한 레이아웃들이 유리할 수 있음이 이해될 것이다. 반도체 구조체(300)는 기판(302) 위에 배치된 게이트 스택 구조체(308A-308E)와 같은 하나 이상의 게이트 스택 구조체를 포함한다. 게이트 스택 구조체들은 도 2와 관련하여 전술한 바와 같이, 게이트 유전체 층 및 게이트 전극을 포함할 수 있다. 트랜치 콘택들, 예를 들어 트랜치 콘택들(310A-310C)과 같은, 기판(302)의 확산 영역들에 대한 콘택들도 또한 구조체(300)에 포함되며 유전체 스페이서들(320)에 의해 게이트 스택 구조체들(308A-308E)로부터 이격된다. 도 3a에도 묘사된 바와 같이, 절연 캡 층(322)은 게이트 스택 구조체들(308A-308E)(예를 들어, GILA)상에 배치될 수 있다. 도 3a에 또한 묘사된 바와 같이, 층간 유전체 재료로 제조된 영역(323)과 같은, 콘택 차단 영역들 또는 "콘택 플러그들"은 콘택 형성이 차단되는 영역들에 포함될 수 있다.
구조체(300)를 제공하기 위해 사용된 공정은, 본 발명에 참조로 포함된, 인텔사(Intel Corp.)에 의해, 2011년 12월 22일에 출원된, 발명의 명칭이 "게이트 정렬 콘택 및 그의 제조 방법(Gate Aligned Contact and Method to Fabricate Same)"인 국제 특허출원 제PCT/US11/66989호에 설명된 것일 수 있다. 예를 들어, 절연 캡 층(322)에 대해 선택적으로 수행된 트랜치 콘택 에칭을 이용하여 자기정렬 콘택들(310A-310C)을 형성할 수 있다.
일 실시예에서, 구조체(300)를 제공하는 단계는 상당한 엄격한 레지스트레이션 버짓이 드는 리소그래피 단계를 사용할 필요를 없애면서 필수적으로 완벽하게 기존의 게이트 패턴에 정렬된 콘택 패턴의 형성을 수반한다. 그러한 일 실시예에서, 이 접근법은 콘택 개구부들을 생성하기 위해 고유하게 고도로 선택적인 습식 에칭(예를 들어, 종래에 구현된 건식 또는 플라즈마 에칭에 비해)의 사용을 가능하게 한다. 일 실시예에서, 콘택 패턴은 콘택 플러그 리소그래피 작업과 조합하여 기존의 게이트 패턴을 사용함으로써 형성된다. 그러한 일 실시예에서, 접근법은, 종래의 접근법들에서 사용된 바와 같은, 그렇지 않을 경우 콘택 패턴을 생성하기 위해 중요한 리소그래피 공정이 필요하지 않도록 할 수 있다. 일 실시예에서, 트랜치 콘택 그리드는 별도로 패터닝되지 않고, 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트랜치 콘택 그리드는 게이트 그레이팅(grating) 패터닝 이후에 및 게이트 그레이팅 절단 이전에 형성된다.
또한, 게이트 스택 구조체들(308A-308E)은 교체 게이트 공정에 의해 제조될 수 있다. 그러한 체제에서, 폴리실리콘 또는 실리콘 질화물 필러(pillar) 재료와 같은 더미 게이트 재료는 제거되어 영구 게이트 전극 재료로 교체될 수 있다. 그러한 일 실시예에서, 이전의 프로세싱을 통해 수행된 것과는 반대로, 영구 게이트 유전체 층도 또한 이 공정에서 형성된다. 일 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며 SF6를 포함하는 건식 에칭 공정으로 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며 수성(aqueous) NH4OH 또는 테트라메틸암모늄 히드록시드(tetramethylammonium hydroxide)를 포함하는 습식 에칭 공정으로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며 수성 인산(phosphoric acid)을 포함하는 습식 에칭으로 제거된다.
일 실시예에서, 본 발명에 설명된 하나 이상의 접근법은 필수적으로, 더미 및 교체 콘택 공정과 조합하여 더미 및 교체 게이트 공정을 고려하여 구조체(300)에 도달한다. 그러한 일 실시예에서, 교체 콘택 공정은 영구 게이트 스택의 적어도 일부를 고온 어닐링하는 것이 가능하도록 교체 게이트 공정 이후에 수행된다. 예를 들어, 그러한 특정 실시예에서, 영구 게이트 구조체들의 적어도 일부를, 예를 들어 게이트 유전체 층이 형성된 이후에 어닐링하는 것은 약 600℃보다 높은 온도에서 수행된다. 어닐링은 영구 콘택들의 형성 이전에 수행된다.
도 3b를 참조하면, 구조체(300)의 트랜치 콘택들(310A-310C)을 스페이서(320) 내에서 리세싱하여, 스페이서들(320) 및 절연 캡 층(322)의 상부 면 아래의 높이를 갖는 리세스된 트랜치 콘택들(311A-311C)을 제공한다. 이어서, 리세스된 트랜치 콘택들(311A-311C)(예를 들어, TILA) 상에 절연 캡 층(324)를 형성한다. 본 발명의 일 실시예에 따라, 리세스된 트랜치 콘택들(311A-311C) 상의 절연 캡 층(324)은 게이트 스택 구조체들(308A-308E) 상의 절연 캡 층(322)과는 상이한 에칭 특성들을 갖는 재료로 구성된다. 이후의 프로세싱 공정들에서 알 수 있는 바와 같이, 그러한 차이를 이용하여 322/324 중 하나를 322/324 중 다른 하나로부터 선택적으로 에칭할 수 있다.
트랜치 콘택들(310A-310C)은 스페이서들(320) 및 절연 캡 층(322)의 재료에 대해 선택적인 공정에 의해 리세싱될 수 있다. 예를 들어, 일 실시예에서, 트랜치 콘택들(310A-310C)은 습식 에칭 공정 또는 건식 에칭 공정과 같은 에칭 공정에 의해 리세싱된다. 절연 캡 층(324)은 트랜치 콘택들(310A-310C)의 노출된 부분들 위에 등각 및 실링 층을 제공하기에 적합한 공정에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, 절연 캡 층(324)은 전체 구조체 위에 등각 층으로서 CVD(chemical vapor deposition) 공정에 의해 형성된다. 이어서, 예를 들어 CMP에 의해 등각 층을 평탄화하여 트랜치 콘택들(310A-310C) 위에만 절연 캡 층(324) 재료를 제공하고, 스페이서들(320) 및 절연 캡 층(322)을 다시 노출시킨다.
절연 캡 층(322/324)을 위한 적절한 재료 조합에 있어서, 일 실시예에서, 322/324의 쌍 중 하나는 실리콘 산화물로 구성되는 한편, 다른 하나는 실리콘 질화물로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 실리콘 산화물로 구성되는 한편, 다른 하나는 탄소 도핑 실리콘 질화물로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 실리콘 산화물로 구성되는 한편, 다른 하나는 실리콘 카바이드로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 실리콘 질화물로 구성되는 한편, 다른 하나는 탄소 도핑 실리콘 질화물로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 실리콘 질화물로 구성되는 한편, 다른 하나는 실리콘 카바이드로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 탄소 도핑 실리콘 질화물로 구성되는 한편, 다른 하나는 실리콘 카바이드로 구성된다.
도 3c를 참조하면, 층간 유전체(ILD)(330) 및 하드 마스크(332) 스택을 형성하고 패터닝하여, 예를 들어 도 3b의 구조체 위에 패터닝된 금속(0) 트랜치(334)를 제공한다.
층간 유전체(ILD)(330)는 프론트 엔드 및 백 엔드 프로세싱에 강건한 구조체를 유지하면서 그 안에 궁극적으로 형성된 금속 피처들을 전기적으로 분리하기에 적합한 재료로 구성될 수 있다. 또한, 일 실시예에서, ILD(330)의 조성은, 도 3d 및 3e와 관련하여 하기에 더 상세히 설명된 바와 같이, 트랜치 콘택 유전체 캡 층 및 게이트 유전체 캡 층 패터닝에 대한 비아 에칭 선택도와 일치하도록 선택된다. 일 실시예에서, ILD(330)는 실리콘 산화물의 단일 또는 복수의 층, 또는 탄소 도핑 산화물(CDO) 재료의 단일 또는 복수의 층으로 구성된다. 하지만, 다른 실시예들에서, ILD(330)는, 도 4와 관련하여 하기에 더 상세히 설명된 바와 같이, ILD(330)의 아래에 놓인 하부 부분과는 상이한 재료로 구성된 상부 부분을 갖는 이중-층 조성을 갖는다. 하드 마스크 층(332)은 이후의 희생 층으로 작용하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 하드 마스크 층(332)은 실질적으로 탄소로 구성되며, 예를 들어 가교결합된 유기 중합체(cross-linked organic polymer) 층으로서 구성된다. 다른 실시예들에서, 하드 마스크(332)로서 실리콘 질화물 또는 탄소 도핑 실리콘 질화물층을 사용한다. 층간 유전체(ILD)(330) 및 하드 마스크(332) 스택은 리소그래피 및 에칭 공정에 의해 패터닝될 수 있다.
도 3d를 참조하면, 비아 개구부들(336) (예를 들어, VCT)은, 금속(0) 트랜치(334)에서 하나 이상의 리세스된 트랜치 콘택들(311A-311C)까지 연장되어, 층간 유전체(ILD)(330)에 형성된다. 예를 들어, 도 3d에서, 비아 개구부들은 리세스된 트랜치 콘택들(311A 및 311C)을 노출하도록 형성된다. 비아 개구부들(336)의 형성은 층간 유전체(ILD)(330) 및 대응하는 절연 캡 층(324)의 각 부분들 모두를 에칭하는 단계를 포함한다. 그러한 일 실시예에서, 절연 캡 층(322)의 일부는 층간 유전체(ILD)(330)를 패터닝하는 동안 노출된다(예를 들어, 게이트 스택 구조체들(308B 및 308E) 위의 절연 캡 층(322)의 일부가 노출된다). 그 실시예에서, 절연 캡 층(324)을 에칭하여 절연 캡 층(322)에 선택적으로(즉, 상당한 에칭 또는 영향 없이) 비아 개구부들(336)을 형성한다.
비아 개구부들(336)은 먼저 하드 마스크 층, 반사 방지 코팅(ARC) 층 및 포토레지스트 층을 퇴적함으로써 형성될 수 있다. 일 실시예에서, 하드 마스크 층은 실질적으로 탄소로 구성되며, 예를 들어 가교결합된 유기 중합체 층으로서 구성된다. 일 실시예에서, ARC 층은 포토레지스트 층의 리소그래피 패터닝 동안 반사 간섭을 억제하기에 적합하다. 그러한 일 실시예에서, ARC 층은 실리콘 ARC 층이다. 포토레지스트 층은 리소그래피 공정에 사용하기에 적합한 재료로 구성될 수 있다. 일 실시예에서, 포토레지스트 층은 먼저 포토레지스트 재료의 블랭킷 층을 마스킹한 다음 이를 광원에 노출시키는 단계에 의해 형성된다. 이어서, 블랭킷 포토레지스트 층을 현상함으로써 패터닝된 포토레지스트 층을 형성할 수 있다. 일 실시예에서, 광원에 노출된 포토레지스트 층의 부분들은 포토레지스트 층의 현상시 제거된다. 따라서, 패터닝된 포토레지스트 층은 포지티브 포토레지스트 재료로 구성된다. 특정일 실시예에서, 포토레지스트 층은, 이에 제한되지는 않지만 248nm 레지스트, 193nm 레지스트, 157nm 레지스트, EUV(extreme ultra violet) 레지스트, e-빔 임프린트(imprint) 층 또는 디아조나프토퀴논 증감제(diazonaphthoquinone sensitizer)를 이용하는 페놀계 수지 매트릭스(phenolic resin matrix)와 같은 포지티브 포토레지스트 재료로 구성된다. 다른 실시예에서, 광원에 노출된 포토레지스트 층의 부분들은 포토레지스트 층의 현상시 보존된다. 따라서, 포토레지스트 층은 네거티브 포토레지스트 재료로 구성된다. 특정 실시예에서, 포토레지스트 층은, 이에 제한되지는 않지만 폴리-시스-이소프렌(poly-cis-isoprene) 또는 폴리-비닐-신나메이트(poly-vinyl-cinnamate)로 구성된 것과 같은 네거티브 포토레지스트 재료로 구성된다.
본 발명의 일 실시예에 따라, 포토레지스트 층의 패턴(예를 들어, 비아 개구부들(336)의 패턴)은 플라즈마 에칭 공정을 이용함으로써 하드 마스크 층으로 전사된다. 패턴은, 예를 들어 다르거나 동일한 건식 에칭 공정에 의해 층간 유전체(ILD)(330)로 궁극적으로 전사된다. 일 실시예에서, 이어서 패턴은, 절연 캡 층(322)(즉, 게이트 절연 캡 층들)을 에칭하지 않는 에칭 공정에 의해 절연 캡 층(324)(즉, 트랜치 콘택 절연 캡 층들)으로 최종적으로 전사된다. 절연 캡 층(324)(TILA)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 탄소 도핑 실리콘 질화물, 탄소 도핑 실리콘 산화물, 비정질 실리콘, 및 지르코늄 산화물, 하프늄 산화물, 란타늄 산화물 또는 그의 조합을 포함하는 각종 금속 산화물 및 실리케이트를 포함하는 것들 중 임의의 것 또는 그의 조합으로 구성될 수 있다. 층은 CVD, ALD, PECVD, PVD, HDP 보조 CVD, 저온 CVD를 포함하는 기술들 중 임의의 것을 이용하여 퇴적될 수 있다. 대응하는 플라즈마 건식 에칭은 화학적 및 물리적 스퍼터링 메커니즘의 조합으로서 수행된다. 일치성(coincident) 중합체 퇴적을 사용하여 재료 제거율, 에칭 프로파일 및 필름 선택도를 제어할 수 있다. 건식 에칭은, 통상적으로 30-100 mTorr 범위의 압력 및 50-1000 Watts의 플라즈마 바이어스로 NF3, CHF3, C4F8, HBr 및 O2를 포함하는 기체 혼합물을 이용하여 통상적으로 발생된다. 건식 에칭은, 트랜지스터의 소스 드레인 영역들에 대한 콘택들을 형성하기 위한 324(TILA)의 건식 에칭 동안 322(GILA)의 손실을 최소화하기 위해 캡 층 324(TILA)과 322(GILA) 간에 상당한 에칭 선택도를 달성하도록 건식 에칭을 수행될 수 있다.
도 3e를 참조하면, 하나 이상의 추가 비아 개구부들(338)(예를 들어, VCG)이, 금속(0) 트랜치(334)에서 하나 이상의 게이트 스택 구조체들(308A-308E)까지 연장되어 층간 유전체(ILD)(330)에 형성된다. 예를 들어, 도 3e에서, 비아 개구부들은 게이트 스택 구조체들(308C 및 308D)을 노출하도록 형성된다. 비아 개구부들(338)의 형성은 층간 유전체(ILD)(330) 및 대응하는 절연 캡 층(322)의 각 부분들 모두를 에칭하는 단계를 포함한다. 그러한 일 실시예에서, 절연 캡 층(324)의 일부는 층단 유전체(ILD)(330)의 패터닝 동안 노출된다(예를 들어, 리세스된 트랜치 콘택(311B) 위의 절연 캡 층(324)의 일부가 노출된다). 그 실시예에서, 절연 캡 층(322)을 에칭하여 절연 캡 층(324)에 선택적으로(즉, 상당한 에칭 또는 영향 없이) 비아 개구부들(338)을 형성한다.
비아 개구부들(336)을 형성하는 것과 유사하게, 먼저 하드 마스크 층, 반사 방지 코팅(ARC) 층 및 포토레지스트 층을 퇴적함으로써 비아 개구부들(338)을 형성할 수 있다. 본 발명의 일 실시예에 따라, 포토레지스트 층의 패턴(예를 들어, 비아 개구부들(338)의 패턴)은 플라즈마 에칭 공정을 이용함으로써 하드 마스크 층으로 전사된다. 패턴은 예를 들어 다르거나 동일한 건식 에칭 공정에 의해 층간 유전체(ILD)(330)에 궁극적으로 전사된다. 일 실시예에서, 이어서 패턴은, 절연 캡 층(324)(즉, 트랜치 콘택 절연 캡 층들)을 에칭하지 않는 에칭 공정에 의해 절연 캡 층(322)(즉, 게이트 절연 캡 층들)으로 최종적으로 전사된다. 절연 캡 층(322)(GILA)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 탄소 도핑 실리콘 질화물, 탄소 도핑 실리콘 산화물, 비정질 실리콘, 및 지르코늄 산화물, 하프늄 산화물, 란타늄 산화물 또는 그의 조합을 포함하는 각종 금속 산화물 및 실리케이트를 포함하는 것들 중 임의의 것 또는 그의 조합으로 구성될 수 있다. 층은 CVD, ALD, PECVD, PVD, HDP 보조 CVD, 저온 CVD를 포함하는 기술들 중 임의의 것을 이용하여 퇴적될 수 있다. 절연 캡 층(322)(GILA)은, 일 실시예에서, 2개의 캡핑 층들 간에 상당한 에칭 레이트 차이를 보장하도록 캡 층(324)(TILA)에 대해 상이한 재료로 구성된다. 대응하는 플라즈마 건식 에칭은 GILA 및 TILA 필름들 간에 허용가능한 에칭 레이트 차이를 달성하기 위해 화학적 및 물리적 스퍼터링 메커니즘의 조합으로서 수행될 수 있다. 일치성 중합체 퇴적을 사용하여 재료 제거율, 에칭 프로파일 및 필름 선택도를 제어할 수 있다. 건식 에칭은, 통상적으로 30-100 mTorr 범위의 압력 및 50-1000 Watts의 플라즈마 바이어스로 NF3, CHF3, C4F8, HBr 및 O2를 포함하는 기체 혼합물을 이용하여 통상적으로 수행된다. 건식 에칭은 트랜지스터의 활성 영역들 상에 게이트 콘택을 형성하기 위한 322(GILA)의 건식 에칭 동안 324(TILA)의 손실을 최소화하기 위해 캡 층 322(GILA) 및 324(TILA) 층들 간에 상당한 에칭 선택도를 달성하도록 수행될 수 있다.
도 3f를 참조하면, 도 3e와 관련하여 설명된 구조체의 금속(0) 트랜치(334) 및 비아 개구부들(336 및 338)에 금속 콘택 구조체(340)가 형성된다. 금속 콘택 구조체(340)는 트랜치 콘택 비아들(예를 들어, 각각 트랜치 콘택들(311A 및 311C)에 대한 트랜치 콘택 비아들(341A 및 341B)) 및 각각 게이트 콘택 비아들(예를 들어, 게이트 스택 구조체들(308C 및 308D)에 대한 게이트 콘택 비아들(342A 및 342B))과 함께 금속 (0) 부분(350)을 포함한다.
일 실시예에서, 금속 콘택 구조체는 금속 퇴적 및 이후의 화학기계적 연마 작업에 의해 형성된다. 금속 퇴적은 먼저 접착층의 퇴적을 수반할 수 있으며 이에 후속하여 충진 금속 층의 퇴적을 수반할 수 있다. 따라서, 금속 구조체(340)는 도전성 재료로 구성될 수 있다. 일 실시예에서, 금속 구조체(340)는 금속 종들로 구성된다. 금속 종들은 구리, 텅스텐, 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다.
도 3c와 관련하여 상기에 간략하게 서술한 바와 같이, ILD(330)는 대신에 이중-층 구조체일 수 있다. 예로서, 도 4는 본 발명의 다른 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 다른 비평면 반도체 디바이스의 단면도를 예시한다. 도 4를 참조하면, 반도체 구조체 또는 디바이스(400), 예를 들어 비평면 디바이스는 기판(402)으로부터 형성되며 분리 영역(406) 내에 있는 비평면 확산 또는 활성 영역(404)(예를 들어, 핀 구조체)을 포함한다. 게이트 전극 스택(408)은 비평면 확산 또는 활성 영역(404) 위뿐만 아니라 분리 영역(406)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 전극 스택(408)은 유전체 캡 층(454)과 함께, 게이트 전극(450) 및 게이트 유전체 층(452)을 포함한다. 게이트 전극 스택(408)은 실리콘 산화물층과 같은 층간 유전체 층(420)에 배치된다. 게이트 콘택 비아(416) 및 위에 놓인 금속 상호접속부(460)는 모두 층간 유전체(ILD) 스택들 또는 층들(470)에 배치된다. 일 실시예에서, 구조체(470)는 도 4에 묘사된 바와 같이, 하부 층(472) 및 상부 층(474)을 포함하는 이중-층 층간 유전체 스택이다.
일 실시예에서, ILD 구조체(470)의 상부 층(474)은 저유전율 성능을 위해, 예를 들어 그 안에 형성된 금속 라인들 간의 용량성 결합을 감소시키기 위해 최적화된 재료로 구성된다. 그러한 일 실시예에서, ILD 구조체(470)의 상부 층(474)은, 이에 제한되지는 않지만, 탄소-도핑 산화물(CDO) 또는 다공성(porous) 산화물 필름과 같은 재료로 구성된다. 일 실시예에서, ILD 구조체(470)의 하부 층(472)은 비아 에칭 선택도, 예를 들어 트랜치 콘택 캡 층과 게이트 캡 층 간의 에칭 선택도를 레버리징하는(leveraging) 통합 체제와의 호환성을 위해 최적화된 재료로 구성된다. 그러한 일 실시예에서, ILD 구조체(470)의 하부 층(472)은, 이에 제한되지는 않지만 실리콘 이산화물(SiO2) 또는 CDO 필름과 같은 재료로 구성된다. 특정 실시예에서, ILD 구조체(470)의 상부 층(474)은 CDO 재료로 구성되며 ILD 구조체(470)의 하부 층(472)은 SiO2로 구성된다.
도 3a-3c와 관련하여 설명된 공정 흐름에서, 스페이서들(320)의 상부는 캡 층들(324 및 322)에서 비아 개구부 형성 동안 노출된다. 스페이서들(320)의 재료가 캡 층들(324 및 322)의 재료와 상이할 경우, 비아 개구부 형성 동안 스페이서들이 바람직하지 않게 열화되는 것을 방지하기 위해 추가적인 에칭 선택도 고려가 생각되어야 할 것이다. 다른 실시예에서, 스페이서들은 게이트 구조체들과 필수적으로 평탄하도록 리세싱될 수 있다. 그러일 실시예에서, 게이트 캡 층은 비아 개구부 형성 동안 스페이서들의 노출을 방지하면서 스페이서들을 덮도록 형성될 수 있다. 예로서, 도 5a 및 5b는, 본 발명의 다른 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 구조체를 갖는 다른 반도체 구조체를 제조하는 방법에서의 각종 작업들을 나타내는 단면도들을 예시한다.
도 5a를 참조하면, 트랜치 콘택(TCN)을 형성한 이후의 반도체 구조체(500)가 제공된다. 구조체(500)의 특정 구성은 예시적 목적만을 위해 사용되며 본 출원에 설명된 본 발명의 실시예들로부터 가능한 각종 레이아웃들이 유리할 수 있음이 이해될 것이다. 반도체 구조체(500)는 기판(302) 위에 배치된 게이트 스택 구조체(308A-308E)와 같은 하나 이상의 게이트 스택 구조체들을 포함한다. 게이트 스택 구조체들은 도 2와 관련하여 상술한 바와 같이, 게이트 유전체 층 및 게이트 전극을 포함할 수 있다. 트랜치 콘택들, 예를 들어 트랜치 콘택들(310A-310C)과 같은, 기판(302)의 확산 영역들에 대한 콘택들도 또한 구조체(500)에 포함되며 유전체 스페이서들(520)에 의해 게이트 스택 구조체들(308A-308E)로부터 이격된다. 절연 캡 층(522)은 도 5a에 또한 묘사된 바와 같이, 게이트 스택 구조체들(308A-308E)(예를 들어, GILA) 상에 배치된다. 하지만, 도 3a와 관련하여 설명된 구조체(300)와 대조적으로, 스페이서들(520)은 게이트 스택 구조체들(308A-308E)과 대략 동일한 높이까지 리세싱되었다. 이로써, 대응하는 절연 캡 층들(522)은 각 게이트 스택과 관련된 스페이서들(520)뿐만 아니라 게이트 스택을 덮는다.
도 5b를 참조하면, 금속 콘택 구조체(540)는 유전체 층(330)에 형성된 금속(0) 트랜치 및 비아 개구부들에 형성된다. 금속 콘택 구조체(540)는 트랜치 콘택 비아들(예를 들어, 각각 트랜치 콘택들(311A 및 311C)에 대한 트랜치 콘택 비아들(341A 및 341B))과 함께 금속(0) 부분(550)을 포함한다. 금속 콘택 구조체(540)는 또한 각각 게이트 콘택 비아들(예를 들어, 게이트 스택 구조체들(308C 및 308D)에 대한 게이트 콘택 비아들(542A 및 542B))을 포함한다. 도 3f와 관련하여 설명된 구조체와 비교하여, 게이트 콘택 비아들(542A 및 542B)을 초래하는 비아 개구부들의 에칭 형성 동안 스페이서들(522)이 노출되지 않고 절연 캡 층들(522)의 피복이 연장되므로 도 5b의 수득된 구조체는 약간 상이하다.
다시 도 5b를 참조하면, 일 실시예에서, 트랜치 콘택들(도 5b에서 311A 및 311C로 표시된 트랜치 콘택들 포함)은 게이트 스택 구조체들(도 5에서 308C 및 308D로 표시된 게이트 스택 구조체들 포함)에 비해 더 낮게 리세싱된다. 그러한 일 실시예에서, 예를 들어, 트랜치 콘택들이 게이트 스택 구조체들과 동일 평면상에 있을 경우, 게이트 콘택 비아들(542A 및 542B) 및 트랜치 콘택들(311A 및 311C)이 각각 그렇지 않다면 만나게 될 코너에서의 게이트 콘택 비아들(542A 및 542B) 및 트랜치 콘택들(311A 및 311C) 각각들 간의 단락 가능성을 방지하기 위해, 트랜치 콘택들은 게이트 스택 구조체들에 비해 더 낮게 리세싱된다.
또한, 다른 실시예에서(미도시), 스페이서들은 트랜치 콘택들과 대략 동일한 높이까지 리세싱된다. 대응하는 트랜치 절연 캡 층들(TILA)은 각 트랜치 콘택과 관련된 스페이서들 뿐만 아니라 트랜치 콘택을 덮는다. 그러한 일 실시예에서, 트랜치 콘택 비아들 및 인접하거나 근처의 게이트 스택 구조체들 간의 단락 가능성을 방지하기 위해, 게이트 스택 구조체들은 트랜치 콘택들에 비해 더 낮게 리세싱된다.
본 발명에 설명된 접근법들 및 구조체들은 종래의 방법론들을 이용하여 제조하기가 불가능하거나 제조가 어려운 다른 구조체들 또는 디바이스들의 형성을 가능하게 할 수 있다. 첫 번째 예에서, 도 6은 본 발명의 다른 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다. 도 6를 참조하면, 반도체 구조체 또는 디바이스(600)는 복수의 트랜치 콘택들(610A 및 610B)과 맞물린(interdigitated) 복수의 게이트 구조체들(608A-608C)을 포함한다(이러한 피처들은 기판의 활성 영역 위에 배치됨, 미도시). 게이트 콘택 비아(680)는 게이트 구조체(608B)의 활성 부분 상에 형성된다. 게이트 콘택 비아(680)는 게이트 구조체들(608B 및 608C)를 결합하면서, 게이트 구조체(608C)의 활성 부분 상에 추가로 배치된다. 개재 트랜치 콘택(610B)은 트랜치 콘택 분리 캡 층(예를 들어, TILA)을 이용하여 콘택(680)으로부터 분리될 수 있음이 이해될 것이다. 도 6의 콘택 구성은 금속화물의 상부 층들을 통해 스트랩(strap)을 배선할(route) 필요없이, 레이아웃에서 인접한 게이트 라인들을 스트랩핑(strapping)하여 더 작은 셀 면적 및/또는 덜 복잡한 배선 체제를 가능하게 하기 위한 더 용이한 접근법을 제공할 수 있다.
두 번째 예에서, 도 7은 본 발명의 다른 실시예에 따른, 한 쌍의 트랜치 콘택들을 결합하는 트랜치 콘택 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다. 도 7을 참조하면, 반도체 구조체 또는 디바이스(700)는 복수의 트랜치 콘택들(710A 및 710B)과 맞물린 복수의 게이트 구조체들(708A-708C)을 포함한다(상기 피처들은 기판의 활성 영역 위에 배치됨, 미도시). 트랜치 콘택 비아(790)는 트랜치 콘택(710A) 상에 형성된다. 트랜치 콘택 비아(790)는 트랜치 콘택들(710A 및 710B)을 결합하면서, 트랜치 콘택(710B) 상에 추가로 배치된다. 개재 게이트 구조체(708B)는 게이트 분리 캡 층을 이용함으로써(예를 들어, GILA 공정에 의해) 트랜치 콘택 비아(790)로부터 분리될 수 있음이 이해될 것이다. 도 7의 콘택 구성은 금속화물의 상부 층들을 통해 스트랩을 배선할 필요없이, 레이아웃에서 인접한 트랜치 콘택들을 스트랩핑하여 더 작은 셀 면적 및/또는 덜 복잡한 배선 체제를 가능하게 하기 위한 더 용이한 접근법을 제공할 수 있다.
상술한 공정들의 모든 양태들이 본 발명의 실시예들의 사상 및 범위 이내에 속하도록 실시될 필요가 있는 것은 아님이 이해될 것이다. 예를 들어, 일 실시예에서, 게이트 스택들의 활성 부분들 위에 게이트 콘택들을 제조하기 이전에 더미 게이트들이 항상 형성될 필요는 없다. 상술한 게이트 스택들은 초기 형성된 바와 같이 실제로 영구 게이트 스택들일 수 있다. 또한, 본 발명에 설명된 공정들은 하나의 또는 복수의 반도체 디바이스들을 제조하기 위해 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 유사한 디바이스들일 수 있다. 예를 들어, 일 실시예에서, 반도체 디바이스들은 로직 또는 메모리용 MOS(metal-oxide semiconductor) 트랜지스터 또는 바이폴라 트랜지스터이다. 또한, 일 실시예에서, 반도체 디바이스들은 트라이게이트 디바이스, 독립적으로 액세스된 이중 게이트 디바이스 또는 FIN-FET와 같은 3차원 아키텍쳐를 갖는다. 하나 이상의 실시예는 10 nm 이하의 기술 노드에서 반도체 디바이스들을 제조하기 위해 특히 유용할 수 있다.
일반적으로, 게이트의 활성 부분 위 및 트랜치 콘택 비아와 동일한 층에 게이트 콘택 구조체(예를 들어, 비아)를 형성하기 이전에(예를 들어, 이에 추가하여), 본 발명의 하나 이상의 실시예는 먼저 게이트 정렬된 트랜치 콘택 공정을 이용하는 단계를 포함한다. 그러한 공정은 반도체 구조체 제조를 위해, 예를 들어 집적 회로 제조를 위해 트랜치 콘택 구조체를 형성하도록 구현될 수 있다. 일 실시예에서, 트랜치 콘택 패턴은 기존의 게이트 패턴에 정렬되어 형성된다. 대조적으로, 종래의 접근법들은 통상적으로, 선택적인 콘택 에칭들과 조합하여 기존의 게이트 패턴에 대해 리소그래피 콘택 패턴의 엄격한 레지스트레이션을 갖는 추가의 리소그래피 공정을 수반한다. 예를 들어, 종래의 공정은 콘택 피처들을 별도로 패터닝하면서 폴리(게이트) 그리드를 패터닝하는 단계를 포함할 수 있다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(800)를 예시한다. 컴퓨팅 디바이스(800)는 보드(802)를 수용한다. 보드(802)는 이에 제한되지는 않지만 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(804)는 보드(802)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(806)은 또한 보드(802)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(806)은 프로세서(804)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(800)는 보드(802)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(806)은 컴퓨팅 디바이스(800)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(806)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 프로세서(804) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스 일부를 지칭할 수 있다.
통신 칩(806)은 또한 통신 칩(806) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(800) 내에 수용된 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 게이트들의 활성 부분들 위에 배치된 게이트 콘택 구조체들 및 그러한 게이트 콘택 구조체들을 형성하는 방법을 포함한다.
일 실시예에서, 반도체 구조체는 활성 영역 및 분리 영역을 갖는 기판을 포함한다. 게이트 구조체는 기판의 활성 영역 위에 배치된 부분 및 분리 영역 위에 배치된 부분을 갖는다. 소스 및 드레인 영역은 기판의 활성 영역에 배치되며, 그 활성 영역 위에 배치된 게이트 구조체 부분의 어느 한 측 상에 배치된다. 게이트 콘택 구조체는 기판의 활성 영역 위에 배치된 게이트 구조체 부분 상에 배치된다.
일 실시예에서, 게이트 콘택 구조체는 자기정렬 비아이다.
일 실시예에서, 기판의 활성 영역은 3차원 반도체 보디가다.
일 실시예에서, 기판은 벌크 실리콘 기판이다.
일 실시예에서, 반도체 구조체는 활성 영역 및 분리 영역을 갖는 기판을 포함한다. 기판의 활성 영역 위에 배치된 부분 및 분리 영역 위에 배치된 부분을 각각 갖는 복수의 게이트 구조체들이 포함된다. 복수의 소스 또는 드레인 영역들이 기판의 활성 부분에, 그 활성 영역 위에 배치된 게이트 구조체들의 부분들 사이에 배치된다. 각 소스 또는 드레인 영역들 상에 배치된 복수의 트랜치 콘택이 포함된다. 게이트 콘택 비아는 기판의 활성 영역 위에 배치된 게이트 구조체의 부분 상에, 게이트 구조체들 중 하나 상에 배치된다. 트랜치 콘택 비아는 트랜치 콘택들 중 하나 상에 배치된다.
일 실시예에서, 게이트 콘택 비아 및 트랜치 콘택 비아는 기판 위에 배치된 동일한 층간 유전체 층에 필수적으로 동일 평면상으로 배치된다.
일 실시예에서, 층간 유전체 층은 상부 저유전율 유전체 층 및 하부 에칭 선택 층을 포함하는 이중-층 구조체이다.
일 실시예에서, 게이트 콘택 비아 및 트랜치 콘택 비아는 실질적으로 서로 동일 평면상에 있다.
일 실시예에서, 게이트 구조체들은 각각 한 쌍의 측벽 스페이서들을 추가로 포함하고, 트랜치 콘택들은 대응하는 게이트 구조체의 측벽 스페이서들에 바로 인접하여 배치된다.
일 실시예에서, 복수의 게이트 구조체의 상부 면은 복수의 트랜치 콘택의 상부 면과 실질적으로 동일 평면상에 있다.
일 실시예에서, 복수의 게이트 구조체의 상부 면 및 복수의 트랜치 콘택의 상부 면은 한 쌍의 측벽 스페이서들 각각의 상부 면보다 아래이다.
일 실시예에서, 복수의 게이트 구조체는 각각 게이트 구조체의 상부 면 상에, 대응하는 측벽 스페이서들 쌍과 실질적으로 동일 평면상인 게이트 캡 유전체 층 또는 그의 나머지를 포함한다.
일 실시예에서, 복수의 트랜치 콘택은 각각 트랜치 콘택의 상부 면상에, 대응하는 측벽 스페이서들 쌍과 실질적으로 동일 평면상인 트랜치 캡 유전체 층 또는 그의 나머지를 포함한다.
일 실시예에서, 게이트 캡 유전체 층 및 트랜치 캡 유전체 층은 서로에 대해 상이한 에칭 선택도들을 갖는다.
일 실시예에서, 복수의 게이트 구조체의 상부 면은 한 쌍의 측벽 스페이서들 각각의 상부 면과 대략 동일 평면상에 있다.
일 실시예에서, 게이트 콘택 비아는 기판의 활성 영역 위에 배치된 게이트 구조체들 중 2번째 상에, 그 2번째 게이트 구조체의 일부 상에 추가로 배치된다. 게이트 콘택 비아는 하나의 게이트 구조체와 2번째 게이트 구조체를 결합한다.
일 실시예에서, 트랜치 콘택 비아는 트랜치 콘택들 중 2번째 상에 추가로 배치되며 하나의 트랜치 콘택과 2번째 트랜치 콘택을 결합한다.
일 실시예에서, 게이트 콘택 비아는 자기정렬 비아이며, 트랜치 콘택 비아는 자기정렬 비아이다.
일 실시예에서, 기판의 활성 영역은 3차원 반도체 보디가다.
일 실시예에서, 기판은 벌크 실리콘 기판이다.
일 실시예에서, 게이트 구조체는 고유전율 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 반도체 구조체를 제조하는 방법은 기판의 활성 영역 위에 복수의 게이트 구조체를 형성하는 단계를 포함한다. 방법은 또한 게이트 구조체들 사이인, 기판의 활성 영역에 복수의 소스 또는 드레인 영역을 형성하는 단계를 포함한다. 방법은 또한 소스 또는 드레인 영역 각각 상에 형성된 복수의 트랜치 콘택을 형성하는 단계를 포함한다. 방법은 또한 각 게이트 구조체들 위에 게이트 캡 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 각 트랜치 콘택들 위에 트랜치 캡 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 게이트 구조체들 중 하나 상에 게이트 콘택 비아를 형성하는 단계를 포함하고, 형성 단계는 트랜치 캡 유전체 층에 대해 선택적으로 대응하는 게이트 캡 유전체 층을 에칭하는 단계를 포함한다. 방법은 또한 트랜치 콘택들 중 하나 상에 트랜치 콘택 비아를 형성하는 단계를 포함하고, 형성 단계는 게이트 캡 유전체 층에 대해 선택적으로 대응하는 트랜치 캡 유전체 층을 에칭하는 단계를 포함한다.
일 실시예에서, 게이트 콘택 비아 및 트랜치 콘택 비아를 형성하는 단계는 동일한 공정 작업으로 둘 모두를 위해 도전성 재료를 형성하는 단계를 포함한다.
일 실시예에서, 복수의 게이트 구조체를 형성하는 단계는 더미 게이트 구조체들을 영구 게이트 구조체들로 교체하는 단계를 포함한다.
일 실시예에서, 복수의 트랜치 콘택을 형성하는 단계는 더미 게이트 트랜치 콘택 구조체들을 영구 트랜치 콘택 구조체들로 교체하는 단계를 포함한다.
일 실시예에서, 방법은, 복수의 게이트 구조체들을 형성하기 이전에, 기판의 활성 영역들로부터 3차원 보디를 형성하는 단계를 추가로 포함한다.
일 실시예에서, 3차원 보디를 형성하는 단계는 벌크 반도체 기판에서 핀들을 에칭하는 단계를 포함한다.

Claims (17)

  1. 집적회로 구조체로서,
    실리콘을 포함하는 핀(fin);
    상기 핀 위의 제1 게이트 구조체 - 상기 제1 게이트 구조체는 게이트 전극 상에 게이트 캡 유전체 층을 포함하고, 상기 게이트 캡 유전체 층은 실리콘과 질소를 포함하는 제1 유전체 재료를 포함함 - ;
    상기 핀 위의 제2 게이트 구조체 - 상기 제2 게이트 구조체는 상기 제1 유전체 재료를 포함하는 게이트 캡 유전체 층을 포함함 - ;
    상기 핀 위의 트랜치 콘택 구조체 - 상기 트랜치 콘택 구조체는 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 있고, 상기 트랜치 콘택 구조체는 제2 유전체 재료를 포함하는 트랜치 캡 유전체 층을 포함하며, 상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이하고, 상기 제2 유전체 재료는 실리콘과 탄소를 포함함 - ; 및
    상기 제1 게이트 구조체의 상기 게이트 캡 유전체 층의 개구 내의 게이트 콘택 비아 - 상기 게이트 콘택 비아는 상기 제1 게이트 구조체의 상기 게이트 전극의 일부 상에 있고, 상기 제1 게이트 구조체의 상기 게이트 전극의 상기 일부는 상기 핀 위에 있고, 상기 게이트 콘택 비아는 상기 트랜치 콘택 구조체의 상기 트랜치 캡 유전체 층의 일부 상에 추가로 있고, 상기 게이트 콘택 비아는 코발트를 포함함 -
    를 포함하는 집적회로 구조체.
  2. 제1항에 있어서, 상기 제1 게이트 구조체와 상기 트랜치 콘택 구조체 사이의 제1 유전체 스페이서; 및
    상기 제2 게이트 구조체와 상기 트랜치 콘택 구조체 사이의 제2 유전체 스페이서를 추가로 포함하는 집적회로 구조체.
  3. 제2항에 있어서, 상기 제1 유전체 스페이서는 상기 제1 게이트 구조체의 상기 게이트 캡 유전체 층과 상기 트랜치 캡 유전체 층 사이에 추가로 있고, 상기 제2 유전체 스페이서는 상기 제2 게이트 구조체의 상기 게이트 캡 유전체 층과 상기 트랜치 캡 유전체 층 사이에 추가로 있는 집적회로 구조체.
  4. 집적회로 구조체로서,
    실리콘을 포함하는 핀(fin);
    상기 핀 위의 제1 게이트 구조체 - 상기 제1 게이트 구조체는 게이트 전극 상에 게이트 캡 유전체 층을 포함하고, 상기 게이트 캡 유전체 층은 제1 유전체 재료를 포함함 - ;
    상기 핀 위의 제2 게이트 구조체 - 상기 제2 게이트 구조체는 상기 제1 유전체 재료를 포함하는 게이트 캡 유전체 층을 포함함 - ;
    상기 핀 위의 트랜치 콘택 구조체 - 상기 트랜치 콘택 구조체는 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 있고, 상기 트랜치 콘택 구조체는 제2 유전체 재료를 포함하는 트랜치 캡 유전체 층을 포함하며, 상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이함 - ; 및
    상기 제1 게이트 구조체의 상기 게이트 캡 유전체 층의 개구 내의 게이트 콘택 비아 - 상기 게이트 콘택 비아는 상기 제1 게이트 구조체의 상기 게이트 전극의 일부 상에 있고, 상기 제1 게이트 구조체의 상기 게이트 전극의 상기 일부는 상기 핀 위에 있고, 상기 게이트 콘택 비아는 상기 트랜치 콘택 구조체의 상기 트랜치 캡 유전체 층의 일부 상에 추가로 있음 -
    를 포함하는 집적회로 구조체.
  5. 제4항에 있어서, 상기 제1 유전체 재료는 실리콘과 질소를 포함하는 집적회로 구조체.
  6. 제4항에 있어서, 상기 제2 유전체 재료는 실리콘과 탄소를 포함하는 집적회로 구조체.
  7. 제4항에 있어서, 상기 게이트 콘택 비아는 코발트를 포함하는 집적회로 구조체.
  8. 제4항에 있어서, 상기 제1 게이트 구조체와 상기 트랜치 콘택 구조체 사이의 제1 유전체 스페이서; 및
    상기 제2 게이트 구조체와 상기 트랜치 콘택 구조체 사이의 제2 유전체 스페이서를 추가로 포함하는 집적회로 구조체.
  9. 컴퓨팅 디바이스로서,
    보드; 및
    상기 보드에 결합된 컴포넌트 - 상기 컴포넌트는 집적회로 구조체를 포함함 -
    를 포함하고,
    상기 집적회로 구조체는,
    실리콘을 포함하는 핀(fin);
    상기 핀 위의 제1 게이트 구조체 - 상기 제1 게이트 구조체는 게이트 전극 상에 게이트 캡 유전체 층을 포함하고, 상기 게이트 캡 유전체 층은 제1 유전체 재료를 포함함 - ;
    상기 핀 위의 제2 게이트 구조체 - 상기 제2 게이트 구조체는 상기 제1 유전체 재료를 포함하는 게이트 캡 유전체 층을 포함함 - ;
    상기 핀 위의 트랜치 콘택 구조체 - 상기 트랜치 콘택 구조체는 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 있고, 상기 트랜치 콘택 구조체는 제2 유전체 재료를 포함하는 트랜치 캡 유전체 층을 포함하며, 상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이함 - ; 및
    상기 제1 게이트 구조체의 상기 게이트 캡 유전체 층의 개구 내의 게이트 콘택 비아 - 상기 게이트 콘택 비아는 상기 제1 게이트 구조체의 상기 게이트 전극의 일부 상에 있고, 상기 제1 게이트 구조체의 상기 게이트 전극의 상기 일부는 상기 핀 위에 있고, 상기 게이트 콘택 비아는 상기 트랜치 콘택 구조체의 상기 트랜치 캡 유전체 층의 일부 상에 추가로 있음 -
    를 포함하는 컴퓨팅 디바이스.
  10. 제9항에 있어서, 상기 보드에 결합된 메모리를 추가로 포함하는 컴퓨팅 디바이스.
  11. 제9항에 있어서, 상기 보드에 결합된 통신 칩을 추가로 포함하는 컴퓨팅 디바이스.
  12. 제9항에 있어서, 상기 보드에 결합된 카메라를 추가로 포함하는 컴퓨팅 디바이스.
  13. 제9항에 있어서, 상기 보드에 결합된 배터리를 추가로 포함하는 컴퓨팅 디바이스.
  14. 제9항에 있어서, 상기 보드에 결합된 안테나를 추가로 포함하는 컴퓨팅 디바이스.
  15. 제9항에 있어서, 상기 컴포넌트는 패키징된 집적회로 다이인 컴퓨팅 디바이스.
  16. 제9항에 있어서, 상기 컴포넌트는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 구성된 그룹으로부터 선택되는 컴퓨팅 디바이스.
  17. 제9항에 있어서, 상기 컴퓨팅 디바이스는 모바일 폰, 랩톱, 데스크톱 컴퓨터, 서버, 및 셋톱 박스로 구성된 그룹으로부터 선택되는 컴퓨팅 디바이스.
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