CN111194482A - 用于高级集成电路结构制造的鳍状物图案化 - Google Patents

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H·M·迈耶
M·L·哈藤多夫
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    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
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    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
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    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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Abstract

本公开的实施例在高级集成电路结构制造的领域中，并且特别是在10纳米节点和更小的集成电路结构制造以及所得到的结构的领域中。在示例中，集成电路结构包括沿第一方向具有最长尺寸的第一多个半导体鳍状物。第一多个半导体鳍状物中的相邻的个体半导体鳍状物在与第一方向正交的第二方向上彼此间隔开第一量。第二多个半导体鳍状物沿第一方向具有最长尺寸。第二多个半导体鳍状物中的相邻的个体半导体鳍状物在第二方向上彼此间隔开第一量，并且第一多个半导体鳍状物和第二多个半导体鳍状物中的最接近的半导体鳍状物在所述第二方向上彼此间隔开第二量。

Description

用于高级集成电路结构制造的鳍状物图案化
相关申请的交叉引用
本申请要求于2017年11月30日提交的题为“ADVANCED INTEGRATED CIRCUITSTRUCTURE FABRICATION”的美国临时申请No.62/593,149的权益，由此通过引用方式将该美国临时申请的全部内容并入本文。
技术领域
本公开的实施例处于高级集成电路结构制造的领域，并且具体而言，10纳米节点和更小的集成电路结构制造和所得结构的领域。
背景技术
过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体行业背后的驱动力。缩放到越来越小的特征能够使半导体芯片的有限占地面积上的功能单元的密度增大。例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而带来具有更大容量的产品的制造。然而，对越来越大容量的驱动并非没有问题。优化每个器件性能的必要性变得越来越重要。
常规和当前已知制造工艺中的变化性可能会限制将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性。因此，将来技术节点所需的功能部件的制造可能需要在当前制造工艺中引入新方法或整合新技术，或者用其取代当前制造工艺。
附图说明
图1A示出了在形成在层间电介质(ILD)层上的硬掩模材料层的沉积之后，但在其图案化之前的起始结构的截面图。
图1B示出了在通过间距减半对硬掩模层进行图案化之后的图1A的结构的截面图。
图2A是根据本公开的实施例的用于制造半导体鳍状物的间距四分方式的示意图。
图2B示出了根据本公开的实施例的使用间距四分方式制造的半导体鳍状物的截面图。
图3A是根据本公开的实施例的用于制造半导体鳍状物的融合鳍状物间距四分方式的示意图。
图3B示出了根据本公开的实施例的使用融合鳍状物间距四分方式制造的半导体鳍状物的截面图。
图4A-图4C示出了根据本公开的实施例的表示在制造多个半导体鳍状物的方法中的各种操作的截面图。
图5A示出了根据本公开的实施例的通过三层沟槽隔离结构分隔的半导体鳍状物对的截面图。
图5B示出了根据本公开的另一实施例的通过另一个三层沟槽隔离结构分隔的另一半导体鳍状物对的截面图。
图6A-图6D示出了根据本公开的实施例的在制造三层沟槽隔离结构时的各种操作的截面图。
图7A-图7E示出了根据本公开的实施例的制造集成电路结构的方法中的各种操作的倾斜三维截面图。
图8A-图8F示出了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图7E的a-a’轴截取的略微投影截面图。
图9A示出了根据本公开的实施例的针对包括永久栅极堆叠体和外延源极或漏极区的集成电路结构的沿图7E的a-a’轴截取的略微投影截面图。
图9B示出了根据本公开的实施例的针对包括外延源极或漏极区和多层沟槽隔离结构的集成电路结构的沿图7E的b-b’轴截取的截面图。
图10示出了根据本公开的实施例的在源极或漏极位置截取的集成电路结构的截面图。
图11示出了根据本公开的实施例的在源极或漏极位置截取的另一集成电路结构的截面图。
图12A-图12D示出了根据本公开的实施例的在源极或漏极位置截取并且表示制造集成电路结构的方法中的各种操作的截面图。
图13A和图13B示出了根据本公开的实施例的表示对用于形成局部隔离结构的具有多栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
图14A-图14D示出了根据本公开的另一实施例的表示对用于形成局部隔离结构的具有单栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
图15示出了根据本公开的实施例的具有带有用于局部隔离的多栅极间隔的鳍状物的集成电路结构的截面图。
图16A示出了根据本公开的另一实施例的带有用于局部隔离的单栅极间隔的鳍状物的集成电路结构的截面图。
图16B示出了根据本公开的实施例的显示可以形成鳍状物隔离结构以取代栅极电极的位置的截面图。
图17A-图17C示出了根据本公开的实施例的针对使用鳍状物修剪隔离方式制造的鳍状物切口的各种深度可能性。
图18示出了根据本公开的实施例的显示鳍状物内的鳍状物切口的局部位置的深度与较宽位置的深度相对比的可能选项的平面图和沿a-a’轴截取的对应截面图。
图19A和图19B示出了根据本公开的实施例的选择具有宽切口的鳍状物的端部处的鳍状物端部应力源位置的方法中的各种操作的截面图。
图20A和图20B示出了根据本公开的实施例的选择具有局部切口的鳍状物的端部处的鳍状物端部应力源位置的方法中的各种操作的截面图。
图21A-图21M示出了根据本公开的实施例的制造具有差异化鳍状物端部电介质插塞的集成电路结构的方法中的各种操作的截面图。
图22A-图22D示出了根据本公开的实施例的PMOS鳍状物端部应力源电介质插塞的示例性结构的截面图。
图23A示出了根据本公开的另一实施例的具有鳍状物端部应力诱发特征的另一半导体结构的截面图。
图23B示出了根据本公开的另一实施例的具有鳍状物端部应力诱发特征的另一半导体结构的截面图。
图24A示出了根据本公开的实施例的具有单轴拉伸应力的鳍状物的倾斜视图。
图24B示出了根据本公开的实施例的具有单轴压缩应力的鳍状物的倾斜视图。
图25A和图25B示出了根据本公开的实施例的表示对用于在选择栅极线切口位置形成局部隔离结构的具有单栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
图26A-图26C示出了根据本公开的实施例的针对图25B的结构的各个区域的用于多切口和鳍状物修剪隔离(FTI)局部鳍状物切口位置和仅多切口位置的电介质插塞的各种可能性的截面图。
图27A示出了根据本公开的实施例的具有带有延伸到栅极线的电介质间隔体中的电介质插塞的栅极线切口的集成电路结构的平面图和对应截面图。
图27B示出了根据本公开的另一实施例的具有带有延伸到栅极线的电介质间隔体之外的电介质插塞的栅极线切口的集成电路结构的平面图和对应截面图。
图28A-图28F示出了根据本公开的另一实施例的制造具有带有电介质插塞的栅极线切口的集成电路结构的方法中的各种操作的截面图，所述电介质插塞具有延伸到栅极线的电介质间隔体之外的上部部分和延伸到栅极线电介质间隔体中的下部部分。
图29A-图29C示出了根据本公开的实施例的在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的平面图和对应截面图。
图30A-图30D示出了根据本公开的另一实施例的制造在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的方法中的各种操作的截面图。
图31A示出了根据本公开的实施例的具有铁电或反铁电栅极电介质结构的半导体器件的截面图。
图31B示出了根据本公开的另一实施例的具有铁电或反铁电栅极电介质结构的另一半导体器件的截面图。
图32A示出了根据本公开的实施例的处于半导体鳍状物对之上的多个栅极线的平面图。
图32B示出了根据本公开的实施例的沿图32A的a-a’轴截取的截面图。
图33A示出了根据本公开的实施例的NMOS器件对和PMOS器件对的截面图，NMOS器件对具有基于经调制的掺杂的差异化电压阈值，PMOS器件对具有基于经调制的掺杂的差异化电压阈值。
图33B示出了根据本公开的另一实施例的NMOS器件对和PMOS器件对的截面图，NMOS器件对具有基于差异化栅极电极结构的差异化电压阈值，PMOS器件对具有基于差异化栅极电极结构的差异化电压阈值。
图34A示出了根据本公开的实施例的三个NMOS器件和三个PMOS器件的截面图，三个NMOS器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值，三个PMOS器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值。
图34B示出了根据本公开的另一实施例的三个NMOS器件和三个PMOS器件的截面图，三个NMOS器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值，三个PMOS器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值。
图35A-图35D示出了根据本公开的实施例的制造具有基于差异化栅极电极结构的差异化电压阈值的NMOS器件的方法中的各种操作的截面图。
图36A-图36D示出了根据本公开的实施例的制造具有基于差异化栅极电极结构的差异化电压阈值的PMOS器件的方法中的各种操作的截面图。
图37示出了根据本公开的实施例的具有P/N结的集成电路结构的截面图。
图38A-图38H示出了根据本公开的实施例的使用双金属栅极替换栅极工艺流制造集成电路结构的方法中的各种操作的截面图。
图39A-图39H示出了根据本公开的实施例的表示制造基于双硅化物的集成电路的方法中的各种操作的截面图。
图40A示出了根据本公开的实施例的具有用于NMOS器件的沟槽接触部的集成电路结构的截面图。
图40B示出了根据本公开的另一实施例的具有用于PMOS器件的沟槽接触部的集成电路结构的截面图。
图41A示出了根据本公开的实施例的在源极或漏极区上具有导电接触部的半导体器件的截面图。
图41B示出了根据本公开的实施例的在升高的源极或漏极区上具有导电接触部的另一半导体器件的截面图。
图42示出了根据本公开的实施例的处于半导体鳍状物对之上的多个栅极线的平面图。
图43A-图43C示出了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图42的a-a’轴截取的截面图。
图44示出了根据本公开的实施例的针对集成电路结构的沿图42的b-b’轴截取的截面图。
图45A和图45B分别示出了根据本公开的实施例的包括其上具有硬掩模材料的沟槽接触插塞的集成电路结构的平面图和对应截面图。
图46A-图46D示出了根据本公开的实施例的表示制造包括其上具有硬掩模材料的沟槽接触插塞的集成电路结构的方法中的各种操作的截面图。
图47A示出了具有设置于栅极电极的非有源部分之上的栅极接触部的半导体器件的平面图。图47B示出了具有设置于栅极电极的非有源部分之上的栅极接触部的非平面半导体器件的截面图。
图48A示出了根据本公开的实施例的具有设置于栅极电极的有源部分之上的栅极接触通孔的半导体器件的平面图。图48B示出了根据本公开的实施例的具有设置于栅极电极的有源部分之上的栅极接触通孔的非平面半导体器件的截面图。
图49A-图49D示出了根据本公开的实施例的表示制造具有设置于栅极的有源部分之上的栅极接触结构的半导体结构的方法中的各种操作的截面图。
图50示出了根据本公开的实施例的具有包括上覆绝缘帽层的沟槽接触部的集成电路结构的平面图和对应截面图。
图51A-图51F示出了根据本公开的实施例的各种集成电路结构的截面图，每种集成电路结构具有包括上覆绝缘帽层的沟槽接触部并具有包括上覆绝缘帽层的栅极堆叠体。
图52A示出了根据本公开的另一实施例的具有设置于栅极的有源部分之上的栅极接触通孔的另一半导体器件的平面图。
图52B示出了根据本公开的另一实施例的具有将沟槽接触部对耦合的沟槽接触通孔的另一半导体器件的平面图。
图53A-图53E示出了表示根据本公开的实施例的制造带有具有上覆绝缘帽层的栅极堆叠体的集成电路结构的方法中的各种操作的截面图。
图54是根据本公开的实施例的用于制造互连结构的沟槽的间距四分方式的示意图。
图55A示出了根据本公开的实施例的使用间距四分方案制造的金属化层的截面图。
图55B示出了根据本公开的实施例的在使用间距四分方案制造的金属化层上方的使用间距减半方案制造的金属化层的截面图。
图56A示出了根据本公开的实施例的其中具有一种金属线组分的金属化层处于具有不同金属线组分的金属化层上方的集成电路结构的截面图。
图56B示出了根据本公开的实施例的其中具有一种金属线组分的金属化层耦合到具有不同金属线组分的金属化层的集成电路结构的截面图。
图57A-图57C示出了根据本公开的实施例的具有各种衬层和导电帽结构布置的个体互连线的截面图。
图58示出了根据本公开的实施例的其中具有一种金属线组分和间距的四个金属化层处于具有不同金属线组分和更小间距的两个金属化层上方的集成电路结构的截面图。
图59A-图59D示出了根据本公开的实施例的具有底部导电层的各种互连和通孔布置的截面图。
图60A-图60D示出了根据本公开的实施例的用于BEOL金属化层的凹陷线形貌的结构布置的截面图。
图61A-图61D示出了根据本公开的实施例的用于BEOL金属化层的阶梯线形貌的结构布置的截面图。
图62A示出了根据本公开的实施例的沿金属化层的平面图的a-a’轴截取的平面图和对应截面图。
图62B示出了根据本公开的实施例的线端部或插塞的截面图。
图62C示出了根据本公开的实施例的线端部或插塞的另一截面图。
图63A-图63F示出了根据本公开的实施例的表示插塞最后处理方案中的各种操作的平面图和对应截面图。
图64A示出了根据本公开的实施例的其中具有接缝的导电线插塞的截面图。
图64B示出了根据本公开的实施例的在下方金属线位置处包括导电线插塞的金属化层的堆叠体的截面图。
图65示出了针对存储器单元的单元布局的第一视图。
图66示出了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局的第一视图。
图67示出了针对存储器单元的单元布局的第二视图。
图68示出了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局的第二视图。
图69示出了针对存储器单元的单元布局的第三视图。
图70示出了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局的第三视图。
图71A和图71B分别示出了根据本公开的实施例的针对六晶体管(6T)静态随机存取存储器(SRAM)的位单元布局和示意图。
图72示出了根据本公开的实施例的用于同一标准单元的两种不同布局的截面图。
图73示出了根据本公开的实施例的指示偶(E)或奇(O)指定的四种不同单元布置的平面图。
图74示出了根据本公开的实施例的块级多网格的平面图。
图75示出了根据本公开的实施例的基于具有不同版本的标准单元的示例性可接受(通过)布局。
图76示出了根据本公开的实施例的基于具有不同版本的标准单元的示例性不可接受(失败)布局。
图77示出了根据本公开的实施例的基于具有不同版本的标准单元的另一示例性可接受(通过)布局。
图78示出了根据本公开的实施例的基于鳍状物的薄膜电阻器结构的部分切割平面图和对应截面图，其中截面图是沿部分切割平面图的a-a’轴截取的。
图79-图83示出了根据本公开的实施例的表示制造基于鳍状物的薄膜电阻器结构的方法中的各种操作的平面图和对应截面图。
图84示出了根据本公开的实施例的具有用于阳极或阴极电极接触部的多种示例性位置的基于鳍状物的薄膜电阻器结构的平面图。
图85A-图85D示出了根据本公开的实施例的用于制造基于鳍状物的精密电阻器的各种鳍状物几何形状的平面图。
图86示出了根据本公开的实施例的光刻掩模结构的截面图。
图87示出了根据本公开的一种实施方式的计算装置。
图88示出了包括本公开的一个或多个实施例的内插器。
图89是根据本公开的实施例的移动计算平台的等距视图，该移动计算平台采用了根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的IC。
图90示出了根据本公开的实施例的倒装芯片式安装的管芯的截面图。
具体实施方式
描述了高级集成电路结构制造。在下面的描述中，阐述了许多具体细节，诸如具体集成及材料体系，以便提供对本公开的实施例的深入了解。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开的实施例难以理解。此外，应当认识到，在图中示出的各种实施例是示例性的表示并且未必按比例绘制。
以下具体实施方式本质上只是例证性的，并非旨在限制主题的实施例或这种实施例的应用和用途。如本文所用，术语“示例性”是指“用作示例、实例或例示”。本文描述为示例性的任何实施方式未必理解为相比其它实施方式是优选的或有利的。此外，并非旨在受到前述技术领域、背景技术、发明内容或以下具体实施方式中呈现的任何明示或暗示的理论的约束。
本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定是指同一实施例。特定特征、结构或特性可以以与本公开一致的任何适当方式组合。
术语。以下段落提供在本公开(包括所附权利要求书)中发现的术语的定义或语境：
“包括”。该术语是开放式的。如在所附权利要求书中所使用的，该术语并不排除另外的结构或操作。
“被配置为”。各种单元或部件可以被描述或主张为“被配置为”执行一项或多项任务。在这种语境下，“被配置为”用于通过指示该单元或部件包括在操作期间执行一项或多项那些任务的结构而隐含结构。这样，即使当指定的单元或部件目前不在操作(例如，未开启或活动)时，也可以将该单元或部件说成是被配置为执行任务。详述单元或电路或部件“被配置为”执行一项或多项任务明确地旨在不为该单元或部件援引35U.S.C.§112第六段。
“第一”、“第二”等。如本文所用的，这些术语用作其之后的名词的标记，而并不暗示任何类型的顺序(例如，空间、时间、逻辑等)。
“耦合”——以下描述是指“耦合”在一起的元件或节点或特征。如本文所用，除非另外明确指明，否则“耦合”意指一个元件或节点或特征直接或间接连接至另一个元件或节点或特征(或直接或间接与其通信)，并且不一定是机械方式。
此外，某些术语在以下描述中也仅用于参考的目的，因此这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”、“侧面”、“外侧”和“内侧”等术语描述在一致但任意的参照系内部件的部分的取向或位置或两者，其可以通过参考描述所讨论部件的文字和相关联附图而清楚地了解。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
“抑制”——如本申请所用，抑制用于描述减小影响或使影响最小化。当部件或特征被描述为抑制行为、运动或条件时，它可以完全防止结果或后果或未来的状态。另外，“抑制”还可以指减小或降低在其它情况下可能会发生的后果、表现或效应。因此，当部件、元件或特征被称为抑制结果或状态时，它不一定完全防止或消除所述结果或状态。
本文描述的实施例可以涉及前段工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化出个体器件(例如，晶体管、电容器、电阻器等)。FEOL通常覆盖了直到(但不包括)金属互连层的沉积的每项内容。在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何线路)的晶片。
本文描述的实施例可以涉及后段工艺(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中利用晶片上的例如一个或多个金属化层的线路将个体器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括接触部、绝缘层(电介质)、金属层级、以及用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、通孔和电介质结构。对于现代IC工艺而言，可以在BEOL中添加超过10个金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者FEOL和BEOL处理和结构两者。具体而言，尽管可以使用FEOL处理情形例示示例性处理方案，但这样的方式也可以适用于BEOL处理。同样，尽管可以使用BEOL处理情形例示示例性处理方案，但这样的方式也可以适用于FEOL处理。
间距划分处理和图案化方案可以被实施以实现本文描述的实施例，或者可以被包括作为本文所述实施例的部分。间距划分图案化典型地是指间距减半、间距四分等。间距划分方案可以适用于FEOL处理、BEOL处理或FEOL(器件)和BEOL(金属化)处理两者。根据本文描述的一个或多个实施例，首先实施光刻以采用预定义间距印刷单向线(例如，严格单向或以单向为主)。然后实施间距划分处理作为增大线密度的技术。
在实施例中，用于鳍状物、栅极线、金属线、ILD线或硬掩模线的术语“栅格结构”在本文中用于指代紧密间距栅格结构。在一个这样的实施例中，紧密间距不能直接通过选定的光刻实现。例如，可以首先形成基于选定光刻的图案，但可以利用间隔体掩模图案化对间距减半，如本领域中所公知的。更进一步，可以通过第二轮间隔体掩模图案化对初始间距进行四分。因此，本文描述的栅格状图案可以具有以大体上一致的间距间隔开并具有大体上一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，间距变化会在百分之十内，宽度变化会在百分之十内，并且在一些实施例中，间距变化会在百分之五内，宽度变化会在百分之五内。可以通过间距减半或间距四分、或其它间距划分方式来制造图案。在实施例中，栅格未必是单一间距。
在第一示例中，可以实施间距减半以使所制造栅格结构的线密度加倍。图1A示出了在层间电介质(ILD)层上形成的硬掩模材料层的沉积之后，但在其图案化之前的起始结构的截面图。图1B示出了在通过间距减半对硬掩模层进行图案化之后的图1A的结构的截面图。
参考图1A，起始结构100具有形成于层间电介质(ILD)层102上的硬掩模材料层104。图案化掩模106设置在硬掩模材料层104上方。图案化掩模106具有在硬掩模材料层104上沿其特征(线)的侧壁形成的间隔体108。
参考图1B，采用间距减半方式对硬掩模材料层104进行图案化。具体而言，首先去除图案化掩模106。所得的间隔体108的图案已经使掩模106的密度加倍，或使掩模106的间距或特征减半。例如，通过蚀刻工艺将间隔体108的图案转移到硬掩模材料层104，以形成图案化硬掩模110，如图1B中所示。在一个这样的实施例中，图案化硬掩模110被形成为具有栅格图案，该栅格图案具有单向线。图案化硬掩模110的栅格图案可以是紧密间距栅格图案。例如，可能无法直接通过选定的光刻技术实现紧密间距。更进一步，尽管未示出，但可以通过第二轮间隔体掩模图案化对初始间距进行四分。因此，图1B的图案化硬掩模110的栅格状图案可以具有相对于彼此以恒定间距间隔开并具有恒定宽度的硬掩模线。实现的尺寸可以远小于所采用光刻技术的临界尺寸。
因此，对于前段工艺(FEOL)或后段工艺(BEOL)或两者而言，可以使用光刻和蚀刻处理对均厚膜进行图案化，这可以涉及例如基于间隔体的双图案化(SBDP)或间距减半，或基于间隔体的四次图案化(SBQP)或间距四分。应当认识到，也可以实施其它间距划分方式。在任何情况下，在实施例中，可以通过选定的光刻方式(例如193nm浸入光刻(193i))来制造网格化布局。可以实施间距划分以将网格化布局中的线的密度增大n倍。利用193i光刻加上“n”倍的间距划分的网格化布局形成可以被指定为193i+P/n间距划分。在一个这样的实施例中，193nm浸入缩放可以利用成本高效的间距划分延续很多代。
在集成电路器件的制造中，随着期间尺寸继续缩小，诸如三栅极晶体管的多栅极晶体管已经变得更加普及。三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些实例中，体硅衬底是优选的，因为其成本更低且与现有的高成品率体硅衬底基础设施兼容。
然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基础构建块的尺寸减小并且随着给定区域中制造的基础构建块的绝对数量增大，对用于制造这些构建块的半导体工艺的约束已经变为压倒性的。
根据本公开的一个或多个实施例，实施间距四分方式以用于对半导体层进行图案化，以形成半导体鳍状物。在一个或多个实施例中，实施融合鳍状物间距四分方式。
图2A是根据本公开的实施例的用于制造半导体鳍状物的间距四分方式200的示意图。图2B示出了根据本公开的实施例的使用间距四分方式制造的半导体鳍状物的截面图。
参考图2A，在操作(a)，对光致抗蚀剂层(PR)进行图案化以形成光致抗蚀剂特征202。可以使用诸如193浸入光刻的标准光刻处理技术图案化出光致抗蚀剂特征202。在操作(b)，使用光致抗蚀剂特征202对诸如绝缘层或电介质硬掩模层的材料层进行图案化，以形成第一骨干(BB1)特征204。然后形成与第一骨干特征204的侧壁相邻的第一间隔体(SP1)特征206。在操作(c)，去除第一骨干特征204以仅留下第一间隔体特征206。在去除第一骨干特征204之前或期间，可以减薄第一间隔体特征206以形成减薄的第一间隔体特征206’，如图2A中所示。取决于BB2特征(208，如下所述)所需的间隔和大小，可以(如所示)在去除BB1(特征204)之前或之后执行该减薄。在操作(d)，第一间隔体特征206或减薄的第一间隔体特征206’用于对诸如绝缘层或电介质硬掩模层的材料层进行图案化，以形成第二骨干(BB2)特征208。然后形成与第二骨干特征208的侧壁相邻的第二间隔体(SP2)特征210。在操作(e)，去除第二骨干特征208以仅留下第二间隔体特征210。然后可以使用剩余的第二间隔体特征210对半导体层进行图案化以提供相对于初始图案化光致抗蚀剂特征202具有间距四分的尺寸的多个半导体鳍状物。作为示例，参考图2B，使用第二间隔体特征210作为用于图案化(例如干法或等离子体蚀刻图案化)的掩模来形成多个半导体鳍状物250，例如由体硅层形成的硅鳍状物。在图2B的示例中，多个半导体鳍状物250全部具有实质上相同的间距和间隔。
要认识到，可以修改初始图案化光致抗蚀剂特征之间的间隔以改变间距四分工艺的结构结果。在示例中，图3A是根据本公开的实施例的用于制造半导体鳍状物的融合鳍状物间距四分方式300的示意图。图3B示出了根据本公开的实施例的使用融合鳍状物间距四分方式制造的半导体鳍状物的截面图。
参考图3A，在操作(a)，对光致抗蚀剂层(PR)进行图案化以形成光致抗蚀剂特征302。可以使用诸如193浸入光刻的标准光刻处理技术、但采用最终可能会与产生均匀间距多倍图案所需设计规则冲突的间隔(例如，被称为亚设计规则空间的间隔)，图案化出光致抗蚀剂特征302。在操作(b)，使用光致抗蚀剂特征302对诸如绝缘层或电介质硬掩模层的材料层进行图案化，以形成第一骨干(BB1)特征304。然后形成与第一骨干特征304的侧壁相邻的第一间隔体(SP1)特征306。然而，与图2A中所示的方案形成对比，由于更紧密的光致抗蚀剂特征302，相邻第一间隔体特征306中的一些是融合间隔体特征。在操作(c)，去除第一骨干特征304以仅留下第一间隔体特征306。在去除第一骨干特征304之前或之后，可以减薄第一间隔体特征306中的一些以形成减薄的第一间隔体特征306’，如图3A中所示。在操作(d)，使用第一间隔体特征306和减薄的第一间隔体特征306’对诸如绝缘层或电介质硬掩模层的材料层进行图案化，以形成第二骨干(BB2)特征308。然后形成与第二骨干特征308的侧壁相邻的第二间隔体(SP2)特征310。然而，在BB2特征308为融合特征的位置，例如在图3A的中心BB2特征308处，不形成第二间隔体。在操作(e)，去除第二骨干特征308以仅留下第二间隔体特征310。然后可以使用剩余的第二间隔体特征310对半导体层进行图案化以提供相对于初始图案化光致抗蚀剂特征302具有间距四分的尺寸的多个半导体鳍状物。
作为示例，参考图3B，使用第二间隔体特征310作为用于图案化(例如干法或等离子体蚀刻图案化)的掩模来形成多个半导体鳍状物350，例如由体硅层形成的硅鳍状物。然而，在图3B的示例中，多个半导体鳍状物350具有变化的间距和间隔。可以实施这样的融合鳍状物间隔体图案化方式以实质上消除多个鳍状物的图案的某些位置中的鳍状物的存在。因此，融合某些位置中的第一间隔体特征306允许基于两个第一骨干特征304制造六个或四个鳍状物，基于两个第一骨干特征304典型会产生八个鳍状物，如结合图2A和图2B所述。在一个示例中，在板中，鳍状物具有的间距比通过以均匀间距创建鳍状物并然后切割不需要的鳍状物通常所允许的间距更紧密，尽管根据本文描述的实施例仍然可以实施后一种方式。
在示例性实施例中，参考图3B，集成电路结构，第一多个半导体鳍状物352沿第一方向(y，进入页面)具有最长尺寸。第一多个半导体鳍状物352的相邻个体半导体鳍状物353在与第一方向正交的第二方向(x)上彼此间隔开第一量(S1)。第二多个半导体鳍状物354沿第一方向y具有最长尺寸。第二多个半导体鳍状物354的相邻个体半导体鳍状物355在第二方向上彼此间隔开第一量(S1)。第一多个半导体鳍状物352和第二多个半导体鳍状物354的最近半导体鳍状物356和357在第二方向x上分别彼此间隔开第二量(S2)。在实施例中，第二量S2大于第一量S1，但小于第一量S1的两倍。在另一实施例中，第二量S2超过第一量S1的两倍。
在一个实施例中，第一多个半导体鳍状物352和第二多个半导体鳍状物354包括硅。在一个实施例中，第一多个半导体鳍状物352和第二多个半导体鳍状物354与下方的单晶硅衬底连续。在一个实施例中，第一多个半导体鳍状物352和第二多个半导体鳍状物354中的个体鳍状物沿第二方向x具有从第一多个半导体鳍状物352和第二多个半导体鳍状物354中的个体鳍状物的顶部到底部向外逐渐变细的侧壁。在一个实施例中，第一多个半导体鳍状物352具有恰好五个半导体鳍状物，并且第二多个半导体鳍状物354具有恰好五个半导体鳍状物。
在另一示例性实施例中，参考图3A和图3B，一种制造集成电路结构的方法包括形成第一初级骨干结构304(左BB1)和第二初级骨干结构304(右BB1)。形成与第一初级骨干结构304(左BB1)和第二初级骨干结构304(右BB1)的侧壁相邻的初级间隔体结构306。融合第一初级骨干结构304(左BB1)和第二初级骨干结构304(右BB1)之间的初级间隔体结构306。去除第一初级骨干结构(左BB1)和第二初级骨干结构(右BB1)，并提供第一、第二、第三和第四次级骨干结构308。融合第二和第三次级骨干结构(例如，次级骨干结构308的中间对)。形成与第一、第二、第三和第四次级骨干结构308的侧壁相邻的次级间隔体结构310。然后去除第一、第二、第三和第四次级骨干结构308。然后利用次级间隔体结构310对半导体材料进行图案化以在半导体材料中形成半导体鳍状物350。
在一个实施例中，利用第一初级骨干结构304(左BB1)和第二初级骨干结构304(右BB1)之间的亚设计规则间隔对第一初级骨干结构和第二初级骨干结构进行图案化。在一个实施例中，半导体材料包括硅。在一个实施例中，半导体鳍状物350中的个体半导体鳍状物沿第二方向x具有从半导体鳍状物350中的个体半导体鳍状物的顶部到底部向外逐渐变细的侧壁。在一个实施例中，半导体鳍状物350与下方的单晶硅衬底是连续的。在一个实施例中，利用次级间隔体结构310对半导体材料进行图案化包括形成沿第一方向y具有最长尺寸的第一多个半导体鳍状物352，其中第一多个半导体鳍状物352中的相邻个体半导体鳍状物在与第一方向y正交的第二方向x上彼此间隔开第一量S1。形成沿第一方向y具有最长尺寸的第二多个半导体鳍状物354，其中第二多个半导体鳍状物354中的相邻个体半导体鳍状物在第二方向x上彼此间隔开第一量S1。第一多个半导体鳍状物352和第二多个半导体鳍状物354的最近半导体鳍状物356和357在第二方向x上分别彼此间隔开第二量S2。在实施例中，第二量S2大于第一量S1。在一个这样的实施例中，第二量S2小于第一量S1的两倍。在另一个这样的实施例中，第二量S2大于第一量S1的两倍但小于第一量S1的三倍。在实施例中，如图3B中所示，第一多个半导体鳍状物352具有恰好五个半导体鳍状物，并且第二多个半导体鳍状物354具有恰好五个半导体鳍状物。
在另一方面中，应当认识到鳍状物修剪工艺，其中执行鳍状物去除作为融合鳍状物方式的替代，可以在硬掩模图案化期间或通过物理去除鳍状物来修剪(去除)鳍状物。作为后一种方式的示例，图4A-图4C示出了根据本公开的实施例的表示制造多个半导体鳍状物的方法中的各种操作的截面图。
参考图4A，图案化硬掩模层402形成在诸如体单晶硅层的半导体层404上方。参考图4B，然后通过例如干法或等离子体蚀刻工艺在半导体层404中形成鳍状物406。参考图4C，例如，使用掩蔽和蚀刻工艺去除选定的鳍状物406。在图示的示例中，鳍状物406中的一个被去除并可以留下残余鳍状物桩408。在这样的“鳍状物修剪最后”方式中，硬掩模402作为整体被图案化，以提供栅格结构而不去除或修改个体特征。直到制造鳍状物之后，都不会修改鳍状物总数。
在另一方面中，可以在半导体鳍状物之间实施多层沟槽隔离区，其可以被称为浅沟槽隔离(STI)结构。在实施例中，在体硅衬底中形成的硅鳍状物之间形成多层STI结构，以界定硅鳍状物的子鳍状物区。
可能希望为基于鳍状物或三栅极的晶体管使用体硅。然而，令人担心的是器件的有源硅鳍状物部分下方的区域(子鳍状物)(例如，栅极控制区，或HSi)被消除或不受到栅极控制。这样一来，如果源极或漏极区处在或低于HSi点，那么通过子鳍状物区可能存在泄漏路径。可能的情况是，应当控制子鳍状物区中的泄漏路径以使器件正常操作。
解决以上问题的一种方式涉及使用阱注入操作，其中对子鳍状物区进行重掺杂(例如，远大于2E18/cm3)，这样切断了子鳍状物泄漏，但也导致鳍状物中显著的掺杂。添加晕圈注入物进一步提高了鳍状物掺杂，以使得线鳍状物的端部以高水平被掺杂(例如，大于大约1E18/cm3)。
另一种方式涉及通过子鳍状物掺杂提供的掺杂而不必向鳍状物的HSi部分输送相同水平的掺杂。工艺可以涉及通过例如三栅极掺杂玻璃子鳍状物外扩散的方式对在体硅晶片上制造的三栅极或FinFET晶体管的子鳍状物区进行选择性掺杂。例如，对三栅极或FinFET晶体管的子鳍状物区进行选择性掺杂可以缓解子鳍状物泄漏，同时保持鳍状物掺杂很低。向晶体管工艺流中(在从鳍状物侧壁凹陷之后)并入固态掺杂源(例如，p型和n型掺杂氧化物、氮化物或碳化物)向子鳍状物中输送了阱掺杂，同时保持鳍状物主体相对未掺杂。
于是，工艺方案可以包括在鳍状物蚀刻之后使用在鳍状物上沉积的固态源掺杂层(例如，硼掺杂氧化物)。稍后，在沟槽填充和抛光之后，与沟槽填充材料一起使掺杂层凹陷，以为器件界定鳍状物高度(HSi)。该操作从HSi上方的鳍状物侧壁去除了掺杂层。因此，掺杂层仅沿子鳍状物区中的鳍状物侧壁存在，这样确保了对掺杂放置的精确控制。在驱入退火之后，高掺杂被限于子鳍状物区，迅速过渡到HSi上方的鳍状物的相邻区域中的低掺杂(这样形成晶体管的沟道区)。通常，为NMOS鳍状物掺杂实施硼硅酸盐玻璃(BSG)，而为PMOS鳍状物掺杂实施磷硅酸盐(PSG)或砷硅酸盐玻璃(AsSG)层。在一个示例中，这种P型固态掺杂剂源层为硼浓度大约在0.1-10重量％的范围内的BSG层。在另一个示例中，这种N型固态掺杂剂源层为磷或砷浓度分别大约在0.1-10重量％的范围内的PSG层或AsSG层。可以在掺杂层上包括氮化硅帽层，并且然后可以在氮化硅帽层上包括二氧化硅或氧化硅填充材料。
根据本公开的另一实施例，对于相对较薄的鳍状物(例如，宽度小于大约20纳米的鳍状物)，子鳍状物泄漏充分低，其中与鳍状物直接相邻地形成未掺杂或轻掺杂氧化硅或二氧化硅膜，在未掺杂或轻掺杂氧化硅或二氧化硅膜上形成氮化硅层，并在氮化硅帽层上包括二氧化硅或氧化硅填充材料。应当认识到，也可以利用这样的结构实施子鳍状物区的掺杂，例如晕圈掺杂。
图5A示出了根据本公开的实施例的通过三层沟槽隔离结构分隔的半导体鳍状物对的截面图。
参考图5A，集成电路结构包括鳍状物502，例如硅鳍状物。鳍状物502具有下鳍状物部分(子鳍状物)502A和上鳍状物部分502B(HSi)。第一绝缘层504直接在鳍状物502的下鳍状物部分502A的侧壁上。第二绝缘层506直接在第一绝缘层504上，第一绝缘层504直接在鳍状物502的下鳍状物部分502A的侧壁上。电介质填充材料508与直接在第一绝缘层504上的第二绝缘层506在横向上直接相邻，第一绝缘层504直接在鳍状物502的下鳍状物部分502A的侧壁上。
在实施例中，第一绝缘层504是包括硅和氧的非掺杂绝缘层，例如氧化硅或二氧化硅绝缘层。在实施例中，第一绝缘层504包括硅和氧并且没有其它原子浓度大于每立方厘米1E15原子的原子种类。在实施例中，第一绝缘层504具有在0.5-2纳米的范围内的厚度。
在实施例中，第二绝缘层506包括硅和氮，例如化学计量Si3N4氮化硅绝缘层、富硅氮化硅绝缘层、或贫硅氮化硅绝缘层。在实施例中，第二绝缘层506具有在2-5纳米的范围内的厚度。
在实施例中，电介质填充材料508包括硅和氧，例如氧化硅或二氧化硅绝缘层。在实施例中，栅极电极最终形成于鳍状物502的上鳍状物部分502B的侧壁的顶部并与其横向相邻。
应当认识到，在处理期间，半导体鳍状物的上鳍状物部分可能被腐蚀或消耗。而且，鳍状物之间的沟槽隔离结构也可能被腐蚀，以具有非平面形貌，或者可能在制造时被形成为具有非平面形貌。作为示例，图5B示出了根据本公开的另一实施例的通过另一个三层沟槽隔离结构分隔的另一半导体鳍状物对的截面图。
参考图5B，集成电路结构包括第一鳍状物552，例如硅鳍状物。第一鳍状物552具有下鳍状物部分552A和上鳍状物部分552B、以及在下鳍状物部分552A和上鳍状物部分552B之间的区域处的肩特征554。诸如第二硅鳍状物的第二鳍状物562具有下鳍状物部分562A和上鳍状物部分562B、以及在下鳍状物部分562A和上鳍状物部分562B之间的区域处的肩特征564。第一绝缘层574直接在第一鳍状物552的下鳍状物部分552A的侧壁上并直接在第二鳍状物562的下鳍状物部分562A的侧壁上。第一绝缘层574具有与第一鳍状物552的肩特征554大体上共面的第一端部574A，并且第一绝缘层574还具有与第二鳍状物562的肩特征564大体上共面的第二端部574B。第二绝缘层576直接在第一绝缘层574上，第一绝缘层574直接在第一鳍状物552的下鳍状物部分552A的侧壁上并直接在第二鳍状物562的下鳍状物部分562A的侧壁上。
电介质填充材料578与直接在第一绝缘层574上的第二绝缘层576横向相邻，第一绝缘层574直接在第一鳍状物552的下鳍状物部分552A的侧壁上并直接在第二鳍状物562的下鳍状物部分562A的侧壁上。在实施例中，电介质填充材料578具有上表面578A，其中电介质填充材料578的上表面578A的一部分在第一鳍状物552的肩特征554中的至少一个下方并在第二鳍状物562的肩特征564中的至少一个下方，如图5B所示。
在实施例中，第一绝缘层574是包括硅和氧的非掺杂绝缘层，例如氧化硅或二氧化硅绝缘层。在实施例中，第一绝缘层574包括硅和氧，并且没有原子浓度大于每立方厘米1E15原子的其它原子种类。在实施例中，第一绝缘层574具有在0.5-2纳米的范围内的厚度。
在实施例中，第二绝缘层576包括硅和氮，例如化学计量Si3N4氮化硅绝缘层、富硅氮化硅绝缘层、或贫硅氮化硅绝缘层。在实施例中，第二绝缘层576具有在2-5纳米的范围内的厚度。
在实施例中，电介质填充材料578包括硅和氧，例如氧化硅或二氧化硅绝缘层。在实施例中，栅极电极最终形成在第一鳍状物552的上鳍状物部分552B的侧壁的顶部之上并与上鳍状物部分552B的侧壁横向相邻，并且在第二鳍状物562的上鳍状物部分562B的侧壁的顶部之上并与上鳍状物部分562B的侧壁横向相邻。栅极电极还在第一鳍状物552和第二鳍状物562之间的电介质填充材料578之上。
图6A-图6D示出了根据本公开的实施例的在制造三层沟槽隔离结构时的各种操作的截面图。
参考图6A，制造集成电路结构的方法包括形成鳍状物602，例如硅鳍状物。第一绝缘层604直接形成在鳍状物602上并与鳍状物602共形，如图6B所示。在实施例中，第一绝缘层604包括硅和氧，并且没有原子浓度大于每立方厘米1E15原子的其它原子种类。
参考图6C，第二绝缘层606直接形成在第一绝缘层604上并与第一绝缘层604共形。在实施例中，第二绝缘层606包括硅和氮。电介质填充材料608直接形成在第二绝缘层606上，如图6D所示。
在实施例中，该方法还涉及使电介质填充材料608、第一绝缘层604和第二绝缘层606凹陷，以提供具有暴露的上鳍状物部分602A(例如，图5A和图5B的上鳍状物部分502B、552B或562B)的鳍状物602。所得的结构可以如结合图5A或图5B所述。在一个实施例中，使电介质填充材料608、第一绝缘层604和第二绝缘层606凹陷涉及使用湿法蚀刻工艺。在另一个实施例中，使电介质填充材料608、第一绝缘层604和第二绝缘层606凹陷涉及使用等离子体蚀刻或干法蚀刻工艺。
在实施例中，使用化学气相沉积工艺形成第一绝缘层604。在实施例中，术语化学气相沉积工艺形成第二绝缘层606。在实施例中，使用旋涂工艺形成电介质填充材料608。在一个这样的实施例中，电介质填充材料608是旋涂材料，并且例如在凹陷蚀刻工艺之前或之后暴露于蒸汽处理，以提供包括硅和氧的固化材料。在实施例中，栅极电极最终形成于鳍状物602的上鳍状物部分的侧壁的顶部之上并与鳍状物602的上鳍状物部分的侧壁横向相邻。
在另一方面中，栅极侧壁间隔体材料可以保留在特定沟槽隔离区之上，作为在后续处理操作期间防止沟槽隔离区被腐蚀的保护。例如，图7A-图7E示出了根据本公开的实施例的制造集成电路结构的方法中的各种操作的倾斜三维截面图。
参考图7A，制造集成电路结构的方法包括形成鳍状物702，例如硅鳍状物。鳍状物702具有下鳍状物部分702A和上鳍状物部分702B。绝缘结构704形成为直接与鳍状物702的下鳍状物部分702A的侧壁相邻。栅极结构706形成在上鳍状物部分702B之上以及绝缘结构704之上。在实施例中，栅极结构是包括牺牲栅极电介质层706A、牺牲栅极706B和硬掩模706C的占位体或虚设栅极结构。电介质材料708被形成为与鳍状物702的上鳍状物部分702B共形，与栅极结构706共形，并与绝缘结构704共形。
参考图7B，硬掩模材料710形成在电介质材料708之上。在实施例中，硬掩模材料710是使用旋涂工艺形成的基于碳的硬掩模材料。
参考图7C，使硬掩模材料710凹陷以形成凹陷的硬掩模材料712并暴露电介质材料708的与鳍状物702的上鳍状物部分702B共形并与栅极结构706共形的部分。凹陷的硬掩模材料712覆盖电介质材料708的与绝缘结构704共形的部分。在实施例中，使用湿法蚀刻工艺使硬掩模材料710凹陷。在另一个实施例中，使用灰化、干法蚀刻或等离子体蚀刻工艺使硬掩模材料710凹陷。
参考图7D，对电介质材料708进行各向异性蚀刻，以沿栅极结构706的侧壁(作为电介质间隔体714A)、沿鳍状物702的上鳍状物部分702B的侧壁的部分、并在绝缘结构704之上形成图案化的电介质材料714。
参考图7E，从图7D的结构去除凹陷的硬掩模材料712。在实施例中，栅极结构706为虚设栅极结构，并且后续处理包括利用永久栅极电介质和栅极电极堆叠体替换栅极结构706。在实施例中，进一步的处理包括在栅极结构706的相对侧上形成嵌入式源极或漏极结构，如下文更详细所述。
再次参考图7E，在实施例中，集成电路结构700包括第一鳍状物(左702)，例如第一硅鳍状物，第一鳍状物具有下鳍状物部分702A和上鳍状物部分702B。集成电路结构还包括第二鳍状物(右702)，例如第二硅鳍状物，第二鳍状物具有下鳍状物部分702A和上鳍状物部分702B。绝缘结构704与第一鳍状物的下鳍状物部分702A的侧壁直接相邻，并与第二鳍状物的下鳍状物部分702A的侧壁直接相邻。栅极电极706在第一鳍状物(左702)的上鳍状物部分702B之上，在第二鳍状物(右702)的上鳍状物部分702B之上，并且在绝缘结构704的第一部分704A之上。第一电介质间隔体714A沿第一鳍状物(左702)的上鳍状物部分702B的侧壁，并且第二电介质间隔体702C沿第二鳍状物(右702)的上鳍状物部分702B的侧壁。第二电介质间隔体714C在绝缘结构704的处于第一鳍状物(左702)和第二鳍状物(右702)之间的第二部分704B之上与第一电介质间隔体714B是连续的。
在实施例中，第一和第二电介质间隔体714B和714C包括硅和氮，例如化学计量Si3N4氮化硅材料、富硅氮化硅材料或贫硅氮化硅材料。
在实施例中，集成电路结构700还包括栅极电极706的相对侧上的嵌入式源极或漏极结构，该嵌入式源极或漏极结构具有处于沿第一和第二鳍状物702的上鳍状物部分702B的侧壁的第一和第二电介质间隔体714B和714C的顶表面下方的底表面，并且源极或漏极结构具有处于沿第一和第二鳍状物702的上鳍状物部分702B的侧壁的第一和第二电介质间隔体714B和714C的顶表面上方的顶表面，如下文结合图9B所述。在实施例中，绝缘结构704包括第一绝缘层、直接在第一绝缘层上的第二绝缘层、以及横向上直接在第二绝缘层上的电介质填充材料，同样如下文结合图9B所述。
图8A-图8F示出了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图7E的a-a’轴截取的略微投影截面图。
参考图8A，制造集成电路结构的方法包括形成鳍状物702，例如硅鳍状物。鳍状物702具有下鳍状物部分(图8A中看不到)和上鳍状物部分702B。绝缘结构704形成为与鳍状物702的下鳍状物部分702A的侧壁直接相邻。一对栅极结构706形成在上鳍状物部分702B之上和绝缘结构704之上。应当认识到，图8A-图8F中所示的透视图被略微投影以示出上鳍状物部分702B前方(页面之外)的栅极结构706和绝缘结构的部分，其中上鳍状物部分稍微进入页面中。在实施例中，栅极结构706是包括牺牲栅极电介质层706A、牺牲栅极706B和硬掩模706C的占位体或虚设栅极结构。
参考图8B，其对应于结合图7A描述的工艺操作，电介质材料708形成为与鳍状物702的上鳍状物部分702B共形，与栅极结构706共形，并与绝缘结构704的暴露部分共形。
参考图8C，其对应于结合图7B描述的工艺操作，硬掩模材料710形成在电介质材料708之上。在实施例中，硬掩模材料710是使用旋涂工艺形成的基于碳的硬掩模材料。
参考图8D，其对应于结合图7C所述的工艺操作，使硬掩模材料710凹陷以形成凹陷的硬掩模材料712并暴露电介质材料708的与鳍状物702的上鳍状物部分702B共形并与栅极结构706共形的部分。凹陷的硬掩模材料712覆盖电介质材料708的与绝缘结构704共形的部分。在实施例中，使用湿法蚀刻工艺使硬掩模材料710凹陷。在另一个实施例中，使用灰化、干法蚀刻或等离子体蚀刻工艺使硬掩模材料710凹陷。
参考图8E，其对应于结合图7D所述的工艺操作，对电介质材料708进行各向异性蚀刻，以沿栅极结构706的侧壁(作为部分714A)、沿鳍状物702的上鳍状物部分702B的侧壁的部分、并在绝缘结构704之上形成图案化的电介质材料714。
参考图8F，其对应于结合图7E描述的工艺操作，从图8E的结构去除凹陷的硬掩模材料712。在实施例中，栅极结构706为虚设栅极结构，并且处理包括利用永久栅极电介质和栅极电极堆叠体替换栅极结构706。在实施例中，进一步的处理包括在栅极结构706的相对侧上形成嵌入式源极或漏极结构，如下文更详细所述。
再次参考图8F，在实施例中，集成电路结构700包括鳍状物702，例如硅鳍状物，鳍状物702具有下鳍状物部分(图8F中未看出)和上鳍状物部分702B。绝缘结构704与鳍状物702的下鳍状物部分的侧壁直接相邻。第一栅极电极(左706)在上鳍状物部分702B之上并且在绝缘结构704的第一部分704A之上。第二栅极电极(右706)在上鳍状物部分702B之上并且在绝缘结构704的第二部分704A’之上。第一电介质间隔体(左706的右714A)沿第一栅极电极(左706)的侧壁，并且第二电介质间隔体(右706的左714A)沿第二栅极电极(右706)的侧壁，第二电介质间隔体在绝缘结构704的在第一栅极电极(左706)和第二栅极电极(右706)之间的第三部分704A”之上与第一电介质间隔体是连续的。
图9A示出了根据本公开的实施例的针对包括永久栅极堆叠体和外延源极或漏极区的集成电路结构的沿图7E的a-a’轴截取的略微投影截面图。图9B示出了根据本公开的实施例的针对包括外延源极或漏极区和多层沟槽隔离结构的集成电路结构的沿图7E的b-b’轴截取的截面图。
参考图9A和图9B，在实施例中，集成电路结构包括栅极电极706的相对侧上的嵌入式源极或漏极结构910。嵌入式源极或漏极结构910具有处于沿第一和第二鳍状物702的上鳍状物部分702B的侧壁的第一和第二电介质间隔体714B和714C的顶表面990下方的底表面910A。嵌入式源极或漏极结构910具有处于沿第一和第二鳍状物702的上鳍状物部分702B的侧壁的第一和第二电介质间隔体714B和714C的顶表面上方的顶表面910B。
在实施例中，栅极堆叠体706是永久栅极堆叠体920。在一个这样的实施例中，永久栅极堆叠体920包括栅极电介质层922、诸如功函数栅极层的第一栅极层924以及栅极填充材料926，如图9A所示。在永久栅极结构920在绝缘结构704之上的一个实施例中，永久栅极结构920形成于残余多晶硅部分930上，残余多晶硅部分930可以是涉及牺牲多晶硅栅极电极的替换栅极工艺的残余物。
在实施例中，绝缘结构704包括第一绝缘层902、直接在第一绝缘层902上的第二绝缘层904、以及横向上直接在第二绝缘层904上的电介质填充材料906。在一个实施例中，第一绝缘层902是包括硅和氧的非掺杂绝缘层。在一个实施例中，第二绝缘层904包括硅和氮。在一个实施例中，电介质填充材料906包括硅和氧。
在另一方面中，外延嵌入式源极或漏极区被实施为用于半导体鳍状物的源极或漏极结构。作为示例，图10示出了根据本公开的实施例的在源极或漏极位置截取的集成电路结构的截面图。
参考图10，集成电路结构1000包括P型器件，例如P型金属氧化物半导体(PMOS)器件。集成电路结构1000还包括N型器件，例如N型金属氧化物半导体(PMOS)器件。
图10的PMOS器件包括第一多个半导体鳍状物1002，例如由体硅衬底1001形成的硅鳍状物。在源极或漏极位置处，已经去除了鳍状物1002的上部分，并且生长相同或不同的半导体材料以形成源极或漏极结构1004。应当认识到，在栅极电极的任一侧上截取的截面图处，源极或漏极结构1004将看起来相同，例如，它们将在源极侧与在漏极侧看起来是实质上相同的。在实施例中，如所述，源极或漏极结构1004具有处于绝缘结构1006的上表面下方的部分和上方的部分。在实施例中，如所示，源极或漏极结构1004具有强的刻面。在实施例中，导电接触部1008形成于源极或漏极结构1004之上。然而，在一个这样的实施例中，具有强的刻面以及源极或漏极结构1004的较宽生长至少在一定程度上抑制了导电接触部1008的良好覆盖。
图10的NMOS器件包括第二多个半导体鳍状物1052，例如由体硅衬底1001形成的硅鳍状物。在源极或漏极位置处，已经去除了鳍状物1052的上部分，并生长了相同或不同的半导体材料以形成源极或漏极结构1054。应当认识到，在栅极电极的任一侧上截取的截面图处，源极或漏极结构1054将看起来相同，例如，它们在源极侧与在漏极侧将看起来是实质上相同的。在实施例中，如上所述，源极或漏极结构1054具有处于绝缘结构1006的上表面下方的部分和上方的部分。在实施例中，如所示，源极或漏极结构1054相对于源极或漏极结构1004具有较弱的刻面。在实施例中，导电接触部1058形成于源极或漏极结构1054之上。在一个这样的实施例中，具有较弱的刻面和所得到的源极或漏极结构1054的较窄生长(与源极或漏极结构1004相比)增强了导电接触部1058的良好覆盖。
可以改变PMOS器件的源极或漏极结构的形状以改善与上覆接触部的接触面积。例如，图11示出了根据本公开的实施例的在源极或漏极位置截取的另一集成电路结构的截面图。
参考图11，集成电路结构1100包括P型半导体(例如，PMOS)器件。PMOS器件包括第一鳍状物1102，例如硅鳍状物。第一外延源极或漏极结构1104嵌入在第一鳍状物1102中。在一个实施例中，尽管未示出，第一外延源极或漏极结构1104在第一栅极电极的第一侧(可以形成于诸如鳍状物1102的沟道部分的上鳍状物部分之上)，并且第二外延源极或漏极结构在这种第一栅极电极的与第一侧相对的第二侧处嵌入在第一鳍状物1102中。在实施例中，第一外延源极或漏极结构1104和第二外延源极或漏极结构包括硅和锗，并具有轮廓1105。在一个实施例中，轮廓是火柴棍轮廓，如图11中所示。第一导电电极1108在第一外延源极或漏极结构1104之上。
再次参考图11，在实施例中，集成电路结构1100还包括N型半导体(例如，NMOS)器件。NMOS器件包括诸如硅鳍状物的第二鳍状物1152。第三外延源极或漏极结构1154嵌入在第二鳍状物1152中。在一个实施例中，尽管未示出，第三外延源极或漏极结构1154在第二栅极电极的第一侧(可以形成于诸如鳍状物1152的沟道部分的上鳍状物部分之上)，并且第四外延源极或漏极结构在这种第二栅极电极的与第一侧相对的第二侧处嵌入在第二鳍状物1152中。在实施例中，第三外延源极或漏极结构1154和第四外延源极或漏极结构包括硅，并具有与第一和第二外延源极或漏极结构1004的轮廓1105大体上相同的轮廓。第二导电电极1158在第三外延源极或漏极结构1154之上。
在实施例中，第一外延源极或漏极结构1104具有较弱的刻面。在实施例中，第一外延源极或漏极结构1104具有大致50纳米的高度，并具有30-35纳米的范围内的宽度。在一个这样的实施例中，第三外延源极或漏极结构1154具有大致50纳米的高度，并具有30-35纳米的范围内的宽度。
在实施例中，第一外延源极或漏极结构1104以第一外延源极或漏极结构1104的底部1104A处的大致20％的锗浓度梯度变化到第一外延源极或漏极结构1104的顶部1104B处的大致45％的锗浓度。在实施例中，第一外延源极或漏极结构1104掺杂有硼原子。在一个这样的实施例中，第三外延源极或漏极结构1154掺杂有磷原子或砷原子。
图12A-图12D示出了根据本公开的实施例的在源极或漏极位置处截取并且表示在制造集成电路结构时的各种操作的截面图。
参考图12A，制造集成电路结构的方法包括形成鳍状物，例如由硅衬底1201形成的硅鳍状物。鳍状物1202具有下鳍状物部分1202A和上鳍状物部分1202B。在实施例中，尽管未示出，在进入页面的位置处，栅极电极形成在鳍状物1202的上鳍状物部分1202B的部分之上。这样的栅极电极具有与第二侧相对的第一侧，并在第一和第二侧上界定源极或漏极位置。例如，出于例示的目的，图12A-图12D的视图的截面位置是在栅极电极的侧面之一处的源极或漏极位置之一处截取的。
参考图12B，使鳍状物1202的源极或漏极位置凹陷以形成凹陷的鳍状物部分1206。鳍状物1202的凹陷的源极或漏极位置可以在栅极电极的一侧和栅极电极的第二侧。参考图12A和图12B两者，在实施例中，电介质间隔体1204沿鳍状物1202的一部分的侧壁形成，例如形成在栅极结构的一侧。在一个这样的实施例中，使鳍状物1202凹陷涉及使鳍状物1202凹陷到电介质间隔体1204的顶表面1204A下方。
参考图12C，外延源极或漏极结构1208形成于凹陷的鳍状物1206上，例如，从而可以形成于栅极电极的一侧。在一个这样的实施例中，第二外延源极或漏极结构形成于凹陷的鳍状物1206的处于这种栅极电极的第二侧的第二部分上。在实施例中，外延源极或漏极结构1208包括硅和锗，并具有火柴棍轮廓，如图12C中所示。在实施例中，电介质间隔体1204被包括并沿外延源极或漏极结构1208的侧壁的下部部分1208A，如所示。
参考图12D，导电电极1210形成于外延源极或漏极结构1208上。在实施例中，导电电极1210包括导电阻挡层1210A和导电填充材料1201B。在一个实施例中，导电电极1210遵循外延源极或漏极结构1208的轮廓，如所示。在其它实施例中，在制造导电电极1210期间腐蚀外延源极或漏极结构1208的上部部分。
在另一方面中，描述了用于隔离的鳍状物的鳍状物修剪隔离(FTI)和单栅极间隔。利用从衬底表面突出的半导体材料的鳍状物的非平面晶体管采用了栅极电极，该栅极电极包裹鳍状物的两个、三个或甚至全部侧面(即，双栅极、三栅极、纳米线晶体管)。典型地，源极和漏极区然后在栅极电极的任一侧上形成在鳍状物中，或形成为鳍状物的重新生长部分。为了将第一非平面晶体管的源极或漏极区与相邻第二非平面晶体管的源极或漏极区隔离，可以在两个相邻鳍状物之间形成间隙或空间。这样的隔离间隙通常需要某种掩蔽蚀刻。一旦被隔离，然后典型地再次利用某种掩蔽蚀刻(例如，取决于具体实施方式，线蚀刻或开口蚀刻)在个体鳍状物之上对栅极堆叠体进行图案化。
上文所述的鳍状物隔离技术的一个潜在问题在于，栅极未与鳍状物的端部自对准，并且栅极堆叠体图案与半导体鳍状物图案的对准依赖于这两个图案的重叠。这样一来，光刻重叠容差被添加到半导体鳍状物和隔离间隙的尺寸设定，其中鳍状物需要更大的长度，并且隔离间隙大于针对给定水平的晶体管功能的隔离间隙。因此，减小这种过度尺寸设定的器件架构和制造技术在晶体管密度方面提供了高度有利的改善。
上文描述的鳍状物隔离技术的另一个潜在问题在于，改善载流子迁移率所需的半导体鳍状物中的应力可以从晶体管的沟道区失去，在此，在制造期间留下过多的不受约束的鳍状物表面，允许鳍状物应变发生驰豫。因此，保持更高水平的期望鳍状物应力的器件架构和制造技术在非平面晶体管性能方面提供了有利的改善。
根据本公开的实施例，本文描述了贯穿栅极鳍状物隔离架构和技术。在图示的示例性实施例中，诸如集成电路(IC)的微电子器件中的非平面晶体管以自对准到晶体管的栅极电极的方式彼此隔离。尽管本公开的实施例适用于几乎任何采用非平面晶体管的IC，但示例性IC包括但不限于：包括逻辑和存储器(SRAM)部分的微处理器内核、RFIC(例如，包括数字基带和模拟前端模块的无线IC)和功率IC。
在实施例中，利用隔离区将相邻半导体鳍状物的两个端部彼此电隔离，仅利用一个图案化掩模级来相对于栅极电极定位该隔离区。在实施例中，采用单个掩模形成固定间距的多个牺牲占位体条带，占位体条带的第一子集界定隔离区的位置或尺寸，而占位体条带的第二子集界定栅极电极的位置或尺寸。在某些实施例中，去除占位体条带的第一子集，并在去除第一子集获得的开口中向半导体鳍状物中制造隔离切口，同时利用非牺牲栅极电极堆叠体最终替换占位体条带的第二子集。由于用于栅极电极替换的占位体的子集被用于形成隔离区，该方法和所得架构在本文被称为“贯穿栅极”隔离。例如，本文描述的一个或多个贯穿栅极隔离实施例可以实现更高的晶体管密度和更高水平的有利晶体管沟道应力。
利用放置或界定栅极电极之后所界定的隔离，可以实现更大的晶体管密度，因为可以在场上利用栅极电极完美地进行鳍状物隔离尺寸设定和放置，以使得栅极电极和隔离区是单个掩蔽层级的最小特征间距的整数倍。在半导体鳍状物与在其上设置鳍状物的衬底具有晶格失配的其它实施例中，在放置或界定栅极电极之后通过界定隔离来保持更大程度的应变。对于这样的实施例，在界定鳍状物的端部之前形成的晶体管的其它特征(例如，栅极电极和增加的源极或漏极材料)有助于在向鳍状物中制作隔离切口之后通过机械方式维持鳍状物应变。
为了提供进一步的语境，晶体管缩放能够受益于芯片内的单元的更密集包装。当前，大部分单元与其毗邻单元分开两个或更多虚设栅极，虚设栅极具有掩埋鳍状物。通过蚀刻这两个或更多虚设栅极下面的鳍状物来隔离单元，虚设栅极将一个单元连接到另一个单元。如果可以将分隔毗邻单元的虚设栅极的数量从两个或更多减小到一个，缩放可能显著有益。如上所述，一种方案需要两个或更多虚设栅极。在鳍状物图案化期间蚀刻两个或更多虚设栅极下方的鳍状物。这种方式的潜在问题在于，虚设栅极消耗芯片上的能够用于单元的空间。在实施例中，本文描述的方式使得能够仅使用单个虚设栅极来分隔毗邻单元。
在实施例中，将鳍状物修剪隔离方式实施为自对准图案化方案。在此，蚀刻掉单个栅极下面的鳍状物。于是，可以由单个虚设栅极分隔毗邻单元。这种方式的优点可以包括节省芯片上的空间并允许给定面积上有更大的计算能力。该方式还可以允许在子鳍状物间距距离处执行鳍状物修剪。
图13A和图13B示出了根据本公开的实施例的表示对用于形成局部隔离结构的具有多栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
参考图13A，多个鳍状物1302被示为具有沿第一方向1304的长度。沿正交于第一方向1304的第二方向1308示出了网格1306，网格之间具有间隔1307，界定了用于最终形成多个栅极线的位置。
参考图13B，切割(例如，通过蚀刻工艺去除)多个鳍状物1302的一部分，以在其中留下具有切口1312的鳍状物1310。因此，切口1312中最终形成的隔离结构具有超过单个栅极线的尺寸，例如三个栅极线1306的尺寸。因此，将至少部分在切口1312中形成的隔离结构之上形成最终沿栅极线1306的位置形成的栅极结构。于是，切口1312是相对宽的鳍状物切口。
图14A-图14D示出了根据本公开的另一实施例的表示对用于形成局部隔离结构的具有单栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
参考图14A，制造集成电路结构的方法包括形成多个鳍状物1402，多个鳍状物1402中的个体鳍状物沿第一方向1404具有最长尺寸。多个栅极结构1406在多个鳍状物1402之上，栅极结构1406中的个体栅极结构沿与第一方向1404正交的第二方向1408具有最长尺寸。在实施例中，栅极结构1406是例如由多晶硅制造的牺牲或虚设栅极线。在一个实施例中，多个鳍状物1402是硅鳍状物，并与下方硅衬底的一部分是连续的。
参考图14B，在多个栅极结构1406中的相邻栅极结构之间形成电介质材料结构1410。
参考图14C，去除多个栅极结构1406之一的部分1412，以暴露多个鳍状物1402中的每个的部分1414。在实施例中，去除多个栅极结构1406之一的部分1412涉及使用比多个栅极结构1406之一的部分1412的宽度1418更宽的光刻窗口1416。
参考图14D，去除多个鳍状物1402中的每个的暴露部分1414以形成切口区1420。在实施例中，使用干法或等离子体蚀刻工艺去除多个鳍状物1402中的每个的暴露部分1414。在实施例中，去除多个鳍状物1402中的每个的暴露部分1414涉及蚀刻到小于多个鳍状物1402的高度的深度。在一个这样的实施例中，该深度大于多个鳍状物1402中的源极或漏极区的深度。在实施例中，该深度深于多个鳍状物1402的有源部分的深度，以提供隔离裕量。在实施例中，去除多个鳍状物1402中的每个的暴露部分1414而不蚀刻或大体上不蚀刻多个鳍状物1402的源极或漏极区(例如，外延源极或漏极区)。在一个这样的实施例中，去除多个鳍状物1402中的每个的暴露部分1414而不横向蚀刻或大体上不横向蚀刻多个鳍状物1402的源极或漏极区(例如，外延源极或漏极区)。
在实施例中，最终例如在多个鳍状物1402中的每个的被去除的部分1414的位置中利用绝缘层填充切口区1420。下文描述示例性绝缘层或“多切口”或“插塞”结构。然而，在其它实施例中，仅利用绝缘层部分填充切口区1420，然后在其中形成导电结构。可以将导电结构用作局部互连。在实施例中，在利用绝缘层或利用容纳局部互连结构的绝缘层填充切口区1420之前，可以由固体源极掺杂剂层通过切口区1420向一个或多个鳍状物的局部切口部分中注入或输送掺杂剂。
图15示出了根据本公开的实施例的具有带有用于局部隔离的多栅极间隔的鳍状物的集成电路结构的截面图。
参考图15，硅鳍状物1502具有与第二鳍状物部分1506横向相邻的第一鳍状物部分1504。第一鳍状物部分1504通过较宽切口1508与第二鳍状物部分1506分隔，例如如结合图13A和图13B所述，较宽切口1508具有宽度X。电介质填充材料1510形成于较宽切口1508中并将第一鳍状物部分1504与第二鳍状物部分1506电隔离。多个栅极线1512在硅鳍状物1502之上，其中栅极线中的每者可以包括栅极电介质和栅极电极堆叠体1514、电介质帽层1516和侧壁间隔体1518。两个栅极线(左侧两个栅极线1512)占据较宽切口1508，这样一来，有效地通过两个虚设栅极或无源栅极将第一鳍状物部分1504与第二鳍状物部分1506分隔。
相比之下，鳍状物部分可以分隔开单个栅极距离。作为示例，图16A示出了根据本公开的另一实施例的具有带有用于局部隔离的单栅极间隔的鳍状物的集成电路结构的截面图。
参考图16A，硅鳍状物1602具有与第二鳍状物部分1606横向相邻的第一鳍状物部分1604。通过较窄切口1608将第一鳍状物部分1604与第二鳍状物部分1606分隔开，例如结合图14A-图14D所述，较窄切口1608具有宽度Y，其中Y小于图15的X。电介质填充材料1610形成于较窄切口1608中并将第一鳍状物部分1604与第二鳍状物部分1606电隔离。多个栅极线1612在硅鳍状物1602之上，其中栅极线中的每者可以包括栅极电介质和栅极电极堆叠体1614、电介质帽层1616和侧壁间隔体1618。电介质填充材料1610占据单个栅极线先前所在的位置，这样一来，第一鳍状物部分1604通过单个“带插塞”栅极线与第二鳍状物部分1606分隔开。在一个实施例中，残余间隔体材料1620保留在被去除的栅极线部分的位置的侧壁上，如所示。应当认识到，可以由通过较早、较宽的鳍状物切口工艺制造的两个或更多个无源栅极线(具有三个无源栅极线的区域1622)将鳍状物1602的其它区域彼此隔离，如下所述。
再次参考图16A，集成电路结构1600包括鳍状物1602，例如硅鳍状物。鳍状物1602沿第一方向1650具有最长尺寸。隔离结构1610沿第一方向1650将鳍状物1602的第一上部部分1604与鳍状物1602的第二上部部分1606分隔。隔离结构1610沿第一方向1650具有中心1611。
第一栅极结构1612A在鳍状物1602的第一上部部分1604之上，第一栅极结构1612A沿与第一方向1650正交的第二方向1652(例如，进入页面)具有最长尺寸。第一栅极结构1612A的中心1613A沿第一方向1650与隔离结构1610的中心1611间隔开一间距。第二栅极结构1612B在鳍状物的第一上部部分1604之上，第二栅极结构1612B沿第二方向1652具有最长尺寸。第二栅极结构1612B的中心1613B沿第一方向1650与第一栅极结构1612A的中心1613A间隔开一间距。第三栅极结构1612C在鳍状物1602的第二上部部分1606之上，第三栅极结构1612C沿第二方向1652具有最长尺寸。第三栅极结构1612C的中心1613C沿第一方向1650与隔离结构1610的中心1611间隔开一间距。在实施例中，隔离结构1610具有与第一栅极结构1612A的顶部、第二栅极结构1612B的顶部和第三栅极结构1612C的顶部大体上共面的顶部，如所示。
在实施例中，第一栅极结构1612A、第二栅极结构1612B和第三栅极结构1612C中的每个包括高k栅极电介质层1662的侧壁上和之间的栅极电极1660，如针对示例性第三栅极结构1612C所示。在一个这样的实施例中，第一栅极结构1612A、第二栅极结构1612B和第三栅极结构1612C中的每个还包括栅极电极1660上以及高k栅极电介质层1662的侧壁上的绝缘帽1616。
在实施例中，集成电路结构1600还包括鳍状物1602的处于第一栅极结构1612A和隔离结构1610之间的第一上部部分1604上的第一外延半导体区1664A。第二外延半导体区1664B在鳍状物1602的处于第一栅极结构1612A和第二栅极结构1612B之间的第一上部部分1604上。第三外延半导体区1664C在鳍状物1602的处于第三栅极结构1612C和隔离结构1610之间的第二上部部分1606上。在一个实施例中，第一1664A、第二1664B和第三1664C外延半导体区包括硅和锗。在另一个实施例中，第一1664A、第二1664B和第三1664C外延半导体区包括硅。
在实施例中，隔离结构1610在鳍状物1602的第一上部部分1604上和鳍状物1602的第二上部部分1606上诱发应力。在一个实施例中，应力为压缩应力。在一个实施例中，应力为拉伸应力。在其它实施例中，隔离结构1610是部分填充绝缘层，然后在其中形成导电结构。可以将导电结构用作局部互连。在实施例中，在利用绝缘层或利用容纳局部互连结构的绝缘层形成隔离结构1610之前，由固体源极掺杂剂层向一个或多个鳍状物的局部切口部分中注入或输送掺杂剂。
在另一方面中，要认识到，替代在鳍状物切口的局部位置或鳍状物切口的较宽位置处的有源栅极电极，可以形成隔离结构，例如上述隔离结构1610。此外，可以将鳍状物切口的这种局部或较宽位置的深度形成为在鳍状物内相对于彼此变化的深度。在第一示例中，图16B示出了根据本公开的实施例的显示可以形成鳍状物隔离结构以取代栅极电极的位置的截面图。
参考图16B，诸如硅鳍状物的鳍状物1680形成在衬底1682上方，并且可以与衬底1682连续。鳍状物1680具有鳍状物端部或宽鳍状物切口1684，例如，在例如上述的鳍状物修剪最后方式中可以在鳍状物图案化时形成所述切口1684。鳍状物1680还具有局部切口1686，其中，例如使用其中利用电介质插塞替换虚设栅极的鳍状物修剪隔离方式去除了鳍状物1680的部分，如上所述。有源栅极电极1688形成于鳍状物之上，并且出于例示的目的，被示为稍微处于鳍状物1680的前方，并且鳍状物1680在背景中，其中虚线代表前视图中覆盖的区域。电介质插塞1690可以形成于鳍状物端部或宽鳍状物切口1684处，以替代在这样的位置使用有源栅极。此外，或作为替代，可以在局部切口1686处形成电介质插塞1692，以替代在这样的位置使用有源栅极。应当认识到，外延源极或漏极区1694还被示于有源栅极电极1688和插塞1690或1692之间的鳍状物1680的位置处。此外，在实施例中，局部切口1686处的鳍状物的端部的表面粗糙度比较宽切口位置处的鳍状物的端部更粗糙，如图16B所示。
图17A-图17C示出了根据本公开的实施例的使用鳍状物修剪隔离方式制造的鳍状物切口的各种深度可能性。
参考图17A，诸如硅鳍状物的半导体鳍状物1700形成在下方衬底1702上方，并可以与下方衬底1702连续。鳍状物1700具有下鳍状物部分1700A和上鳍状物部分1700B，如绝缘结构1704相对于鳍状物1700的高度所界定的。局部鳍状物隔离切口1706A将鳍状物1700分隔成第一鳍状物部分1710和第二鳍状物部分1712。在图17A的示例中，如沿a-a’轴所示，局部鳍状物隔离切口1706A的深度是鳍状物1700到衬底1702的整个深度。
参考图17B，在第二示例中，如沿a-a’轴所示，局部鳍状物隔离切口1706B的深度深于鳍状物1700到衬底1702的整个深度。亦即，切口1706B延伸到下方衬底1702中。
参考图17C，在第三示例中，如沿a-a’轴所示，局部鳍状物隔离切口1706C的深度小于鳍状物1700的整个深度，但深于隔离结构1704的上表面。再次参考图17C，在第四示例中，如沿a-a’轴所示，局部鳍状物隔离切口1706D的深度小于鳍状物1700的整个深度，并处于与隔离结构1704的上表面大致共面的水平。
图18示出了根据本公开的实施例的显示鳍状物内的鳍状物切口的局部位置的深度与较宽位置的深度相对比的可能选项的平面图和沿a-a’轴截取的对应截面图。
参考图18，诸如硅鳍状物的第一和第二半导体鳍状物1800和1802具有在绝缘结构1804上方延伸的上鳍状物部分1800B和1802B。鳍状物1800和1802都具有鳍状物端部或宽鳍状物切口1806，例如，例如在上述鳍状物修剪最后方式中可以在鳍状物图案化时形成所述切口1806。鳍状物1800和1802都还具有局部切口1808，其中，例如使用其中利用电介质插塞替换虚设栅极的鳍状物修剪隔离方式去除了鳍状物1800或1802的一部分，如上所述。在实施例中，局部切口1808处的鳍状物1800和1802的端部的表面粗糙度比1806的位置处的鳍状物的端部更粗糙，如图18所示。
参考图18的截面图，可以在绝缘结构1804的高度下方看到下鳍状物部分1800A和1802A。而且，截面图中看到的是在形成绝缘结构1804之前在鳍状物修剪最后工艺处去除的鳍状物的残余部分1810，如上所述。尽管被示为在衬底上方突出，残余部分1810还可以处于衬底的水平或进入衬底中，如额外的示例性宽切口深度1820所示。应当认识到，鳍状物1800和1802的宽切口1806也可以处于针对切口深度1820所描述的水平，示出了其示例。局部切口1808可以具有与针对图17A-图17C所描述的深度对应的示例性深度，如所示。
共同参考图16A、图16B、图17A-图17C和图18，根据本公开的实施例，集成电路结构包括鳍状物，该鳍状物包括硅，该鳍状物具有顶部和侧壁，其中顶部沿第一方向具有最长尺寸。第一隔离结构沿第一方向将鳍状物的第一部分的第一端部与鳍状物的第二部分的第一端部分隔开。第一隔离结构沿第一方向具有宽度。鳍状物的第一部分的第一端部具有表面粗糙度。栅极结构包括处于鳍状物的第一部分的区域的顶部之上并与该区域的侧壁横向相邻的栅极电极。栅极结构沿第一方向具有宽度，并且栅极结构的中心与第一隔离结构的中心沿第一方向间隔开一间距。第二隔离结构在鳍状物的第一部分的第二端部之上，该第二端部与第一端部相对。第二隔离结构沿第一方向具有宽度，并且鳍状物的第一部分的第二端部具有小于鳍状物的第一部分的第一端部的表面粗糙度的表面粗糙度。第二隔离结构的中心沿第一方向与栅极结构的中心间隔开一间距。
在一个实施例中，鳍状物的第一部分的第一端部具有扇形形貌，如图16B所示。在一个实施例中，第一外延半导体区在栅极结构和第一隔离结构之间的鳍状物的第一部分上。第二外延半导体区在栅极结构和第二隔离结构之间的鳍状物的第一部分上。在一个实施例中，第一和第二外延半导体区沿正交于第一方向的第二方向具有宽度，沿第二方向的宽度比鳍状物的第一部分在栅极结构下面沿第二方向的宽度更宽，例如，如结合图11和图12D所示的外延特征，其例如在图11和图12D所示的透视图中具有比生长所述外延特征的鳍状物部分更宽的宽度。在一个实施例中，栅极结构还包括处于栅极电极和鳍状物的第一部分之间并沿栅极电极的侧壁的高k电介质层。
共同参考图16A、图16B、图17A-图17C和图18，根据本公开的另一实施例，集成电路结构包括鳍状物，该鳍状物包括硅，该鳍状物具有顶部和侧壁，其中顶部沿一方向具有最长尺寸。第一隔离结构沿该方向将鳍状物的第一部分的第一端部与鳍状物的第二部分的第一端部分隔开。鳍状物的第一部分的第一端部具有深度。栅极结构包括处于鳍状物的第一部分的区域的顶部之上并与该区域的侧壁横向相邻的栅极电极。第二隔离结构在鳍状物的第一部分的第二端部之上，该第二端部与第一端部相对。鳍状物的第一部分的第二端部具有与鳍状物的第一部分的第一端部的深度不同的深度。
在一个实施例中，鳍状物的第一部分的第二端部的深度小于鳍状物的第一部分的第一端部的深度。在一个实施例中，鳍状物的第一部分的第二端部的深度大于鳍状物的第一部分的第一端部的深度。在一个实施例中，第一隔离结构沿该方向具有宽度，并且栅极结构沿该方向具有宽度。第二隔离结构沿该方向具有宽度。在一个实施例中，栅极结构的中心与第一隔离结构的中心沿该方向间隔开一间距，并且第二隔离结构的中心与栅极结构的中心沿该方向间隔开所述间距。
共同参考图16A、图16B、图17A-图17C和图18，根据本公开的另一实施例，集成电路结构包括第一鳍状物，该第一鳍状物包括硅，该第一鳍状物具有顶部和侧壁，其中该顶部沿一方向具有最长尺寸，并且不连续性沿所述方向将第一鳍状物的第一部分的第一端部与鳍状物的第二部分的第一端部分开。第一鳍状物的第一部分具有与第一端部相对的第二端部，并且鳍状物的第一部分的第一端部具有深度。集成电路结构还包括第二鳍状物，该第二鳍状物包括硅，该第二鳍状物具有顶部和侧壁，其中顶部沿该方向具有最长尺寸。集成电路结构还包括第一鳍状物和第二鳍状物之间的剩余或残余鳍状物部分。残余鳍状物部分具有顶部和侧壁，其中顶部沿该方向具有最长尺寸，并且顶部与鳍状物的第一部分的第一端部的深度不共面。
在一个实施例中，鳍状物的第一部分的第一端部的深度低于剩余或残余鳍状物部分的顶部。在一个实施例中，鳍状物的第一部分的第二端部具有与鳍状物的第一部分的第一端部的深度共面的深度。在一个实施例中，鳍状物的第一部分的第二端部具有低于鳍状物的第一部分的第一端部的深度的深度。在一个实施例中，鳍状物的第一部分的第二端部具有高于鳍状物的第一部分的第一端部的深度的深度。在一个实施例中，鳍状物的第一部分的第一端部的深度高于剩余或残余鳍状物部分的顶部。在一个实施例中，鳍状物的第一部分的第二端部具有与鳍状物的第一部分的第一端部的深度共面的深度。在一个实施例中，鳍状物的第一部分的第二端部具有低于鳍状物的第一部分的第一端部的深度的深度。在一个实施例中，鳍状物的第一部分的第二端部具有高于鳍状物的第一部分的第一端部的深度的深度。在一个实施例中，鳍状物的第一部分的第二端部具有与残余鳍状物部分的顶部共面的深度。在一个实施例中，鳍状物的第一部分的第二端部具有低于残余鳍状物部分的顶部的深度。在一个实施例中，鳍状物的第一部分的第二端部具有高于残余鳍状物部分的顶部的深度。
在另一方面中，可以调节局部鳍状物切口或宽鳍状物切口的位置中形成的电介质插塞以向鳍状物或鳍状物部分提供特定应力。在这样的实施方式中，电介质插塞可以被称为鳍状物端部应力源。
一个或多个实施例涉及基于鳍状物的半导体器件的制造。可以通过从多插塞填充工艺诱发的沟道应力做出对这样的器件的性能改进。实施例可以包括利用多插塞填充工艺中的材料性质在金属氧化物半导体场效应晶体管(MOSFET)沟道中诱发机械应力。结果，诱发的应力能够提升晶体管的迁移率和驱动电流。此外，本文描述的插塞填充的方法可以允许消除沉积期间的任何接缝或孔隙形成。
为了提供语境，操控邻接鳍状物的插塞填充的独特材料性质能够在沟道内诱发应力。根据一个或多个实施例，通过调节插塞填充材料的组分、沉积和后期处理条件，调制沟道中的应力以有益于NMOS和PMOS晶体管两者。此外，与诸如外延源极或漏极的其它常见应力源技术相比，这样的插塞能够在鳍状物衬底中存在更深。插塞填充实现这种效果的性质还在沉积期间消除了接缝或孔隙，并缓解了工艺期间的某些缺陷模式。
为了提供更多语境，当前，没有用于栅极(多)插塞的人为应力工程。从诸如外延源极或漏极、虚设多栅极去除、应力衬层等的传统应力源的应力增强不幸地往往会随着器件间距缩小而减小。为了解决以上问题中的一个或多个，根据本公开的一个或多个实施例，向晶体管结构中并入了额外的应力源。这种工艺的另一种可能益处可以是消除插塞内的接缝或孔隙，对于其它化学气相沉积法而言，插塞内的接缝或孔隙是常见的。
图19A和图19B示出了根据本公开的实施例的在选择具有宽切口的鳍状物的端部处的鳍状物端部应力源位置作为例如上文所述鳍状物修剪最后工艺的部分的方法中的各种操作的截面图。
参考图19A，诸如硅鳍状物的鳍状物1900形成在衬底1902上方并可以与衬底1902连续。鳍状物1900具有鳍状物端部或宽鳍状物切口1904，例如，例如在上述鳍状物修剪最后方式中可以在鳍状物图案化时形成所述切口1904。有源栅极电极位置1908和虚设栅极电极位置1908形成于鳍状物1900之上，并且出于例示的目的，被示为稍微处于鳍状物1900的前方，并且鳍状物1900在背景中，其中虚线代表前视图中覆盖的区域。应当认识到，外延源极或漏极区1910还被示为处于栅极位置1906和1908之间的鳍状物1900的位置处。此外，在栅极位置1906和1908之间的鳍状物1900的位置处包括层间电介质材料1912。
参考图19B，去除栅极占位体结构或虚设栅极位置1908，以暴露鳍状物端部和宽鳍状物切口1904。该去除产生了开口1920，其中最终可以形成例如鳍状物端部应力源电介质插塞的电介质插塞。
图20A和图20B示出了根据本公开的实施例的在选择具有局部切口的鳍状物端部处的鳍状物端部应力位置作为例如上文所述的鳍状物修剪隔离工艺的部分的方法中的各种操作的截面图。
参考图20A，诸如硅鳍状物的鳍状物2000形成在衬底2002上方并可以与衬底2002连续。鳍状物2000具有局部切口2004，其中，例如使用其中去除了虚设栅极并在局部位置中蚀刻鳍状物的鳍状物修剪隔离方式去除鳍状物2000的部分，如上所述。有源栅极电极位置2006和虚设栅极电极位置2008形成于鳍状物2000之上，并出于例示的目的，被示为稍微处于鳍状物2000的前方，并且鳍状物2000在背景中，其中虚线代表前视图中覆盖的区域。应当认识到，外延源极或漏极区2010还被示于栅极位置2006和2008之间的鳍状物2000的位置处。此外，在栅极位置2006和2008之间的鳍状物2000的位置处包括层间电介质材料2012。
参考图20B，去除栅极占位体结构或虚设栅极电极位置2008，以暴露具有局部切口2004的鳍状物端部。该去除产生了开口2020，其中最终可以形成例如鳍状物端部应力源电介质插塞的电介质插塞。
图21A-图21M示出了根据本公开的实施例的制造具有差异化鳍状物端部电介质插塞的集成电路结构的方法中的各种操作的截面图。
参考图21A，起始结构2100包括NMOS区和PMOS区。起始结构2100的NMOS区包括第一鳍状物2102，例如第一硅鳍状物，其形成于衬底2104上方并可以与衬底2104连续。第一鳍状物2102具有鳍状物端部2106，其可以由局部或宽鳍状物切口形成。第一有源栅极电极位置2108和第一虚设栅极电极位置2110形成于第一鳍状物2102之上，并且出于例示的目的，被示为稍微处于第一鳍状物2102的前方，并且第一鳍状物2102在背景中，其中虚线代表前视图中覆盖的区域。在栅极位置2108和2110之间的第一鳍状物2102的位置处还示出了外延N型源极或漏极区2112，例如外延硅源极或漏极结构。此外，在栅极位置2108和2110之间的第一鳍状物2102的位置处包括层间电介质材料2114。
起始结构2100的PMOS区包括第二鳍状物2122，例如第二硅鳍状物，其形成于衬底2104上方并可以与衬底2104连续。第二鳍状物2122具有鳍状物端部2126，其可以由局部或宽鳍状物切口形成。第二有源栅极电极位置2128和第二虚设栅极电极位置2130形成于第二鳍状物2122之上，并且出于例示的目的，被示为稍微处于第二鳍状物2122的前方，并且第二鳍状物2122在背景中，其中虚线代表前视图中覆盖的区域。在栅极位置2128和2130之间的第二鳍状物2122的位置处还示出了外延P型源极或漏极区2132，例如外延硅锗源极或漏极结构。此外，在栅极位置2128和2130之间的第二鳍状物2122的位置处包括层间电介质材料2134。
参考图21B，去除分别在位置2110和2130处的第一和第二虚设栅极电极。在去除时，暴露第一鳍状物2102的鳍状物端部2106和第二鳍状物2122的鳍状物端部2126。该去除还分别产生了开口2116和2136，其中最终可以形成例如鳍状物端部应力源电介质插塞的电介质插塞。
参考图21C，材料衬层2140与图21B的结构共形地形成。在实施例中，材料衬层包括硅和氮，例如氮化硅材料衬层。
参考图21D，诸如金属氮化物层的保护冠层2142形成在图21C的结构上。
参考图21E，诸如基于碳的硬掩模材料的硬掩模材料2144形成在图21D的结构之上。光刻掩模或掩模堆叠体2146形成在硬掩模材料2144之上。
参考图21F，从图21E的结构去除PMOS区中的硬掩模材料2144的部分和保护冠层2142的部分。还去除光刻掩模或掩模堆叠体2146。
参考图21G，第二材料衬层2148与图21F的结构共形地形成。在实施例中，第二材料衬层包括硅和氮，例如第二氮化硅材料衬层。在实施例中，第二材料衬层2148具有不同的应力状态，以调整暴露的插塞中的应力。
参考图21H，诸如第二基于碳的硬掩模材料的第二硬掩模材料2150形成于图21G的结构之上，并且然后凹陷到结构的PMOS区的开口2136内。
参考图21I，从图21H的结构蚀刻掉第二材料衬层2148，以从NMOS区去除第二材料衬层2148，并在所述结构的PMOS区中使第二材料衬层2148凹陷。
参考图21J，从图21I的结构去除硬掩模材料2144、保护冠层2142和第二硬掩模材料2150。与开口2136相比，该去除分别留下了用于开口2116的两个不同填充结构。
参考图21K，绝缘填充材料2152形成在图21J的结构的开口2116和2136中并被平面化。在实施例中，绝缘填充材料2152是可流动氧化物材料，例如可流动氧化硅或二氧化硅材料。
参考图21L，绝缘填充材料2152凹陷到图21K的结构的开口2116和2136内，以形成凹陷的绝缘填充材料2154。在实施例中，执行蒸汽氧化工艺作为凹陷工艺的部分，或在凹陷工艺之后执行蒸汽氧化工艺以固化凹陷的绝缘填充材料2154。在一个这样的实施例中，凹陷的绝缘填充材料2154收缩，从而在鳍状物2102和2122上诱发拉伸应力。然而，PMOS区中比NMOS区中具有更少的拉伸应力诱发材料。
参考图21M，第三材料衬层2156在图21L的结构之上。在实施例中，第三材料衬层2156包括硅和氮，例如第三氮化硅材料衬层。在实施例中，第三材料衬层2156防止凹陷的绝缘填充材料2154在后续源极或漏极接触部蚀刻期间被蚀刻掉。
图22A-图22D示出了根据本公开的实施例的PMOS鳍状物端部应力源电介质插塞的示例性结构的截面图。
参考图22A，结构2100的PMOS区上的开口2136包括沿开口2136的侧壁的材料衬层2140。第二材料衬层2148与材料衬层2140的下部部分共形，但相对于材料衬层2140的上部部分凹陷。凹陷的绝缘填充材料2154在第二材料衬层2148内，并具有与第二材料衬层2148的上表面共面的上表面。第三材料衬层2156在材料衬层2140的上部部分内，并且在绝缘填充材料2154的上表面上和第二材料衬层2148的上表面上。第三材料衬层2156具有接缝2157，例如，作为用于形成第三材料衬层2156的沉积工艺的人工制品。
参考图22B，结构2100的PMOS区上的开口2136包括沿开口2136的侧壁的材料衬层2140。第二材料衬层2148与材料衬层2140的下部部分共形，但相对于材料衬层2140的上部部分凹陷。凹陷的绝缘填充材料2154在第二材料衬层2148内，并具有与第二材料衬层2148的上表面共面的上表面。第三材料衬层2156在材料衬层2140的上部部分内，并且在绝缘填充材料2154的上表面上和第二材料衬层2148的上表面上。第三材料衬层2156没有接缝。
参考图22C，结构2100的PMOS区上的开口2136包括沿开口2136的侧壁的材料衬层2140。第二材料衬层2148与材料衬层2140的下部部分共形，但相对于材料衬层2140的上部部分凹陷。凹陷的绝缘填充材料2154在第二材料衬层2148内和之上，并具有在第二材料衬层2148的上表面上方的上表面。第三材料衬层2156在材料衬层2140的上部部分内，并在绝缘填充材料2154的上表面上。第三材料衬层2156被示为没有接缝，但在其它实施例中，第三材料衬层2156具有接缝。
参考图22D，结构2100的PMOS区上的开口2136包括沿开口2136的侧壁的材料衬层2140。第二材料衬层2148与材料衬层2140的下部部分共形，但相对于材料衬层2140的上部部分凹陷。凹陷的绝缘填充材料2154在第二材料衬层2148内，并具有凹陷到第二材料衬层2148的上表面下方的上表面。第三材料衬层2156在材料衬层2140的上部部分内，并在绝缘填充材料2154的上表面上和第二材料衬层2148的上表面上。第三材料衬层2156被示为没有接缝，但在其它实施例中，第三材料衬层2156具有接缝。
共同参考图19A、图19B、图20A、图20B、图21A-图21M以及图22A-图22D，根据本公开的实施例，集成电路结构包括鳍状物，例如硅，该鳍状物具有顶部和侧壁。顶部沿一方向具有最长尺寸。第一隔离结构在鳍状物的第一端部之上。栅极结构包括处于鳍状物的区域的顶部之上并与该区域的侧壁横向相邻的栅极电极。栅极结构沿该方向与第一隔离结构间隔开。第二隔离结构在鳍状物的第二端部之上，该第二端部与第一端部相对。第二隔离结构沿该方向与栅极结构间隔开。第一隔离结构和第二隔离结构都包括横向围绕与第一电介质材料不同的凹陷的第二电介质材料(例如，第二材料衬层2148)的第一电介质材料(例如，材料衬层2140)。凹陷的第二电介质材料横向围绕与第一和第二电介质材料不同的第三电介质材料(例如，凹陷的绝缘填充材料2154)的至少一部分。
在一个实施例中，第一隔离结构和第二隔离结构都还包括被第一电介质材料的上部部分横向围绕的第四电介质材料(例如，第三材料衬层2156)，第四电介质材料在第三电介质材料的上表面上。在一个这样的实施例中，第四电介质材料进一步在第二电介质材料的上表面上。在另一个这样的实施例中，第四电介质材料具有大致竖直的中心接缝。在另一个这样的实施例中，第四电介质材料没有接缝。
在一个实施例中，第三电介质材料具有与第二电介质材料的上表面共面的上表面。在一个实施例中，第三电介质材料具有在第二电介质材料的上表面下方的上表面。在一个实施例中，第三电介质材料具有在第二电介质材料的上表面上方的上表面，并且第三电介质材料进一步在第二电介质材料的上表面之上。在一个实施例中，第一和第二隔离结构在鳍状物上诱发压缩应力。在一个这样的实施例中，栅极电极为P型栅极电极。
在一个实施例中，第一隔离结构沿该方向具有宽度，栅极结构沿该方向具有宽度，并且第二隔离结构沿该方向具有宽度。在一个这样的实施例中，栅极结构的中心与第一隔离结构的中心沿该方向间隔开一间距，并且第二隔离结构的中心与栅极结构的中心沿该方向间隔开所述间距。在一个实施例中，第一和第二隔离结构都在层间电介质层中的对应沟槽中。
在一个这样的实施例中，第一源极或漏极区在栅极结构和第一隔离结构之间。第二源极或漏极区在栅极结构和第二隔离结构之间。在一个这样的实施例中，第一和第二源极或漏极区是包括硅和锗的嵌入式源极或漏极区。在一个这样的实施例中，栅极结构还包括处于栅极电极和鳍状物之间并沿栅极电极的侧壁的高k电介质层。
在另一方面中，个体电介质插塞的深度可以在半导体结构内或公共衬底上形成的架构内变化。作为示例，图23A示出了根据本公开的另一实施例的具有鳍状物端部应力诱发特征的另一半导体结构的截面图。参考图23A，包括浅电介质插塞2308A以及深电介质插塞对2308B和2308C。在一个这样的实施例中，如所示，浅电介质插塞2308C在大致等于衬底2304内的半导体鳍状物2302的深度的深度处，而深电介质插塞对2308B和2308C在低于衬底2304内的半导体鳍状物2302的深度的深度处。
再次参考图23A，这样的布置可以在向衬底2304中蚀刻得更深的沟槽中在鳍状物修剪隔离(FTI)器件上实现应力放大，以便提供相邻鳍状物2302之间的隔离。这样的方式可以被实施以提高芯片上晶体管的密度。在实施例中，在FTI晶体管中放大了从插塞填充在晶体管上诱发的应力效应，因为应力转移发生于鳍状物中和衬底中这两者或正好在晶体管下面。
在另一方面中，电介质插塞中包括的拉伸应力诱发氧化物层的宽度或量可以在半导体结构内或在形成于公共衬底上的架构内改变，例如，取决于器件为PMOS器件还是NMOS器件。作为示例，图23B示出了根据本公开的另一实施例的具有鳍状物端部应力诱发特征的另一半导体结构的截面图。参考图23B，在特定实施例中，NMOS器件包括比对应PMOS器件相对更多的拉伸应力诱发氧化物层2350。
再次参考图23B，在实施例中，实施差异化插塞填充以在NMOS和PMOS中诱发适当应力。例如，NMOS插塞2308D和2308E比PMOS插塞2308F和2308G具有更大体积和更大宽度的拉伸应力诱发氧化物层2350。可以对插塞填充进行图案化以在NMOS和PMOS器件中诱发不同应力。例如，可以使用光刻图案化打开PMOS器件(例如，加宽用于PMOS器件的电介质插塞沟槽)，在此时可以执行不同的填充选项以相对于PMOS器件中的插塞填充区分NMOS器件中的插塞填充。在示例性实施例中，减小PMOS器件上的插塞中的可流动氧化物的体积能够减小诱发的拉伸应力。在一个这样的实施例中，压缩应力可能主要是来自例如压缩应力源极和漏极区。在其它实施例中，使用不同的插塞衬层或不同的填充材料提供了可调节应力控制。
如上所述，要认识到，多插塞应力效应能够有益于NMOS晶体管(例如，拉伸沟道应力)和PMOS晶体管(例如，压缩沟道应力)。根据本公开的实施例，半导体鳍状物是单轴应力半导体鳍状物。单轴应力半导体鳍状物可以利用拉伸应力或利用压缩应力在单轴上受到应力。例如，根据本公开的一个或多个实施例，图24A示出了具有拉伸单轴应力的鳍状物的倾斜视图，而图24B示出了具有压缩单轴应力的鳍状物的倾斜视图。
参考图24A，半导体鳍状物2400具有设置于其中的离散沟道区(C)。源极区(S)和漏极区(D)设置于半导体鳍状物2400中，在沟道区(C)的任一侧上。半导体鳍状物2400的离散沟道区具有沿单轴拉伸应力的方向(彼此相背指向并且朝向端部2402和2404的箭头)从源极区(S)到漏极区(D)的电流流动方向。
参考图24B，半导体鳍状物2450具有设置于其中的离散沟道区(C)。源极区(S)和漏极区(D)设置于半导体鳍状物2450中，在沟道区(C)的任一侧上。半导体鳍状物2450的离散沟道区具有沿单轴压缩应力的方向(彼此相向指向并且来自端部2452和2454的箭头)从源极区(S)到漏极区(D)的电流流动方向。因此，可以实施本文描述的实施例以改善晶体管迁移率和驱动电流，从而允许更快地执行电路和芯片。
在另一方面中，在制造栅极线切口(多切口)的位置和制造鳍状物修剪隔离(FTI)局部鳍状物切口的位置之间可能有关系。在实施例中，仅在制造多切口的位置中制造FTI局部切口。然而，在一个这样的实施例中，未必在制造多切口的每个位置处制造FTI切口。
图25A和图25B示出了根据本公开的实施例的表示对用于在选择栅极线切口位置中形成局部隔离结构的具有单栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。
参考图25A，制造集成电路结构的方法包括形成多个鳍状物2502，多个鳍状物2502中的个体鳍状物沿第一方向2504具有最长尺寸。多个栅极结构2506在多个鳍状物2502之上，栅极结构2506中的个体鳍状物沿与第一方向2504正交的第二方向2508具有最长尺寸。在实施例中，栅极结构2506是例如由多晶硅制造的牺牲或虚设栅极线。在一个实施例中，多个鳍状物2502是硅鳍状物，并与下方硅衬底的一部分是连续的。
再次参考图25A，电介质材料结构2510形成在多个栅极结构2506中的相邻栅极结构之间。去除多个栅极结构2506中的两个栅极结构的部分2512和2513，以暴露多个鳍状物2502中的每个的部分。在实施例中，去除栅极结构2506中的两个栅极结构的部分2512和2513涉及使用比栅极结构2506的部分2512和2513中的每个的宽度更宽的光刻窗口。去除位置2512处的多个鳍状物2502中的每个的暴露部分以形成切口区2520。在实施例中，使用干法或等离子体蚀刻工艺去除多个鳍状物2502中的每个的暴露部分。然而，将位置2513处的多个鳍状物2502中的每个的暴露部分掩蔽以免被去除。在实施例中，区域2512/2520代表多切口和FTI局部鳍状物切口两者。然而，位置2513仅代表多切口。
参考图25B，利用诸如电介质插塞的绝缘结构2530填充多切口和FTI局部鳍状物切口的位置2512/2520和多切口的位置2513。下文描述示例性绝缘结构或“多切口”或“插塞”结构。
图26A-图26C示出了根据本公开的实施例的针对图25B的结构的各个区域的用于多切口和FTI局部鳍状物切口位置以及仅多切口位置的电介质插塞的各种可能性的截面图。
参考图26A，沿图25B的结构的a-a’轴示出了位置2513处的电介质插塞2530的部分2600A的截面图。电介质插塞2530的部分2600A被示为在未切割鳍状物2502上并在电介质材料结构2510之间。
参考图26B，沿图25B的结构的b-b’轴示出了位置2512处的电介质插塞2530的部分2600B的截面图。电介质插塞2530的部分2600B被示为在切割鳍状物位置2520上并在电介质材料结构2510之间。
参考图26C，沿图25B的结构的c-c’轴示出了位置2512处的电介质插塞2530的部分2600C的截面图。电介质插塞2530的部分2600C被示为在鳍状物2502之间和电介质材料结构2510之间的沟槽隔离结构2602上。在上文描述了其示例的实施例中，沟槽隔离结构2602包括第一绝缘层2602A、第二绝缘层2602B和第二绝缘层2602B上的绝缘填充材料2602C。
共同参考图25A、图25B和图26A-图26C，根据本公开的实施例，制造集成电路结构的方法包括形成多个鳍状物，多个鳍状物中的个体鳍状物沿第一方向。多个栅极结构形成于多个鳍状物之上，栅极结构中的个体栅极结构沿与第一方向正交的第二方向。电介质材料结构形成在多个栅极结构中的相邻栅极结构之间。去除多个栅极结构中的第一栅极结构的部分，以暴露多个鳍状物中的每者的第一部分。去除多个栅极结构中的第二栅极结构的部分，以暴露多个鳍状物中的每者的第二部分。去除多个鳍状物中的每个的暴露的第一部分，但不去除多个鳍状物中的每个的暴露的第二部分。在多个鳍状物的被去除的第一部分的位置中形成第一绝缘结构。第二绝缘结构形成在多个栅极结构中的第二个的被去除部分的位置中。
在一个实施例中，去除多个栅极结构中的第一和第二栅极结构的部分涉及使用比多个栅极结构中的第一和第二栅极结构的部分中的每者的宽度更宽的光刻窗口。在一个实施例中，去除多个鳍状物中的每者的暴露的第一部分涉及蚀刻到小于多个鳍状物的高度的深度。在一个这样的实施例中，该深度大于多个鳍状物中的源极或漏极区的深度。在一个实施例中，多个鳍状物包括硅鳍状物，并与下方硅衬底的一部分是连续的。
共同参考图16A、图25A、图25B和图26A-图26C，根据本公开的另一实施例，集成电路结构包括鳍状物，该鳍状物包括硅，该鳍状物沿第一方向具有最长尺寸。隔离结构在鳍状物的上部部分之上，隔离结构沿第一方向具有中心。第一栅极结构在鳍状物的上部部分之上，第一栅极结构沿与第一方向正交的第二方向具有最长尺寸。第一栅极结构的中心沿第一方向与隔离结构的中心间隔开一间距。第二栅极结构在鳍状物的上部部分之上，第二栅极结构沿第二方向具有最长尺寸。第二栅极结构的中心沿第一方向与第一栅极结构的中心间隔开所述间距。第三栅极结构在隔离结构的与第一和第二栅极结构相对的一侧的鳍状物的上部部分之上，第三栅极结构沿第二方向具有最长尺寸。第三栅极结构的中心沿第一方向与隔离结构的中心间隔开所述间距。
在一个实施例中，第一栅极结构、第二栅极结构和第三栅极结构中的每个包括处于高k栅极电介质层的侧壁上和之间的栅极电极。在一个这样的实施例中，第一栅极结构、第二栅极结构和第三栅极结构中的每个还包括处于栅极电极上以及高k栅极电介质层的侧壁上的绝缘帽。
在一个实施例中，第一外延半导体区在第一栅极结构和隔离结构之间的鳍状物的上部部分上。第二外延半导体区在第一栅极结构和第二栅极结构之间的鳍状物的上部部分上。第三外延半导体区在第三栅极结构和隔离结构之间的鳍状物的上部部分上。在一个这样的实施例中，第一、第二和第三外延半导体区包括硅和锗。在另一个这样的实施例中，第一、第二和第三外延半导体区包括硅。
共同参考图16A、图25A、图25B和图26A-图26C，根据本公开的另一实施例，集成电路结构包括处于半导体鳍状物对之间的浅沟槽隔离(STI)结构，该STI结构沿第一方向具有最长尺寸。隔离结构在STI结构上，隔离结构沿第一方向具有中心。第一栅极结构在STI结构上，第一栅极结构沿与第一方向正交的第二方向具有最长尺寸。第一栅极结构的中心沿第一方向与隔离结构的中心间隔开一间距。第二栅极结构在STI结构上，第二栅极结构沿第二方向具有最长尺寸。第二栅极结构的中心沿第一方向与第一栅极结构的中心间隔开所述间距。第三栅极结构在STI结构上，在隔离结构的与第一和第二栅极结构相对的一侧，第三栅极结构沿第二方向具有最长尺寸。第三栅极结构的中心沿第一方向与隔离结构的中心间隔开所述间距。
在一个实施例中，第一栅极结构、第二栅极结构和第三栅极结构中的每个包括处于高k栅极电介质层的侧壁上和之间的栅极电极。在一个这样的实施例中，第一栅极结构、第二栅极结构和第三栅极结构中的每个还包括处于栅极电极上以及高k栅极电介质层的侧壁上的绝缘帽。在一个实施例中，半导体鳍状物对是硅鳍状物对。
在另一方面中，无论是多切口和FTI局部鳍状物切口一起还是仅多切口，用于填充切口位置的绝缘结构或电介质插塞都可以横向延伸到对应切口栅极线的电介质间隔体中，甚至超过对应切口栅极线的电介质间隔体。
在沟槽接触部形状不受多切口电介质插塞影响的第一示例中，图27A示出了根据本公开的实施例的具有带有延伸到栅极线的电介质间隔体中的电介质插塞的栅极线切口的集成电路结构的平面图和对应截面图。
参考图27A，集成电路结构2700A包括沿第一方向2703具有最长尺寸的第一硅鳍状物2702。第二硅鳍状物2704沿第一方向2703具有最长尺寸。绝缘体材料2706在第一硅鳍状物2702和第二硅鳍状物2704之间。栅极线2708沿第二方向2709在第一硅鳍状物2702之上和第二硅鳍状物2704之上，第二方向2709与第一方向2703正交。栅极线2708具有第一侧2708A和第二侧2708B，并具有第一端部2708C和第二端部2708D。栅极线2708在绝缘体材料2706之上、在栅极线2708的第一端部2708C和第二端部2708D之间具有不连续性2710。不连续性2710被电介质插塞2712填充。
沟槽接触部2714在栅极线2708的第一侧2708A处沿第二方向2709处于第一硅鳍状物2702之上以及第二硅鳍状物2704之上。沟槽接触部2714在与电介质插塞2712横向相邻的位置2715处在绝缘体材料2706之上连续。电介质间隔体2716横向介于沟槽接触部2714和栅极线2708的第一侧2708A之间。电介质间隔体2716沿栅极线2708的第一侧2708A和电介质插塞2712是连续的。电介质间隔体2716具有的与电介质插塞2712横向相邻的宽度(W2)比与栅极线2708的第一侧2708A横向相邻的宽度(W1)更薄。
在一个实施例中，第二沟槽接触部2718在栅极线2708的第二侧2708B处沿第二方向2709处于第一硅鳍状物2702之上以及第二硅鳍状物2704之上。第二沟槽接触部2718在与电介质插塞2712横向相邻的位置2719处在绝缘体材料2706之上连续。在一个这样的实施例中，第二电介质间隔体2720横向介于第二沟槽接触部2718和栅极线2708的第二侧2708B之间。第二电介质间隔体2720沿栅极线2708的第二侧2708B和电介质插塞2712是连续的。第二电介质间隔体具有的与电介质插塞2712横向相邻的宽度比与栅极线2708的第二侧2708B横向相邻的宽度更薄。
在一个实施例中，栅极线2708包括高k栅极电介质层2722、栅极电极2724和电介质帽层2726。在一个实施例中，电介质插塞2712包括与电介质间隔体2714相同的材料，但与电介质间隔体2714分立。在一个实施例中，电介质插塞2712包括与电介质间隔体2714不同的材料。
在沟槽接触部形状受多切口电介质插塞影响的第二示例中，图27B示出了根据本公开的另一实施例的具有带有延伸到栅极线的电介质间隔体之外的电介质插塞的栅极线切口的集成电路结构的平面图和对应截面图。
参考图27B，集成电路结构2700B包括沿第一方向2753具有最长尺寸的第一硅鳍状物2752。第二硅鳍状物2754沿第一方向2753具有最长尺寸。绝缘体材料2756在第一硅鳍状物2752和第二硅鳍状物2754之间。栅极线2758沿第二方向2759在第一硅鳍状物2752之上和第二硅鳍状物2754之上，第二方向2759与第一方向2753正交。栅极线2758具有第一侧2758A和第二侧2758B，并具有第一端部2758C和第二端部2758D。栅极线2758在绝缘体材料2756之上、在栅极线2758的第一端部2758C和第二端部2758D之间具有不连续性2760。不连续性2760被电介质插塞2762填充。
沟槽接触部2764在栅极线2758的第一侧2758A处沿第二方向2759处于第一硅鳍状物2752之上以及第二硅鳍状物2754之上。沟槽接触部2764在与电介质插塞2762横向相邻的位置2765处在绝缘体材料2756之上连续。电介质间隔体2766横向介于沟槽接触部2764和栅极线2758的第一侧2758A之间。电介质间隔体2766沿栅极线2758的第一侧2758A但不沿电介质插塞2762，导致不连续的电介质间隔体2766。沟槽接触部2764具有的与电介质插塞2762横向相邻的宽度(W1)比与电介质间隔体2766横向相邻的宽度(W2)更薄。
在一个实施例中，第二沟槽接触部2768在栅极线2758的第二侧2758B处沿第二方向2759在第一硅鳍状物2752之上并在第二硅鳍状物2754之上。第二沟槽接触部2768在与电介质插塞2762横向相邻的位置2769处在绝缘体材料2756之上连续。在一个这样的实施例中，第二电介质间隔体2770横向介于第二沟槽接触部2768和栅极线2758的第二侧2758B之间。第二电介质间隔体2770沿栅极线2758的第二侧2758B但不沿电介质插塞2762，导致不连续的电介质间隔体2770。第二沟槽接触部2768具有的与电介质插塞2762横向相邻的宽度比与第二电介质间隔体2770横向相邻的宽度更薄。
在一个实施例中，栅极线2758包括高k电介质层2772、栅极电极2774和电介质帽层2776。在一个实施例中，电介质插塞2762包括与电介质间隔体2764相同的材料但与电介质间隔体2764分立。在一个实施例中，电介质插塞2762包括与电介质间隔体2764不同的材料。
在用于多切口位置的电介质插塞从插塞的顶部到插塞的底部逐渐变细的第三示例中，图28A-图28F示出了根据本公开的另一实施例的制造具有带有电介质插塞的栅极线切口的集成电路结构的方法中的各种操作的截面图，所述电介质插塞具有延伸到栅极线的电介质间隔体之外的上部部分和延伸到栅极线电介质间隔体中的下部部分。
参考图28A，多个栅极线2802形成在结构2804之上，例如在半导体鳍状物之间的沟槽隔离结构之上。在一个实施例中，栅极线2802中的每者是牺牲或虚设栅极线，例如，具有虚设栅极电极2806和电介质帽2808。这样的牺牲或虚设栅极线的部分可以稍后在替换栅极工艺中被替换，例如，在下述的电介质插塞形成之后被替换。电介质间隔体2810沿栅极线2802的侧壁。诸如电介质间层的电介质材料2812在栅极线2802之间。掩模2814被形成并光刻图案化，以暴露栅极线2802之一的一部分。
参考图28B，在掩模2814就位时，利用蚀刻工艺去除中心栅极线2802。然后去除掩模2814。在实施例中，蚀刻工艺腐蚀被去除的栅极线2802的电介质间隔体2810的部分，从而形成减小的电介质间隔体2816。此外，被掩模2814暴露的电介质材料2812的上部部分在蚀刻工艺中被腐蚀，从而形成腐蚀的电介质材料部分2818。在特定实施例中，诸如残余多晶硅的残余虚设栅极材料2820保留在该结构中，作为未完成的蚀刻工艺的人工制品。
参考图28C，硬掩模2822形成在图28B的结构之上。硬掩模2822可以与图28B的结构的上部部分共形，尤其是与被腐蚀的电介质材料部分2818共形。
参考图28D，例如利用蚀刻工艺去除残余虚设栅极材料2820，其在化学上可以类似于用于去除栅极线2802中的中心栅极线的蚀刻工艺。在实施例中，硬掩模2822保护被腐蚀的电介质材料部分2818以免在去除残余虚设栅极材料2820期间被进一步腐蚀。
参考图28E，去除硬掩模2822。在一个实施例中，去除硬掩模2822而不会或基本上不会进一步腐蚀被腐蚀的电介质材料部分2818。
参考图28F，电介质插塞2830形成在图28E的结构的开口中。电介质插塞2830的上部部分在被腐蚀的电介质材料部分2818之上，例如，有效地超过初始间隔体2810。电介质插塞2830的下部部分与减小的电介质间隔体2816相邻，例如，有效地进入但不超过初始间隔体2810。结果，电介质插塞2830具有锥形轮廓，如图28F中所示。应当认识到，可以从上文针对其它多切口或FTI插塞或鳍状物端部应力源所述的材料和工艺制造电介质插塞2830。
在另一方面中，占位体栅极结构或虚设栅极结构的部分可以保持在永久栅极结构下面的沟槽隔离区之上，在替换栅极工艺期间作为保护结构以免沟槽隔离区被腐蚀。例如，图29A-图29C示出了根据本公开的实施例的在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的平面图和对应截面图。
参考图29A-图29C，集成电路结构包括从半导体衬底2904突出的鳍状物2902，例如硅鳍状物。鳍状物2902具有下鳍状物部分2902B和上鳍状物部分2902A。上鳍状物部分2902A具有顶部2902C和侧壁2902D。隔离结构2906围绕下鳍状物部分2902B。隔离结构2906包括具有顶表面2907的绝缘材料2906C。半导体材料2908在绝缘材料2906C的顶表面2907的一部分上。半导体材料2908与鳍状物2902分开。
栅极电介质层2910在上鳍状物部分2902A的顶部2902C之上，并与上鳍状物部分2902A的侧壁2902D横向相邻。栅极电介质层2910进一步在绝缘材料2906C的顶表面2907的部分上的半导体材料2908上。诸如鳍状物2902的氧化部分的居间额外栅极电介质层2911可以在上鳍状物部分2902A的顶部2902C之上的栅极电介质层2910与上鳍状物部分2902A的侧壁2902D之间并与侧壁2902D横向相邻。栅极电极2912在上鳍状物部分2902A的顶部2902C之上的栅极电介质层2910之上，并与上鳍状物部分2902A的侧壁2902D横向相邻。栅极电极2912进一步在绝缘材料2906C的顶表面2907的部分上的半导体材料2908上的栅极电介质层2910之上。第一源极或漏极区2916与栅极电极2912的第一侧相邻，并且第二源极或漏极区2918与栅极电极2912的第二侧相邻，第二侧与第一侧相对。在上文描述了其示例的实施例中，隔离结构2906包括第一绝缘层2906A、第二绝缘层2906B和绝缘材料2606C。
在一个实施例中，绝缘材料2906C的顶表面2907的部分上的半导体材料2908是或包括多晶硅。在一个实施例中，绝缘材料2906C的顶表面2907具有凹形下陷，并且如所示，半导体材料2908在该凹形下陷中。在一个实施例中，隔离结构2906包括沿绝缘材料2906C的底部和侧壁的第二绝缘材料(2906A或2906B或2906A/2906B两者)。在一个这样的实施例中，第二绝缘材料(2906A或2906B或2906A/2906B两者)的沿绝缘材料2906C的侧壁的部分具有处于绝缘材料2906的最上表面上方的顶表面，如所示。在一个实施例中，第二绝缘材料(2906A或2906B或2906A/2906B两者)的顶表面高于半导体材料2908的最上表面或与其共面。
在一个实施例中，绝缘材料2906C的顶表面2907的部分上的半导体材料2908不延伸超过栅极电介质层2910。亦即，从平面图的角度讲，半导体材料2908的位置限于被栅极堆叠体2912/2910覆盖的区域。在一个实施例中，第一电介质间隔体2920沿栅极电极2912的第一侧。第二电介质间隔体2922沿栅极电极2912的第二侧。在一个这样的实施例中，栅极电介质层2910还沿第一电介质间隔体2920和第二电介质间隔体2922的侧壁延伸，如图29B所示。
在一个实施例中，栅极电极2912包括共形导电层2912A(例如，功函数层)。在一个这样的实施例中，功函数层2912A包括钛和氮。在另一个实施例中，功函数层2912A包括钛、铝、碳和氮。在一个实施例中，栅极电极2912还包括功函数层2912A之上的导电填充金属层2912B。在一个这样的实施例中，导电填充金属层2912B包括钨。在特定实施例中，导电填充金属层2912B包括95或更大原子百分比的钨以及0.1到2原子百分比的氟。在一个实施例中，绝缘帽2924在栅极电极2912上并可以在栅极电介质层2910之上延伸，如图29B所示。
图30A-图30D示出了根据本公开的另一实施例的制造在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的方法中的各种操作的截面图。透视图沿着图29C的结构的a-a’轴的部分。
参考图30A，制造集成电路结构的方法包括从半导体衬底3002形成鳍状物3000。鳍状物3000具有下鳍状物部分3000A和上鳍状物部分3000B。上鳍状物部分3000B具有顶部3000C和侧壁3000D。隔离结构3004围绕下鳍状物部分3000A。隔离结构3004包括具有顶表面3005的绝缘材料3004C。占位体栅极电极3006在上鳍状物部分3000B的顶部3000C之上，并与上鳍状物部分3000B的侧壁3000D横向相邻。占位体栅极电极3006包括半导体材料。
尽管从图30A的角度未示出(但图29C中示出了针对其的位置)，可以与占位体栅极电极3006的第一侧相邻地形成第一源极或漏极区，并且可以与占位体栅极电极3006的第二侧相邻地形成第二源极或漏极区，第二侧与第一侧相对。此外，栅极电介质间隔体可以沿占位体栅极电极3006的侧壁形成，并且可以与占位体栅极电极3006横向相邻地形成层间电介质(ILD)层。
在一个实施例中，占位体栅极电极3006是或包括多晶硅。在一个实施例中，隔离结构3004的绝缘材料3004C的顶表面3005具有凹形下陷，如所示。占位体栅极电极3006的一部分在该凹形下陷中。在一个实施例中，隔离结构3004包括沿绝缘材料3004C的底部和侧壁的第二绝缘材料(3004A或3004B或3004A/3004B两者)，如所示。在一个这样的实施例中，第二绝缘材料(3004A或3004B或3004A/3004B两者)沿绝缘材料3004C的侧壁的部分具有在绝缘材料3004C的顶表面3005的至少一部分上方的顶表面。在一个实施例中，第二绝缘材料(3004A或3004B或3004A/3004B两者)的顶表面处于占位体栅极电极3006的一部分的最低表面上方。
参考图30B，例如，沿图30A的方向3008从上鳍状物部分3000B的顶部3000C和侧壁3000D蚀刻占位体栅极电极3006。蚀刻工艺可以被称为替换栅极工艺。在实施例中，蚀刻或替换栅极工艺未完成，并在隔离结构3004的绝缘材料3004C的顶表面3005的至少一部分上留下占位体栅极电极3006的一部分3012。
参考图30A和图30B，在实施例中，在形成占位体栅极电极3006之前形成的上鳍状物部分3000B的氧化部分3010在蚀刻工艺期间被保留，如所示。然而，在另一个实施例中，在形成占位体栅极电极3006之前形成占位体栅极电介质层，并在蚀刻占位体栅极电极之后去除占位体栅极电介质层。
参考图30C，栅极电介质层3014形成于上鳍状物部分3000B的顶部3000C之上，并与上鳍状物部分3000B的侧壁3000D横向相邻。在一个实施例中，栅极电介质层3014形成于上鳍状物部分3000B的顶部3000C之上的上鳍状物部分3000B的氧化部分3010上，并与上鳍状物部分3000B的侧壁3000D横向相邻，如所示。在另一个实施例中，在蚀刻占位体栅极电极之后去除上鳍状物部分3000B的氧化部分3010的情况下，栅极电介质层3014直接形成于上鳍状物部分3000B上、在上鳍状物部分3000B的顶部3000C之上，并与上鳍状物部分3000B的侧壁3000D横向相邻。在任一种情况下，在实施例中，栅极电介质层3014进一步形成在隔离结构3004的绝缘材料3004C的顶表面3005的部分上的占位体栅极电极3006的部分3012上。
参考图30D，永久栅极电极3016形成于上鳍状物部分3000B的顶部3000C之上的栅极电介质层3014之上，并与上鳍状物部分3000B的侧壁3000D横向相邻。永久栅极电极3016进一步在绝缘材料3004C的顶表面3005的部分上的占位体栅极电极3006的部分3012上的栅极电介质层3014之上。
在一个实施例中，形成永久栅极电极3016包括形成功函数层3016A。在一个这样的实施例中，功函数层3016A包括钛和氮。在另一个这样的实施例中，功函数层3016A包括钛、铝、碳和氮。在一个实施例中，形成永久栅极电极3016还包括形成在功函数层3016A之上形成的导电填充金属层3016B。在一个这样的实施例中，形成导电填充金属层3016B包括使用原子层沉积(ALD)利用六氟化钨(WF6)前体形成含钨膜。在实施例中，绝缘栅极帽层3018形成在永久栅极电极3016上。
在另一方面中，本公开的一些实施例包括栅极电介质结构中的用于栅极电极的非晶高k层。在其它实施例中，在栅极电介质结构中包括用于栅极电极的部分或完全结晶高k层。在包括部分或全部结晶高k层的一个实施例中，栅极电介质结构是铁电(FE)栅极电介质结构。在包括部分或全部结晶高k层的另一个实施例中，栅极电介质结构是反铁电(AFE)栅极电介质结构。
在实施例中，本文描述了增加器件沟道中的电荷并通过采用铁电或反铁电栅极氧化物而改善亚阈值行为的方式。铁电和反铁电栅极氧化物能够增加沟道电荷以实现更高电流，并且还能够做出更陡峭的导通行为。
为了提供语境，基于铪或锆(Hf或Zr)的铁电和反铁电(FE或AFE)材料典型比诸如钛酸铅锆(PZT)的铁电材料薄得多，这样一来，可以与高度缩放的逻辑技术兼容。FE或AFE材料有两种特征能够改善逻辑晶体管的性能：(1)通过FE或AFE极化实现的沟道中的较高的电荷，以及(2)由于锐利的FE或AFE转变而导致的更陡峭的导通行为。这样的性质能够通过增大电流并减小亚阈值摆动(SS)而改善晶体管性能。
图31A示出了根据本公开的实施例的具有铁电或反铁电栅极电介质结构的半导体器件的截面图。
参考图31A，集成电路结构3100包括衬底3104上方的栅极结构3102。在一个实施例中，栅极结构3102在包括诸如单晶硅的单晶材料的半导体沟道结构3106上方或之上。栅极结构3102包括半导体沟道结构3106之上的栅极电介质和栅极电介质结构之上的栅极电极。栅极电介质包括铁电或反铁电多晶材料层3102A。栅极电极具有处于铁电或反铁电多晶材料层3102A上的导电层3102B。导电层3102B包括金属，并可以是阻挡层、功函数层或增强FE或AFE层的结晶性的模板层。一个或多个栅极填充层3102C在导电层3102B上或上方。源极区3108和漏极区3110在栅极结构3102的相对侧上。源极或漏极接触部3112在位置3149处电连接到源极区3108和漏极区3110，并由层间电介质层3114或栅极电介质间隔体3116与栅极结构3102间隔开。在图31A的示例中，源极区3108和漏极区3110是衬底3104的区域。在实施例中，源极或漏极接触部3112包括阻挡层3112A和导电沟槽填充材料3112B。在一个实施例中，铁电或反铁电多晶材料层3102A沿电介质间隔体3116延伸，如图31A所示。
在实施例中，并且在整个公开中适用的是，铁电或反铁电多晶材料层3102A是铁电多晶材料层。在一个实施例中，铁电多晶材料层是包括Zr和Hf的氧化物，其具有50:50的Zr:Hr比或具有更多的Zr。铁电效应可以随着正交结晶性增大而增大。在一个实施例中，铁电多晶材料层具有至少80％的正交结晶性。
在实施例中，并且在整个公开中适用的是，铁电或反铁电多晶材料层3102A是反铁电多晶材料层。在一个实施例中，反铁电多晶材料层是包括Zr和Hf的氧化物，其具有80:20的Zr:Hr比或具有更多的Zr，甚至高达100％的Zr，ZrO2。在一个实施例中，反铁电多晶材料层具有至少80％的四角形结晶性。
在实施例中，并且在整个公开中适用的是，栅极堆叠体3102的栅极电介质在铁电或反铁电多晶材料层3102A与半导体沟道结构3106之间还包括非晶电介质层3103，例如原生氧化硅层、高K电介质(HfOx、Al2O3等)或氧化物和高K的组合。在实施例中，并且在整个公开中适用的是，铁电或反铁电多晶材料层3102A具有1纳米到8纳米的范围内的厚度。在实施例中，并且在整个公开中适用的是，铁电或反铁电多晶材料层3102A具有大致在20纳米或更大的范围内的晶粒尺寸。
在实施例中，在例如通过原子层沉积(ALD)沉积铁电或反铁电多晶材料层3102A之后，在铁电或反铁电多晶材料层3102A上形成包括金属的层(例如，层3102B，例如5-10纳米的氮化钛或氮化钽或钨)。然后执行退火。在一个实施例中，在1毫秒-30分钟的范围内的时间段内执行退火。在一个实施例中，在500-1100摄氏度的范围内的温度下执行退火。
图31B示出了根据本公开的另一实施例的具有铁电或反铁电栅极电介质结构的另一半导体器件的截面图。
参考图31B，集成电路结构3150包括衬底3154上方的栅极结构3152。在一个实施例中，栅极结构3152在包括诸如单晶硅的单晶材料的半导体沟道结构3156上方或之上。栅极结构3152包括半导体沟道结构3156之上的栅极电介质和栅极电介质结构之上的栅极电极。栅极电介质包括铁电或反铁电多晶材料层3152A，并且还可以包括非晶氧化物层3153。栅极电极具有处于铁电或反铁电多晶材料层3152A上的导电层3152B。导电层3152B包括金属，并可以是阻挡层或功函数层。一个或多个栅极填充层3152C在导电层3152B上或上方。升高的源极区3158和升高的漏极区3160(例如与半导体沟道结构3156不同的半导体材料的区域)在栅极结构3152的相对侧上。源极或漏极接触部3162在位置3199处电连接到源极区3158和漏极区3160，并由层间电介质层3164或栅极电介质间隔体3166之一或这两者与栅极结构3152间隔开。在实施例中，源极或漏极接触部3162包括阻挡层3162A和导电沟槽填充材料3162B。在一个实施例中，铁电或反铁电多晶材料层3152A沿电介质间隔体3166延伸，如图31B所示。
图32A示出了根据本公开的另一实施例的半导体鳍状物对之上的多个栅极线的平面图。
参考图32A，多个有源栅极线3204形成在多个半导体鳍状物3200之上。虚设栅极线3206在多个半导体鳍状物3200的端部。栅极线3204/3206之间的间隔3208是可以定位沟槽接触部以向源极或漏极区(例如源极或漏极区3251、3252、3253和3254)提供导电接触部的位置。在实施例中，多个栅极线3204/3206的图案或多个半导体鳍状物3200的图案被描述为栅格结构。在一个实施例中，栅格状图案包括以恒定间距间隔开并具有恒定宽度的多个栅极线3204/3206、或多个半导体鳍状物3200的图案、或这两者。
图32B示出了根据本公开的实施例的沿图32A的a-a’轴截取的截面图。
参考图32B，多个有源栅极线3264形成在衬底3260上方形成的半导体鳍状物3262之上。虚设栅极线3266在半导体鳍状物3262的端部。电介质层3270在虚设栅极线3266的外部。沟槽接触部材料3297在有源栅极线3264之间以及虚设栅极线3266和有源栅极线3264之间。嵌入式源极或漏极结构3268在半导体鳍状物3262中，处于有源栅极线3264之间以及虚设栅极线3266和有源栅极线3264之间。
有源栅极线3264包括栅极电介质结构3272、功函数栅极电极部分3274和填充栅极电极部分3276以及电介质帽层3278。电介质间隔体3280沿有源栅极线3264和虚设栅极线3266的侧壁排列。在实施例中，栅极电介质结构3272包括铁电或反铁电多晶材料层3298。在一个实施例中，栅极电介质结构3272还包括非晶氧化物层3299。
在另一方面中，相同导电类型(例如，N型或P型)的器件针对相同导电类型可以具有差异化栅极电极堆叠体。然而，出于对比目的，具有相同导电类型的器件可以具有基于经调制的掺杂的差异化电压阈值(VT)。
图33A示出了根据本公开的实施例的NMOS器件对和PMOS器件对的截面图，NMOS器件对具有基于经调制的掺杂的差异化电压阈值，PMOS器件对具有基于经调制的掺杂的差异化电压阈值。
参考图33A，第一NMOS器件3302在半导体有源区3300之上(例如在硅鳍状物或衬底之上)与第二NMOS器件3304相邻。第一NMOS器件3302和第二NMOS器件3304都包括栅极电介质层3306、第一栅极电极导电层3308(例如功函数层)、以及栅极电极导电填充3310。在实施例中，第一NMOS器件3302和第二NMOS器件3304的第一栅极电极导电层3308具有相同材料和相同厚度，从而具有相同功函数。然而，第一NMOS器件3302具有比第二NMOS器件3304更低的VT。在一个这样的实施例中，第一NMOS器件3302被称为“标准VT”器件，并且第二NMOS器件3304被称为“高VT”器件。在实施例中，通过在第一NMOS器件3302和第二NMOS器件3304的区域3312处使用经调制的掺杂或差异化注入掺杂来实现差异化VT。
再次参考图33A，第一PMOS器件3322在半导体有源区3320之上(例如在硅鳍状物或衬底之上)与第二PMOS器件3324相邻。第一PMOS器件3322和第二PMOS器件3324都包括栅极电介质层3326、第一栅极电极导电层3328(例如功函数层)、以及栅极电极导电填充3330。在实施例中，第一PMOS器件3322和第二PMOS器件3324的第一栅极电极导电层3328具有相同材料和相同厚度，从而具有相同功函数。然而，第一PMOS器件3322具有比第二PMOS器件3324更高的VT。在一个这样的实施例中，第一PMOS器件3322被称为“标准VT”器件，并且第二PMOS器件3324被称为“低VT”器件。在实施例中，通过在第一PMOS器件3322和第二PMOS器件3324的区域3332处使用经调制的掺杂或差异化注入掺杂来实现差异化VT。
与图33A相比，图33B示出了根据本公开的另一实施例的NMOS器件对和PMOS器件对的截面图，NMOS器件对具有基于差异化栅极电极结构的差异化电压阈值，PMOS器件对具有基于差异化栅极电极结构的差异化电压阈值。
参考图33B，第一NMOS器件3352在半导体有源区3350之上(例如在硅鳍状物或衬底之上)与第二NMOS器件3354相邻。第一NMOS器件3352和第二NMOS器件3354都包括栅极电介质层3356。然而，第一NMOS器件3352和第二NMOS器件3354具有结构上不同的栅极电极堆叠体。具体而言，第一NMOS器件3322包括诸如第一功函数层的第一栅极电极导电层3358、以及栅极电极导电填充3360。第二NMOS器件3354包括诸如第二功函数层的第二栅极电极导电层3359、第一栅极电极导电层3358和栅极电极导电填充3360。第一NMOS器件3352具有比第二NMOS器件3354更低的VT。在一个这样的实施例中，第一NMOS器件3352被称为“标准VT”器件，并且第二NMOS器件3354被称为“高VT”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化VT。
再次参考图33B，第一PMOS器件3372在半导体有源区3370之上(例如在硅鳍状物或衬底之上)与第二PMOS器件3374相邻。第一PMOS器件3372和第二PMOS器件3374都包括栅极电介质层3376。然而，第一PMOS器件3372和第二PMOS器件3374具有结构上不同的栅极电极堆叠体。具体而言，第一PMOS器件3372包括具有第一厚度的栅极电极导电层3378A(例如功函数层)、以及栅极电极导电填充3380。第二PMOS器件3374包括具有第二厚度的栅极电极导电层3378B、以及栅极电极导电填充3380。在一个实施例中，栅极电极导电层3378A和栅极电极导电层3378B具有相同组分，但栅极电极导电层3378B的厚度(第二厚度)大于栅极电极导电层3378A的厚度(第一厚度)。第一PMOS器件3372具有比第二PMOS器件3374更高的VT。在一个这样的实施例中，第一PMOS器件3372被称为“标准VT”器件，并且第二PMOS器件3374被称为“低VT”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化VT。
再次参考图33B，根据本公开的实施例，集成电路结构包括鳍状物(例如，硅鳍状物，例如3350)。应当认识到，鳍状物具有顶部(如所示)和侧壁(进入页面和离开页面)。栅极电介质层3356在鳍状物的顶部之上，并与鳍状物的侧壁横向相邻。器件3354的N型栅极电极在鳍状物的顶部之上的栅极电介质层3356之上并与鳍状物的侧壁横向相邻。N型栅极电极包括栅极电介质层3356上的P型金属层3359以及P型金属层3359上的N型金属层3358。将要认识到，第一N型源极或漏极区可以与栅极电极的第一侧(例如，进入页面)相邻，并且第二N型源极或漏极区可以与栅极电极的第二侧(例如，离开页面)相邻，第二侧与第一侧相对。
在一个实施例中，P型金属层3359包括钛和氮，并且N型金属层3358包括钛、铝、碳和氮。在一个实施例中，P型金属层3359具有2-12埃的范围内的厚度，并且在具体实施例中，P型金属层3359具有2-4埃的范围内的厚度。在一个实施例中，N型栅极电极还包括N型金属层3358上的导电填充金属层3360。在一个这样的实施例中，导电填充金属层3360包括钨。在特定实施例中，导电填充金属层3360包括95或更大原子百分比的钨以及0.1到2原子百分比的氟。
再次参考图33B，根据本公开的另一实施例，集成电路结构包括具有电压阈值(VT)的第一N型器件3352、具有第一栅极电介质层3356的第一N型器件3352、以及第一栅极电介质层3356上的第一N型金属层3358。而且，还包括具有电压阈值(VT)的第二N型器件3354、具有第二栅极电介质层3356的第二N型器件3354、第二栅极电介质层3356上的P型金属层3359、以及P型金属层3359上的第二N型金属层3358。
在一个实施例中，其中第二N型器件3354的VT比第一N型器件3352的VT更高。在一个实施例中，第一N型金属层3358和第二N型金属层3358具有相同的组分。在一个实施例中，第一N型金属层3358和第二N型金属层3358具有相同的厚度。在一个实施例中，N型金属层3358包括钛、铝、碳和氮，并且P型金属层3359包括钛和氮。
再次参考图33B，根据本公开的另一实施例，集成电路结构包括具有电压阈值(VT)的第一P型器件3372、具有第一栅极电介质层3376的第一P型器件3372、以及第一栅极电介质层3376上的第一P型金属层3378A。第一P型金属层3378A具有厚度。第二P型器件3378也被包括并具有电压阈值(VT)。第二P型器件3374具有第二栅极电介质层3376和第二栅极电介质层3376上的第二P型金属层3378B。第二P型金属层3378B具有大于第一P型金属层3378A的厚度的厚度。
在一个实施例中，第二P型器件3374的VT比第一P型器件3372的VT更低。在一个实施例中，第一P型金属层3378A和第二P型金属层3378B具有相同的组分。在一个实施例中，第一P型金属层3378A和第二P型金属层3378B都包括钛和氮。在一个实施例中，第一P型金属层3378A的厚度小于第一P型金属层3378A的材料的功函数饱和厚度。在一个实施例中，尽管未示出，但第二P型金属层3378B包括第二金属膜(例如，来自第一次沉积)上的第一金属膜(例如，来自第二次沉积)，并且接缝在第一金属膜和第二金属膜之间。
再次参考图33B，根据本公开的另一实施例，集成电路结构包括具有第一栅极电介质层3356的第一N型器件3352、以及第一栅极电介质层3356上的第一N型金属层3358。第二N型器件3354具有第二栅极电介质层3356、第二栅极电介质层3356上的第一P型金属层3359、以及第一P型金属层3359上的第二N型金属层3358。第一P型器件3372具有第三栅极电介质层3376和第三栅极电介质层3376上的第二P型金属层3378A。第二P型金属层3378A具有厚度。第二P型器件3374具有第四栅极电介质层3376和第四栅极电介质层3376上的第三P型金属层3378B。第三P型金属层3378B具有大于第二P型金属层3378A的厚度的厚度。
在一个实施例中，第一N型器件3352具有电压阈值(VT)，第二N型器件3354具有电压阈值(VT)，并且第二N型器件3354的VT低于第一N型器件3352的VT。在一个实施例中，第一P型器件3372具有电压阈值(VT)，第二P型器件3374具有电压阈值(VT)，并且第二P型器件3374的VT低于第一P型器件3372的VT。在一个实施例中，第三P型金属层3378B包括第二金属膜上的第一金属膜，并且接缝在第一金属膜和第二金属膜之间。
应当认识到，可以在同一结构中(例如在同一管芯上)包括针对相同导电类型的大于两种类型的VT器件。在第一示例中，图34A示出了根据本公开的实施例的三个NMOS器件和三个PMOS器件的截面图，三个NMOS器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值，三个PMOS器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值。
参考图34A，第一NMOS器件3402在半导体有源区3400之上(例如硅鳍状物或衬底之上)与第二NMOS器件3404和第三NMOS器件3403相邻。第一NMOS器件3402、第二NMOS器件3404和第三NMOS器件3403包括栅极电介质层3406。第一NMOS器件3402和第三NMOS器件3403具有结构上相同或类似的栅极电极堆叠体。然而，第二NMOS器件3404具有在结构上与第一NMOS器件3402和第三NMOS器件3403不同的栅极电极堆叠体。具体而言，第一NMOS器件3402和第三NMOS器件3403包括第一栅极电极导电层3408(例如第一功函数层)以及栅极电极导电填充3410。第二NMOS器件3404包括第二栅极电极导电层3409(例如第二功函数层)、第一栅极电极导电层3408和栅极电极导电填充3410。第一NMOS器件3402具有比第二NMOS器件3404更低的VT。在一个这样的实施例中，第一NMOS器件3402被称为“标准VT”器件，并且第二NMOS器件3404被称为“高VT”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化VT。在实施例中，第三NMOS器件3403具有与第一NMOS器件3402和第二NMOS器件3404的VT不同的VT，即使第三NMOS器件3403的栅极电极结构与第一NMOS器件3402的栅极电极结构相同。在一个实施例中，第三NMOS器件的VT在第一NMOS器件3402的VT和第二NMOS器件3404的VT之间。在实施例中，第三NMOS器件3403和第一NMOS器件3402之间的差异化VT是通过在第三NMOS器件3403的区域3412处使用经调制的掺杂或差异化注入掺杂来实现的。在一个这样的实施例中，第三N型器件3403具有的沟道区具有与第一N型器件3402的沟道区的掺杂剂浓度不同的掺杂剂浓度。
再次参考图34A，第一PMOS器件3422在半导体有源区3420之上(例如在硅鳍状物或衬底之上)与第二PMOS器件3424和第三PMOS器件3423相邻。第一PMOS器件3422、第二PMOS器件3424和第三PMOS器件3423包括栅极电介质层3426。第一PMOS器件3422和第三PMOS器件3423具有结构上相同或类似的栅极电极堆叠体。然而，第二PMOS器件3424具有在结构上与第一PMOS器件3422和第三PMOS器件3423不同的栅极电极堆叠体。具体而言，第一PMOS器件3422和第三PMOS器件3423包括具有第一厚度的栅极电极导电层3408A(例如功函数层)、以及栅极电极导电填充3430。第二PMOS器件3424包括具有第二厚度的栅极电极导电层3428B、以及栅极电极导电填充3430。在一个实施例中，栅极电极导电层3428A和栅极电极导电层3428B具有相同组分，但栅极电极导电层3428B的厚度(第二厚度)大于栅极电极导电层3428A的厚度(第一厚度)。在实施例中，第一PMOS器件3422具有比第二PMOS器件3424更高的VT。在一个这样的实施例中，第一PMOS器件3422被称为“标准VT”器件，并且第二PMOS器件3424被称为“低VT”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化VT。在实施例中，第三PMOS器件3423具有与第一PMOS器件3422的VT和第二PMOS器件3424的VT不同的VT，即使第三PMOS器件3423的栅极电极结构与第一PMOS器件3422的栅极电极结构相同。在一个实施例中，第三PMOS器件3423的VT在第一PMOS器件3422的VT和第二PMOS器件3424的VT之间。在实施例中，第三PMOS器件3423和第一PMOS器件3422之间的差异化VT是通过在第三PMOS器件3423的区域3432处使用经调制的掺杂或差异化注入掺杂来实现的。在一个这样的实施例中，第三P型器件3423具有的沟道区具有与第一P型器件3422的沟道区的掺杂剂浓度不同的掺杂剂浓度。
在第二示例中，图34B示出了根据本公开的另一实施例的三个NMOS器件和三个PMOS器件的截面图，三个NMOS器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值，三个PMOS器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值。
参考图34B，第一NMOS器件3452在半导体有源区3450之上(例如硅鳍状物或衬底之上)与第二NMOS器件3454和第三NMOS器件3453相邻。第一NMOS器件3452、第二NMOS器件3454和第三NMOS器件3453包括栅极电介质层3456。第二NMOS器件3454和第三NMOS器件3453具有结构上相同或类似的栅极电极堆叠体。然而，第一NMOS器件3452具有在结构上与第二NMOS器件3454和第三NMOS器件3453不同的栅极电极堆叠体。具体而言，第一NMOS器件3452包括第一栅极电极导电层3458(例如第一功函数层)、以及栅极电极导电填充3460。第二NMOS器件3454和第三NMOS器件3453包括第二栅极电极导电层3459(例如第二功函数层)、第一栅极电极导电层3458和栅极电极导电填充3460。第一NMOS器件3452具有比第二NMOS器件3454更低的VT。在一个这样的实施例中，第一NMOS器件3452被称为“标准VT”器件，并且第二NMOS器件3454被称为“高VT”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化VT。在实施例中，第三NMOS器件3453具有与第一NMOS器件3452的VT和第二NMOS器件3454的VT不同的VT，即使第三NMOS器件3453的栅极电极结构与第二NMOS器件3454的栅极电极结构相同。在一个实施例中，第三NMOS器件3453的VT在第一NMOS器件3452的VT和第二NMOS器件3454的VT之间。在实施例中，第三NMOS器件3453和第二NMOS器件3454之间的差异化VT是通过在第三NMOS器件3453的区域3462处使用经调制的掺杂或差异化注入掺杂来实现的。在一个这样的实施例中，第三N型器件3453具有的沟道区具有与第二N型器件3454的沟道区的掺杂剂浓度不同的掺杂剂浓度。
再次参考图34B，第一PMOS器件3472在半导体有源区3470之上(例如在硅鳍状物或衬底之上)与第二PMOS器件3474和第三PMOS器件3473相邻。第一PMOS器件3472、第二PMOS器件3474和第三PMOS器件3473包括栅极电介质层3476。第二PMOS器件3474和第三PMOS器件3473具有结构上相同或类似的栅极电极堆叠体。然而，第一PMOS器件3472具有在结构上与第二PMOS器件3474和第三PMOS器件3473不同的栅极电极堆叠体。具体而言，第一PMOS器件3472包括具有第一厚度的栅极电极导电层3478A(例如功函数层)、以及栅极电极导电填充3480。第二PMOS器件3474和第三PMOS器件3473包括具有第二厚度的栅极电极导电层3478B、以及栅极电极导电填充3480。在一个实施例中，栅极电极导电层3478A和栅极电极导电层3478B具有相同组分，但栅极电极导电层3478B的厚度(第二厚度)大于栅极电极导电层3478A的厚度(第一厚度)。在实施例中，第一PMOS器件3472具有比第二PMOS器件3474更高的VT。在一个这样的实施例中，第一PMOS器件3472被称为“标准VT”器件，并且第二PMOS器件3474被称为“低VT”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化VT。在实施例中，第三PMOS器件3473具有与第一PMOS器件3472的VT和第二PMOS器件3474的VT不同的VT，即使第三PMOS器件3473的栅极电极结构与第二PMOS器件3474的栅极电极结构相同。在一个实施例中，第三PMOS器件3473的VT在第一PMOS器件3472的VT和第二PMOS器件3474的VT之间。在实施例中，第三PMOS器件3473和第一PMOS器件3472之间的差异化VT是通过在第三PMOS器件3473的区域3482处使用经调制的掺杂或差异化注入掺杂来实现的。在一个这样的实施例中，第三P型器件3473具有的沟道区具有与第二P型器件3474的沟道区的掺杂剂浓度不同的掺杂剂浓度。
图35A-图35D示出了根据本公开的实施例的制造具有基于差异化栅极电极结构的差异化电压阈值的NMOS器件的方法中的各种操作的截面图。
参考图35A，其中“标准VT NMOS”区(STD VT NMOS)和“高VT NMOS”区(HIGH VTNMOS)被示为在公共衬底上分叉，制造集成电路结构的方法包括在第一半导体鳍状物3502之上和第二半导体鳍状物3504之上(例如在第一和第二硅鳍状物之上)形成栅极电介质层3506。P型金属层3508形成在第一半导体鳍状物3502之上和第二半导体鳍状物3504之上的栅极电介质层3506上。
参考图35B，从第一半导体鳍状物3502之上的栅极电介质层3506去除P型金属层3508的一部分，但P型金属层3508的部分3509保留在第二半导体鳍状物3504之上的栅极电介质层3506上。
参考图35C，N型金属层3510形成在第一半导体鳍状物3502之上的栅极电介质层3506上，以及第二半导体鳍状物3504之上的栅极电介质层3506上的P型金属层的部分3509上。在实施例中，后续处理包括在第一半导体鳍状物3502之上形成具有电压阈值(VT)的第一N型器件，以及在第二半导体鳍状物3504之上形成具有电压阈值(VT)的第二N型器件，其中第二N型器件的VT高于第一N型器件的VT。
参考图35D，在实施例中，导电填充金属层3512形成在N型金属层3510上。在一个这样的实施例中，形成导电填充金属层3512包括利用六氟化钨(WF6)前体使用原子层沉积(ALD)形成含钨膜。
图36A-图36D示出了根据本公开的实施例的制造具有基于差异化栅极电极结构的差异化电压阈值的PMOS器件的方法中的各种操作的截面图。
参考图36A，其中“标准VT PMOS”区(STD VT PMOS)和“低VTPMOS”区(LOW VT PMOS)被示为在公共衬底上分叉，制造集成电路结构的方法包括在第一半导体鳍状物3602之上和第二半导体鳍状物3604之上(例如在第一和第二硅鳍状物之上)形成栅极电介质层3606。第一P型金属层3608形成在第一半导体鳍状物3602之上和第二半导体鳍状物3604之上的栅极电介质层3606上。
参考图36B，从第一半导体鳍状物3602之上的栅极电介质层3606去除第一P型金属层3608的一部分，但第一P型金属层3608的部分3609保留在第二半导体鳍状物3604之上的栅极电介质层3606上。
参考图36C，第二P型金属层3610形成在第一半导体鳍状物3602之上的栅极电介质层3606上，以及第二半导体鳍状物3604之上的栅极电介质层3606上的第一P型金属层的部分3609上。在实施例中，后续处理包括在第一半导体鳍状物3602之上形成具有电压阈值(VT)的第一P型器件，以及在第二半导体鳍状物3604之上形成具有电压阈值(VT)的第二P型器件，其中第二P型器件的VT低于第一P型器件的VT。
在一个实施例中，第一P型金属层3608和第二P型金属层3610具有相同的组分。在一个实施例中，第一P型金属层3608和第二P型金属层3610具有相同的厚度。在一个实施例中，第一P型金属层3608和第二P型金属层3610具有相同的厚度和相同的组分。在一个实施例中，接缝3611在第一P型金属层3608和第二P型金属层3610之间，如所示。
参考图36D，在实施例中，导电填充金属层3612形成在P型金属层3610之上。在一个这样的实施例中，形成导电填充金属层3612包括利用六氟化钨(WF6)前体使用原子层沉积(ALD)形成含钨膜。在一个实施例中，在形成导电填充金属层3612之前，在P型金属层3610上形成N型金属层3614，如所示。在一个这样的实施例中，N型金属层3614是双金属栅极替换处理方案的人工制品。
在另一方面中，描述了用于互补金属氧化物半导体(CMOS)半导体器件的金属栅极结构。在示例中，图37示出了根据本公开的实施例的具有P/N结的集成电路结构的截面图。
参考图37，集成电路结构3700包括半导体衬底3702，该半导体衬底具有N阱区3704和P阱区3708，N阱区3704具有从其突出的第一半导体鳍状物3706，P阱区3708具有从其突出的第二半导体鳍状物3710。第一半导体鳍状物3706与第二半导体鳍状物3710间隔开。在半导体衬底3702中N阱区3704与P阱区3708直接相邻。沟槽隔离结构3712在半导体衬底3702上、在第一半导体鳍状物3706和第二半导体鳍状物3710外部和之间。第一3706和第二3710半导体鳍状物在沟槽隔离结构3712上方延伸。
栅极电介质层3714在第一3706和第二3710半导体鳍状物上和沟槽隔离结构3712上。栅极电介质层3714在第一3706和第二3710半导体鳍状物之间是连续的。导电层3716在第一半导体鳍状物3706之上的栅极电介质层3714之上，但不在第二半导体鳍状物3710之上的栅极电介质层3714之上。在一个实施例中，导电层3716包括钛、氮和氧。p型金属栅极层3718在第一半导体鳍状物3706之上的导电层3716之上，但不在第二半导体鳍状物3710之上的导电层3716之上。p型金属栅极层3718进一步在第一半导体鳍状物3706和第二半导体鳍状物3710之间的沟槽隔离结构3712的一部分但(并非全部)上。N型金属栅极层3720在第二半导体鳍状物3710之上，在第一半导体鳍状物3706和第二半导体鳍状物3710之间的沟槽隔离结构3712之上，以及p型金属栅极层3718之上。
在一个实施例中，层间电介质(ILD)层3722在第一半导体鳍状物3706和第二半导体鳍状物3710外部上的沟槽隔离结构3712上方。ILD层3722具有开口3724，该开口3724暴露第一3706和第二3710半导体鳍状物。在一个这样的实施例中，进一步沿开口3724的侧壁3726形成导电层3716、p型金属栅极层3718和n型金属栅极层3720，如所示。在特定实施例中，导电层3716具有沿开口3724的侧壁3726处于p型金属栅极层3718的顶表面3719下方、并且沿开口3724的侧壁3726处于n型金属栅极层3720的顶表面3721下方的顶表面3717，如所示。
在一个实施例中，p型金属栅极层3718包括钛和氮。在一个实施例中，n型金属栅极层3720包括钛和铝。在一个实施例中，导电填充金属层3730在n型金属层层3720之上，如所示。在一个这样的实施例中，导电填充金属层3730包括钨。在特定实施例中，导电填充金属层3730包括95或更大原子百分比的钨以及0.1到2原子百分比的氟。在一个实施例中，栅极电介质层3714具有包括铪和氧的层。在一个实施例中，热或化学氧化物层3732在第一3706和第二3710半导体鳍状物的上部部分之间，如所示。在一个实施例中，半导体衬底3702为体硅半导体衬底。
现在仅参考图37的右侧，根据本公开的实施例，集成电路结构包括半导体衬底3702，该半导体衬底包括具有从其突出的半导体鳍状物3706的N阱区3704。沟槽隔离结构3712在半导体衬底3702上、处于半导体鳍状物3706周围。半导体鳍状物3706在沟槽隔离结构3712上方延伸。栅极电介质层3714在半导体鳍状物3706之上。导电层3716在半导体鳍状物3706之上的栅极电介质层3714之上。在一个实施例中，导电层3716包括钛、氮和氧。P型金属栅极层3718在半导体鳍状物3706之上的导电层3716之上。
在一个实施例中，层间电介质(ILD)层3722在沟槽隔离结构3712上方。ILD层具有开口，该开口暴露半导体鳍状物3706。沿开口的侧壁进一步形成导电层3716和P型金属栅极层3718。在一个这样的实施例中，导电层3716沿开口的侧壁具有顶表面，所述顶表面低于P型金属栅极层3718沿开口的侧壁的顶表面。在一个实施例中，P型金属栅极层3718在导电层3716上方。在一个实施例中，P型金属栅极层3718包括钛和氮。在一个实施例中，导电填充金属层3730在P型金属栅极层3718之上。在一个这样的实施例中，导电填充金属层3730包括钨。在特定的这种实施例中，导电填充金属层3730由95或更大原子百分比的钨以及0.1到2原子百分比的氟构成。在一个实施例中，栅极电介质层3714包括具有铪和氧的层。
图38A-图38H示出了根据本公开的实施例的使用双金属栅极替换栅极工艺流制造集成电路结构的方法中的各种操作的截面图。
参考图38A，其示出了NMOS(N型)区和PMOS(P型)区，制造集成电路结构的方法包括在衬底3800上方的第一3804和第二3806半导体鳍状物上方形成层间电介质(ILD)层3802。在ILD层3802中形成开口3808，该开口3808暴露第一3804和第二3806半导体鳍状物。在一个实施例中，通过去除初始在第一3804和第二3806半导体鳍状物之上的位置中的栅极占位体或虚设栅极结构而形成开口3808。
栅极电介质层3810形成于开口3808中并在第一3804和第二3806半导体鳍状物之上以及第一3804和第二3806半导体鳍状物之间的沟槽隔离结构3812的一部分上。在一个实施例中，栅极电介质层3810形成于在第一3804和第二3806半导体鳍状物上形成的诸如氧化硅或二氧化硅层的热或化学氧化物层3811上，如所示。在另一个实施例中，栅极电介质层3810直接形成于第一3804和第二3806半导体鳍状物上。
导电层3814形成在第一3804和第二3806半导体鳍状物之上形成的栅极电介质层3810之上。在一个实施例中，导电层3814包括钛、氮和氧。p型金属栅极层3816形成在第一半导体鳍状物3804之上和第二半导体鳍状物3806之上形成的导电层3814之上。
参考图38B，电介质蚀刻停止层3818形成在p型金属栅极层3816上。在一个实施例中，电介质蚀刻停止层3818包括第一氧化硅(例如，SiO2)层、第一氧化硅层上的氧化铝层(例如，Al2O3)、以及氧化铝层上的第二氧化硅(例如，SiO2)层。
参考图38C，掩模3820形成在图38B的结构之上。掩模3820覆盖PMOS区并暴露NMOS区。
参考图38D，对电介质蚀刻停止层3818、p型金属栅极层3816和导电层3814进行图案化以提供图案化的电介质蚀刻停止层3819、在第一半导体鳍状物3804之上但并非在第二半导体鳍状物3806之上的图案化的导电层3815之上的图案化的p型金属栅极层3817。在实施例中，导电层3814在图案化期间保护第二半导体鳍状物3806。
参考图38E，从图38D的结构去除掩模3820。参考图38F，从图38E的结构去除图案化的电介质蚀刻停止层3819。
参考图38G，n型金属栅极层3822形成在第二半导体鳍状物3806之上，在第一半导体鳍状物3804和第二半导体鳍状物3806之间的沟槽隔离结构3812的部分之上，并且在图案化的p型金属栅极层3817之上。在实施例中，进一步沿开口3808的侧壁3824形成图案化的导电层3815、图案化的p型金属栅极层3817和n型金属栅极层3822。在一个这样的实施例中，图案化的导电层3815具有沿开口3808的侧壁3824处于图案化的p型金属栅极层3817的顶表面下方、并且沿开口3808的侧壁3824处于n型金属栅极层3822的顶表面下方的顶表面。
参考图38H，导电填充金属层3826形成在n型金属层3822之上。在一个实施例中，通过使用原子层沉积(ALD)利用六氟化钨(WF6)前体沉积含钨膜而形成导电填充金属层3826。
在另一方面中，描述了用于互补金属氧化物半导体(CMOS)半导体器件的双硅化物结构。作为示例性工艺流，图39A-图39H示出了根据本公开的实施例的表示制造基于双硅化物的集成电路的方法中的各种操作的截面图。
参考图39A，其中NMOS区和PMOS区被示为在公共衬底上分叉，制造集成电路结构的方法包括形成第一栅极结构3902，其可以包括诸如第一硅鳍状物的第一鳍状物3904之上的电介质侧壁间隔体3903。可以包括电介质侧壁间隔体3953的第二栅极结构3952形成于诸如第二硅鳍状物的第二鳍状物3954之上。与第一鳍状物3904之上的第一栅极结构3902相邻并与第二鳍状物3954之上的第二栅极结构3952相邻地形成绝缘材料3906。在一个实施例中，绝缘材料3906为牺牲材料，并在双硅化物工艺期间被用作掩模。
参考图39B，从第一鳍状物3904之上但不从第二鳍状物3954之上去除绝缘材料3906的第一部分，以暴露与第一栅极结构3902相邻的第一鳍状物3904的第一3908和第二3910源极或漏极区。在实施例中，第一3908和第二3910源极或漏极区是形成于第一鳍状物3904的凹陷部分内的外延区，如所示。在一个这样的实施例中，第一3908和第二3910源极或漏极区包括硅和锗。
参考图39C，第一金属硅化物层3912形成于第一鳍状物3904的第一3908和第二3910源极或漏极区上。在一个实施例中，通过在图39B的结构上沉积包括镍和铂的层，对包括镍和铂的层退火，并去除包括镍和铂的层的未反应部分，来形成第一金属硅化物层3912。
参考图39D，在形成第一金属硅化物层3912之后，从第二鳍状物3954之上去除绝缘材料3906的第二部分，以暴露第二鳍状物3954的与第二栅极结构3952相邻的第三3958和第四3960源极或漏极区。在实施例中，第二3958和第三3960源极或漏极区形成在第二鳍状物3954内，例如在第二硅鳍状物内，如所示。然而，在另一实施例中，第三3958和第四3960源极或漏极区是形成于第二鳍状物3954的凹陷部分内的外延区。在一个这样的实施例中，第三3958和第四3960源极或漏极区包括硅。
参考图39E，第一金属层3914形成在图39D的结构上，即，在第一3908、第二3910、第三3958和第四3960源极或漏极区上。第二金属硅化物层3962然后形成于第二鳍状物3954的第三3958和第四3960源极或漏极区上。例如，使用退火工艺从第一金属层3914形成第二金属硅化物层3962。在实施例中，第二金属硅化物层3962的组分与第一金属硅化物层3912的组分不同。在一个实施例中，第一金属层3914是或包括钛层。在一个实施例中，第一金属层3914被形成为共形金属层，例如，与图39D的开口沟槽共形，如所示。
参考图39F，在实施例中，使第一金属层3914凹陷以在第一3908、第二3910、第三3958和第四3960源极或漏极区中的每个上方形成U形金属层3916。
参考图39G，在实施例中，第二金属层3918形成在图39F的结构的U形金属层3916上。在实施例中，第二金属层3918的组分与U形金属层3916的组分不同。
参考图39H，在实施例中，第三金属层3920形成在图39G的结构的第二金属层3918上。在实施例中，第三金属层3920与U形金属层3916具有相同的组分。
再次参考图39H，根据本公开的实施例，集成电路结构3900包括衬底上方的P型半导体器件(PMOS)。P型半导体器件包括第一鳍状物3904，例如第一硅鳍状物。应当认识到，第一鳍状物具有顶部(示为3904A)和侧壁(进入页面和离开页面)。第一栅极电极3902包括处于第一鳍状物3904的顶部3904A之上并与第一鳍状物3904的侧壁横向相邻的第一栅极电介质层，并包括处于第一鳍状物3904的顶部3904A之上的第一栅极电介质层之上并与第一鳍状物3904的侧壁横向相邻的第一栅极电极。第一栅极电极3902具有第一侧3902A和与第一侧3902A相对的第二侧3902B。
第一3908和第二3910半导体源极或漏极区分别与第一栅极电极3902的第一3902A和第二3902B侧相邻。第一3930和第二3932沟槽接触结构分别在与第一栅极电极3902的第一3902A和第二3902B侧相邻的第一3908和第二3910半导体源极或漏极区之上。第一金属硅化物层3912分别直接在第一3930和第二3932沟槽接触结构与第一3908和第二3910半导体源极或漏极区之间。
集成电路结构3900包括衬底上方的N型半导体器件(NMOS)。N型半导体器件包括第二鳍状物3954，例如第二硅鳍状物。应当认识到，第二鳍状物具有顶部(示为3954A)和侧壁(进入页面和离开页面)。第二栅极电极3952包括处于第二鳍状物3954的顶部3954A之上并与第二鳍状物3954的侧壁横向相邻的第二栅极电介质层，并包括处于第二鳍状物3954的顶部3954A之上的第二栅极电介质层之上并与第二鳍状物3954的侧壁横向相邻的第二栅极电极。第二栅极电极3952具有第一侧3952A和与第一侧3952A相对的第二侧3952B。
第三3958和第四3960半导体源极或漏极区分别与第二栅极电极3952的第一3952A和第二3952B侧相邻。第三3970和第四3972沟槽接触结构分别在与第二栅极电极3952的第一3952A和第二3952B侧相邻的第三3958和第四3960半导体源极或漏极区之上。第二金属硅化物层3962分别直接在第三3970和第四3972沟槽接触结构与第三3958和第四3960半导体源极或漏极区之间。在实施例中，第一金属硅化物层3912包括至少一种第二金属硅化物层3962中不包括的金属种类。
在一个实施例中，第二金属硅化物层3962包括钛和硅。第一金属硅化物层3912包括镍、铂和硅。在一个实施例中，第一金属硅化物层3912还包括锗。在一个实施例中，第一金属硅化物层3912还包括钛，例如，在接下来利用第一金属层3914形成第二金属硅化物层3962期间并入到第一金属硅化物层3912中。在一个这样的实施例中，进一步通过用于在NMOS源极或漏极区上形成硅化物区的退火工艺修改PMOS源极或漏极区上已经形成的硅化物层。这样可能导致PMOS源极或漏极区上的硅化物层具有所有硅化金属中的很小的百分比。然而，在其它实施例中，PMOS源极或漏极区上已经形成的这种硅化物层不会被用于在NMOS源极或漏极区上形成硅化物区的退火工艺改变或大体上不被改变。
在一个实施例中，第一3908和第二3910半导体源极或漏极区是包括硅和锗的第一和第二嵌入式半导体源极或漏极区。在一个这样的实施例中，第三3958和第四3960半导体源极或漏极区是包括硅的第三和第四嵌入式半导体源极或漏极区。在另一个实施例中，第三3958和第四3960半导体源极或漏极区形成于鳍状物3954中并且不是嵌入式外延区。
在实施例中，第一3930、第二3932、第三3970和第四3972沟槽接触结构全部包括U形金属层3916以及U形金属层3916的整体上和之上的T形金属层3918。在一个实施例中，U形金属层3916包括钛，并且T形金属层3918包括钴。在一个实施例中，第一3930、第二3932、第三3970和第四3972沟槽接触结构全部包括T形金属层3918上的第三金属层3920。在一个实施例中，第三金属层3920和U形金属层3916具有相同的组分。在特定实施例中，第三金属层3920和U形金属层包括钛，并且T形金属层3918包括钴。
在另一方面中，描述了例如用于源极或漏极区的沟槽接触结构。在示例中，图40A示出了根据本公开的实施例的具有用于NMOS器件的沟槽接触部的集成电路结构的截面图。图40B示出了根据本公开的另一实施例的具有用于PMOS器件的沟槽接触部的集成电路结构的截面图。
参考图40A，集成电路结构4000包括鳍状物4002，例如硅鳍状物。栅极电介质层4004在鳍状物4002之上。栅极电极4006在栅极电介质层4004之上。在实施例中，栅极电极4006包括共形导电层4008和导电填充4010。在实施例中，电介质帽4012在栅极电极4006之上并在栅极电介质层4004之上。栅极电极具有第一侧4006A和与第一侧4006A相对的第二侧4006B。电介质间隔体4013沿栅极电极4006的侧壁。在一个实施例中，栅极电介质层4004进一步在电介质间隔体4013中的第一个与栅极电极4006的第一侧4006A之间，并在电介质间隔体4013中的第二个与栅极电极4006的第二侧4006B之间，如所示。在实施例中，尽管未示出，但诸如热或化学氧化硅或二氧化硅层的薄氧化物层在鳍状物4002与栅极电介质层4004之间。
第一4014和第二4016半导体源极或漏极区分别与栅极电极4006的第一4006A和第二4006B侧相邻。在一个实施例中，第一4014和第二4016半导体源极或漏极区在鳍状物4002中，如所示。然而，在另一个实施例中，第一4014和第二4016半导体源极或漏极区是形成于鳍状物4002的凹陷中的嵌入式外延区。
第一4018和第二4020沟槽接触结构分别在与栅极电极4006的第一4006A和第二4006B侧相邻的第一4014和第二4016半导体源极或漏极区之上。第一4018和第二4020沟槽接触结构都包括U形金属层4022以及U形金属层4022的整体上和之上的T形金属层4024。在一个实施例中，U形金属层4022和T形金属层4024具有不同的组分。在一个这样的实施例中，U形金属层4022包括钛，并且T形金属层4024包括钴。在一个实施例中，第一4018和第二4020沟槽接触结构都包括T形金属层4024上的第三金属层4026。在一个这样的实施例中，第三金属层4026和U形金属层4022具有相同的组分。在特定实施例中，第三金属层4026和U形金属层4022包括钛，并且T形金属层4024包括钴。
第一沟槽接触通孔4028电连接到第一沟槽接触部4018。在特定实施例中，第一沟槽接触通孔4028在第一沟槽接触部4018的第三金属层4026上并与其耦合。第一沟槽接触通孔4028进一步在电介质间隔体4013之一的一部分之上并与其接触，并在电介质帽4012的一部分之上并与其接触。第二沟槽接触通孔4030电连接到第二沟槽接触部4020。在特定实施例中，第二沟槽接触通孔4030在第二沟槽接触部4020的第三金属层4026上并与其耦合。第二沟槽接触通孔4030进一步在电介质间隔体4013中的另一个的一部分之上并与其接触，并在电介质帽4012的另一部分之上并与其接触。
在实施例中，金属硅化物层4032分别直接在第一4018和第二4020沟槽接触结构与第一4014和第二4016半导体源极或漏极区之间。在一个实施例中，金属硅化物层4032包括钛和硅。在特定的这种实施例中，第一4014和第二4016半导体源极或漏极区是第一和第二N型半导体源极或漏极区。
参考图40B，集成电路结构4050包括鳍状物4052，例如硅鳍状物。栅极电介质层4054在鳍状物4052之上。栅极电极4056在栅极电介质层4054之上。在实施例中，栅极电极4056包括共形导电层4058和导电填充4060。在实施例中，电介质帽4062在栅极电极4056之上并在栅极电介质层4054之上。栅极电极具有第一侧4056A和与第一侧4056A相对的第二侧4056B。电介质间隔体4063沿栅极电极4056的侧壁。在一个实施例中，栅极电介质层4054进一步在电介质间隔体4063中的第一个与栅极电极4056的第一侧4056A之间，并在电介质间隔体4063的第二个与栅极电极4056的第二侧4056B之间，如所示。在实施例中，尽管未示出，但诸如热或化学氧化硅或二氧化硅层的薄氧化物层在鳍状物4052与栅极电介质层4054之间。
第一4064和第二4066半导体源极或漏极区分别与栅极电极4056的第一4056A和第二4056B侧相邻。在一个实施例中，第一4064和第二4066半导体源极或漏极区是分别形成于鳍状物4052的凹陷4065和4067中的嵌入式外延区，如所示。然而，在另一个实施例中，第一4064和第二4066半导体源极或漏极区在鳍状物4052中。
第一4068和第二4070沟槽接触结构分别在与栅极电极4056的第一4056A和第二4056B侧相邻的第一4064和第二4066半导体源极或漏极区之上。第一4068和第二4070沟槽接触结构都包括U形金属层4072以及U形金属层4072的整体上和之上的T形金属层4074。在一个实施例中，U形金属层4072和T形金属层4074具有不同的组分。在一个这样的实施例中，U形金属层4072包括钛，并且T形金属层4074包括钴。在一个实施例中，第一4068和第二4070沟槽接触结构都还包括T形金属层4074上的第三金属层4076。在一个这样的实施例中，第三金属层4076和U形金属层4072具有相同的组分。在特定实施例中，第三金属层4076和U形金属层4072包括钛，并且T形金属层4074包括钴。
第一沟槽接触通孔4078电连接到第一沟槽接触部4068。在特定实施例中，第一沟槽接触通孔4078在第一沟槽接触部4068的第三金属层4076上并与其耦合。第一沟槽接触通孔4078进一步在电介质间隔体4063之一的一部分之上并与其接触，并在电介质帽4062的一部分之上并与其接触。第二沟槽接触通孔4080电连接到第二沟槽接触部4070。在特定实施例中，第二沟槽接触通孔4080在第二沟槽接触部4070的第三金属层4076上并与其耦合。第二沟槽接触通孔4080进一步在电介质间隔体4063中的另一个的一部分之上并与其接触，并在电介质帽4062的另一部分之上并与其接触。
在实施例中，金属硅化物层4082分别直接在第一4068和第二4070沟槽接触结构与第一4064和第二4066半导体源极或漏极区之间。在一个实施例中，金属硅化物层4082包括镍、铂和硅。在特定的这种实施例中，第一4064和第二4066半导体源极或漏极区是第一和第二P型半导体源极或漏极区。在一个实施例中，金属硅化物层4082还包括锗。在一个实施例中，金属硅化物层4082还包括钛。
本文描述的一个或多个实施例涉及为环绕式半导体接触部使用金属化学气相沉积。实施例可以适用于或包括化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、导电接触部制造或薄膜中的一种或多种。
特定实施例可以包括使用接触金属的低温(例如，低于500摄氏度，或在400-500摄氏度的范围内)化学气相沉积制造钛或类似金属层，以提供共形的源极或漏极接触部。实施这种共形源极或漏极接触部可以改善三维(3D)晶体管互补金属氧化物半导体(CMOS)性能。
为了提供语境，可以使用溅镀向半导体接触层沉积金属。溅镀是视线工艺，并且可能不是很适合3D晶体管制造。已知的溅镀方案在器件接触表面上具有差的或不完整的金属-半导体结，与沉积的入射有夹角。
根据本公开的一个或多个实施例，实施低温化学气相沉积工艺以制造接触金属，以在三维中提供共形性，并使金属半导体结接触面积最大化。所得的更大接触面积可以减小结的电阻。实施例可以包括在具有非平坦形貌的半导体表面上沉积，其中区域的形貌是指表面形状和特征自身，并且非平坦形貌包括不平坦的表面形状和特征或表面形状和特征的部分，即，并非完全平坦的表面形状和特征。
本文描述的实施例可以包括制造环绕式接触结构。在一个这样的实施例中，描述了通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积或等离子体增强原子层沉积而共形沉积到晶体管源极-漏极接触部上的纯金属的使用。可以使用这样的共形沉积增大金属半导体接触部的可用面积并减小电阻，从而改善晶体管器件的性能。在实施例中，沉积的温度较低导致每单位面积的结电阻最小化。
应当认识到，可以使用涉及如本文所述的金属层沉积工艺的集成方案来制造各种集成电路结构。根据本公开的实施例，制造集成电路结构的方法包括在具有RF源的化学气相沉积(CVD)室中提供衬底，该衬底上具有特征。该方法还包括使四氯化钛(TiCl4)和氢(H2)发生反应，以在衬底的特征上形成钛(Ti)层。
在实施例中，钛层具有包括98％或更多钛、以及0.5-2％的氯的总原子组分。在替代实施例中，使用类似工艺制造锆(Zr)、铪(Hf)、钽(Ta)、铌(Nb)或钒(V)的高纯度金属层。在实施例中，有相对较小的膜厚度变化，例如，在实施例中，所有覆盖率都大于50％，并且标称值为70％或更大(即，厚度变化为30％或更小)。在实施例中，在硅(Si)或硅锗(SiGe)上测量的厚度比在其它表面上测量的厚度更厚，因为Si或SiGe在沉积期间发生反应并加快Ti的摄入。在实施例中，膜组分包括大致0.5％的Cl(或少于1％)作为杂质，大体上没有其它观测到的杂质。在实施例中，沉积工艺使得金属能够覆盖在非视线表面上，例如被溅镀沉积视线隐藏的表面上。可以实施本文描述的实施例以通过减小通过源极和漏极接触部驱动的电流的外部电阻来改善晶体管器件驱动。
根据本公开的实施例，衬底的特征是暴露半导体源极或漏极结构的源极或漏极接触沟槽。钛层(或其它高纯度金属层)是用于半导体源极或漏极结构的导电接触层。下文结合图41A、图41B、图42、图43A-图43C和图44描述了这样的实施方式的示例性实施例。
图41A示出了根据本公开的实施例的在源极或漏极区上具有导电接触部的半导体器件的截面图。
参考图41A，半导体结构4100包括衬底4104上方的栅极结构4102。栅极结构4102包括栅极电介质层4102A、功函数层4102B和栅极填充4102C。源极区4108和漏极区4110在栅极结构4102的相对侧上。源极或漏极接触部4112电连接到源极区4108和漏极区4110，并由层间电介质4114或栅极电介质间隔体4116中的一个或两者与栅极结构4102间隔开。源极区4108和漏极区4110是衬底4104的区域。
在实施例中，源极或漏极接触部4112包括例如如上所述的高纯度金属层4112A以及导电沟槽填充材料4112B。在一个实施例中，高纯度金属层4112A具有包括98％或更大的钛的总原子组分。在一个这样的实施例中，高纯度金属层4112A的总原子组分还包括0.5-2％的氯。在实施例中，高纯度金属层4112A具有30％或更小的厚度变化。在实施例中，导电沟槽填充材料4112B由诸如但不限于Cu、Al、W或其合金的导电材料构成。
图41B示出了根据本公开的实施例的在升高的源极或漏极区上具有导电接触部的另一半导体器件的截面图。
参考图41B，半导体结构4150包括衬底4154上方的栅极结构4152。栅极结构4152包括栅极电介质层4152A、功函数层4152B和栅极填充4152C。源极区4158和漏极区4160在栅极结构4152的相对侧上。源极或漏极接触部4162电连接到源极区4158和漏极区4160，并由层间电介质层4164或栅极电介质间隔体4166中的一个或两者与栅极结构4152间隔开。源极区4158和漏极区4160是在衬底4154的被蚀刻掉的区域中形成的外延或嵌入式材料区。如所示，在实施例中，源极区4158和漏极区4160是升高的源极和漏极区。在具体的这种实施例中，升高的源极和漏极区是升高的硅源极和漏极区或升高的硅锗源极和漏极区。
在实施例中，源极或漏极接触部4162包括例如如上所述的高纯度金属层4162A以及导电沟槽填充材料4162B。在一个实施例中，高纯度金属层4162A具有包括98％或更大的钛的总原子组分。在一个这样的实施例中，高纯度金属层4162A的总原子组分还包括0.5-2％的氯。在实施例中，高纯度金属层4162A具有30％或更小的厚度变化。在实施例中，导电沟槽填充材料4162B由诸如但不限于Cu、Al、W或其合金的导电材料构成。
因此，在实施例中，统一参考图41A和图41B，集成电路结构包括具有表面的特征(暴露半导体源极或漏极结构的源极或漏极接触沟槽)。高纯度金属层4112A或4162A在源极或漏极接触沟槽的表面上。应当认识到，接触形成工艺能够涉及消耗源极或漏极区的暴露的硅或锗或硅锗材料。这样的消耗可能降低器件性能。相比之下，根据本公开的实施例，半导体源极(4108或4158)或漏极(4110或4160)结构的表面(4149或4199)不被腐蚀或消耗，或者在源极或漏极接触沟槽下面大体上不被腐蚀或消耗。在一个这样的实施例中，由于高纯度金属接触层的低温沉积而导致缺乏消耗或腐蚀。
图42示出了根据本公开的实施例的半导体鳍状物对之上的多个栅极线的平面图。
参考图42，多个有源栅极线4204形成在多个半导体鳍状物4200之上。虚设栅极线4206在多个半导体鳍状物4200的端部。栅极线4204/4206之间的间隔4208是沟槽接触部可以被形成为通往源极或漏极区(例如源极或漏极区4251、4252、4253和4254)的导电接触部的位置。
图43A-图43C示出了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图42的a-a’轴截取的截面图。
参考图43A，多个有源栅极线4304形成在衬底4300上方形成的半导体鳍状物4302之上。虚设栅极线4306在半导体鳍状物4302的端部。电介质层4310介于有源栅极线4304之间、虚设栅极线4306和有源栅极线4304之间以及虚设栅极线4306外部。嵌入式源极或漏极结构4308在有源栅极线4304之间以及虚设栅极线4306和有源栅极线4304之间的半导体鳍状物4302中。有源栅极线4304包括栅极电介质层4312、功函数栅极电极部分4314和填充栅极电极部分4316以及电介质帽层4318。电介质间隔体4320沿有源栅极线4304和虚设栅极线4306的侧壁排列。
参考图43B，电介质层4310在有源栅极线4304之间以及在虚设栅极线4306和有源栅极线4304之间的部分被去除，以在要形成沟槽接触部的位置提供开口4330。去除电介质层4310在有源栅极线4304之间以及在虚设栅极线4306和有源栅极线4304之间的部分可能导致腐蚀嵌入式源极或漏极结构4308，以提供可以具有上部鞍形形貌的被腐蚀的嵌入式源极或漏极结构4332，如图43B所示。
参考图43C，沟槽接触部4334形成在有源栅极线4304之间以及在虚设栅极线4306和有源栅极线4304之间的开口4330中。沟槽接触部4334中的每个可以包括金属接触层4336和导电填充材料4338。
图44示出了根据本公开的实施例的针对集成电路结构的沿图42的b-b’轴截取的截面图。
参考图44，鳍状物4402被示为在衬底4404上方。鳍状物4402的下部部分被沟槽隔离材料4404围绕。鳍状物4402的上部部分已经被去除以使得能够生长嵌入式源极和漏极结构4406。在电介质层4410的开口中形成沟槽接触部4408，该开口暴露嵌入式源极和漏极结构4406。沟槽接触部包括金属接触层4412和导电填充材料4414。应当认识到，根据实施例，金属接触层4412延伸到沟槽接触部4408的顶部，如图44中所示。然而，在另一个实施例中，金属接触层4412不延伸到沟槽接触部4408的顶部，且在沟槽接触部4408内有些凹陷，例如，类似于图43C中的金属接触层4436的绘示。
因此，共同参考图42、图43A-图43C和图44，根据本公开的实施例，集成电路结构包括衬底(4300，4400)上方的半导体鳍状物(4200，4302，4402)。半导体鳍状物(4200，4302，4402)具有顶部和侧壁。栅极电极(4204，4304)在顶部之上并与半导体鳍状物(4200，4302，4402)的一部分的侧壁相邻。栅极电极(4204，4304)在半导体鳍状物(4200，4302，4402)中界定沟道区。第一半导体源极或漏极结构(4251，4332，4406)在栅极电极(4204，4304)第一侧的在沟道区的第一端部处，第一半导体源极或漏极结构(4251，4332，4406)具有非平坦形貌。第二半导体源极或漏极结构(4252，4332，4406)在栅极电极(4204，4304)的第二侧的沟道区的第二端部，第二端部与第一端部相对，并且第二侧与第一侧相对。第二半导体源极或漏极结构(4252，4332，4406)具有非平坦形貌。金属接触材料(4336，4412)直接在第一半导体源极或漏极结构(4251，4332，4406)上，并直接在第二半导体源极或漏极结构(4252，4332，4406)上。金属接触材料(4336，4412)与第一半导体源极或漏极结构(4251，4332，4406)的非平坦形貌共形，并与第二半导体源极或漏极结构(4252，4332，4406)的非平坦形貌共形。
在实施例中，金属接触材料(4336，4412)具有包括95％或更大的单一金属种类的总原子组分。在一个这样的实施例中，金属接触材料(4336，4412)具有包括98％或更大的钛的总原子组分。在具体的这种实施例中，金属接触材料(4336，4412)的总原子组分还包括0.5-2％的氯。在实施例中，金属接触材料(4336，4412)沿第一半导体源极或漏极结构(4251，4332，4406)的非平坦形貌以及沿第二半导体源极或漏极结构(4252，4332，4406)的非平坦形貌具有30％或更小的厚度变化。
在实施例中，第一半导体源极或漏极结构(4251，4332，4406)的非平坦形貌和第二半导体源极或漏极结构(4252，4332，4406)的非平坦形貌都包括升高的中心部分和较低的侧面部分，例如，如图44中所示。在实施例中，第一半导体源极或漏极结构(4251，4332，4406)的非平坦形貌和第二半导体源极或漏极结构(4252，4332，4406)的非平坦形貌都包括马鞍形部分，例如，如图43C中所示。
在实施例中，第一半导体源极或漏极结构(4251，4332，4406)和第二半导体源极或漏极结构(4252，4332，4406)都包括硅。在实施例中，第一半导体源极或漏极结构(4251，4332，4406)和第二半导体源极或漏极结构(4252，4332，4406)都还包括锗，例如硅锗的形式。
在实施例中，直接在第一半导体源极或漏极结构(4251，4332，4406)上的金属接触材料(4336，4412)进一步沿第一半导体源极或漏极结构(4251，4332，4406)之上的电介质层(4320，4410)中的沟槽的侧壁，该沟槽暴露第一半导体源极或漏极结构(4251，4332，4406)的一部分。在一个这样的实施例中，金属接触材料(4336)沿沟槽的侧壁的厚度从第一半导体源极或漏极结构(4332处的4336A)到第一半导体源极或漏极结构(4332)上方的位置(4336B)减薄，图43C示出了其示例。在实施例中，导电填充材料(4338，4414)在沟槽内的金属接触材料(4336，4412)上，如图43C和图44所示。
在实施例中，集成电路结构还包括具有顶部和侧壁的第二半导体鳍状物(例如，图42的上鳍状物4200、4302、4402)。栅极电极(4204，4304)还在第二半导体鳍状物的一部分的顶部之上并与该部分的侧壁相邻，该栅极电极在第二半导体鳍状物中界定沟道区。第三半导体源极或漏极结构(4253，4332，4406)在栅极电极(4204，4304)第一侧的第二半导体鳍状物的沟道区的第一端部处，该第三半导体源极或漏极结构具有非平坦形貌。第四半导体源极或漏极结构(4254，4332，4406)在栅极电极(4204，4304)的第二侧的第二半导体鳍状物的沟道区的第二端部处，第二端部与第一端部相对，第四半导体源极或漏极结构(4254，4332，4406)具有非平坦形貌。金属接触材料(4336，4412)直接在第三半导体源极或漏极结构(4253，4332，4406)上，并直接在第四半导体源极或漏极结构(4254，4332，4406)上，金属接触材料(4336，4412)与第三半导体源极或漏极结构(4253，4332，4406)的非平坦形貌共形，并与第四半导体源极或漏极结构(4254，4332，4406)的非平坦形貌共形。在实施例中，金属接触材料(4336，4412)在第一半导体源极或漏极结构(4251，4332，左侧4406)和第三半导体源极或漏极结构(4253，4332，右侧4406)之间是连续的，并且在第二半导体源极或漏极结构(4252)和第四半导体源极或漏极结构(4254)之间是连续的。
在另一方面中，可以使用硬掩模材料来保存(阻止腐蚀)，并可以保留在沟槽线位置中的电介质材料之上的导电沟槽接触部被中断的位置处，例如在接触插塞位置处。例如，图45A和图45B分别示出了根据本公开的实施例的包括其上具有硬掩模材料的沟槽接触插塞的集成电路结构的平面图和对应截面图。
参考图45A和图45B，在实施例中，集成电路结构4500包括鳍状物4502A，例如硅鳍状物。多个栅极结构4506在鳍状物4502A之上。栅极结构4506中的个体栅极结构沿与鳍状物4502A正交的方向4508，并具有一对电介质侧壁间隔体4510。沟槽接触结构4512在鳍状物4502A之上并直接在栅极结构4506的第一对4506A/4506B的电介质侧壁间隔体4510之间。接触插塞4514B在鳍状物4502A之上并直接在栅极结构4506的第二对4506B/4506C的电介质侧壁间隔体4510之间。接触插塞4514B包括下部电介质材料4516和上部硬掩模材料4518。
在实施例中，接触插塞4516B的下部电介质材料4516包括硅和氧，例如氧化硅或二氧化硅材料。接触插塞4516B的上部硬掩模材料4518包括硅和氮，例如，氮化硅、富硅氮化物或贫硅氮化物材料。
在实施例中，沟槽接触结构4512包括下部导电结构4520和下部导电结构4520上的电介质帽4522。在一个实施例中，沟槽接触结构4512的电介质帽4522具有与接触插塞4514B的上部硬掩模材料4518的上表面共面的上表面，如所示。
在实施例中，多个栅极结构4506中的个体栅极结构包括栅极电介质层4526上的栅极电极4524。电介质帽4528在栅极电极4524上。在一个实施例中，多个栅极结构4506中的个体栅极结构的电介质帽4528具有与接触插塞4514B的上部硬掩模材料4518的上表面共面的上表面，如所示。在实施例中，尽管未示出，但诸如热或化学氧化硅或二氧化硅层的薄氧化物层在鳍状物4502A和栅极电介质层4526之间。
再次参考图45A和图45B，在实施例中，集成电路结构4500包括多个鳍状物4502，例如多个硅鳍状物。多个鳍状物4502中的个体鳍状物沿第一方向4504。多个栅极结构4506在多个鳍状物4502之上。多个栅极结构4506的中个体栅极结构沿与第一方向4504正交的第二方向4508。多个栅极结构4506中的个体栅极结构具有一对电介质侧壁间隔体4510。沟槽接触结构4512在多个鳍状物4502中的第一鳍状物4502A之上并直接在一对栅极结构4506的电介质侧壁间隔体4510之间。接触插塞4514A在多个鳍状物4502中的第二鳍状物4502B之上并直接在一对栅极结构4506的电介质侧壁间隔体4510之间。类似于接触插塞4514B的截面图，接触插塞4514A包括下部电介质材料4516和上部硬掩模材料4518。
在实施例中，接触插塞4516A的下部电介质材料4516包括硅和氧，例如氧化硅或二氧化硅材料。接触插塞4516A的上部硬掩模材料4518包括硅和氮，例如，氮化硅、富硅氮化物或贫硅氮化物材料。
在实施例中，沟槽接触结构4512包括下部导电结构4520和下部导电结构4520上的电介质帽4522。在一个实施例中，沟槽接触结构4512的电介质帽4522具有与接触插塞4514A或4514B的上部硬掩模材料4518的上表面共面的上表面，如所示。
在实施例中，多个栅极结构4506中的个体栅极结构包括栅极电介质层4526上的栅极电极4524。电介质帽4528在栅极电极4524上。在一个实施例中，多个栅极结构4506中的个体栅极结构的电介质帽4528具有与接触插塞4514A或4514B的上部硬掩模材料4518的上表面共面的上表面，如所示。在实施例中，尽管未示出，但诸如热或化学氧化硅或二氧化硅层的薄氧化物层在鳍状物4502A和栅极电介质层4526之间。
本公开的一个或多个实施例涉及栅极对准接触工艺。可以实施这样的工艺以形成用于半导体结构制造(例如，用于集成电路制造)的接触结构。在实施例中，接触图案被形成为与现有栅极图案对准。相比之下，其它方式通常涉及利用光刻接触图案与现有栅极图案的严格配准的额外光刻工艺结合选择性接触部蚀刻。例如，另一种工艺可以包括对多(栅极)网格的图案化，其中对接触部和接触插塞单独地进行图案化。
根据本文描述的一个或多个实施例，接触形成方法涉及形成接触图案，该接触图案实质上完美对准到现有的栅极图案，同时消除了对具有超级严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方式使得能够使用固有高选择性的湿法蚀刻(例如，相对于干法或等离子体蚀刻)以产生接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作形成接触图案。在一个这样的实施例中，该方式使得能够消除对在其它情况下对产生接触图案至关重要的光刻操作(如在其它方式中所使用的)的需求。在实施例中，沟槽接触网格不被单独地图案化，而是在多(栅极)线之间形成。例如，在一个这样的实施例中，在栅极栅格图案化之后但在栅极栅格切割之前形成沟槽接触网格。
图46A-图46D示出了根据本公开的实施例的表示制造包括其上具有硬掩模材料的沟槽接触插塞的集成电路结构的方法中的各种操作的截面图。
参考图46A，制造集成电路结构的方法包括形成多个鳍状物，多个鳍状物中的个体鳍状物4602沿第一方向4604。多个鳍状物中的个体鳍状物4602可以包括扩散区4606。多个栅极结构4608形成于多个鳍状物之上。多个栅极结构4508中的个体栅极结构沿与第一方向4604正交的第二方向4610(例如，方向4610进出页面)。牺牲材料结构4612形成于栅极结构4608中的第一对之间。接触插塞4614在栅极结构4608中的第二对之间。接触插塞包括下部电介质材料4616。硬掩模材料4618在下部电介质材料4616上。
在实施例中，栅极结构4608包括牺牲或虚设栅极堆叠体和电介质间隔体4609。牺牲或虚设栅极堆叠体可以由多晶硅或氮化硅柱或可以被称为虚设栅极材料的一些其它牺牲材料构成。
参考图46B，从图46A的结构中去除牺牲材料结构4612，以在栅极结构4608中的第一对之间形成开口4620。
参考图46C，沟槽接触结构4622形成在栅极结构4608中的第一对之间的开口4620中。此外，在实施例中，作为形成沟槽接触结构4622的部分，对图46A和图46B的硬掩模4618进行平面化。最终完成的接触插塞4614’包括由硬掩模材料4618形成的上部硬掩模材料4616和上部硬掩模材料4624。
在实施例中，接触插塞4614’中的每个的下部电介质材料4616包括硅和氧，并且接触插塞4614’中的每个的上部硬掩模材料4624包括硅和氮。在实施例中，沟槽接触结构4622中的每个包括下部导电结构4626和下部导电结构4626上的电介质帽4628。在一个实施例中，沟槽接触结构4622的电介质帽4628具有与接触插塞4614’的上部硬掩模材料4624的上表面共面的上表面。
参考图46D，在替换栅极工艺方案中替换栅极结构4608的牺牲或虚设栅极堆叠体。在这样的方案中，去除并利用永久栅极电极材料替换虚设栅极材料，例如多晶硅或氮化硅柱材料。在一个这样的实施例中，永久栅极电介质层也是在该工艺中形成的，与从更早处理执行相反。
因此，永久栅极结构4630包括永久栅极电介质层4632和永久栅极电极层或堆叠体4634。此外，在实施例中，例如，通过蚀刻工艺去除永久栅极结构4630的顶部部分，并利用电介质帽4636替换。在实施例中，永久栅极结构4630中的个体永久栅极结构的电介质帽4636具有与接触插塞4614’的上部硬掩模材料4624的上表面共面的上表面。
再次参考图46A-图46D，在实施例中，在形成沟槽接触结构4622之后执行替换栅极工艺，如所示。然而，根据其它实施例，在形成沟槽接触结构4622之前执行替换栅极工艺。
在另一方面中，描述了有源栅极结构之上的接触部(COAG)结构和工艺。本公开的一个或多个实施例涉及半导体结构或器件，其具有设置于半导体结构或器件的栅极电极的有源部分之上的一个或多个栅极接触结构(例如，作为栅极接触通孔)。本公开的一个或多个实施例涉及制造半导体结构或器件的方法，该半导体结构或器件具有形成于半导体结构或器件的栅极电极的有源部分之上的一个或多个栅极接触结构。本文描述的方式可以用于通过使得能够在有源栅极区之上形成栅极接触部而减小标准单元面积。在一个或多个实施例中，被制造成接触栅极电极的栅极接触结构是自对准通孔结构。
在与当前代的空间和布局约束相比稍微放松了空间和布局约束的技术中，可以通过形成与设置于隔离区之上的栅极电极的一部分的接触来制造与栅极结构的接触。作为示例，图47A示出了具有设置于栅极电极的非有源部分之上的栅极接触部的半导体器件的平面图。
参考图47A，半导体结构或器件4700A包括设置于衬底4702中并在隔离区4706内的扩散或有源区4704。例如栅极线4708A、4708B和4708C的一个或多个栅极线(也称为多线)设置于扩散或有源区4704之上以及隔离区4706的一部分之上。诸如接触部4710A和4710B的源极或漏极接触部(也称为沟槽接触部)设置于半导体结构或器件4700A的源极和漏极区之上。沟槽接触通孔4712A和4712B分别提供与沟槽接触部4710A和4710B的接触。单独的栅极接触部4714以及上覆的栅极接触通孔4716提供与栅极线4708B的接触。与源极或漏极沟槽接触部4710A或4710B相比，从平面图角度看，栅极接触部4714设置在隔离区4706之上，但不在扩散或有源区4704之上。此外，栅极接触部4714或栅极接触通孔4716都不设置在源极或漏极沟槽接触部4710A和4710B之间。
图47B示出了具有设置于栅极电极的非有源部分之上的栅极接触部的非平面半导体器件的截面图。参考图47B，半导体结构或器件4700B(例如图47A的器件4700A的非平面版本)包括从衬底4702形成并在隔离区4706内的非平面扩散或有源区4704C(例如，鳍状物结构)。栅极线4708B设置于非平面扩散或有源区4704B之上以及隔离区4706的一部分之上。如所示，栅极线4708B包括栅极电极4750和栅极电介质层4752，连同电介质帽层4754。从该透视图还可以看到栅极接触部4714和上覆栅极接触通孔4716，连同上覆金属互连4760，它们都设置于层间电介质堆叠体或层4770中。从图47B的透视图中还看到，栅极接触部4714设置在隔离区4706之上，但不在非平面扩散或有源区4704B之上。
再次参考图47A和图47B，半导体结构或器件4700A和4700B的布置分别将栅极接触部放置于隔离区之上。这样的布置浪费了布局空间。然而，在有源区之上放置栅极接触部会需要极严格的配准预算，或者栅极尺寸将必须增大以提供足够大的空间来使栅极接触部着陆。此外，从历史上看，一直在避免与扩散区之上的栅极接触，因为存在钻透其它栅极材料(例如，多晶硅)并接触下层有源区的风险。本文描述的一个或多个实施例通过提供用以制造与形成在扩散或有源区之上的栅极电极的部分接触的接触结构的可行方式、以及所得的结构，来解决以上问题。
作为示例，图48A示出了根据本公开的实施例的具有设置于栅极电极的有源部分之上的栅极接触通孔的半导体器件的平面图。参考图48A，半导体结构或器件4800A包括设置于衬底4802中并在隔离区4806内的扩散或有源区4804。诸如栅极线4808A、4808B和4808C的一个或多个栅极线设置于扩散或有源区4804之上以及隔离区4806的一部分之上。诸如接触部4810A和4810B的源极或漏极接触部设置于半导体结构或器件4800A的源极和漏极区之上。沟槽接触通孔4812A和4812B分别提供与沟槽接触部4810A和4810B的接触。没有居间单独栅极接触层的栅极接触通孔4816提供了与栅极线4808B的接触。与图47A相比，从平面图的角度看，栅极接触部4816设置在扩散区或有源区4804之上以及源极或漏极接触部4810A和4810B之间。
图48B示出了根据本公开的实施例的具有设置于栅极电极的有源部分之上的栅极接触通孔的非平面半导体器件的截面图。参考图48B，半导体结构或器件4800B(例如图48A的器件4800A的非平面版本)包括从衬底4802形成并在隔离区4806内的非平面扩散或有源区4804B(例如，鳍状物结构)。栅极线4808B设置于非平面扩散或有源区4804B之上以及隔离区4806的一部分之上。如所示，栅极线4808B包括栅极电极4850和栅极电介质层4852，连同电介质帽层4854。从该透视图还可以看到栅极接触通孔4816，连同上覆金属互连4860，两者都设置于层间电介质堆叠体或层4870中。从图48B的透视图还看到，栅极接触通孔4816设置于非平面扩散或有源区4804B之上。
于是，再次参考图48A和图48B，在实施例中，沟槽接触通孔4812A、4812B和栅极接触通孔4816形成于同一层中并实质上共面。与图47A和图47B相比，通往栅极线的接触部在其它情况下会包括额外的栅极接触层，例如，其可以垂直于对应的栅极线延伸。然而，在结合图48A和图48B所述的结构中，结构4800A和4800B的制造分别使得接触部能够从有源栅极部分上的金属互连层直接着陆，而不会短接到相邻的源极漏极区。在实施例中，这样的布置通过消除对在隔离区上延伸晶体管栅极以形成可靠接触部的需求而提供了电路布局中的大的面积减小。如本文通篇所用，在实施例中，对栅极的有源部分的引用是指栅极线或结构的设置于(从平面图角度)下层衬底的有源或扩散区之上的那个部分。在实施例中，对栅极的无源部分的引用是指栅极线或结构的设置于(从平面图角度)下层衬底的隔离区之上的那个部分。
在实施例中，半导体结构或器件4800是非平面器件，例如但不限于鳍式FET或三栅极器件。在这样的实施例中，对应的半导体沟道区由三维体构成或形成于三维体中。在一个这样的实施例中，栅极线4808A-4808C的栅极电极堆叠体围绕三维体的至少顶表面和一对侧壁。在另一个实施例中，例如在栅极全包围器件中，至少沟道区被制造为分立的三维体。在一个这样的实施例中，栅极线4808A-4808C的栅极电极堆叠体均完全围绕沟道区。
更一般地，一个或多个实施例涉及用于在有源晶体管栅极上直接着陆栅极接触通孔的方式以及由其形成的结构。这样的方式可以消除对在隔离区上延伸栅极线以实现接触目的的需求。这样的方式还可以消除对从栅极线或结构传导信号的单独的栅极接触(GCN)层的需求。在实施例中，通过使沟槽接触部(TCN)中的接触金属凹陷并在工艺流中引入额外的电介质材料(例如，TILA)来实现以上特征的消除。包括额外的电介质材料作为具有不同于在栅极对准接触工艺(GAP)处理方案(例如，GILA)中已经用于沟槽接触部对准的栅极电介质材料帽层的蚀刻特性的沟槽接触部电介质帽层。
作为示例性制造方案，图49A-图49D示出了根据本公开的实施例的表示制造具有设置于栅极的有源部分之上的栅极接触结构的半导体结构的方法中的各种操作的截面图。
参考图49A，在沟槽接触部(TCN)形成之后提供了半导体结构4900。应当认识到，使用结构4900的具体布置仅仅是出于例示的目的，并且各种可能的布局可能受益于本文描述的公开内容的实施例。半导体结构4900包括一个或多个栅极堆叠体结构，例如设置于衬底4902上方的栅极堆叠体结构4908A-4908E。栅极堆叠体结构可以包括栅极电介质层和栅极电极。例如通往衬底4902的扩散区的接触部(例如沟槽接触部4910A-4910C)的沟槽接触部也包括在结构4900中，并由电介质间隔体4920与栅极堆叠体结构4908A-4908E间隔开。绝缘帽层4922可以设置于栅极堆叠体结构4908A-4908E(例如，GILA)上，也如图49A所示。也如图49A所示，接触阻挡区或“接触插塞”(例如由层间电介质材料制造的区域4923)可以包括在要阻挡接触部形成的区域中。
在实施例中，提供结构4900涉及形成接触图案，接触图案实质上完美对准到现有的栅极图案，同时消除了具有超级严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方式使得能够使用固有高选择性的湿法蚀刻(例如，与干法或等离子体蚀刻相比)以产生接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方式使得能够消除对在其它情况下对产生接触图案至关重要的光刻操作(如在其它方式中所使用的)的需求。在实施例中，沟槽接触网格不是被单独地图案化，而是在多(栅极)线之间形成。例如，在一个这样的实施例中，在栅极栅格图案化之后但在栅极栅格切割之前形成沟槽接触网格。
此外，可以通过替换栅极工艺制造栅极堆叠体结构4908A-4908E。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料，并利用永久栅极电极材料替换。在一个这样的实施例中，永久栅极电介质层也是在该工艺中形成的，与从更早处理执行相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成并利用包括SF6的干法蚀刻工艺来去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成并利用包括水基NH4OH或四乙基氢氧化铵的湿法蚀刻工艺来去除。在一个实施例中，虚设栅极由氮化硅构成并利用包括水基磷酸的湿法蚀刻来去除。
在实施例中，本文描述的一种或多种方法实质上想到了虚设栅极和替换栅极工艺结合虚设和替换接触部工艺以实现结构4900。在一个这样的实施例中，在替换栅极工艺之后执行替换接触部工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在具体的这样的实施例中，例如，在形成栅极电介质层之后，在高于大约600摄氏度的温度下执行永久栅极结构的至少一部分的退火。在形成永久接触部之前，执行退火。
参考图49B，结构4900的沟槽接触部4910A-4910C被凹陷到间隔体4920内，以提供凹陷的沟槽接触部4911A-4911C，其具有低于间隔体4920和绝缘帽层4922的顶表面的高度。然后在凹陷的沟槽接触部4911A-4911C(例如，TILA)上形成绝缘帽层4924。根据本公开的实施例，凹陷的沟槽接触部4911A-4911C上的绝缘帽层4924由具有不同于栅极堆叠体结构4908A-4908E上的绝缘帽层4922的蚀刻特性的材料构成。在后续处理操作中将看出，可以利用这样的差异相对于4922/4924中的一个选择性地蚀刻4922/4924中的另一个。
可以通过对间隔体4920和绝缘帽层4922的材料有选择性的工艺使沟槽接触部4910A-4910C凹陷。例如，在一个实施例中，通过诸如湿法蚀刻工艺或干法蚀刻工艺的蚀刻工艺使沟槽接触部4910A-4910C凹陷。可以通过适合在沟槽接触部4910A-4910C的暴露部分上方提供共形且密封的层的工艺来形成绝缘帽层4924。例如，在一个实施例中，通过化学气相沉积(CVD)工艺将绝缘帽层4924形成为整个结构上方的共形层。然后，例如通过化学机械抛光(CMP)对共形层进行平面化，以仅在沟槽接触部4910A-4910C上方提供绝缘帽层4924材料，并重新暴露间隔体4920和绝缘帽层4922。
至于用于绝缘帽层4922/4924的适当材料组合，在一个实施例中，4922/4924对中的一个由氧化硅构成，而另一个由氮化硅构成。在另一个实施例中，4922/4924对中的一个由氧化硅构成，而另一个由掺碳氮化硅构成。在另一个实施例中，4922/4924对中的一个由氧化硅构成，而另一个由碳化硅构成。在另一个实施例中，4922/4924对中的一个由氮化硅构成，而另一个由掺碳氮化硅构成。在另一个实施例中，4922/4924对中的一个由氮化硅构成，而另一个由碳化硅构成。在另一个实施例中，4922/4924对中的一个由掺碳氮化硅构成，而另一个由碳化硅构成。
参考图49C，层间电介质(ILD)4930和硬掩模4932堆叠体被形成并图案化，以提供例如在图49B的结构上方被图案化的金属(0)沟槽4934。
层间电介质(ILD)4930可以由适于电隔离最终形成于其中的金属特征、同时在前端和后端处理之间保持鲁棒结构的材料构成。此外，在实施例中，ILD 4930的组分被选择为与针对沟槽接触部电介质帽层图案化的通孔蚀刻选择性一致，如下文结合图49D更详细所述。在一个实施例中，ILD 4930由单一或几层氧化硅或单一或几层掺碳氧化物(CDO)材料构成。然而，在其它实施例中，ILD 4930具有双层组分，其顶部由与ILD 4930的下层底部部分不同的材料构成。硬掩模层4932可以由适合充当后续牺牲层的材料构成。例如，在一个实施例中，硬掩模层4932大体上由碳构成，例如，作为交联有机聚合物层。在其它实施例中，将氮化硅或掺碳氮化硅层用作硬掩模4932。可以通过光刻和蚀刻工艺对层间电介质(ILD)4930和硬掩模4932堆叠体进行图案化。
参考图49D，通孔开口4936(例如，VCT)形成在层间电介质(ILD)4930中，从金属(0)沟槽4934延伸到凹陷的沟槽接触部4911A-4911C中的一个或多个。例如，在图49D中，形成通孔开口以暴露凹陷的沟槽接触部4911A和4911C。形成通孔开口4936包括蚀刻层间电介质(ILD)4930和对应绝缘帽层4924的相应部分这两者。在一个这样的实施例中，在对层间电介质(ILD)493的图案化期间暴露绝缘帽层4922的一部分(例如，暴露绝缘帽层4922的处于栅极堆叠体结构4908B和4908E之上的部分)。在该实施例中，蚀刻绝缘帽层4924以相对于绝缘帽层4922有选择性地(即，不会显著蚀刻或影响绝缘帽层4922)形成通孔开口4936。
在一个实施例中，最终通过蚀刻工艺将通孔开口图案转移到绝缘帽层4924(即，沟槽接触部绝缘帽层)而不蚀刻绝缘帽层4922(即，栅极绝缘帽层)。绝缘帽层4924(TILA)可以由包括以下材料中的任何材料或其组合构成：氧化硅、氮化硅、碳化硅、掺碳氮化硅、掺碳氧化硅、非晶硅、各种金属氧化物和硅化物，包括氧化锆、氧化铪、氧化镧或其组合。可以使用包括以下技术中的任何技术来沉积该层：CVD、ALD、PECVD、PVD、HDP辅助CVD、低温CVD。对应的等离子体干法蚀刻被发展为化学和物理溅镀机制的组合。可以使用一致聚合物沉积来控制材料去除速率、蚀刻轮廓和膜选择性。干法蚀刻典型地利用气体的混合物来产生，所述气体包括：NF3、CHF3、C4F8、HBr和O2，典型的压力在30-100mTorr的范围内且等离子体偏置为50-1000瓦。可以设计干法蚀刻以在帽层4924(TILA)和4922(GILA)层之间实现显著的蚀刻选择性，以在4929(TILA)的干法蚀刻期间使4922(GILA)的损失最小化，从而形成通往晶体管的源极/漏极区的接触部。
再次参考图49D，要认识到，可以实施类似方式以制造通孔开口图案，该通孔开口图案最终通过蚀刻工艺被转移到绝缘帽层4922(即，沟槽接触部绝缘帽层)而不蚀刻绝缘帽层4924(即，栅极绝缘帽层)。
为了进一步举例说明有源栅极之上的接触部(COAG)技术的概念，图50示出了根据本公开的实施例的具有包括上覆绝缘帽层的沟槽接触部的集成电路结构的平面图和对应截面图。
参考图50，集成电路结构5000包括诸如硅鳍状物的半导体衬底或鳍状物5002上方的栅极线5004。栅极线5004包括栅极堆叠体5005(例如，包括栅极电介质层或堆叠体以及栅极电介质层或堆叠体上的栅极电极)和栅极堆叠体5005上的栅极绝缘帽层5006。电介质间隔体5008沿栅极堆叠体5005的侧壁，并且在实施例中，沿栅极绝缘帽层5006的侧壁，如所示。
沟槽接触部5010与栅极线5004的侧壁相邻，在栅极线5004和沟槽接触部5010之间具有电介质间隔体5008。沟槽接触部5010中的个体沟槽接触部包括导电接触结构5011和导电接触结构5011上的沟槽接触部绝缘帽层5012。
再次参考图50，栅极接触通孔5014形成于栅极绝缘帽层5006的开口中并电接触栅极堆叠体5005。在实施例中，栅极接触通孔5014在半导体衬底或鳍状物5002之上且横向位于沟槽接触部5010之间的位置处电接触栅极堆叠体5005，如所示。在一个这样的实施例中，导电接触结构5011上的沟槽接触部绝缘帽层5012防止栅极接触通孔5014将栅极短接到源极或将栅极短接到漏极。
再次参考图50，沟槽接触通孔5016形成于沟槽接触部绝缘帽层5012的开口中并电接触相应的导电接触结构5011。在实施例中，沟槽接触通孔5016在半导体衬底或鳍状物5002之上且横向与栅极线5004的栅极堆叠体5005相邻的位置处电接触相应的导电接触结构5011，如所示。在一个这样的实施例中，栅极堆叠体5005上的栅极绝缘帽层5006防止沟槽接触通孔5016将源极短接到栅极或将漏极短接到栅极。
应当认识到，可以制造绝缘栅极帽层和绝缘沟槽接触部帽层之间的不同结构关系。作为示例，图51A-图51F示出了根据本公开的实施例的各种集成电路结构的截面图，每种集成电路结构具有包括上覆绝缘帽层的沟槽接触部并具有包括上覆绝缘帽层的栅极堆叠体。
参考图51A、图51B和图51C，集成电路结构5100A、5100B和5100C分别包括鳍状物5102，例如硅鳍状物。尽管被示为截面图，但要认识到，鳍状物5102具有顶部5102A和侧壁(进出所示透视图的页面)。第一5104和第二5106栅极电介质层在鳍状物5102的顶部5102A之上并与鳍状物5102的侧壁横向相邻。第一5108和第二5110栅极电极分别在第一5104和第二5106栅极电介质层之上，在鳍状物5102的顶部5102A之上并与鳍状物5102的侧壁横向相邻。第一5108和第二5110栅极电极均包括共形导电层5109A(例如功函数设置层)、以及共形导电层5109A上方的导电填充材料5109B。第一5108和第二5110栅极电极都具有第一侧5112和与第一侧5112相对的第二侧5114。第一5108和第二5110栅极电极还都具有绝缘帽5116，该绝缘帽5116具有顶表面5118。
第一电介质间隔体5120与第一栅极电极5108的第一侧5112相邻。第二电介质间隔体5122与第二栅极电极5110的第二侧5114相邻。半导体源极或漏极区5124与第一5120和第二5122电介质间隔体相邻。沟槽接触结构5126在与第一5120和第二5122电介质间隔体相邻的半导体源极或漏极区5124之上。
沟槽接触结构5126包括导电结构5130上的绝缘帽5128。沟槽接触结构5126的绝缘帽5128具有大体上与第一5108和第二5110栅极电极的绝缘帽5116的顶表面5118共面的顶表面5129。在实施例中，沟槽接触结构5126的绝缘帽5128横向延伸到第一5120和第二5122电介质间隔体中的凹陷5132中。在这样的实施例中，沟槽接触结构5126的绝缘帽5128悬置于沟槽接触结构5126的导电结构5130上方。然而，在其它实施例中，沟槽接触结构5126的绝缘帽5128未横向延伸到第一5120和第二5122电介质间隔体中的凹陷5132中，并且因此不悬置于沟槽接触结构5126的导电结构5130上方。
应当认识到，沟槽接触结构5126的导电结构5130可以不是矩形的，如图51A-图51C中所示。例如，沟槽接触结构5126的导电结构5130可以具有与图51A的投影中所示的针对导电结构5130A所示的几何形状相似或相同的截面几何形状。
在实施例中，沟槽接触结构5126的绝缘帽5128具有与第一5108和第二5110栅极电极的绝缘帽5116的组分不同的组分。在一个这样的实施例中，沟槽接触结构5126的绝缘帽5128包括碳化物材料，例如碳化硅材料。第一5108和第二5110栅极电极的绝缘帽5116包括氮化物材料，例如氮化硅材料。
在实施例中，第一5108和第二5110栅极电极的绝缘帽5116都具有低于沟槽接触结构5126的绝缘帽5128的底表面5128A的底表面5117A，如图51A所示。在另一实施例中，第一5108和第二5110栅极电极的绝缘帽5116都具有与沟槽接触结构5126的绝缘帽5128的底表面5128B大体上共面的底表面5117A，如图51B所示。在另一实施例中，第一5108和第二5110栅极电极的绝缘帽5116都具有高于沟槽接触结构5126的绝缘帽5128的底表面5128C的底表面5117C，如图51C所示。
在实施例中，沟槽接触结构5128的导电结构5130包括U形金属层5134、在U形金属层5134的整体上和之上的T形金属层5136、以及T形金属层5136上的第三金属层5138。沟槽接触结构5126的绝缘帽5128在第三金属层5138上。在一个这样的实施例中，第三金属层5138和U形金属层5134包括钛，并且T形金属层5136包括钴。在特定的这样的实施例中，T形金属层5136还包括碳。
在实施例中，金属硅化物层5140直接在沟槽接触结构5126的导电结构5130和半导体源极或漏极区5124之间。在一个这样的实施例中，金属硅化物层5140包括钛和硅。在特定的这种实施例中，半导体源极或漏极区5124是N型半导体源极或漏极区。在另一个实施例中，金属硅化物层5140包括镍、铂和硅。在特定的这种实施例中，半导体源极或漏极区5124是P型半导体源极或漏极区。在另一个特定的这种实施例中，金属硅化物层还包括锗。
在实施例中，参考图51D，导电通孔5150在第一栅极电极5108的处于鳍状物5102的顶部5102A之上的部分上并电连接到该部分。导电通孔5150在第一栅极电极5108的绝缘帽5116中的开口5152中。在一个这样的实施例中，导电通孔5150在沟槽接触结构5126的绝缘帽5128的一部分上，但不电连接到沟槽接触结构5126的导电结构5130。在特定的这种实施例中，导电通孔5150在沟槽接触结构5126的绝缘帽5128的被腐蚀部分5154中。
在实施例中，参考图51E，导电通孔5160在沟槽接触结构5126的一部分上并电连接到该部分。导电通孔在沟槽接触结构5126的绝缘帽5128的开口5162中。在一个这样的实施例中，导电通孔5160在第一5108和第二5110栅极电极的绝缘帽5116的一部分上，但不电连接到第一5108和第二5110栅极电极。在特定的这种实施例中，导电通孔5160在第一5108和第二5110栅极电极的绝缘帽5116的被腐蚀部分5164中。
再次参考图51E，在实施例中，导电通孔5160是与图51D的导电通孔5150具有相同结构的第二导电通孔。在一个这样的实施例中，这样的第二导电通孔5160与导电通孔5150隔离开。在另一个这样的实施例中，这样的第二导电通孔5160与导电通孔5150融合，以形成电短接接触部5170，如图51F所示。
本文描述的方式和结构可以使得能够形成使用其它方法不可能或难以制造的其它结构或器件。在第一示例中，图52A示出了根据本公开的另一实施例的具有设置于栅极的有源部分之上的栅极接触通孔的另一半导体器件的平面图。参考图52A，半导体结构或器件5200包括与多个沟槽接触部5210A和5210B(这些特征设置于衬底的有源区上方，未示出)互相交叉的多个栅极结构5208A-5208C。栅极接触通孔5280形成于栅极结构5208B的有源部分上。栅极接触通孔5280还设置于栅极结构5208C的有源部分上，耦合栅极结构5208B和5208C。应当认识到，可以使用沟槽接触部隔离帽层(例如，TILA)将居间沟槽接触部5210B与接触部5280隔离。图52A的接触部构造可以提供在布局中捆扎相邻栅极线的更容易的方式，而无需通过金属化的上层对捆扎线进行布线，因此能够实现更小的单元面积或复杂性更小的线路方案或两者。
在第二示例中，图52B示出了根据本公开的另一实施例的具有耦合一对沟槽接触部的沟槽接触通孔的另一半导体器件的平面图。参考图52B，半导体结构或器件5250包括与多个沟槽接触部5260A和5260B(这些特征设置于衬底的有源区上方，未示出)互相交叉的多个栅极结构5258A-5258C。沟槽接触通孔5290形成于沟槽接触部5260A上。沟槽接触通孔5290还设置于沟槽接触部5260B上，耦合沟槽接触部5260A和5260B。应当认识到，可以使用栅极隔离帽层(例如，通过GILA工艺)将居间栅极结构5258B与沟槽接触通孔5290隔离。图52B的接触部构造可以提供在布局中捆扎相邻沟槽接触部的更容易的方式，而无需通过金属化的上层对捆扎线进行布线，因此能够实现更小的单元面积或复杂性更小的线路方案或两者。
可以使用若干沉积操作制造用于栅极电极的绝缘帽层，并且结果，该绝缘帽层可以包括多次沉积制造工艺的人工制品。例如，图53A-图53E示出了根据本公开的实施例的表示制造包括具有上覆绝缘帽层的栅极堆叠体的集成电路结构的方法中的各种操作的截面图。
参考图53A，起始结构5300包括衬底或鳍状物5302上方的栅极堆叠体5304。栅极堆叠体5304包括栅极电介质层5306、共形导电层5308和导电填充材料5310。在实施例中，栅极电介质层5306是使用原子层沉积(ALD)工艺形成的高k栅极电介质层，并且共形导电层是使用ALD工艺形成的功函数层。在一个这样的实施例中，诸如热或化学二氧化硅或氧化硅层的热或化学氧化物层5312在衬底或鳍状物5302和栅极电介质层5306之间。诸如氮化硅间隔体的电介质间隔体5314与栅极堆叠体5304的侧壁相邻。电介质栅极堆叠体5304和电介质间隔体5314容纳于层间电介质(ILD)层5316中。在实施例中，使用替换栅极和替换栅极电介质处理方案形成栅极堆叠体5304。在栅极堆叠体5304和ILD层5316上方对掩模5318进行图案化，以提供暴露栅极堆叠体5304的开口5320。
参考图53B，使用一种或多种选择性蚀刻工艺，相对于电介质间隔体5314和层5316使包括栅极电介质层5306、共形导电层5308和导电填充材料5310的栅极堆叠体5304凹陷。然后去除掩模5318。凹陷提供了凹陷的栅极堆叠体5324上方的腔体5322。
在未示出的另一个实施例中，相对于电介质间隔体5314和层5316使共形导电层5308和导电填充材料5310凹陷，但不使栅极电介质层5306凹陷或仅使栅极电介质层5306最小限度的凹陷。应当认识到，在其它实施例中，基于高度蚀刻选择性的无掩模方式用于凹陷。
参考图53C，执行用于制造栅极绝缘帽层的多次沉积工艺中的第一沉积工艺。第一沉积工艺用于形成与图53B的结构共形的第一绝缘层5326。在实施例中，第一绝缘层5326包括硅和氮，例如，第一绝缘层5326是氮化硅(Si3N4)层、富硅氮化硅层、贫硅氮化硅层、或掺碳氮化硅层。在实施例中，第一绝缘层5326仅部分填充处于凹陷的栅极堆叠体5324上方的腔体5322，如所示。
参考图53D，第一绝缘层5326经受深蚀刻工艺，例如各向异性蚀刻工艺，以提供绝缘帽层的第一部分5328。绝缘帽层的第一部分5328仅部分填充凹陷的栅极堆叠体5324上方的腔体5322。
参考图53E，执行额外的交替的沉积工艺和深蚀刻工艺，直到利用凹陷的栅极堆叠体5324上方的绝缘栅极帽结构5330填充腔体5322为止。在截面分析中，接缝5332可能很明显，并可以指示用于绝缘栅极帽结构5330的交替的沉积工艺和深蚀刻工艺的数量。在图53E中所示的示例中，三组接缝5332A、5332B和5332C的存在指示用于绝缘栅极帽结构5330的四次交替沉积工艺和深蚀刻工艺。在实施例中，由接缝5332分隔的绝缘栅极帽结构5330的材料5330A、5330B、5330C和5330D全部具有精确或大致相同的组分。
如整个本申请中所述，衬底可以由能够耐受制造工艺并且在其中电荷能够迁移的半导体材料构成。在实施例中，在本文中将衬底描述为由晶体硅、掺有电荷载流子的硅/锗或锗层构成，载流子例如但不限于磷、砷、硼或其组合，以形成有源区。在一个实施例中，这样的体衬底中的硅原子的浓度大于97％。在另一个实施例中，体衬底由生长于不同晶体衬底顶部的外延层构成，例如生长于掺硼体硅单晶体衬底顶部的硅外延层。体衬底替代地可以由III-V族材料构成。在实施例中，体衬底由III-V材料构成，例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底由III-V材料构成，并且电荷载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
如整个本申请中所述，诸如浅沟槽隔离区或子鳍状物隔离区的隔离区可以由适于最终将永久栅极结构的部分与下层体衬底隔离或对隔离有贡献、或将形成在下层体衬底内的有源区隔离(例如将鳍状物有源区隔离)的材料构成。例如，在一个实施例中，隔离区由一层或多层电介质材料构成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅、掺碳氮化硅或其组合。
如整个本申请中所述，栅极线或栅极结构可以由栅极电极堆叠体构成，栅极电极堆叠体包括栅极电介质层和栅极电极层。在实施例中，栅极电极堆叠体的栅极电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由半导体衬底的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的一部分是“U”形结构，该U形结构包括大体上平行于衬底的表面的底部部分以及大体上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极由金属层构成，金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极由金属功函数设置层上方形成的非功函数设置填充材料构成。取决于晶体管为PMOS还是NMOS晶体管，栅极电极层可以由P型功函数金属或N型功函数金属构成。在一些实施方式中，栅极电极层可以由两个或更多金属层的堆叠体构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成具有介于大约4.9eV和大约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成具有介于大约3.9eV和大约4.2eV之间的功函数的NMOS栅极电极。在一些实施方式中，栅极电极可以由“U”形结构构成，该U形结构包括大体上平行于衬底表面的底部部分以及大体上垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是大体上平行于衬底顶表面的平面层，并且不包括大体上垂直于衬底顶表面的侧壁部分。在本公开的其它实施方式中，栅极电极可以由U形结构和平面非U形结构的组合构成。例如，栅极电极可以由在一个或多个平面非U形层的顶部形成的一个或多个U形金属层构成。
如整个本申请中所述，与栅极线或电极堆叠体相关联的间隔体可以由适于最终将永久栅极结构与相邻导电接触部(例如自对准接触部)电隔离或对隔离做出贡献的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
在实施例中，本文描述的方法可以涉及形成接触图案，该接触图案非常好地对准到现有的栅极图案，同时消除了具有超级严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方式使得能够使用固有高选择性的湿法蚀刻(例如，与干法或等离子体蚀刻相比)以产生接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方式使得能够消除对在其它情况下对产生接触图案至关重要的光刻操作(如在其它方式中所使用的)的需求。在实施例中，沟槽接触网格不是被单独地图案化，而是在多(栅极)线之间形成。例如，在一个这样的实施例中，在栅极栅格图案化之后但在栅极栅格切割之前形成沟槽接触网格。
此外，可以通过替换栅极工艺制造栅极堆叠体结构。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料，并利用永久栅极电极材料替换。在一个这样的实施例中，永久栅极电介质层也是在该工艺中形成的，与从更早处理执行相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成并利用包括使用SF6的干法蚀刻工艺来去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成并利用包括使用水基NH4OH或四乙基氢氧化铵的湿法蚀刻工艺来去除。在一个实施例中，虚设栅极由氮化硅构成并利用包括水基磷酸的湿法蚀刻来去除。
在实施例中，本文描述的一种或多种方法实质上想到了虚设栅极和替换栅极工艺结合虚设和替换接触部工艺以实现结构。在一个这样的实施例中，在替换栅极工艺之后执行替换接触部工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在具体的这样的实施例中，例如，在形成栅极电介质层之后，在高于大约600摄氏度的温度下执行永久栅极结构的至少一部分的退火。在形成永久接触部之前，执行退火。
在一些实施例中，半导体结构或器件的布置在栅极线的部分之上放置栅极接触部，或者在隔离区之上放置栅极堆叠体。然而，可以将这样的布置视为对布局空间的不充分使用。在另一个实施例中，半导体器件具有接触结构，其接触形成于有源区之上的栅极电极的部分。通常，在栅极的有源部分之上形成栅极接触结构(例如，通孔)之前(例如，除此之外)并且在与沟槽接触通孔相同的层中，本公开的一个或多个实施例包括首先使用栅极对准的沟槽接触工艺。可以实施这样的工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有栅极图案对准。相比之下，其它方式通常涉及利用光刻接触图案与现有栅极图案的严格配准的额外光刻工艺结合选择性接触部蚀刻。例如，另一种工艺可以包括对具有接触特征单独图案化的多(栅极)网格的图案化。
应当认识到，并非需要实践上述工艺的所有方面才落入本公开的实施例的精神和范围内。例如，在一个实施例中，虚设栅极不需要始终在制造栅极堆叠体的有源部分之上的栅极接触部之前形成。上述栅极堆叠体可能实际是初始形成的永久栅极堆叠体。而且，可以使用本文所述的工艺制造一种或多种半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立访问的双栅极器件、或FIN-FET。一个或多个实施例可能对于在10纳米(10nm)技术节点、亚10纳米(10nm)技术节点制造半导体器件特别有用。
FEOL层或结构制造的额外或中间操作可以包括标准微电子制造工艺，例如光刻、蚀刻、薄膜沉积、平面化(例如，化学机械抛光(CMP))、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平面化停止层的使用、或与微电子部件制造相关联的任何其它动作。而且，应当认识到，可以按照替代次序实践针对前面的工艺流所述的工艺操作，并非需要执行每个操作，或者可以执行额外的工艺操作，或者两者。
应当认识到，在以上示例性FEOL实施例中，在实施例中，直接向制造方案和所得结构中实施10纳米或亚10纳米节点处理作为技术驱动力。在其它实施例中，FEOL考虑可以受到BEOL 10纳米或亚10纳米处理要求的驱动。例如，FEOL层和器件的材料选择和布局可能需要适应BEOL处理。在一个这样的实施例中，材料选择和栅极堆叠体架构被选择为适应BEOL层的高密度金属化，例如，以减小形成在FEOL层中但通过BEOL层的高密度金属化耦合在一起的晶体管结构中的边缘电容。
集成电路的后段工艺(BEOL)层通常包括在现有技术中被称为通孔的导电微电子结构，以将通孔上方的金属线或其它互连电连接到通孔下方的金属线或其它互连。通孔可以通过光刻工艺形成。代表性地，可以在电介质层之上旋涂光致抗蚀剂层，可以通过图案化掩模将光致抗蚀剂层暴露于图案化的光化学辐射，并且然后可以对曝光层显影，以便在光致抗蚀剂层中形成开口。接下来，可以使用光致抗蚀剂层中的开口作为蚀刻掩模来在电介质层中蚀刻用于通孔的开口。该开口被称为通孔开口。最后，可以利用一种或多种金属或其它导电材料填充通孔开口以形成通孔。
通孔的尺寸和间隔已经被逐渐减小，并且预计在将来，对于至少一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)而言，通孔的尺寸和间隔将继续逐渐减小。在通过这样的光刻工艺以极小间距对极小通孔进行图案化时，自身存在若干挑战。一个这种挑战是通孔和上覆互连之间的重叠，以及通孔和下方着陆互连之间的重叠，它们通常需要被控制到通孔间距的四分之一的量级的高容限。通孔间距可以随着时间缩放到更小，重叠容限往往会以光刻设备能够跟上的更大速率随之缩放。
另一个这种挑战是通孔开口的临界尺寸通常趋向于比光刻扫描机的分辨能力更快地缩放。存在一些收缩技术以用于收缩通孔开口的临界尺寸。然而，收缩量趋向于受到最小通孔间距以及收缩工艺为充分光学邻近校正(OPC)中性且不会显著影响线宽粗糙度(LWR)或临界尺寸均匀性(CDU)或这两者的能力的限制。又一个这种挑战是光致抗蚀剂的LWR或CDU特性或这两者通常需要随着通孔开口的临界尺寸减小而提高，以便保持临界尺寸预算的相同总体分数。
以上因素对于考虑金属线之间的非导电空间或中断(被称为后段工艺(BEOL)金属互连结构的金属线之中的“插塞”、“电介质插塞”或“金属线端部”)的放置和缩放也是相关的。于是，在用于制造金属线、金属通孔和电介质插塞的后段金属化制造技术领域中需要改进。
在另一方面中，实施间距四分方法以用于在电介质层中图案化出沟槽，以用于形成BEOL互连结构。根据本公开的实施例，应用间距划分以在BEOL制造方案中制造金属线。实施例可以实现金属层的间距的连续缩放，缩放到超过现有技术光刻设备的分辨能力。
图54是根据本公开的实施例的用于制造互连结构的沟槽的间距四分方式5400的示意图。
参考图54，在操作(a)，使用直接光刻形成骨干特征5402。例如，可以对光致抗蚀剂层或堆叠体进行图案化，并将图案转移到硬掩模材料中，以最终形成骨干特征5402。可以使用诸如193浸入光刻的标准光刻处理技术对用于形成骨干特征5402的光致抗蚀剂层或堆叠体进行图案化。然后形成与骨干特征5402的侧壁相邻的第一间隔体特征5404。
在操作(b)，去除骨干特征5402以仅留下第一间隔体特征5404。在该阶段，第一间隔体特征5404实际为半间距掩模，例如，代表间距减半工艺。第一间隔体特征5404可以直接用于间距四分工艺，或者可以首先将第一间隔体特征5404的图案转移到新的硬掩模材料中，此处绘示了后一种方式。
在操作(c)，将第一间隔体特征5404的图案转移到新的硬掩模材料中以形成第一间隔体特征5404’。然后形成与第一间隔体特征5404’的侧壁相邻的第二间隔体特征5406。
在操作(d)，去除第一间隔体特征5404’以仅留下第二间隔体特征5406。在该阶段，第二间隔体特征5406实际为四分之一间距掩模，例如，代表间距四分工艺。
在操作(e)，将第二间隔体特征5406用作掩模以在电介质或硬掩模层中图案化出多个沟槽5408。最终可以利用导电材料填充沟槽，以在集成电路的金属化层中形成导电互连。具有标记“B”的沟槽5408对应于骨干特征5402。具有标记“S”的沟槽5408对应于第一间隔体特征5404或5404’。具有标记“C”的沟槽5408对应于骨干特征5402之间的互补区5407。
应当认识到，由于图54的沟槽5408中的个体沟槽具有对应于图54的骨干特征5402、第一间隔体特征5404或5404’或互补区5407之一的图案化原点，这种特征的宽度和/或间距的差异可能表现为集成电路的金属化层中最终形成的导电互连中的间距四分工艺的人工制品。作为示例，图55A示出了根据本公开的实施例的使用间距四分方案制造的金属化层的截面图。
参考图55A，集成电路结构5500包括衬底5502上方的层间电介质(ILD)层5504。多个导电互连线5506在ILD层5504中，并且多个导电互连线5506的中个体导电互连线被ILD层5504的部分彼此间隔开。多个导电互连线5506中的个体导电互连线包括导电阻挡层5508和导电填充材料5510。
参考图54和图55A，导电互连线5506B形成于沟槽中，具有源自骨干特征5402的图案。导电互连线5506S形成于沟槽中，具有源自第一间隔体特征5404或5404’的图案。导电互连线5506C形成于沟槽中，具有源自骨干特征5402之间的互补区5407的图案。
再次参考图55A，在实施例中，多个导电互连线5506包括具有宽度(W1)的第一互连线5506B。第二互连线5506S紧邻第一互连线5506B，第二互连线5506S具有与第一互连线5506B的宽度(W1)不同的宽度(W2)。第三互连线5506C紧邻第二互连线5506S，第三互连线5506C具有宽度(W3)。第四互连线(第二5506S)紧邻第三互连线5506C，第四互连线具有与第二互连线5506S的宽度(W2)相同的宽度(W2)。第五互连线(第二5506B)紧邻第四互连线(第二5506S)，第五互连线(第二5506B)具有与第一互连线5506B的宽度(W1)相同的宽度(W1)。
在实施例中，第三互连线5506C的宽度(W3)与第一互连线5506B的宽度(W1)不同。5在一个这样的实施例中，第三互连线5506C的宽度(W3)与第二互连线5506S的宽度(W2)不同。在另一个这样的实施例中，第三互连线5506C的宽度(W3)与第二互连线5506S的宽度(W2)相同。在另一个实施例中，第三互连线5506C的宽度(W3)与第一互连线5506B的宽度(W1)相同。
在实施例中，第一互连线5506B和第三互连线5506C之间的间距(P1)与第二互连线5506S和第四互连线(第二5506S)之间的间距(P2)相同。在另一个实施例中，第一互连线5506B和第三互连线5506C之间的间距(P1)与第二互连线5506S和第四互连线(第二5506S)之间的间距(P2)不同。
再次参考图55A，在另一实施例中，多个导电互连线5506包括具有宽度(W1)的第一互连线5506B。第二互连线5506S紧邻第一互连线5506B，第二互连线5506S具有宽度(W2)。第三互连线5506C紧邻第二互连线5506S，第三互连线5506S具有与第一互连线5506B的宽度(W1)不同的宽度(W3)。第四互连线(第二5506S)紧邻第三互连线5506C，第四互连线具有与第二互连线5506S的宽度(W2)相同的宽度(W2)。第五互连线(第二5506B)紧邻第四互连线(第二5506S)，第五互连线(第二5506B)具有与第一互连线5506B的宽度(W1)相同的宽度(W1)。
在实施例中，第二互连线5506S的宽度(W2)与第一互连线5506B的宽度(W1)不同。在一个这样的实施例中，第三互连线5506C的宽度(W3)与第二互连线5506S的宽度(W2)不同。在另一个这样的实施例中，第三互连线5506C的宽度(W3)与第二互连线5506S的宽度(W2)相同。
在实施例中，第二互连线5506S的宽度(W2)与第一互连线5506B的宽度(W1)相同。在实施例中，第一互连线5506B和第三互连线5506C之间的间距(P1)与第二互连线5506S和第四互连线(第二5506S)之间的间距(P2)相同。在实施例中，第一互连线5506B和第三互连线5506C之间的间距(P1)与第二互连线5506S和第四互连线(第二5506S)之间的间距(P2)不同。
图55B示出了根据本公开的实施例的在使用间距四分方案制造的金属化层上方的使用间距减半方案制造的金属化层的截面图。
参考图55B，集成电路结构5550包括衬底5552上方的第一层间电介质(ILD)层5554。第一多个导电互连线5556在第一ILD层5554中，并且第一多个导电互连线5556中的个体导电互连线被第一ILD层5554的部分彼此间隔开。多个导电互连线5556中的个体导电互连线包括导电阻挡层5558和导电填充材料5560。集成电路结构5550还包括衬底5552上方的第二层间电介质(ILD)层5574。第二多个导电互连线5576在第二ILD层5574中，并且第二多个导电互连线5576中的个体导电互连线被第二ILD层5574的部分彼此间隔开。多个导电互连线5576中的个体导电互连线包括导电阻挡层5578和导电填充材料5580。
根据本公开的实施例，再次参考图55B，制造集成电路结构的方法包括在衬底5552上方的第一层间电介质(ILD)层5554中形成由第一层间电介质(ILD)层5554间隔开的第一多个导电互连线5556。使用基于间隔体的间距四分工艺(例如，结合图54的操作(a)-(e)描述的方式)形成第一多个导电互连线5556。在第一ILD层5554上方的第二ILD层5574中形成由第二ILD层5574间隔开的第二多个导电互连线5576。使用基于间隔体的间距减半工艺(例如，结合图54的操作(a)和(b)描述的方式)形成第二多个导电互连线5576。
在实施例中，第一多个导电互连线5556在紧邻线之间具有40纳米的间距(P1)。第二多个导电互连线5576在紧邻线之间具有44纳米或更大的间距(P2)。在实施例中，基于间隔体的间距四分工艺和基于间隔体的间距减半工艺基于浸入193nm光刻工艺。
在实施例中，第一多个导电互连线5554中的个体导电互连线包括第一导电阻挡衬层5558和第一导电填充材料5560。第二多个导电互连线5556中的个体导电互连线包括第二导电阻挡衬层5578和第二导电填充材料5580。在一个这样的实施例中，第一导电填充材料5560的组分与第二导电填充材料5580不同。在另一个实施例中，第一导电填充材料5560的组分与第二导电填充材料5580相同。
尽管未示出，但在实施例中，该方法还包括在第二ILD层5574上方的第三ILD层中形成由第三ILD层间隔开的第三多个导电互连线。第三多个导电互连线不是使用间距划分形成的。
尽管未示出，但在实施例中，该方法还包括，在形成第二多个导电互连线5576之前，在第一ILD层5554上方的第三ILD层中形成由第三ILD层间隔开的第三多个导电互连线。使用基于间隔体的间距四分工艺来形成第三多个导电互连线。在一个这样的实施例中，在形成第二多个导电互连线5576之后，在第二ILD层5574上方的第四ILD层中形成由第四ILD层间隔开的第四多个导电互连线。使用基于间隔体的间距减半工艺来形成第四多个导电互连线。在实施例中，这样的方法还包括在第四ILD层上方的第五ILD层中形成由第五ILD层间隔开的第五多个导电互连线，使用基于间隔体的间距减半工艺形成第五多个导电互连线。然后在第五ILD层上方的第六ILD层中形成由第六ILD层间隔开的第六多个导电互连线，使用基于间隔体的间距减半工艺形成第六多个导电互连线。然后在第六ILD层上方的第七ILD层中形成由第七ILD层间隔开的第七多个导电互连线。第七多个导电互连线不是使用间距划分形成的。
在另一方面中，金属线组分在金属化层之间变化。这样的布置可以称为异质金属化层。在实施例中，将铜用作较大互连线的导电填充材料，而将钴用作较小互连线的导电填充材料。以钴作为填充材料的较小线可以提供减小的电迁移，同时保持低电阻率。为较小互连线使用钴替代铜可以解决有关缩放铜线的问题，其中导电阻挡层消耗更大量的互连体积，并减少了铜，这实质上妨碍了正常情况下与铜互连线相关联的优点。
在第一示例中，图56A示出了根据本公开的实施例的其中具有一种金属线组分的金属化层处于具有不同金属线组分的金属化层上方的集成电路结构的截面图。
参考图56A，集成电路结构5600包括处于衬底5602上方的第一层间电介质(ILD)层5604中并由第一层间电介质(ILD)层5604间隔开的第一多个导电互连线5606。导电互连线5606A之一被示为具有下层通孔5607。第一多个导电互连线5606中的个体导电互连线包括沿第一导电填充材料5610的侧壁和底部的第一导电阻挡材料5608。
第二多个导电互连线5616在第一ILD层5604上方的第二ILD层5614中并由第二ILD层5614间隔开。导电互连线5616A之一被示为具有下层通孔5617。第二多个导电互连线5616中的个体导电互连线包括沿第二导电填充材料5620的侧壁和底部的第二导电阻挡材料5618。第二导电填充材料5620的组分与第一导电填充材料5610不同。
在实施例中，第二导电填充材料5620实质上由铜构成，并且第一导电填充材料5610实质上由钴构成。在一个这样的实施例中，第一导电阻挡材料5608的组分与第二导电阻挡材料5618不同。在另一个这样的实施例中，第一导电阻挡材料5608的组分与第二导电阻挡材料5618相同。
在实施例中，第一导电填充材料5610包括具有第一浓度的掺杂剂杂质原子的铜，并且第二导电填充材料5620包括具有第二浓度的掺杂剂杂质原子的铜。掺杂剂杂质原子的第二浓度小于掺杂剂杂质原子的第一浓度。在一个这样的实施例中，掺杂剂杂质原子是从铝(Al)和锰(Mn)构成的组中选择的。在实施例中，第一导电阻挡材料5610和第二导电阻挡材料5620具有相同组分。在实施例中，第一导电阻挡材料5610和第二导电阻挡材料5620具有不同组分。
再次参考图56A，第二ILD层5614在蚀刻停止层5622上。导电通孔5617在第二ILD层5614中并在蚀刻停止层5622的开口中。在实施例中，第一和第二ILD层5604和5614包括硅、碳和氧，并且蚀刻停止层5622包括硅和氮。在实施例中，第一多个导电互连线5606中的个体导电互连线具有第一宽度(W1)，并且第二多个导电互连线5616中的个体导电互连线具有大于第一宽度(W1)的第二宽度(W2)。
在第二示例中，图56B示出了根据本公开的实施例的其中具有一种金属线组分的金属化层耦合到具有不同金属线组分的金属化层的集成电路结构的截面图。
参考图56B，集成电路结构5650包括处于衬底5652上方的第一层间电介质(ILD)层5654中由第一层间电介质(ILD)层5654间隔开的第一多个导电互连线5656。导电互连线5656A之一被示为具有下层通孔5657。第一多个导电互连线5656中的个体导电互连线包括沿第一导电填充材料5660的侧壁和底部的第一导电阻挡材料5658。
第二多个导电互连线5666处于第一ILD层5654上方的第二ILD层5664中并由第二ILD层5664间隔开。导电互连线5666A之一被示为具有下层通孔5667。第二多个导电互连线5666中的个体导电互连线包括沿第二导电填充材料5670的侧壁和底部的第二导电阻挡材料5668。第二导电填充材料5670的组分与第一导电填充材料5660不同。
在实施例中，导电通孔5657在第一多个导电互连线5656中的个体导电互连线5656B上并与其电耦合，以将第二多个导电互连线5666中的个体导电互连线5666A电耦合到第一多个导电互连线5656中的个体导电互连线5656B。在实施例中，第一多个导电互连线5656中的个体导电互连线沿第一方向5698(例如，进出页面)，并且第二多个导电互连线5666中的个体导电互连线沿与第一方向5698正交的第二方向5699，如所示。在实施例中，导电通孔5667包括沿第二导电填充材料5670的侧壁和底部的第二导电阻挡材料5668，如所示。
在实施例中，第二ILD层5664在第一ILD层5654上的蚀刻停止层5672上。导电通孔5667在第二ILD层5664中并在蚀刻停止层5672的开口中。在实施例中，第一和第二ILD层5654和5664包括硅、碳和氧，并且蚀刻停止层5672包括硅和氮。在实施例中，第一多个导电互连线5656中的个体导电互连线具有第一宽度(W1)，并且第二多个导电互连线5666中的个体导电互连线具有大于第一宽度(W1)的第二宽度(W2)。
在实施例中，第二导电填充材料5670实质上由铜构成，并且第一导电填充材料5660实质上由钴构成。在一个这样的实施例中，第一导电阻挡材料5658的组分与第二导电阻挡材料5668不同。在另一个这样的实施例中，第一导电阻挡材料5658的组分与第二导电阻挡材料5668相同。
在实施例中，第一导电填充材料5660包括具有第一浓度的掺杂剂杂质原子的铜，并且第二导电填充材料5670包括具有第二浓度的掺杂剂杂质原子的铜。掺杂剂杂质原子的第二浓度小于掺杂剂杂质原子的第一浓度。在一个这样的实施例中，掺杂剂杂质原子是从铝(Al)和锰(Mn)构成的组中选择的。在实施例中，第一导电阻挡材料5660和第二导电阻挡材料5670具有相同组分。在实施例中，第一导电阻挡材料5660和第二导电阻挡材料5670具有不同组分。
图57A-图57C示出了根据本公开的实施例的适合于结合图56A和图56B所述结构的具有各种阻挡衬层和导电帽结构布置的个体互连线的截面图。
参考图57A，电介质层5701中的互连线5700包括导电阻挡材料5702和导电填充材料5704。导电阻挡材料5702包括远离导电填充材料5704的外层5706和接近导电填充材料5704的内层5708。在实施例中，导电填充材料包括钴，外层5706包括钛和氮，并且内层5708包括钨、氮和碳。在一个这样的实施例中，外层5706具有大约2纳米的厚度，并且内层5708具有大约0.5纳米的厚度。在另一个实施例中，导电填充材料包括钴，外层5706包括钽，并且内层5708包括钌。在一个这样的实施例中，外层5706还包括氮。
参考图57B，电介质层5721中的互连线5720包括导电阻挡材料5722和导电填充材料5724。导电帽层5730在导电填充材料5724的顶部上。在一个这样的实施例中，导电帽层5730还在导电阻挡材料5722的顶部上，如所示。在另一个实施例中，导电帽层5730不在导电阻挡材料5722的顶部上。在实施例中，导电帽层5730实质上由钴构成，并且导电填充材料5724实质上由铜构成。
参考图57C，电介质层5741中的互连线5740包括导电阻挡材料5742和导电填充材料5744。导电阻挡材料5742包括远离导电填充材料5744的外层5746和接近导电填充材料5744的内层5748。导电帽层5750在导电填充材料5744的顶部上。在一个实施例中，导电帽层5750仅在导电填充材料5744的顶部上。然而，在另一个实施例中，导电帽层5750还在导电阻挡材料5742的内层5748的顶部上，即，在位置5752处。在一个这样的实施例中，导电帽层5750还在导电阻挡材料5742的外层5746的顶部上，即，在位置5754处。
在实施例中，参考图57B和图57C，制造集成电路结构的方法包括在衬底上方形成层间电介质(ILD)层5721或5741。多个导电互连线5720或5740形成于沟槽中并由ILD层间隔开，多个导电互连线5720或5740中的个体导电互连线在沟槽中的对应沟槽中。通过如下方式形成多个导电互连线：首先在沟槽的底部和侧壁上形成导电阻挡材料5722或5724，并且然后分别在导电阻挡材料5722或5742上形成导电填充材料5724或5744，并填充沟槽，其中导电阻挡材料5722或5742分别沿导电填充材料5730或5750的底部并沿其侧壁。然后利用包括氧和碳的气体处理导电填充材料5724或5744的顶部。在利用包括氧和碳的气体处理导电填充材料5724或5744的顶部之后，分别在导电填充材料5724或5744的顶部上形成导电帽层5730或5750。
在一个实施例中，利用包括氧和碳的气体处理导电填充材料5724或5744的顶部包括利用一氧化碳(CO)处理导电填充材料5724或5744的顶部。在一个实施例中，导电填充材料5724或5744包括铜，并且在导电填充材料5724或5744的顶部上形成导电帽层5730或5750包括使用化学气相沉积(CVD)形成包括钴的层。在一个实施例中，在导电填充材料5724或5744的顶部上、但不在导电阻挡材料5722或5724的顶部上形成导电帽层5730或5750。
在一个实施例中，形成导电阻挡材料5722或5744包括在沟槽的底部和侧壁上形成第一导电层，第一导电层包括钽。首先使用原子层沉积(ALD)形成第一导电层的第一部分，并且然后使用物理气相沉积(PVD)形成第一导电层的第二部分。在一个这样的实施例中，形成导电阻挡材料还包括在沟槽的底部和侧壁上的第一导电层上形成第二导电层，该第二导电层包括钌，并且导电填充材料包括铜。在一个实施例中，第一导电层还包括氮。
图58示出了根据本公开的实施例的其中具有一种金属线组分和间距的四个金属化层处于具有不同金属线组分和更小间距的两个金属化层上方的集成电路结构的截面图。
参考图58，集成电路结构5800包括处于衬底5801上方的第一层间电介质(ILD)层5802中由第一层间电介质(ILD)层5802间隔开的第一多个导电互连线5804。第一多个导电互连线5804中的个体导电互连线包括沿第一导电填充材料5808的侧壁和底部的第一导电阻挡材料5806。第一多个导电互连线5804中的个体导电互连线沿第一方向5898(例如，进出页面)。
第二多个导电互连线5814处于第一ILD层5802上方的第二ILD层5812中并由第二ILD层5812间隔开。第二多个导电互连线5814中的个体导电互连线包括沿第一导电填充材料5808的侧壁和底部的第一导电阻挡材料5806。第二多个导电互连线5814中的个体导电互连线沿与第一方向5898正交的第二方向5899。
第三多个导电互连线5824处于第二ILD层5812上方的第三ILD层5822中并由第三ILD层5822间隔开。第三多个导电互连线5824中的个体导电互连线包括沿第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。第二导电填充材料5828的组分与第一导电填充材料5808不同。第三多个导电互连线5824中的个体导电互连线沿第一方向5898。
第四多个导电互连线5834处于第三ILD层5822上方的第四ILD层5832中并由第四ILD层5832间隔开。第四多个导电互连线5834中的个体导电互连线包括沿第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。第四多个导电互连线5834中的个体导电互连线沿第二方向5899。
第五多个导电互连线5844处于第四ILD层5832上方的第五ILD层5842中并由第五ILD层5842间隔开。第五多个导电互连线5844中的个体导电互连线包括沿第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。第五多个导电互连线5844中的个体导电互连线沿第一方向5898。
第六多个导电互连线5854处于第五ILD层上方的第六ILD层5852中并由第六ILD层5852间隔开。第六多个导电互连线5854中的个体导电互连线包括沿第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。第六多个导电互连线5854中的个体导电互连线沿第二方向5899。
在实施例中，第二导电填充材料5828实质上由铜构成，并且第一导电填充材料5808实质上由钴构成。在实施例中，第一导电填充材料5808包括具有第一浓度的掺杂剂杂质原子的铜，第二导电填充材料5828包括具有第二浓度的掺杂剂杂质原子的铜，掺杂剂杂质原子的第二浓度小于掺杂剂杂质原子的第一浓度。
在实施例中，第一导电阻挡材料5806的组分与第二导电阻挡材料5826不同。在另一个实施例中，第一导电阻挡材料5806和第二导电阻挡材料5826具有相同组分。
在实施例中，第一导电通孔5819在第一多个导电互连线5804中的个体导电互连线5804A上并与其电耦合。第二多个导电互连线5814中的个体导电互连线5814A在第一导电通孔5819上并与其电耦合。
第二导电通孔5829在第二多个导电互连线5814中的个体导电互连线5814B上并与其电耦合。第三多个导电互连线5824中的个体导电互连线5824A在第二导电通孔5829上并与其电耦合。
第三导电通孔5839在第三多个导电互连线5824中的个体导电互连线5824B上并与其电耦合。第四多个导电互连线5834中的个体导电互连线5834A在第三导电通孔5839上并与其电耦合。
第四导电通孔5849在第四多个导电互连线5834中的个体导电互连线5834B上并与其电耦合。第五多个导电互连线5844中的个体导电互连线5844A在第四导电通孔5849上并与其电耦合。
第五导电通孔5859在第五多个导电互连线5844中的个体导电互连线5844B上并与其电耦合。第六多个导电互连线5854中的个体导电互连线5854A在第五导电通孔5859上并与其电耦合。
在一个实施例中，第一导电通孔5819包括沿第一导电填充材料5808的侧壁和底部的第一导电阻挡材料5806。第二5829、第三5839、第四5849和第五5859导电通孔包括沿第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。
在实施例中，第一5802、第二5812、第三5822、第四5832、第五5842和第六5852ILD层由相邻ILD层之间的对应蚀刻停止层5890彼此分开。在实施例中，第一5802、第二5812、第三5822、第四5832、第五5842和第六5852ILD层包括硅、碳和氧。
在实施例中，第一5804和第二5814多个导电互连线中的个体导电互连线具有第一宽度(W1)。第三5824、第四5834、第五5844和第六5854多个导电互连线中的个体导电互连线具有大于第一宽度(W1)的第二宽度(W2)。
图59A-图59D示出了根据本公开的实施例的具有底部导电层的各种互连线和通孔布置的截面图。
参考图59A和图59B，集成电路结构5900包括衬底5902上方的层间电介质(ILD)层5904。导电通孔5906在ILD层5904中的第一沟槽5908中。导电互连线5910在导电通孔5906上方并与其电耦合。导电互连线5910在ILD层5904中的第二沟槽5912中。第二沟槽5912具有比第一沟槽5908的开口5909更大的开口5913。
在实施例中，导电通孔5906和导电互连线5910包括处于第一沟槽5908的底部上但不沿第一沟槽5908的侧壁且不沿第二沟槽5912的底部和侧壁的第一导电阻挡层5914。第二导电阻挡层5916在第一沟槽5908的底部上的第一导电阻挡层5914上。第二导电阻挡层5916进一步沿第一沟槽5908的侧壁，并进一步沿第二沟槽5912的底部和侧壁。第三导电阻挡层5918在第一沟槽5908的底部上的第二导电阻挡层5916上。第三导电阻挡层5918进一步在第二导电阻挡层5916上，沿第一沟槽5908的侧壁并沿第二沟槽5912的底部和侧壁。导电填充材料5920在第三导电阻挡层5918上并填充第一5908和第二沟槽5912。第三导电阻挡层5918沿导电填充材料5920的底部并沿其侧壁。
在一个实施例中，第一导电阻挡层5914和第三导电阻挡层5918具有相同的组分，并且第二导电阻挡层5916的组分与第一导电阻挡层5914和第三导电阻挡层5918不同。在一个这样的实施例中，第一导电阻挡层5914和第三导电阻挡层5918包括钌，并且第二导电阻挡层5916包括钽。在特定的这样的实施例中，第二导电阻挡层5916还包括氮。在实施例中，导电填充材料5920实质上由铜构成。
在实施例中，导电帽层5922在导电填充材料5920顶部。在一个这样的实施例中，导电帽层5922不在第二导电阻挡层5916顶部，且不在第三导电阻挡层5918顶部。然而，在另一个实施例中，导电帽层5922进一步在第三导电阻挡层5918的顶部上，例如，在位置5924处。在一个这样的实施例中，导电帽层5922还进一步在第二导电阻挡层5916的顶部上，例如，在位置5926处。在实施例中，导电帽层5922实质上由钴构成，并且导电填充材料5920实质上由铜构成。
参考图59C和图59D，在实施例中，导电通孔5906在ILD层5904下方的第二ILD层5952中的第二导电互连线5950上并与其电耦合。第二导电互连线5950包括导电填充材料5954和其上的导电帽5956。蚀刻停止层5958可以在导电帽5956之上，如所示。
在一个实施例中，导电通孔5956的第一导电阻挡层5914在第二导电互连线5950的导电帽5956的开口5960中，如图59C中所示。在一个这样的实施例中，导电通孔5956的第一导电阻挡层5914包括钌，并且第二导电互连线5950的导电帽5956包括钴。
在另一个实施例中，导电通孔5956的第一导电阻挡层5914在第二导电互连线5950的导电帽5956的一部分上，如图59D中所示。在一个这样的实施例中，导电通孔5956的第一导电阻挡层5914包括钌，并且第二导电互连线5950的导电帽5956包括钴。在特定实施例中，尽管未示出，导电通孔5906的第一导电阻挡层5914在进入但未穿透第二导电互连线5950的导电帽5956的凹陷上。
在另一方面中，BEOL金属化层具有非平面形貌，例如导电线和容纳导电线的ILD层之间的阶梯高度差。在实施例中，上覆蚀刻停止层被形成为与形貌共形并呈现该形貌。在实施例中，该形貌有助于朝向导电线引导上覆通孔蚀刻工艺，以阻碍导电通孔的“未着陆”。
在蚀刻停止层形貌的第一示例中，图60A-图60D示出了根据本公开的实施例的用于BEOL金属化层的凹陷的线形貌的结构布置的截面图。
参考图60A，集成电路结构6000包括处于衬底6002上方的层间电介质(ILD)层6004中并由第一层间电介质(ILD)层6004间隔开的多个导电互连线6006。出于示例性目的，多个导电互连线6006之一被示为耦合到下层通孔6007。多个导电互连线6006中的个体导电互连线具有处于ILD层6004的上表面6010下方的上表面6008。蚀刻停止层6012在ILD层6004和多个导电互连线6006上并与其共形。蚀刻停止层6012具有非平面上表面，并且非平面上表面的最上部分6014在ILD层6004之上，并且非平面上表面的最下部分6016在多个导电互连线6006之上。
导电通孔6018处于多个导电互连线6006中的个体导电互连线6006A上并与其电耦合。导电通孔6018在蚀刻停止层6012的开口6020中。开口6020在多个导电互连线6006中的个体6006A导电互连线之上但不在ILD层6014之上。导电通孔6018在蚀刻停止层6012上方的第二ILD层6022中。在一个实施例中，第二ILD层6022在蚀刻停止层6012上并与其共形，如图60A所示。
在实施例中，导电通孔6018的中心6024与多个导电互连线6006中的个体导电互连线6006A的中心6026对准，如图60A所示。然而，在另一个实施例中，导电通孔6018的中心6024从多个导电互连线6006中的个体导电互连线6006A的中心6026偏离，如图60B所示。
在实施例中，多个导电互连线6006中的个体导电互连线包括沿导电填充材料6030的侧壁和底部的阻挡层6028。在一个实施例中，阻挡层6028和导电填充材料6030都具有处于ILD层6004的上表面6010下方的最上表面，如图60A、图60B和图60C所示。在特定的这样的实施例中，阻挡层6028的最上表面在导电填充材料6030的最上表面上方，如图60C所示。在另一个实施例中，导电填充材料6030具有处于ILD层6004的上表面6010下方的最上表面，并且阻挡层6028具有与ILD层6004的上表面6010共面的最上表面，如图60D所示。
在实施例中，ILD层6004包括硅、碳和氧，并且蚀刻停止层6012包括硅和氮。在实施例中，多个导电互连线6006中的个体导电互连线的上表面6008在ILD层6004的上表面6010下方0.5-1.5纳米的范围内的量。
共同参考图60A-图60D，根据本公开的实施例，制造集成电路结构的方法包括在衬底6002上方的第一层间电介质(ILD)层6004中形成由第一层间电介质层间隔开的多个导电互连线。多个导电互连线相对于第一ILD层凹陷，以提供具有低于第一ILD层6004的上表面6010的上表面6008的多个导电互连线中的个体导电互连线6006。在使多个导电互连线凹陷之后，蚀刻停止层6012形成在第一ILD层6004和多个导电互连线6006上并与其共形。蚀刻停止层6012具有非平面上表面，其中非平面上表面的最上部分6016在第一ILD层6004之上，并且非平面上表面的最下部分6014在多个导电互连线6006之上。第二ILD层6022形成在蚀刻停止层6012上。在第二ILD层6022中蚀刻通孔沟槽。蚀刻停止层6012在蚀刻期间指向第二ILD层6022中的通孔沟槽的位置。通过通孔沟槽蚀刻该蚀刻停止层6012以在蚀刻停止层6012中形成开口6020。开口6020在多个导电互连线6006中的个体导电互连线6006A之上但不在第一ILD层6004之上。在通孔沟槽和蚀刻停止层6012中的开口6020中形成导电通孔6018。导电通孔6018在多个导电互连线6006中的个体导电互连线6006A上并与其电耦合。
在一个实施例中，多个导电互连线6006中的个体导电互连线包括沿导电填充材料6030的侧壁和底部的阻挡层6028，并且使多个导电互连线凹陷包括使阻挡层6028和导电填充材料6030都凹陷，如图60A-图60C所示。在另一个实施例中，多个导电互连线6006中的个体导电互连线包括沿导电填充材料6030的底部和侧壁的阻挡层6028，并且使多个导电互连线凹陷包括使导电填充材料6030凹陷，但大体上不使阻挡层6028凹陷，如图60D所示。在实施例中，蚀刻停止层6012重新指向光刻未对准的通孔沟槽图案。在实施例中，使多个导电互连线凹陷包括相对于第一ILD层6004凹陷处于0.5-1.5纳米的范围内的量。
在蚀刻停止层形貌的第二示例中，图61A-图61D示出了根据本公开的实施例的用于BEOL金属化层的阶梯线形貌的结构布置的截面图。
参考图61A，集成电路结构6100包括处于衬底6102上方的层间电介质(ILD)层6104中并由第一层间电介质(ILD)层6104间隔开的多个导电互连线6106。出于示例性目的，多个导电互连线6106之一被示为耦合到下层通孔6107。多个导电互连线6106中的个体导电互连线具有处于ILD层6104的上表面6110上方的上表面6108。蚀刻停止层6112在ILD层6104和多个导电互连线6106上并与其共形。蚀刻停止层6112具有非平面上表面，其中非平面上表面的最下部分6114在ILD层6104之上，并且非平面上表面的最上部分6116在多个导电互连线6106之上。
导电通孔6118在多个导电互连线6106中的个体导电互连线6106A上并与其电耦合。导电通孔6118在蚀刻停止层6112的开口6120中。开口6120在多个导电互连线6106中的个体导电互连线6106A之上但不在ILD层6114之上。导电通孔6118在蚀刻停止层6112上方的第二ILD层6122中。在一个实施例中，第二ILD层6122在蚀刻停止层6112上并与其共形，如图61A所示。
在实施例中，导电通孔6118的中心6124与多个导电互连线6106中的个体导电互连线6106A的中心6126对准，如图61A所示。然而，在另一个实施例中，导电通孔6118的中心6124从多个导电互连线6106中的个体导电互连线6106A的中心6126偏离，如图61B所示。
在实施例中，多个导电互连线6106中的个体导电互连线包括沿导电填充材料6130的侧壁和底部的阻挡层6128。在一个实施例中，阻挡层6128和导电填充材料6130都具有处于ILD层6104的上表面6110上方的最上表面，如图61A、图61B和图61C所示。在特定的这样的实施例中，阻挡层6128的最上表面低于导电填充材料6130的最上表面，如图61C所示。在另一个实施例中，导电填充材料6130具有处于ILD层6104的上表面6110上方的最上表面，并且阻挡层6128具有与ILD层6104的上表面6110共面的最上表面，如图61D所示。
在实施例中，ILD层6104包括硅、碳和氧，并且蚀刻停止层6112包括硅和氮。在实施例中，多个导电互连线6106中的个体导电互连线的上表面6108在ILD层6004上表面6110上方0.5-1.5纳米范围内的量。
共同参考图61A-图61D，根据本公开的实施例，制造集成电路结构的方法包括在衬底6102上方的第一层间电介质(ILD)层中形成由第一层间电介质层间隔开的多个导电互连线6106。第一ILD层6104相对于多个导电互连线6106凹陷，以提供具有处于第一ILD层6104的上表面6110上方的上表面6108的多个导电互连线6106中的个体导电互连线。在使第一ILD层6104凹陷之后，蚀刻停止层6112形成在第一ILD层6104和多个导电互连线6106上并与其共形。蚀刻停止层6112具有非平面上表面，其中非平面上表面的最下部分6114在第一ILD层6104之上，并且非平面上表面的最上部分6116在多个导电互连线6106之上。在蚀刻停止层6112上形成第二ILD层6122。在第二ILD层6122中蚀刻出通孔沟槽。蚀刻停止层6112在蚀刻期间指向第二ILD层6122中的通孔沟槽的位置。通过通孔沟槽蚀刻该蚀刻停止层6112以在蚀刻停止层6112中形成开口6120。开口6120在多个导电互连线6106中的个体导电互连线6106A之上但不在第一ILD层6104之上。在通孔沟槽和蚀刻停止层6112中的开口6120中形成导电通孔6118。导电通孔6118在多个导电互连线6106中的个体导电互连线6106A上并与其电耦合。
在一个实施例中，多个导电互连线6106中的个体导电互连线包括沿导电填充材料6130的侧壁和底部的阻挡层6128，并且使第一ILD层6104凹陷包括相对于阻挡层6128和导电填充材料6130二者凹陷，如图61A-图61C所示。在另一个实施例中，多个导电互连线6106中的个体导电互连线包括沿导电填充材料6130的侧壁和底部的阻挡层6128，并且使第一ILD层6104凹陷包括相对于导电填充材料6130凹陷但不相对于阻挡层6128凹陷，如图61D所示。在实施例中，其中蚀刻停止层6112重新指向光刻未对准的通孔沟槽图案。在实施例中，使第一ILD层6104凹陷包括相对于多个导电互连线6106凹陷处于0.5-1.5纳米的范围内的量。
在另一方面中，描述了用于对金属线端部进行图案化的技术。为了提供语境，在半导体制造的高级节点中，可以通过线栅格、线端部和通孔的单独图案化工艺来生成较低层级互连。然而，复合图案的保真性趋向于随着通孔侵占线端部(反之亦然)而劣化。本文描述的实施例提供了消除相关联的邻近规则的也称为插塞工艺的线端部工艺。实施例可以允许在线端部放置通孔，并允许大的通孔捆扎整个线端部。
为了提供更多语境，图62A示出了根据本公开的实施例的金属化层的平面图以及沿该平面图的a-a’轴截取对应截面图。图62B示出了根据本公开的实施例的线端部或插塞的截面图。图62C示出了根据本公开的实施例的线端部或插塞的另一截面图。
参考图62A，金属化层6200包括形成于电介质层6204中的金属线6202。金属线6202可以耦合到下层通孔6203。电介质层6204可以包括线端部或插塞区6205。参考图62B，可以通过对电介质层6204上的硬掩模层6210进行图案化并随后蚀刻电介质层6204的暴露部分来制造电介质层6204的线端部或插塞区6205。可以将电介质层6204的暴露部分蚀刻到适合于形成线沟槽6206的深度，或进一步蚀刻到适合于形成通孔沟槽6208的深度。参考图62C，可以在单次大曝光6216中制造与线端部或插塞6205的相对侧壁相邻的两个通孔，以最终形成线沟槽6212和通孔沟槽6214。
然而，再次参考图62A-62C，保真性问题和/或硬掩模腐蚀问题可能导致不完美的图案化方案。相比之下，本文描述的一个或多个实施例包括涉及在沟槽和通孔图案化工艺之后构造线端部电介质(插塞)的工艺流的实施方式。
在一方面中，然后，本文描述的一个或多个实施例涉及用于在金属线之间以及在相关联的导电通孔之间(在一些实施例中)构建非导电空间或中断(称为“线端部”、“插塞”或“切口”)的方式。通过定义，导电通孔用于着陆于先前层金属图案上。在这方面，本文描述的实施例实现了更鲁棒的互连制造方案，因为对光刻设备的对准的依赖程度更小。这样的互连制造方案可以用于放松对对准/曝光的约束，可以用于改善电接触(例如，通过减小通孔电阻)，并可以用于减小在其它情况下使用常规方式对这样的特征进行图案化所需的总工艺操作和处理时间。
图63A-图63F示出了根据本公开的实施例的表示插塞最后处理方案中的各种操作的平面图和对应截面图。
参考图63A，制造集成电路结构的方法包括在下层金属化层6300上方形成的层间电介质(ILD)材料层6302的上部部分6304中形成线沟槽6306。在ILD材料层6302的下部部分6310中形成通孔沟槽6308。通孔沟槽6308暴露下层金属化层6300的金属线6312。
参考图63B，在ILD材料层6302上方并在线沟槽6306和通孔沟槽6308中形成牺牲材料6314。牺牲材料6314上可以形成有硬掩模6315，如图63B所示。在一个实施例中，牺牲材料6314包括碳。
参考图63C，对牺牲材料6314进行图案化以打断线沟槽6306中的牺牲材料6314的连续性，例如，以在牺牲材料6314中提供开口6316。
参考图63D，利用电介质材料填充牺牲材料6314中的开口6316以形成电介质插塞6318。在实施例中，在利用电介质材料填充牺牲材料6314中的开口6316之后，去除硬掩模6315以提供具有处于ILD材料6302的上表面6322上方的上表面6320的电介质插塞6318，如图63D所示。去除牺牲材料6314以保留电介质插塞6318。
在实施例中，利用电介质材料填充牺牲材料6314的开口6316包括利用金属氧化物材料进行填充。在一个这样的实施例中，金属氧化物材料为氧化铝。在实施例中，利用电介质材料填充牺牲材料6316的开口6314包括使用原子层沉积(ALD)进行填充。
参考图63E，利用导电材料6324填充线沟槽6306和通孔沟槽6308。在实施例中，在电介质插塞6318和ILD层6302上方和之上形成导电材料6324，如所示。
参考图63F，对导电材料6324和电介质插塞6318进行平面化，以提供平面化电介质插塞6318’，打破线沟槽6306中的导电材料6324的连续性。
再次参考图63F，根据本公开的实施例，集成电路结构6350包括衬底上方的层间电介质(ILD)层6302。导电互连线6324在ILD层6302中的沟槽6306中。导电互连线6324具有第一部分6324A和第二部分6324B，第一部分6324A与第二部分6324B横向相邻。电介质插塞6318’介于导电互连线6324的第一6324A和第二6324B部分之间并与它们横向相邻。尽管未示出，在实施例中，导电互连线6324包括导电阻挡衬层和导电填充材料，上文描述了用于导电阻挡衬层和导电填充材料的示例性材料。在一个这样的实施例中，导电填充材料包括钴。
在实施例中，电介质插塞6318’包括金属氧化物材料。在一个这样的实施例中，金属氧化物材料为氧化铝。在实施例中，电介质插塞6318’与导电互连线6324的第一6324A和第二6324B部分直接接触。
在实施例中，电介质插塞6318’具有与导电互连线6324的底部6324C大体上共面的底部6318A。在实施例中，第一导电通孔6326在ILD层6302中的沟槽6308中。在一个这样的实施例中，第一导电通孔6326低于互连线6324的底部6324C，并且第一导电通孔6326电耦合到导电互连线6324的第一部分6324A。
在实施例中，第二导电通孔6328在ILD层6302中的第三沟槽6330中。第二导电通孔6328低于互连线6324的底部6324C，并且第二导电通孔6328电耦合到导电互连线6324的第二部分6324B。
可以使用诸如化学气相沉积工艺的填充工艺形成电介质插塞。所制造的电介质插塞中可能保留人工制品。作为示例，图64A示出了根据本公开的实施例的其中具有接缝的导电线插塞的截面图。
参考图64A，电介质插塞6418具有近似竖直接缝6400，其与导电互连线6324的第一部分6324A和导电互连线6324的第二部分6324B的间隔近似相等。
应当认识到，可以仅在选择的金属化层上，例如在下部金属化层中包括组分与容纳它们的ILD材料不同的电介质插塞。作为示例，图64B示出了根据本公开的实施例的在下部金属线位置处包括导电线插塞的金属化层的堆叠体的截面图。
参考图64B，集成电路结构6450包括处于衬底6452上方的第一层间电介质(ILD)层6454中并由第一层间电介质(ILD)层6454间隔开的第一多个导电互连线6456。第一多个导电互连线6456中的个体导电互连线具有被一个或多个电介质插塞6458打破的连续性。在实施例中，一个或多个电介质插塞6458包括与ILD层6452不同的材料。第二多个导电互连线6466在第一ILD层6454上方的第二ILD层6464中并由第二ILD层6464间隔开。在实施例中，第二多个导电互连线6466中的个体导电互连线具有被第二ILD层6464的一个或多个部分6468打破的连续性。应当认识到，如所示，在集成电路结构6450中可以包括其它金属化层。
在一个实施例中，一个或多个电介质插塞6458包括金属氧化物材料。在一个这样的实施例中，金属氧化物材料为氧化铝。在一个实施例中，第一ILD层6454和第二ILD层6464(以及因此，第二ILD层6464的一个或多个部分6568)包括掺碳氧化硅材料。
在一个实施例中，第一多个导电互连线6456中的个体导电互连线包括第一导电阻挡衬层6456A和第一导电填充材料6456B。第二多个导电互连线6466中的个体导电互连线包括第二导电阻挡衬层6466A和第二导电填充材料6466B。在一个这样的实施例中，第一导电填充材料6456B的组分与第二导电填充材料6466B不同。在特定的这样的实施例中，第一导电填充材料6456B包括钴，并且第二导电填充材料6466B包括铜。
在一个实施例中，第一多个导电互连线6456具有第一间距(P1，如类似层6470中所示)。第二多个导电互连线6466具有第二间距(P2，如类似层6480中所示)。第二间距(P2)大于第一间距(P1)。在一个实施例中，第一多个导电互连线6456中的个体导电互连线具有第一宽度(W1，如类似层6470中所示)。第二多个导电互连线6466中的个体导电互连线具有第二宽度(W2，如类似层6480中所示)。第二宽度(W2)大于第一宽度(W1)。
应当认识到，上文结合后段工艺(BEOL)结构和处理所述的层和材料可以形成于下层半导体衬底或结构(例如集成电路的下层器件层)上或上方。在实施例中，下层半导体衬底代表用于制造集成电路的一般工件物体。半导体衬底常常包括晶片或者硅或另一种半导体材料的其它片。适当的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)以及由其它半导体材料形成的类似衬底，例如包括锗、碳或III-V族材料的衬底。取决于制造阶段，半导体衬底常常包括晶体管、集成电路等。衬底还可以包括半导体材料、金属、电介质、掺杂物和半导体衬底中常见的其它材料。此外，所示的结构可以制造于下层较低层级的互连层上。
尽管关于选择操作详细描述了制造BEOL金属化层的金属化层或金属化层的部分的前述方法，但应当认识到，用于制造的额外或中间操作可以包括标准微电子制造工艺，例如光刻、蚀刻、薄膜沉积、平面化(例如化学机械抛光(CMP))、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平面化停止层的使用或与微电子部件制造相关联的任何其它动作。而且，应当认识到，可以按照替代次序实践针对前述工艺流所述的工艺操作，并不需要执行每个操作，或者可以执行额外的工艺操作，或者两者兼之。
在实施例中，如整个本说明书中所用的，层间电介质(ILD)材料由电介质层或绝缘材料层构成或包括电介质层或绝缘材料层。适当的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物、现有技术中已知的各种低k电介质材料及其组合。层间电介质材料可以通过例如化学气相沉积(CVD)、物理气相沉(PVD)的技术、或通过其它沉积方法形成。
在实施例中，同样如整个本说明书中所用，金属线或互连线材料(和通孔材料)由一种或多种金属或其它导电结构构成。常见的示例是使用可以或可以不包括铜和周围ILD材料之间的阻挡层的铜线和结构。如本文所用，术语金属包括多种金属的合金、堆叠体和其它组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠体等。于是，互连线可以是单一材料层，或者可以由几个层形成，包括导电衬层和填充层。可以使用诸如电镀、化学气相沉积或物理气相沉积的任何适当的沉积工艺来形成互连线。在实施例中，互连线由导电材料构成，导电材料例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。在本领域中，有时也将互连线称为迹线、导线、线路、金属、或简称互连。
在实施例中，同样如整个本说明书中所用，硬掩模材料由与层间电介质材料不同的电介质材料构成。在一个实施例中，可以在不同区域中使用不同硬掩模材料，以便提供相对于彼此以及相对于下层电介质和金属层的不同生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层，或这两者或其组合。其它适当材料可以包括基于碳的材料。在另一个实施例中，硬掩模材料包括金属种类。例如，硬掩模或其它上覆材料可以包括钛或另一种金属的氮化物(例如，氮化钛)的层。在这些层中的一个或多个中可以包括可能更少量的其它材料，例如氧。替代地，取决于特定实施方式，可以使用现有技术中已知的其它硬掩模层。硬掩模层可以通过CVD、PVD或其它沉积方法形成。
在实施例中，同样如整个本说明书中所用，使用193nm浸入光刻(i193)、极紫外(EUV)光刻或电子束直接写入(EBDW)光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂层(ARC)和光致抗蚀剂层构成的三层掩模。在特定的这种实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，并且抗反射涂层是硅ARC层。
在另一方面中，本文描述的一个或多个实施例涉及具有内部节点跳线的存储器位单元。特定实施例可以包括在高级自对准工艺技术中实施存储器位单元的布局高效的技术。实施例可以涉及10纳米或更小的技术节点。实施例可以通过利用有源栅极之上的接触部(COAG)或侵蚀性金属1(M1)间距缩放、或这两者来提供在相同占用面积内开发具有改进性能的存储器位单元的能力。实施例可以包括或涉及位单元布局，以使得能够在相同或更小占用面积中实现与先前技术节点相比更高性能的位单元。
根据本公开的实施例，实施较高金属层(例如，金属1或M1)跳线以连接内部节点，而不是使用传统的栅极-沟槽接触部-栅极接触部(poly-tcn-polycon)连接。在实施例中，有源栅极之上的接触部(COAG)集成方案与金属1跳线组合以连接内部节点，减轻或完全消除了为较高性能位单元增加占用面积的需求。亦即，可以实现改进的晶体管比例。在实施例中，这样的方式使得能够进行积极缩放，以为例如10纳米(10nm)技术节点提供改进的每晶体管的成本。可以在10nm技术中的SRAM、RF和双端口位单元中实施内部节点M1跳线，以产生非常紧凑的布局。
作为比较例，图65示出了针对存储器单元的单元布局的第一视图。
参考图65，示例性14纳米(14nm)布局6500包括位单元6502。位单元6502包括栅极或多线6504和金属1(M1)线6506。在图示的示例中，多线6504具有1x间距，并且M1线6506具有1x间距。在特定示例中，多线6504具有70nm间距，并且M1线6506具有70nm间距。
与图65相比，图66示出了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局的第一视图。
参考图66，示例性10纳米(10nm)布局6600包括位单元6602。位单元6602包括栅极或多线6604和金属1(M1)线6606。在图示的示例中，多线6604具有1x间距，并且M1线6606具有0.67x间距。结果得到交叠的线6605，其包括多线正上方的M1线。在特定实施例中，多线6604具有54nm间距，并且M1线6606具有36nm间距。
与布局6500相比，在布局6600中，M1间距小于栅极间距，每三条线就空出来额外的线(6605)(例如，对于每两条多线，有三条M1线)。“空出来的”M1线在本文中被称为内部节点跳线。内部节点跳线可以用于栅极到栅极(多到多)互连，或用于沟槽接触部到沟槽接触部互连。在实施例中，通过有源栅极之上的接触部(COAG)布置实现与多线的接触，使得能够制造内部节点跳线。
更一般地参考图66，在实施例中，集成电路结构包括衬底上的存储器位单元6602。存储器位单元6602包括沿衬底的第二方向2平行的第一和第二栅极线6604。第一和第二栅极线6602沿衬底的第一方向(1)具有第一间距，第一方向(1)垂直于第二方向(2)。第一、第二和第三互连线6606在第一和第二栅极线6604之上。第一、第二和第三互连线6606沿衬底的第二方向(2)平行。第一、第二和第三互连线6606沿第一方向具有第二间距，其中第二间距小于第一间距。在一个实施例中，第一、第二和第三互连线6606之一是用于存储器位单元6602的内部节点跳线。
如整个公开中所适用的，可以将栅极线6604称为在轨道上以形成栅格结构。因此，本文描述的栅格状图案可以具有以恒定间距间隔开并具有恒定宽度的栅极线或互连线。可以通过间距减半或间距四分或其它间距划分方式来制造图案。
作为比较示例，图67示出了针对存储器单元的单元布局6700的第二视图。
参考图67，14nm位单元6502被示为具有N扩散6702(例如，P型掺杂有源区，例如下层衬底的掺硼扩散区)和P扩散6704(例如，N型掺杂有源区，例如下层衬底的掺磷或砷或这两者的扩散区)，为了清晰起见而去除了M1线。位单元102的布局6700包括栅极线或多线6504、沟槽接触部6706、栅极接触部6708(14nm节点特有)和接触通孔6710。
与图67相比，图68示出了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局6800的第二视图。
参考图68，10nm位单元6602被示为具有N扩散6802(例如，P型掺杂有源区，例如下层衬底的掺硼扩散区)和P扩散6804(例如，N型掺杂有源区，例如下层衬底的掺磷或砷或这两者的扩散区)，为了清晰起见而去除了M1线。位单元202的布局6800包括栅极线或多线6604、沟槽接触部6806、栅极通孔6808(10nm节点特有)和沟槽接触通孔6710。
与布局6700和6800相比，根据本公开的实施例，在14nm布局中，内部节点仅由栅极接触部(GCN)连接。由于多到GCN空间约束，不能在相同占用面积中生成增强性能布局。在10nm布局中，该设计允许在栅极上着陆接触部(VCG)以消除对多接触部的需求。在一个实施例中，该布置使用M1实现了内部节点的连接，允许在14nm占用面积内增加有源区密度(例如，鳍状物的数量增大)。在10nm布局中，在使用COAG架构时，可以使扩散区之间的间隔更小，因为它们不受沟槽接触部到栅极接触部间隔的限制。在实施例中，图67的布局6700被称为112(1个鳍状物上拉、1个鳍状物传输门，2个鳍状物下拉)布置。相比而言，图68的布局6800被称为122(1个鳍状物上拉，2个鳍状物传输门，2个鳍状物下拉)布置，在特定实施例中，该布置处于与图67的112布局相同的占用面积内。在实施例中，122布置与112布置相比提供了改进的性能。
作为比较示例，图69示出了针对存储器单元的单元布局6900的第三视图。
参考图69，14nm位单元6502被示为具有金属0(M0)线6902，为了清晰起见去除了多线。还示出了金属1(M1)线6506、接触通孔6710、通孔0结构6904。
与图69相比，图70示出了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局7000的第三视图。
参考图70，10nm位单元6602被示为具有金属0(M0)线7002，为了清晰起见去除了多线。还示出了金属1(M1)线6606、栅极通孔6808、沟槽接触通孔6810和通孔0结构7004。与图69和图70相比，根据本公开的实施例，对于14nm布局而言，内部节点仅由栅极接触部(GCN)连接，而对于10nm布局而言，使用M1跳线连接内部节点之一。
共同参考图66、图68和图70，根据本公开的实施例，集成电路结构包括衬底上的存储器位单元6602。存储器位单元6602包括沿衬底的第一方向(1)平行的第一(顶部6802)有源区、第二(顶部6804)有源区、第三(底部6804)有源区和第四(底部6802)有源区。第一(左6604)和第二(右6604)栅极线在第一、第二、第三和第四有源区6802/6804之上。第一和第二栅极线6604沿衬底的第二方向(2)平行，第二方向(2)垂直于第一方向(1)。第一(远左6606)、第二(近左6606)和第三(近右6606)互连线在第一和第二栅极线6604之上。第一、第二和第三互连线6606沿衬底的第二方向(2)平行。
在实施例中，第一(远左6606)和第二(近左6606)互连线在第一、第二、第三和第四有源区6802/6804中的一个或多个之上的第一和第二栅极线6604的位置处(例如，在所谓的“有源栅极”位置处)电连接到第一和第二栅极线6604。在一个实施例中，第一(远左6606)和第二(近左6606)互连线由竖直位于第一和第二互连线6606与第一和第二栅极线6604之间的居间的多个互连线7004电连接到第一和第二栅极线6604。居间的多个互连线7004沿衬底的第一方向(1)平行。
在实施例中，第三互连线(近右6606)将存储器位单元6602的栅极电极对电耦合在一起，该栅极电极对包括在第一和第二栅极线6604中。在另一个实施例中，第三互连线(近右6606)将存储器位单元6602的沟槽接触部对电耦合在一起，该沟槽接触部对包括在多个沟槽接触部线6806中。在实施例中，第三互连线(近右6606)是内部节点跳线。
在实施例中，第一有源区(顶部6802)为P型掺杂有源区(例如，为NMOS器件提供N扩散)，第二有源区(顶部6804)为N型掺杂有源区(例如，为PMOS器件提供P扩散)，第三有源区(底部6804)为N型掺杂有源区(例如，为PMOS器件提供P扩散)，并且第四有源区(底部6802)为N型掺杂有源区(例如，为NMOS器件提供N扩散)。在实施例中，第一、第二、第三和第四有源区6802/6804在硅鳍状物中。在实施例中，存储器位单元6602包括基于单个硅鳍状物的上拉晶体管、基于两个硅鳍状物的传输门晶体管、以及基于两个硅鳍状物的下拉晶体管。
在实施例中，第一和第二栅极线6604沿衬底的第二方向(2)平行地与多个沟槽接触部线6806中的个体沟槽接触部线交替。多个沟槽接触部线6806包括存储器位单元6602的沟槽接触部。第一和第二栅极线6604包括存储器位单元6602的栅极电极。
在实施例中，第一和第二栅极线6604沿第一方向(1)具有第一间距。第一、第二和第三互连线6606沿第二方向(2)具有第二间距。在一个这种实施例中，第二间距小于第一间距。在具体的这种实施例中，第一间距在50纳米到60纳米的范围内，并且第二间距在30纳米到40纳米的范围内。在特定的这种实施例中，第一间距为54纳米，并且第二间距为36纳米。
可以实施本文描述的实施例以在与先前技术节点相对相同的位单元占用面积内提供增大数量的鳍状物，相对于前一代增强了较小技术节点存储器位单元的性能。作为示例，图71A和图71B分别示出了根据本公开的实施例的针对六晶体管(6T)静态随机存取存储器(SRAM)的位单元布局和示意图。
参考图71A和图71B，位单元布局7102中包括沿方向(2)平行的栅极线7104(也可以称为多线)。沟槽接触部线7106与栅极线7104交替。栅极线7104和沟槽接触部线7106在沿方向(1)平行的NMOS扩散区7108(例如，P型掺杂有源区，例如下层衬底的掺硼扩散区)和PMOS扩散区7110(例如，N型掺杂有源区，例如下层衬底的掺磷或砷或这两者的扩散区)之上。在实施例中，NMOS扩散区7108两者均包括两个硅鳍状物。PMOS扩散区7110两者均包括一个硅鳍状物。
再次参考图71A和图71B，NMOS传输门晶体管7112、NMOS下拉晶体管7114和PMOS上拉晶体管7116由栅极线7104以及NMOS扩散区7108和PMOS扩散区7110形成。还示出了字线(WL)7118、内部节点7120和7126、位线(BL)7122、位线条(BLB)7124、SRAM VCC 7128和VSS7130。
在实施例中，向第一和第二栅极线7104的有源栅极位置制作与位单元布局7102的第一和第二栅极线7104的接触。在实施例中，6T SRAM位单元7104包括内部节点跳线，例如上文所述。
在实施例中，本文描述的布局与均匀插塞和掩模图案(包括均匀鳍状物修剪掩模)兼容。布局可以与非EUV工艺兼容。此外，布局可以仅要求使用中间鳍状物修剪掩模。与其它布局相比，本文描述的实施例在面积方面能够增大密度。可以实施实施例以在高级自对准工艺技术中提供布局高效的存储器实施方式。在管芯面积或存储器性能或这两者方面，可以实现优点。通过这样的布局方式能够独特地实现电路技术。
本文描述的一个或多个实施例涉及在平行互连线(例如，金属1线)和栅极线未对准时的多版本库单元处理。实施例可以涉及10纳米或更小的技术节点。实施例可以包括或涉及单元布局，其使得能够在相同或更小占用面积中实现与先前技术节点相比更高性能的单元。在实施例中，覆在栅极线上方的互连线被制造成相对于下层栅极线具有增大的密度。这样的实施例能够实现增大的引脚命中、增大的路由可能性或增大的对单元引脚的访问。可以实施实施例以提供大于6％的块级密度。
为了提供语境，栅极线和互连的下一平行级(典型称为金属1，并且金属0层在金属1和栅极线之间正交延伸)需要在块级对准。然而，在实施例中，使金属1线的间距不同于(例如，小于)栅极线的间距。对于每个单元有两种标准单元版本(例如，两种不同的单元图案)可用于适应间距的差异。选择的特定版本遵循在块级遵守的规则放置。如果未正确选择，可能出现污染的配准(DR)。根据本公开的实施例，实施了相对于下层栅极线具有增大的间距密度的较高金属层(例如，金属1或M1)。在实施例中，这样的方式使得能够进行积极缩放，以为例如10纳米(10nm)技术节点提供改进的每晶体管的成本。
图72示出了根据本公开的实施例的用于同一标准单元的两种不同布局的截面图。
参考图72的部分(a)，栅极线7204A组覆在衬底7272A上。金属1(M1)互连7206A组覆在栅极线7204A组上。金属1(M1)互连7206A组比栅极线7204A组具有更紧密的间距。然而，最外的金属1(M1)互连7206A具有与最外的栅极线7204A的外部对准。出于设计的目的，如整个本公开中所用，将图72的部分(a)的对准布置称为具有偶(E)对准。
与部分(a)相反，参考图72的部分(b)，栅极线7204B组覆在衬底7202B上。金属1(M1)互连7206B组覆在栅极线7204B组上。金属1(M1)互连7206B组比栅极线7204B组具有更紧密的间距。最外的金属1(M1)互连7206B不具有与最外的栅极线7204B的外部对准。出于设计的目的，如整个本公开中所用，将图72的部分(b)的非对准布置称为具有奇(O)对准。
图73示出了根据本公开的实施例的指示偶(E)或奇(O)指定的四种不同单元布置的平面图。
参考图73的部分(a)，单元7300A具有栅极(或多)线7302A和金属1(M1)线7304A。单元7300A被指定为EE单元，因为单元7300A的左侧和单元7300A的右侧具有对准的栅极7302A和M1 7304A线。相比而言，参考图73的部分(b)，单元7300B具有栅极(或多)线7302B和金属1(M1)线7304B。单元7300B被指定为OO单元，因为单元7300B的左侧和单元7300B的右侧具有非对准的栅极7302B和M1 7304B线。
参考图73的部分(c)，单元7300C具有栅极(或多)线7302C和金属1(M1)线7304C。单元7300C被指定为EO单元，因为单元7300C的左侧具有对准的栅极7302C和M1 7304C线，但单元7300C的右侧具有非对准的栅极7302C和M1 7304C线。相比而言，参考图73的部分(d)，单元7300D具有栅极(或多)线7302D和金属1(M1)线7304D。单元7300D被指定为OE单元，因为单元7300D的左侧具有非对准的栅极7302D和M17304D线，但单元7300D的右侧具有对准的栅极7302D和M1 7304D线。
作为用于放置标准单元类型的所选择的第一或第二版本的基础，图74示出了根据本公开的实施例的块级多网格的平面图。参考图74，块级多网格7400包括沿方向7404平行延伸的栅极线7402。指定的单元布局边界7406和7408被示为沿第二正交方向延伸。栅极线7402在偶(E)和奇(O)指定之间交替。
图75示出了根据本公开的实施例基于具有不同版本的标准单元的示例性可接受(通过)布局。参考图75，布局7500包括在边界7406和7408之间按照从左到右的次序放置的类型7300C/7300D的三个单元：7300D，邻接的第一7300C和间隔开的第二7300C。7300C和7300D之间的选择基于对应栅极线7402上的E或O指定的对准。布局7500还包括在边界7408下方按照从左到右的次序放置的类型7300A/7300B的单元：第一7300A与第二7300A间隔开。7300A和7300B之间的选择基于对应栅极线7402上的E或O指定的对准。在布局7500中不出现污染的配准(DR)的意义上，布局7500是通过单元。应当认识到，p指定功率，并且a、b、c或o为示例性鳍状物。在布置7500中，功率线p跨越边界7408彼此对齐。
更一般地参考图75，根据本公开的实施例，集成电路结构包括沿衬底的第一方向平行且沿与第一方向正交的第二方向具有间距的多个栅极线7402。单元类型的第一版本7300C在多个栅极线7402的第一部分之上。单元类型的第一版本7300C包括沿第二方向具有第二间距的第一多个互连线，第二间距小于第一间距。单元类型的第二版本7300D在多个栅极线7402的沿第二方向与单元类型的第一版本7300C横向相邻的第二部分之上。单元类型的第二版本7300D包括沿第二方向具有第二间距的第二多个互连线。单元类型的第二版本7300D在结构上与单元类型的第一版本7300C不同。
在实施例中，在单元类型的第一版本7300C沿第二方向的第一边缘(例如，左边缘)而非第二边缘(例如，右边缘)处，单元类型的第一版本7300C的第一多个互连线中的个体互连线沿第一方向与多个栅极线7402中的个体栅极线对准。在一个这样的实施例中，单元类型的第一版本7300C是NAND单元的第一版本。在单元类型的第二版本7300D沿第二方向的第一边缘(例如，左边缘)处，单元类型的第二版本7300D的第二多个互连线中的个体互连线沿第一方向与多个栅极线7402中的个体栅极线不对准，而在单元类型的第二版本7300D沿第二方向的第二边缘(例如，右边缘)处，单元类型的第二版本7300D的第二多个互连线中的个体互连线沿第一方向与多个栅极线7402中的个体栅极线对准。在一个这样的实施例中，单元类型的第二版本7300D是NAND单元的第二版本。
在另一个实施例中，第一和第二版本是从单元类型7300A和7300D中选择的。在单元类型的第一版本7300A沿第二方向的两个边缘处，单元类型的第一版本7300A的第一多个互连线中的个体互连线沿第一方向与多个栅极线7402中的个体栅极线对准。在一个实施例中，单元类型的第一版本7300A是反相器单元的第一版本。应当认识到，在单元类型的第二版本7300B沿第二方向的两个边缘处，单元类型的第二版本7300B的第二多个互连线中的个体互连线在其它情况下沿第一方向与多个栅极线7402的个体栅极线不对准。在一个实施例中，单元类型的第二版本7300B是反相器单元的第二版本。
图76示出了根据本公开的实施例的基于具有不同版本的标准单元的示例性不可接受(失败)布局。参考图76，布局7600包括在边界7406和7408之间按照从左到右的次序放置的类型7300C/7300D的三个单元：7300D，邻接的第一7300C和间隔开的第二7300C。7300C和7300D之间的适当选择基于对应栅极线7402上的E或O指定的对准，如所示。然而，布局7600还包括在边界7408下方按照从左到右的次序放置的类型7300A/7300B的单元：第一7300A与第二7300A间隔开。布局7600与7500不同之处在于：第二7300A向左移动了一条线。尽管7300A和7300B之间的选择应当基于对应栅极线7402上的E或O指定的对准，但并非如此，并且第二单元7300A未对准，其一个结果是未对准的功率(p)线。布局7600为失败单元，因为在布局7600中出现了污染的配准(DR)。
图77示出了根据本公开的实施例的基于具有不同版本的标准单元的另一示例性可接受(通过)布局。参考图77，布局7700包括在边界7406和7408之间按照从左到右的次序放置的类型7300C/7300D的三个单元：7300D，邻接的第一7300C和间隔开的第二7300C。7300C和7300D之间的选择基于对应栅极线7402上的E或O指定的对准。布局7700还包括在边界7408下方按照从左到右的次序放置的类型7300A/7300B的单元：7300A与7300B间隔开。在布局7600中7300B的位置与7300A的位置相同，但选择的单元7300B基于对应栅极线7402上的O指定的适当对准。在布局7700中不出现污染的配准(DR)的意义上，布局7700是通过单元。应当认识到，p指定功率，并且a、b、c或o为示例性鳍状物。在布置7700中，功率线p跨越边界7408彼此对齐。
共同参考图76和图77，制造用于集成电路结构的布局的方法包括将沿第一方向平行的多个栅极线7402中的交替的栅极线指定为沿第二方向的偶(E)或奇(O)。然后在多个栅极线7402之上为单元类型选择位置。该方法还包括取决于位置而在单元类型的第一版本和单元类型的第二版本之间进行选择，第二版本在结构上与第一版本不同，其中单元类型的选定版本针对单元类型沿第二方向的边缘处的互连具有偶(E)或奇(O)指定，并且其中单元类型边缘的指定与互连下方的多个栅极线中的个体栅极线的指定匹配。
在另一方面中，一个或多个实施例涉及在鳍状物场效应晶体管(FET)架构中包括的基于鳍状物的结构上制造金属电阻器。在实施例中，由于更快数据传输速率需要高速IO，这样的精密电阻器被植入作为片上系统(SoC)技术的基础部件。这样的电阻器由于具有低变动和接近零的温度系数而可以实现高速模拟电路(例如CSI/SERDES)和缩放的IO架构。在一个实施例中，本文描述的电阻器是可调节电阻器。
为了提供语境，当前工艺技术中使用的传统电阻器通常落在两个类别之一中：一般电阻器或精密电阻器。诸如沟槽接触电阻器的一般电阻器的成本中等，但可能由于所用制造方法中固有的变动或电阻器的相关联的较大温度系数或这两者而遭受高变动。精密电阻器可以减轻变动和温度系数问题，但常常带来更高工艺成本和所需制造操作数量增多的代价。多晶硅精密电阻器的集成在高k/金属栅极工艺技术中带来了越来越大的困难。
根据实施例，描述了基于鳍状物的薄膜电阻器(TFR)。在一个实施例中，这样的电阻器具有接近零的温度系数。在一个实施例中，这样的电阻器由于尺寸控制而呈现出减小的变动。根据本公开的一个或多个实施例，在鳍式FET晶体管架构内制造集成精密电阻器。应当认识到，高k/金属栅极工艺技术中使用的传统电阻器通常是钨沟槽接触部(TCN)、阱电阻器或多晶硅精密电阻器。这样的电阻器要么增大工艺成本或复杂度，要么由于所用制造工艺的变动而遭受高变动和差温度系数。相比之下，在实施例中，集成鳍状物的薄膜电阻器的制造能够实现替代已知方式的成本中等、温度系数良好(接近零)且低变动的方案。
为了提供更多语境，已经使用二维(2D)金属薄膜或高掺杂多线制造了现有技术的精密电阻器。这样的电阻器往往被离散化到固定值的模板中，因此，难以实现更精细粒度的电阻值。
为了解决以上问题中的一个或多个，根据本公开的一个或多个实施例，本文中描述了使用鳍状物骨干(例如硅鳍状物骨干)的高密度精密电阻器的设计。在一个实施例中，这样的高密度精密电阻器的优点包括可以使用鳍状物包装密度来实现高密度。此外，在一个实施例中，这样的电阻器与有源晶体管集成在同一层级上，实现了紧凑电路的制造。使用硅鳍状物骨干可以允许高包装密度并提供多个自由度以控制电阻器的电阻。因此，在具体实施例中，利用鳍状物图案化工艺的灵活性提供宽范围的电阻值，从而得到可调节精密电阻器制造。
作为基于鳍状物的精密电阻器的示例性几何形状，图78示出了根据本公开的实施例的基于鳍状物的薄膜电阻器结构的部分切割平面图和对应截面图，其中截面图是沿部分切割平面图的a-a’轴截取的。
参考图78，集成电路结构7800包括衬底7804上方的突出穿过沟槽隔离区7814的半导体鳍状物7802。在一个实施例中，半导体鳍状物7802从衬底7804突出并与其连续，如所示。半导体鳍状物具有顶表面7805、第一端部7806(在部分切割平面图中被示为虚线，因为在该视图中鳍状物被覆盖)、第二端部7808(在部分切割平面图中被示为虚线，因为在该视图中鳍状物被覆盖)、以及第一端部7806和第二端部7808之间的侧壁7807对。应当认识到，在部分切割平面图中，侧壁7807实际被层7812覆盖。
隔离层7812与半导体鳍状物7802的顶表面7805、第一端部7806、第二端部7808和侧壁7807对共形。金属电阻器层7810与隔离层7814共形，该隔离层7814与半导体鳍状物7802的顶表面7805(金属电阻器层部分7810A)、第一端部7806(金属电阻器层部分7810B)、第二端部7808(金属电阻器层部分7810C)和侧壁7807对(金属电阻器层部分7810D)共形。在特定实施例中，金属电阻器层7810包括与侧壁7807相邻的有脚特征7810E。隔离层7812将金属电阻器层7810与半导体鳍状物7802电隔离，因此，与衬底7804电隔离。
在实施例中，金属电阻器层7810由适于提供接近零的温度系数的材料构成，因为金属电阻器层部分7810的电阻不会在由其制造的薄膜电阻器(TFR)的工作温度的范围内显著变化。在实施例中，金属电阻器层7810是氮化钛(TiN)层。在另一个实施例中，金属电阻器层7810是钨(W)金属层。应当认识到，可以为金属电阻器层7810使用其它金属来代替氮化钛(TiN)或钨(W)或者与氮化钛(TiN)或钨(W)组合。在实施例中，金属电阻器层7810具有大约在2-5纳米的范围内的厚度。在实施例中，金属电阻器层7810具有大约在100-100，000欧姆/平方的范围内的电阻率。
在实施例中，阳极电极和阴极电极电连接到金属电阻器层7810，下文结合图84更详细地描述了其示例性实施例。在一个这样的实施例中，金属电阻器层7810、阳极电极和阴极电极形成精密薄膜电阻器(TFR)无源器件。在实施例中，基于图78的结构7800的TFR允许基于鳍状物7802的高度、鳍状物7802的宽度、金属电阻器层7810的厚度和总鳍状物7802长度来精密控制电阻。这些自由度可以允许电路设计者实现选定的电阻值。此外，由于电阻器图案化是基于鳍状物的，所以在晶体管密度的尺度上高密度是可能的。
在实施例中，使用现有技术鳍式FET处理操作提供适于制造基于鳍状物的电阻器的鳍状物。这种方式的优点可能在于其高密度和对有源晶体管的接近，使得能够容易地集成到电路中。而且，下层鳍状物的几何形状的灵活性允许宽范围的电阻值。在示例性处理方案中，首先使用骨干光刻和间隔体化方式图案化出鳍状物。然后利用隔离氧化物覆盖鳍状物，该隔离氧化物被凹陷以设定电阻器的高度。然后在鳍状物上共形地沉积绝缘氧化物以将导电膜与下层衬底(例如下层硅衬底)分开。然后在鳍状物上沉积金属或高掺杂多晶硅膜。然后对膜进行间隔体化以生成精密电阻器。
在示例性处理方案中，图79-图83示出了根据本公开的实施例的表示制造基于鳍状物的薄膜电阻器结构的方法中的各种操作的平面图和对应截面图。
参考图79，平面图和沿平面图的b-b’轴截取的对应截面图示出了在半导体衬底7801上形成骨干模板结构7902之后的工艺流的阶段。然后形成与骨干模板结构7902的侧壁表面共形的侧壁间隔体层7904。在实施例中，在骨干模板结构7902的图案化之后，共形氧化物材料被沉积并且然后被各向异性蚀刻(间隔体化)以提供侧壁间隔体层7904。
参考图80，平面图示出了例如通过光刻掩蔽和曝光工艺使侧壁间隔体层7904的区域7906曝光之后的工艺流的阶段。然后，例如通过蚀刻工艺去除区域7906中包括的侧壁间隔体层7904的部分。去除的部分是将用于最终鳍状物界定的那些部分。
参考图81，平面图和沿平面图的c-c’轴截取的对应截面图示出了去除图80的区域7906中包括的侧壁间隔体层7904的部分以形成鳍状物图案化掩模(例如，氧化物鳍状物图案化掩模)之后的工艺流的阶段。然后去除骨干模板结构7902，并将剩余的图案化掩模用作蚀刻掩模以对衬底7801进行图案化。在衬底7801的图案化以及接下来的鳍状物图案化掩模的去除时，半导体鳍状物7802保持从现在图案化的半导体衬底7804突出并与其连续。半导体鳍状物7802具有顶表面7805、第一端部7806、第二端部7808以及第一端部和第二端部之间的侧壁7807对，如上文结合图78所述。
参考图82，平面图和沿平面图的d-d’轴截取的对应截面图示出了在形成沟槽隔离层7814之后的工艺流的阶段。在实施例中，通过沉积绝缘材料并接下来使之凹陷以界定鳍状物高度(Hsi)来形成沟槽隔离层7814。
参考图83，平面图和沿平面图的e-e’轴截取的对应截面图示出了在形成隔离层7812之后的工艺流的阶段。在实施例中，通过化学气相沉积(CVD)工艺形成隔离层7812。形成与半导体鳍状物7802的顶表面7805、第一端部7806、第二端部7808和侧壁(7807)对共形的隔离层7812。然后形成与隔离层7812共形的金属电阻器层7810，该隔离层7812与半导体鳍状物7802的顶表面、第一端部、第二端部和侧壁对共形。
在实施例中，使用均厚沉积和后续各向异性蚀刻工艺形成金属电阻器层7810。在实施例中，使用原子层沉积(ALD)形成金属电阻器层7810。在实施例中，金属电阻器层7810被形成为处于2-5纳米的范围内的厚度。在实施例中，金属电阻器层7810是或包括氮化钛(TiN)层或钨(W)层。在实施例中，金属电阻器层7810被形成为具有100-100，000欧姆/平方的范围内的电阻率。
在后续处理操作中，一对阳极或阴极电极可以被形成并可以电连接到图83的结构的金属电阻器层7810。作为示例，图84示出了根据本公开的实施例的具有用于阳极或阴极电极接触部的多种示例性位置的基于鳍状物的薄膜电阻器结构的平面图。
参考图84，第一阳极或阴极电极(例如8400、8402、8404、8406、8408、8410之一)电连接到金属电阻器层7810。第二阳极或阴极电极(例如8400、8402、8404、8406、8408、8410中的另一个)电连接到金属电阻器层7810。在实施例中，金属电阻器层7810、阳极电极和阴极电极形成精密薄膜电阻器(TFR)无源器件。精密TRF无源器件可以是可调节的，因为可以基于第一阳极或阴极电极和第二阳极或阴极电极之间的距离来选择电阻。可以通过形成多种实际电极(例如8400、8402、8404、8406、8408、8410和其它可能电极)并且然后基于互连电路选择实际配对，来提供选择。替代地，可以形成单个阳极或阴极配对，并在制造TFR器件期间选择用于每者的位置。在任一种情况下，在实施例中，用于阳极或阴极电极之一的位置在鳍状物7802的端部(例如，在位置8400或8402处)，在鳍状物7802的角部(例如，在位置8404、8406或8408处)，或在角部之间的过渡的中心(例如，在位置8410处)。
在示例性实施例中，第一阳极或阴极电极电连接到接近半导体鳍状物7802的第一端部7806(例如，在位置8400处)的金属电阻器层7810。第二阳极或阴极电极电连接到接近半导体鳍状物7802的第二端部7808(例如，在位置8402处)的金属电阻器层7810。
在另一个示例性实施例中，第一阳极或阴极电极电连接到接近半导体鳍状物7802的第一端部7806(例如，在位置8400处)的金属电阻器层7810。第二阳极或阴极电极电连接到远离半导体鳍状物7802的第二端部7808(例如，在位置8410、8408、8406或8404处)的金属电阻器层7810。
在另一个示例性实施例中，第一阳极或阴极电极电连接到远离半导体鳍状物7802的第一端部7806(例如，在位置8404或8406处)的金属电阻器层7810。第二阳极或阴极电极电连接到远离半导体鳍状物7802的第二端部7808(例如，在位置8410或8408处)的金属电阻器层7810。
更具体而言，根据本公开的一个或多个实施例，将基于鳍状物的晶体管架构的形貌特征用作制造嵌入式电阻器的基础。在一个实施例中，在鳍状物结构上制造精密电阻器。在具体实施例中，这样的方式实现了诸如精密电阻器的无源部件的非常高密度的集成。
应当认识到，多种鳍状物几何形状都适于制造基于鳍状物的精密电阻器。图85A-图85D示出了根据本公开的实施例的用于制造基于鳍状物的精密电阻器的各种鳍状物几何形状的平面图。
在实施例中，参考图85A-图85C，半导体鳍状物7802是非线性半导体鳍状物。在一个实施例中，半导体鳍状物7802在衬底上方突出穿过沟槽隔离区。金属电阻器层7810与和非线性半导体鳍状物7802共形的隔离层(未示出)共形。在一个实施例中，两个或更多阳极或阴极电极8400电连接到金属电阻器层7810，图85A-图85C中的虚线圆示出了其示例性任选位置。
非线性鳍状物几何形状包括一个或多个角，例如但不限于单个角(例如，L形)、两个角(例如，U形)、四个角(例如，S形)或六个角(例如，图78的结构)。在实施例中，非线性鳍状物几何形状为开放结构几何形状。在另一个实施例中，非线性鳍状物几何形状为封闭结构几何形状。
作为针对非线性鳍状物几何形状的开放结构几何形状的示例性实施例，图85A示出了具有一个角以提供开放结构L形几何形状的非线性鳍状物。图85B示出了具有两个角以提供开放结构U形几何形状的非线性鳍状物。在开放结构的情况下，非线性半导体鳍状物7802具有顶表面、第一端部、第二端部以及第一端部与第二端部之间的侧壁对。金属电阻器层7810与隔离层(未示出)共形，该隔离层与顶表面、第一端部、第二端部以及第一端部与第二端部之间的侧壁对共形。
在具体实施例中，再次参考图85A和图85B，第一阳极或阴极电极电连接到接近开放结构非线性半导体鳍状物的第一端部的金属电阻器层7810，并且第二阳极或阴极电极电连接到接近开放结构非线性半导体鳍状物的第二端部的金属电阻器层7810。在另一个具体实施例中，第一阳极或阴极电极电连接到接近开放结构非线性半导体鳍状物的第一端部的金属电阻器层7810，并且第二阳极或阴极电极电连接到远离开放结构非线性半导体鳍状物的第二端部的金属电阻器层7810。在另一个具体实施例中，第一阳极或阴极电极电连接到远离开放结构非线性半导体鳍状物的第一端部的金属电阻器层7810，并且第二阳极或阴极电极电连接到远离开放结构非线性半导体鳍状物的第二端部的金属电阻器层7810。
作为针对非线性鳍状物几何形状的封闭结构几何形状的示例性实施例，图85C示出了具有四个角以提供封闭结构正方形或矩形几何形状的非线性鳍状物。在封闭结构的情况下，非线性半导体鳍状物7802具有顶表面以及侧壁对，尤其是内侧壁和外侧壁。然而，封闭结构不包括暴露的第一和第二端部。金属电阻器层7810与隔离层(未示出)共形，该隔离层与鳍状物7802的顶表面、内侧壁和外侧壁共形。
在另一个实施例中，参考图85D，半导体鳍状物7802是线性半导体鳍状物。在一个实施例中，半导体鳍状物7802在衬底上方突出穿过沟槽隔离区。金属电阻器层7810与和线性半导体鳍状物7802共形的隔离层(未示出)共形。在一个实施例中，两个或更多阳极或阴极电极8400电连接到金属电阻器层7810，图85D中的虚线圆示出了其示例性任选位置。
在另一方面中，根据本公开的实施例，描述了用于针对光刻的高分辨率相移掩模(PSM)制造的新结构。这样的PSM掩模可以用于一般(直接)光刻或互补光刻。
光刻常用于在光致抗蚀剂层中形成图案的制造工艺中。在光刻工艺中，在要蚀刻的下方的层之上沉积光致抗蚀剂层。典型地，下方的层是半导体层，但可以是任何类型的硬掩模或电介质材料。然后通过光掩模或分划板将光致抗蚀剂层选择性地暴露于辐射。然后对光致抗蚀剂显影，并且在“正”光致抗蚀剂的情况下，去除光致抗蚀剂中的暴露于辐射的那些部分。
在通常称为“光刻机”或“扫描机”的光刻曝光工具内放置用于对晶片进行图案化的光掩模或分划板。在光刻机或扫描机机器中，在辐射源和晶片之间放置光掩模或分划板。光掩模或分划板典型地由放在石英基板上的图案化铬(吸收器层)形成。辐射大体上无衰减地通过光掩模或分划板的处于没有铬的位置中的石英区段。相比之下，辐射不会通过掩模的铬部分。因为入射在掩模上的辐射要么完全通过石英区段，要么完全被铬区段阻挡，所以该类型的掩模被称为二元掩模。在辐射选择性地通过掩模之后，通过经由一系列透镜将掩模的图像投射到光致抗蚀剂中而将掩模上的图案转移到光致抗蚀剂中。
随着光掩模或分划板上的特征变得越来越近，在掩模上的特征的尺寸与光源的波长相当时，衍射效应开始产生影响。衍射使投射到光致抗蚀剂上的图像模糊，导致分辨率变差。
用于防止衍射图案干扰光致抗蚀剂的期望图案化的一种方式是利用被称为移相器的透明层覆盖光掩模或分划板中的选定开口。移相器将多组曝光射线之一移动到与另一相邻组不同相，这样抵消了衍射的干涉图案。该方式被称为相移掩模(PSM)方式。尽管如此，减少缺陷并增大掩模生产的生产量的替代掩模制造方案是光刻工艺发展的重点关注领域。
本公开的一个或多个实施例涉及用于制造光刻掩模的方法和所得的光刻掩模。为了提供语境，满足半导体业阐述的积极器件缩放目标的要求依赖于光刻掩模以高保真性图案化出更小特征的能力。然而，图案化出越来越小的特征的方式为掩模制造提出了严峻的挑战。就这一点而言，当前广泛使用的光刻掩模依赖于相移掩模(PSM)技术的概念来图案化出特征。然而，减少缺陷同时生成越来越小的图案仍然是掩模制造中的最大障碍之一。使用相移掩模可能具有几个缺点。第一，相移掩模的设计是需要大量资源的相对复杂的流程。第二，因为相移掩模的性质，难以检查相移掩模中是否存在缺陷。相移掩模中这的这种缺陷来自于当前用于生产掩模自身的集成方案。一些相移掩模采用了麻烦且有些容易出现缺陷的方式来对厚的光吸收材料进行图案化，并且然后将图案转移到辅助相移的辅助层。使事情复杂化的是，吸收器层经受两次等离子体蚀刻，结果，等离子体蚀刻的不希望的效应导致掩模生产中出现缺陷，所述效应例如加载效应、反应离子蚀刻滞后、充电和可再现效应。
制造无缺陷光刻掩模的材料和新颖的集成技术中的创新仍然是实现器件缩放的高优先级事项。因此，为了充分利用相移掩模技术，可能需要新颖的集成方案，该方案采用(i)以高保真性图案化相移层，以及(ii)在制造的最终阶段期间仅对吸收器进行一次图案化。此外，这样的制造方案还可以提供其它优点，例如材料选择的灵活性、在制造期间衬底损伤减少、以及掩模制造的生产量增大。
图86示出了根据本公开的实施例的光刻掩模结构8601的截面图。光刻掩模8601包括管芯内区8610、框架区8620和管芯-框架界面区8630。管芯-框架界面区8630包括管芯内区8610和框架区8620的相邻部分。管芯内区8610包括直接设置于衬底8600上的图案化的移相器层8606，其中图案化的移相器层具有带侧壁的特征。框架区8620围绕管芯内区8610，并包括直接设置于衬底8600上的图案化的吸收器层8602。
设置于衬底8600上的管芯-框架界面区8630包括双层堆叠体8640。双层堆叠体8640包括设置于下部图案化的移相器层8606上的上层8604。双层堆叠体8640的上层8604由与框架区8620的图案化的吸收器层8602相同的材料构成。
在实施例中，图案化的移相器层8606的特征的最上表面8608具有与管芯-框架界面区的特征的最上表面8612不同并与框架区中的特征的最上表面8614不同的高度。此外，在实施例中，管芯-框架界面区的特征的最上表面8612的高度与框架区的特征的最上表面8614的高度不同。移相器层8606的典型厚度在40-100nm范围内，而吸收器层的典型厚度在30-100nm范围内。在实施例中，框架区8620中的吸收器层8602的厚度为50nm，设置于管芯-框架界面区8630中的移相器层8606上的吸收器层8604的组合厚度为120nm，并且框架区中的吸收器的厚度为70nm。在实施例中，衬底8600为石英，图案化的移相器层包括诸如但不限于钼硅化物、钼-硅氮氧化物、钼-硅氮化物、氮氧化硅或氮化硅的材料，并且吸收器材料为铬。
本文描述的实施例可以用于制造很宽范围的不同类型的集成电路或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可以制造半导体存储器。此外，可以在现有技术已知的宽范围的多种电子装置中使用集成电路或其它微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其它部件耦合。例如，处理器可以由一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个可以潜在地使用本文公开的方法来制造。
图87示出了根据本公开的一种实施方式的计算装置8700。计算装置8700容纳板8702。板8702可以包括若干部件，包括但不限于处理器7904和至少一个通信芯片8706。处理器8704物理和电耦合到板8702。在一些实施方式中，至少一个通信芯片8706还物理和电耦合到板8702。在其它实施方式中，通信芯片8706是处理器8704的部分。
取决于其应用，计算装置8700可以包括可以或可以不物理合电耦合到板8702的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(CD)、数字多用盘(DVD)等)。
通信芯片8706能够实现用于向和从计算装置8700传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片8706可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议。计算装置8700可以包括多个通信芯片8706。例如，第一通信芯片8706可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片8706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其它的较长距离无线通信。
计算装置8700的处理器8704包括封装于处理器8704内的集成电路管芯。在本公开的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，例如根据本公开的实施方式构造的集成电路结构。术语“处理器”可以指处理来自寄存器或存储器或两者的电子数据以将该电子数据转换成可以存储于寄存器或存储器或两者中的其它电子数据的任何装置或装置的部分。
通信芯片8706还包括封装于半导体芯片8706内的集成电路管芯。根据本公开的另一种实施方式，根据本公开的实施方式构造通信芯片的集成电路管芯。
在其它实施方式中，计算装置8700内容纳的另一部件是根据本公开的实施例的实施方式构造的集成电路管芯。
在各实施例中，计算装置8700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算装置8700可以是处理数据的任何其它电子装置。
图88示出了包括本公开的一个或多个实施例的内插器8800。内插器8800是用于将第一衬底8802桥接到第二衬底8804的居间衬底。第一衬底8802可以是例如集成电路管芯。第二衬底8804例如可以是存储器模块、计算机母板或另一集成电路管芯。通常，内插器8800的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器8800可以将集成电路管芯耦合到球栅阵列(BGA)8806，球栅阵列8806随后可以耦合到第二衬底8804。在一些实施例中，第一和第二衬底8802/8804附接到内插器8800的相对侧。在其它实施例中，第一和第二衬底8802/8804附接到内插器8800的同一侧。并且在其它实施例中，利用内插器8800互连三个或更多衬底。
内插器8800可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其它实施方式中，内插器可以由交替的刚性或柔性材料形成，其可以包括上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗以及其它III-V族和IV族材料。
内插器可以包括金属互连8808和通孔8810，包括但不限于穿硅通孔(TSV)8812。内插器8800还可以包括嵌入式器件8814，包括无源和有源器件两者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器8000上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开的实施例，本文公开的设备或工艺可以用于内插器8800的制造中或用于内插器8800中包括的部件的制造中。
图89是根据本公开的实施例的移动计算平台8900的等距视图，该移动计算平台8900采用了根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的集成电路(IC)。
移动计算平台8900可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每者的任何便携式装置。例如，移动计算平台8900可以是平板电脑、智能电话、膝上型计算机等中的任一种，并且包括显示屏8905、芯片级(SoC)或封装级集成系统8910和电池8913，在示例性实施例中，该显示屏8905为触摸屏(电容式、电感式、电阻式等)。如所示，由均高晶体管包装密度实现的系统8910中的集成的水平越高，移动计算平台8900中可以被电池8913或诸如固态驱动器的非易失性存储装置占用的部分就越大，或者，用于提高的平台功能性的晶体管栅极数量就越大。类似地，系统8910中的每个晶体管的载流子迁移率越大，功能性就越强。这样一来，本文描述的技术可以实现移动计算平台8900中的性能和形状因数提高。
在展开图8920中进一步例示了集成系统8910。在示例性实施例中，封装器件8977包括根据本文描述的一种或多种工艺制造或包括本文描述的一个或多个特征的至少一个存储器芯片(例如，RAM)、或至少一个处理器芯片(例如，多核微处理器和/或图形处理器)。封装器件8977连同功率管理集成电路(PMIC)8915、包括宽带RF(无线)发射机和/或接收机的RF(无线)集成电路(RFIC)8925(例如，包括数字基带和模拟前端模块，还包括发射路径上的功率放大器和接收路径上的低噪声放大器)及其控制器8911中的一个或多个一起进一步耦合到电路板8960。从功能上讲，PMIC 8915执行电池功率调节、DC到DC转换等，因此具有耦合到电池8913的输入，并具有向所有其它功能模块提供电流供应的输出。如进一步所示，在示例性实施例中，RFIC 8925具有耦合到天线的输出，以提供实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议。在替代实施方式中，这些板级模块中的每个可以被集成到耦合至封装器件8977的封装基板的独立IC上或集成到耦合至封装器件8977的封装基板的单个IC(SoC)内。
在另一方面中，半导体封装用于保护集成电路(IC)芯片或管芯，并且还为管芯提供通往外部电路的电接口。随着对更小电子器件的需求增加，半导体封装被设计得更紧凑，并且必须支持更大的电路密度。此外，对更高性能器件的需求导致需要改进的半导体封装，其能够实现薄的封装轮廓以及与后续组装处理兼容的低的总体翘曲。
在实施例中，使用通往陶瓷或有机封装衬底的引线接合。在另一个实施例中，使用C4工艺向陶瓷或有机封装衬底安装管芯。具体而言，可以实施C4焊球连接以在半导体器件和衬底之间提供倒装芯片互连。倒装芯片或受控塌缩芯片连接(C4)是用于诸如集成电路(IC)芯片、MEMS或部件的半导体器件的安装的类型，其利用焊料凸块取代引线接合。在位于衬底封装的顶侧的位置的C4焊盘上沉积焊料凸块。为了向衬底安装半导体器件，将其上下倒置，有源侧在安装区域上面向下。焊料凸块用于将半导体器件直接连接到衬底。
图90示出了根据本公开的实施例的倒装芯片式安装的管芯的截面图。
参考图90，设备9000包括管芯9002，例如根据本文描述的一种或多种工艺制造或包括本文描述的一个或多个特征的集成电路(IC)。管芯9002上包括金属化焊盘9004。诸如陶瓷或有机衬底的封装衬底9006包括其上的连接9008。管芯9002和封装衬底9006通过耦合到金属化焊盘9004和连接9008的焊球9010而电连接。底部填充材料9012围绕焊球9010。
处理倒装芯片可以类似于常规IC制造，具有若干额外的操作。在制造工艺接近结束时，对附接焊盘进行金属化以使它们更容易接受焊料。这典型地由若干处理构成。然后在每个金属化焊盘上沉积焊料小点。然后如正常情况那样从晶片切割下芯片。为了将倒装芯片附接到电路中，将芯片倒置，以将焊料点向下放到下方电子器件或电路板上的连接器上。然后典型地使用超声波或者替代地回流焊接工艺重新熔化焊料以产生电连接。这还在芯片的电路和下方安装之间留下了小空间。在大部分情况下，电绝缘粘合剂然后被“底部填充”以提供更强的机械连接，提供热桥，并确保焊料接头不会因为芯片和系统的其余部分的加热不同而受到应力。
在其它实施例中，根据本公开的实施例，实施更新的封装和管芯到管芯互连方式，例如穿硅通孔(TSV)和硅内插器，以制造并入了根据本文描述的一种或多种工艺制造或包括本文描述的一个或多个特征的集成电路(IC)的高性能多芯片模块(MCM)和封装中系统(SiP)。
于是，本公开的实施例包括高级集成电路结构制造。
尽管上面已经描述了具体实施例，但即使相对于特定的特征仅描述了单个实施例，这些实施例也并非旨在限制本公开的范围。在本公开中所提供的特征的示例旨在为说明性的而非限制性的，除非另有说明。以上描述旨在涵盖将对本领域的技术人员显而易见的具有本公开的有益效果的这种替代物、修改和等同物。
本公开的范围包括本文所公开的任何特征或特征的组合(明示或暗示)，或其任何概括，不管它是否减轻本文所解决的任何或全部问题。因此，在本申请(或要求享有其优先权的申请)进行期间可以针对特征的任何这种组合构想出新的权利要求。具体地，参考所附权利要求，可以将从属权利要求的特征与独立权利要求的特征组合，并可以通过任何适当方式而不是仅仅通过所附权利要求中列举的具体组合来组合来自相应独立权利要求的特征。
以下示例关于其它实施例。不同实施例的各种特征可以通过各种方式与所包括的一些特征组合并排除其它特征以适应多种不同应用。
示例性实施例1：一种集成电路结构，包括沿第一方向具有最长尺寸的第一多个半导体鳍状物，其中，第一多个半导体鳍状物中的相邻的个体半导体鳍状物在正交于第一方向的第二方向上彼此间隔开第一量。所述集成电路结构还包括沿第一方向具有最长尺寸的第二多个半导体鳍状物，其中，第二多个半导体鳍状物中的相邻的个体半导体鳍状物在第二方向上彼此间隔开所述第一量，并且其中，第一多个半导体鳍状物和第二多个半导体鳍状物中最接近的半导体鳍状物在第二方向上彼此间隔开第二量，第二量大于第一量但小于第一量的两倍。
示例性实施例2：示例性实施例1的集成电路结构，其中，第一多个半导体鳍状物和第二多个半导体鳍状物包括硅。
示例性实施例3：示例性实施例1或2的集成电路结构，其中，第一多个半导体鳍状物和第二多个半导体鳍状物与下面的单晶硅衬底连续。
示例性实施例4：示例性实施例1、2或3的集成电路结构，其中，第一多个半导体鳍状物和第二多个半导体鳍状物中的个体半导体鳍状物具有从第一多个半导体鳍状物和第二多个半导体鳍状物中的个体半导体鳍状物的顶部到底部沿第二方向向外逐渐变细的侧壁。
示例性实施例5：示例性实施例1、2、3或4的集成电路结构，其中，第一多个半导体鳍状物正好具有五个半导体鳍状物，并且第二多个半导体鳍状物正好具有五个半导体鳍状物。
示例性实施例6：一种制造集成电路结构的方法，包括形成第一初级骨干结构和第二初级骨干结构。该方法还包括形成与第一初级骨干结构和第二初级骨干结构的侧壁相邻的初级间隔体结构，其中第一初级骨干结构和第二初级骨干结构之间的初级间隔体结构被融合。该方法还包括去除第一初级骨干结构和第二初级骨干结构，并提供第一、第二、第三和第四次级骨干结构，其中第二和第三次级骨干结构被融合。该方法还包括形成与第一、第二、第三和第四次级骨干结构的侧壁相邻的次级间隔体结构。该方法还包括去除第一、第二、第三和第四次级骨干结构。该方法还包括利用次级间隔体结构对半导体材料进行图案化以在半导体材料中形成半导体鳍状物。
示例性实施例7：示例性实施例6的方法，其中，利用第一初级骨干结构和第二初级骨干结构之间的子设计规则间隔对第一初级骨干结构和第二初级骨干结构进行图案化。
示例性实施例8：示例性实施例6或7的方法，其中半导体材料包括硅。
示例性实施例9：示例性实施例6、7或8的方法，其中，半导体鳍状物中的个体半导体鳍状物具有从半导体鳍状物中的个体半导体鳍状物的顶部到底部沿第二方向向外逐渐变细的侧壁。
示例性实施例10：示例性实施例6、7、8或9的方法，其中，半导体鳍状物与下面的单晶硅衬底连续。
示例性实施例11：示例性实施例6、7、8、9或10的方法，其中，利用次级间隔体结构对半导体材料进行图案化包括：形成沿第一方向具有最长尺寸的第一多个半导体鳍状物，其中所述第一多个半导体鳍状物中的相邻的个体半导体鳍状物在与所述第一方向正交的第二方向上彼此间隔开第一量；以及形成沿所述第一方向具有最长尺寸的第二多个半导体鳍状物，其中，第二多个半导体鳍状物中的相邻的个体半导体鳍状物沿第二方向彼此间隔开第一量，并且其中，第一多个半导体鳍状物和第二多个半导体鳍状物中最接近的半导体鳍状物在第二方向上彼此间隔开第二量，第二数量大于第一量。
示例性实施例12：示例性实施例11的方法，其中，第二量小于第一量的两倍。
示例性实施例13：示例性实施例12的方法，其中，第二量是第一量的至少两倍。
示例性实施例14：示例性实施例11、12或13的方法，其中，第一多个半导体鳍状物正好具有五个半导体鳍状物，并且第二多个半导体鳍状物正好具有五个半导体鳍状物。
示例性实施例15：一种集成电路结构，包括沿第一方向具有最长尺寸的第一多个半导体鳍状物，其中，第一多个半导体鳍状物中的相邻的个体半导体鳍状物在与第一方向正交的第二方向上彼此间隔开第一量。集成电路结构还包括沿第一方向具有最长尺寸的第二多个半导体鳍状物，其中第二多个半导体鳍状物中的相邻的个体半导体鳍状物在第二方向上彼此间隔开第一量，其中，第一多个半导体鳍状物和第二多个半导体鳍状物中最接近的半导体鳍状物在第二方向上彼此间隔开第二量，第二量大于第一量，并且其中，第一多个半导体鳍状物和第二多个半导体鳍状物间隔开不包括去除的鳍状物的人工制品的区域。
示例性实施例16：示例性实施例15的集成电路结构，其中，第一多个半导体鳍状物和第二多个半导体鳍状物包括硅。
示例性实施例17：示例性实施例15或16的集成电路结构，其中，第一多个半导体鳍状物和第二多个半导体鳍状物与下面的单晶硅衬底连续。
示例性实施例18：示例性实施例15、16或17的集成电路结构，其中，第一多个半导体鳍状物和第二多个半导体鳍状物中的个体半导体鳍状物具有从第一多个半导体鳍状物和第二多个半导体鳍状物中的个体半导体鳍状物的顶部到底部沿第二方向向外逐渐变细的侧壁。
示例性实施例19：示例性实施例15、16、17或18的集成电路结构，其中，第一多个半导体鳍状物正好具有五个半导体鳍状物，并且第二多个半导体鳍状物正好具有五个半导体鳍状物。
示例性实施例20：示例性实施例15、16、17、18或19的集成电路结构，其中，第二量大于第一量并且小于第一量的两倍。

Claims (20)

1.一种集成电路结构，包括：
沿第一方向具有最长尺寸的第一多个半导体鳍状物，其中，所述第一多个半导体鳍状物中的相邻的个体半导体鳍状物在与所述第一方向正交的第二方向上彼此间隔开第一量；以及
沿所述第一方向具有最长尺寸的第二多个半导体鳍状物，其中，所述第二多个半导体鳍状物中的相邻的个体半导体鳍状物在所述第二方向上彼此间隔开所述第一量，并且其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物中最接近的半导体鳍状物在所述第二方向上彼此间隔开第二量，所述第二量大于所述第一量但小于所述第一量的两倍。
2.根据权利要求1所述的集成电路结构，其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物包括硅。
3.根据权利要求1或2所述的集成电路结构，其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物与下面的单晶硅衬底连续。
4.根据权利要求1、2或3所述的集成电路结构，其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物中的个体半导体鳍状物具有从所述第一多个半导体鳍状物和所述第二多个半导体鳍状物中的个体半导体鳍状物的顶部到底部沿所述第二方向向外逐渐变细的侧壁。
5.根据权利要求1、2、3或4所述的集成电路结构，其中，所述第一多个半导体鳍状物正好具有五个半导体鳍状物，并且所述第二多个半导体鳍状物正好具有五个半导体鳍状物。
6.一种制造集成电路结构的方法，所述方法包括：
形成第一初级骨干结构和第二初级骨干结构；
形成与所述第一初级骨干结构和所述第二初级骨干结构的侧壁相邻的初级间隔体结构，其中，所述第一初级骨干结构与所述第二初级骨干结构之间的初级间隔体结构被融合。
去除所述第一初级骨干结构和所述第二初级骨干结构，并提供第一次级骨干结构、第二次级骨干结构、第三次级骨干结构和第四次级骨干结构，其中，所述第二次级骨干结构和所述第三次级骨干结构被融合；
形成与所述第一次级骨干结构、所述第二次级骨干结构、所述第三次级骨干结构和所述第四次级骨干结构的侧壁相邻的次级间隔体结构；
去除所述第一次级骨干结构、所述第二次级骨干结构、所述第三次级骨干结构和所述第四次级骨干结构；以及
利用所述次级间隔体结构对半导体材料进行图案化，以在所述半导体材料中形成半导体鳍状物。
7.根据权利要求6所述的方法，其中，利用所述第一初级骨干结构与所述第二初级骨干结构之间的子设计规则间隔对所述第一初级骨干结构和所述第二初级骨干结构进行图案化。
8.根据权利要求6或7所述的方法，其中，所述半导体材料包括硅。
9.根据权利要求6、7或8所述的方法，其中，所述半导体鳍状物中的个体半导体鳍状物具有从所述半导体鳍状物中的个体半导体鳍状物的顶部到底部沿所述第二方向向外逐渐变细的侧壁。
10.根据权利要求6、7、8或9所述的方法，其中，所述半导体鳍状物与下面的单晶硅衬底连续。
11.根据权利要求6、7、8、9或10所述的方法，其中，利用所述次级间隔体结构对所述半导体材料进行图案化包括：形成沿第一方向具有最长尺寸的第一多个半导体鳍状物，其中，所述第一多个半导体鳍状物中的相邻的个体半导体鳍状物在与所述第一方向正交的第二方向上彼此间隔开第一量；以及形成沿所述第一方向具有最长尺寸的第二多个半导体鳍状物，其中，所述第二多个半导体鳍状物中的相邻的个体半导体鳍状物沿所述第二方向彼此间隔开所述第一量，并且其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物中最接近的半导体鳍状物在所述第二方向上彼此间隔开第二量，所述第二数量大于所述第一量。
12.根据权利要求11所述的方法，其中，所述第二量小于所述第一量的两倍。
13.根据权利要求11所述的方法，其中，所述第二量至少是所述第一量的两倍。
14.根据权利要求11、12或13所述的方法，其中，所述第一多个半导体鳍状物正好具有五个半导体鳍状物，并且所述第二多个半导体鳍状物正好具有五个半导体鳍状物。
15.一种集成电路结构，包括：
沿第一方向具有最长尺寸的第一多个半导体鳍状物，其中，所述第一多个半导体鳍状物中的相邻的个体半导体鳍状物在与所述第一方向正交的第二方向上彼此间隔开第一量；以及
沿所述第一方向具有最长尺寸的第二多个半导体鳍状物，其中，所述第二多个半导体鳍状物中的相邻的个体半导体鳍状物在所述第二方向上彼此间隔开所述第一量，其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物中最接近的半导体鳍状物在所述第二方向上彼此间隔开第二量，所述第二量大于所述第一量，并且其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物间隔开不包括去除的鳍状物的人工制品的区域。
16.根据权利要求15所述的集成电路结构，其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物包括硅。
17.根据权利要求15或16所述的集成电路结构，其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物与下面的单晶硅衬底连续。
18.根据权利要求15、16或17所述的集成电路结构，其中，所述第一多个半导体鳍状物和所述第二多个半导体鳍状物中的个体半导体鳍状物具有从所述第一多个半导体鳍状物和所述第二多个半导体鳍状物中的个体半导体鳍状物的顶部到底部沿所述第二方向向外逐渐变细的侧壁。
19.根据权利要求15、16、17或18所述的集成电路结构，其中，所述第一多个半导体鳍状物正好具有五个半导体鳍状物，并且所述第二多个半导体鳍状物正好具有五个半导体鳍状物。
20.根据权利要求15、16、17、18或19所述的集成电路结构，其中，所述第二量大于所述第一量并小于所述第一量的两倍。
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