CN106531618B - 具有金属栅极结构的半导体元件的功函数调整方法 - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 171
- 238000000034 method Methods 0.000 title claims abstract description 81
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 239000007789 gas Substances 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000001301 oxygen Substances 0.000 claims abstract description 11
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 11
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 226
- 230000004888 barrier function Effects 0.000 claims description 22
- 238000000231 atomic layer deposition Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 239000000463 material Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910010038 TiAl Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910004491 TaAlN Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910034327 TiC Inorganic materials 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- CMIHHWBVHJVIGI-UHFFFAOYSA-N gadolinium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Gd+3].[Gd+3] CMIHHWBVHJVIGI-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
本发明公开一种具有金属栅极结构的半导体元件的功函数调整方法，包括下列步骤。在基底上提供具有相同结构的第一堆叠栅极结构与第二堆叠栅极结构。第一堆叠栅极结构与第二堆叠栅极结构分别包括第一型的第一功函数金属层。形成图案化硬掩模层。图案化硬掩模层暴露出第一堆叠栅极结构的第一功函数金属层且覆盖第二堆叠栅极结构的第一功函数金属层。对图案化硬掩模层所暴露出的第一堆叠栅极结构的第一功函数金属层进行第一气体处理。第一气体处理所使用的气体包括含氮气体或含氧气体。上述半导体元件的功函数调整方法可通过简易的制作工艺来进行。
Description
技术领域
本发明涉及一种半导体元件的制造方法，且特别是涉及一种具有金属栅极结构的半导体元件的功函数调整方法。
背景技术
随着半导体元件的尺寸的日益缩小，栅极结构的尺寸与栅介电层的厚度也随之缩小。然而，以氧化硅为材料的栅介电层在厚度减小时会有漏电流(Leakage Current)的现象。为了减少漏电流的发生，现有的作法是以高介电常数(High Dielectric Constant；high-k)材料取代氧化硅来作为栅介电层。在使用高介电常数材料作为栅介电层的情况下，以多晶硅为材料的栅极会与高介电常数材料反应产生费米能阶钉扎(Fermi-levelPinning)，因而造成临界电压(Threshold Voltage)增大而影响元件效能。因此，目前大多使用金属栅极来取代多晶硅栅极。
目前调整半导体元件的临界电压的方法常见的是通过调整功函数金属层的厚度或通过离子注入调整法(Ion Implant Tuning)来进行调整。由于离子注入调整法的成本较高，因此目前较常采用的方法是通过调整功函数金属层的厚度来调整半导体元件的临界电压。
然而，在通过调整功函数金属层的厚度来调整半导体元件的功函数时，当功函数金属层的厚度较薄时，不易管控制作工艺稳定度且也不易形成连续膜。
发明内容
本发明提供一种具有金属栅极结构的半导体元件的功函数调整方法，其可通过简易的制作工艺来调整半导体元件的功函数。
本发明提供一种具有金属栅极结构的半导体元件的功函数调整方法，包括下列步骤。在基底上提供具有相同结构的第一堆叠栅极结构与第二堆叠栅极结构。第一堆叠栅极结构与第二堆叠栅极结构分别包括第一型的第一功函数金属层。形成图案化硬掩模层。图案化硬掩模层暴露出第一堆叠栅极结构的第一功函数金属层且覆盖第二堆叠栅极结构的第一功函数金属层。对图案化硬掩模层所暴露出的第一堆叠栅极结构的第一功函数金属层进行第一气体处理。第一气体处理所使用的气体包括含氮气体或含氧气体。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，第一功函数金属层的形成方法例如是原子层沉积法(ALD)。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，第一堆叠栅极结构与第二堆叠栅极结构分别还包括栅介电层。栅介电层分别设置于第一功函数金属层与基底之间。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，栅介电层的形成方法例如是原子层沉积法。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，第一堆叠栅极结构与第二堆叠栅极结构分别还包括介面层(interfaciallayer)。介面层分别设置于栅介电层与基底之间。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，介面层的形成方法例如是热氧化法或化学气相沉积法(CVD)。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，第一堆叠栅极结构与第二堆叠栅极结构分别还包括阻障层。阻障层分别设置于第一功函数金属层与栅介电层之间。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，阻障层可为单层结构或多层结构。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，阻障层的形成方法例如是原子层沉积法。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，还可在基底上提供第三堆叠栅极结构。第三堆叠栅极结构具有第一型的第二功函数金属层，且第二功函数金属层与第一功函数金属层可具有不同厚度。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，还可在基底上提供第四堆叠栅极结构。第四堆叠栅极结构与第三堆叠栅极结构具有相同结构，且图案化硬掩模层暴露出第三堆叠栅极结构的第二功函数金属层且覆盖第四堆叠栅极结构的第二功函数金属层。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，还可对图案化硬掩模层所暴露出的第三堆叠栅极结构的第二功函数金属层进行第一气体处理。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，还可在基底上第五堆叠栅极结构。第五堆叠栅极结构与第一堆叠栅极结构的差异在于第五堆叠栅极结构不具有第一功函数金属层。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，在移除图案化硬掩模层之后，还可形成第五堆叠栅极结构的第二型的第三功函数金属层。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，含氮气体例如是N2或NH3。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，含氧气体例如是O2或O3。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，还可在进行第一气体处理之后，移除图案化硬掩模层。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，还包括下列步骤。在第一堆叠栅极结构的第一功函数金属层上形成第二型的第四功函数金属层。在第二堆叠栅极结构的第一功函数金属层上形成第二型的第五功函数金属层。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，还可对第四功函数金属层与第五功函数金属层中的一者进行第二气体处理。第二气体处理使用的气体包括含氮气体或含氧气体。
依照本发明的一实施例所述，在上述具有金属栅极结构的半导体元件的功函数调整方法中，第四功函数金属层与第五功函数金属层可具有相同或不同的厚度。
基于上述，在本发明所提出的具有金属栅极结构的半导体元件的功函数调整方法中，由于图案化硬掩模层所暴露出的第一堆叠栅极结构的第一功函数金属层在进行第一气体处理时会暴露于气体环境中，因此可改变具有第一堆叠栅极结构的半导体元件的功函数，而可通过简易的制作工艺使得具有第一堆叠栅极结构的半导体元件与具有第二堆叠栅极结构的半导体元件具有不同的临界电压。
此外，相较于通过离子注入调整法来调整半导体元件的功函数的方法，上述半导体元件的功函数调整方法可减少离子注入步骤，因此可降低制造成本。另外，相较于仅通过调整功函数金属层的厚度来调整半导体元件的功函数的方法，上述半导体元件的功函数调整方法，容易管控制作工艺稳定度，且可形成具有较高可靠度的第一功函数金属层。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1B为本发明一实施例所绘示的具有金属栅极结构的半导体元件的功函数调整流程剖面示意图；
图2为本发明另一实施例所绘示的金属栅极结构的剖面示意图。
符号说明
100：基底
102、112、202、202a、202b、202c、302、302a、302b：功函数金属层
104：栅介电层
106：介面层
108、108a、108b：阻障层
110：图案化硬掩模层
400：气体处理
GS1～GS6：堆叠栅极结构
具体实施方式
下文中参照随附附图来更充分地描述本发明实施例。然而，本发明可以多种不同的形式来实践，并不限于文中所述的实施例。以下实施例中所提到的方向用语，例如“上”、“下”、“前”、“后”、“内”、“外”等，仅是参考附加附图的方向，因此使用的方向用语是用来详细说明，而非用来限制本发明。此外，在附图中为明确起见可能将各层的尺寸以及相对尺寸作夸张的描绘。
图1A至图1B为依照本发明一实施例所绘示的具有金属栅极结构的半导体元件的功函数调整流程剖面示意图。图2为依照本发明另一实施例所绘示的金属栅极结构的剖面示意图。
在图1A至图1B与图2中，为了简化附图，而将堆叠栅极结构GS1～GS6并列绘示，所属技术领域具有通常知识者当可理解堆叠栅极结构GS1～GS6是彼此分离设置在相同基底100上，且不同堆叠栅极结构GS1～GS6中的功函数金属层彼此互不相连。
请参照图1A，在基底100上提供具有相同结构的堆叠栅极结构GS1与堆叠栅极结构GS2。此外，还可选择性地在基底100上提供堆叠栅极结构GS3～GS6中的至少一者。堆叠栅极结构GS1～GS6可用以作为半导体元件的金属栅极结构。所述半导体元件例如是鳍式场效晶体管(Fin-FET)等的晶体管元件。在此实施例中，堆叠栅极结构GS1、GS2、GS6是以作为N型金属氧化物半导体(NMOS)晶体管的金属栅极结构为例来进行说明，且堆叠栅极结构GS3、GS4、GS5是以作为P型金属氧化物半导体(PMOS)晶体管的金属栅极结构为例来进行说明。
堆叠栅极结构GS1与堆叠栅极结构GS2分别包括第一型的功函数金属层102。堆叠栅极结构GS3与堆叠栅极结构GS4可具有相同结构，且分别具有第一型的功函数金属层202。堆叠栅极结构GS5具有第一型的功函数金属层302。堆叠栅极结构GS6与堆叠栅极结构GS1的差异在于堆叠栅极结构GS6不具有功函数金属层102。
第一型的功函数金属层102、202、302可为P型功函数金属层或N型功函数金属层。P型功函数金属层的材料例如是TiN、TiSiN或TaN。N型功函数金属层的材料例如是TiAl、TiAlN、TaC、TaAlN或TiC。在此实施例中，第一型的功函数金属层102、202、302是以材料为TiN的P型功函数金属层为例来进行说明。功函数金属层102、202、302的形成方法例如是原子层沉积法。
另外，功函数金属层102、202、302可具有不同厚度，而使得具有功函数金属层102、202、302的半导体元件具有不同的功函数。举例来说，功函数金属层202的厚度可大于功函数金属层302的厚度，且功函数金属层302的厚度可大于功函数金属层102的厚度，但本发明并不以此为限。对于PMOS晶体管而言，P型功函数金属层的厚度越厚则临界电压越小，N型功函数金属层的厚度越厚则临界电压越大。对于NMOS晶体管而言，N型功函数金属层的厚度越厚则临界电压越小，P型功函数金属层的厚度越厚则临界电压越大。
此外，功函数金属层102、202、302的厚度可通过功函数金属层的层数(如图1A所示)或单一层功函数金属层的厚度(如图2所示)来进行调整。请参照图1A，功函数金属层102为单层结构，功函数金属层202为包括功函数金属层202a、202b、202c的三层结构，且功函数金属层302为包括功函数金属层302a、302b的两层结构，而使得功函数金属层202的厚度大于功函数金属层302的厚度，且功函数金属层302的厚度大于功函数金属层102的厚度。请参照图2，可通过制作工艺设计，将单一层功函数金属层202的厚度调整为大于单一层功函数金属层302的厚度，且将单一层功函数金属层302的厚度调整为大于功函数金属层102的厚度。此外，图2与图1A中的相同构件以相同的符号表示，可参照图1A的说明。
请继续参照图1A，堆叠栅极结构GS1～GS6分别还包括栅介电层104、介面层106与阻障层108中的至少一者。在堆叠栅极结构GS1～GS5中，栅介电层104分别设置于功函数金属层102、202、302与基底100之间。在堆叠栅极结构GS6中，栅介电层104设置于基底100上。栅介电层104的材料例如是高介电常数材料，如HfO2、ZrO2、Al2O3、AlN、TiO2、La2O3、Y2O3、Gd2O3、Ta2O5或其组合。栅介电层104的形成方法例如是原子层沉积法。
介面层106分别设置于栅介电层104与基底100之间。介面层106可增加栅介电层104与基底100之间的粘着度，且具有防止漏电的功能。介面层106的材料例如是氧化硅。介面层106的形成方法例如是热氧化法或化学气相沉积法。
在堆叠栅极结构GS1～GS5中，阻障层108分别设置于功函数金属层102、202、302与栅介电层104之间。阻障层108可用以作为蚀刻阻挡层。在堆叠栅极结构GS6中，阻障层108设置于栅介电层104上。阻障层108可为单层结构或多层结构。在此实施例中，阻障层108是以包括阻障层108a与阻障层108b的双层结构为例来进行说明，但本发明并不以此为限。阻障层108a的材料例如是TiN。阻障层108b的材料例如是TaN。阻障层108a与阻障层108b的形成方法例如是原子层沉积法。
形成图案化硬掩模层110。图案化硬掩模层110暴露出堆叠栅极结构GS1的功函数金属层102且覆盖堆叠栅极结构GS2的功函数金属层102。图案化硬掩模层110还可暴露出堆叠栅极结构GS3的功函数金属层202且覆盖堆叠栅极结构GS4的功函数金属层202。此外，图案化硬掩模层110还可选择性地覆盖堆叠栅极结构GS5的功函数金属层302与堆叠栅极结构GS6的阻障层108。图案化硬掩模层110的材料例如是氮化硅。图案化硬掩模层110的形成方法例如是先通过化学气相沉积法形成硬掩模层(未绘示)，再对硬掩模层进行图案化制作工艺而形成。
对图案化硬掩模层110所暴露出的堆叠栅极结构GS1的功函数金属层102进行气体处理400。气体处理400所使用的气体包括含氮气体或含氧气体。含氮气体例如是N2或NH3。含氧气体例如是O2或O3。气体处理400的温度例如是约300℃至1000℃。气体处理400的时间例如是约5秒至2分钟。
在气体处理400时，由于图案化硬掩模层110所暴露出的堆叠栅极结构GS1的功函数金属层102会暴露于气体环境中，因此可改变具有堆叠栅极结构GS1的半导体元件的功函数。亦即，即使堆叠栅极结构GS1与堆叠栅极结构GS2具有相同结构，经由上述简易的制作工艺气体处理400仍可使得具有堆叠栅极结构GS1的半导体元件与具有堆叠栅极结构GS2的半导体元件具有不同的临界电压。
此外，在进行气体处理400时，还可对图案化硬掩模层110所暴露出的堆叠栅极结构GS3的功函数金属层202进行气体处理400，而可通过简易的制作工艺使得具有堆叠栅极结构GS3的半导体元件与具有堆叠栅极结构GS4的半导体元件具有不同的临界电压。
在此实施例中，堆叠栅极结构GS1是以应用于NMOS晶体管为例来进行说明，且堆叠栅极结构GS3是以应用于PMOS晶体管为例来进行说明。在经过相同的气体处理400之后，NMOS晶体管的临界电压与PMOS晶体管的临界电压会往同方向变化，例如一起变大或一起变小。
请参照图1B，在进行气体处理400之后，移除图案化硬掩模层110。图案化硬掩模层110的移除方法例如是干式蚀刻法或湿式蚀刻法。
在移除图案化硬掩模层110之后，可在堆叠栅极结构GS6的阻障层108上形成第二型的功函数金属层112。同时，也可分别在堆叠栅极结构GS1～GS5的功函数金属层102、202、302上形成第二型的功函数金属层112。第二型的功函数金属层112可为N型功函数金属层或P型功函数金属层。N型功函数金属层的材料例如是TiAl、TiAlN、TaC、TaAlN或TiC。P型功函数金属层的材料例如是TiN、TiSiN或TaN。在此实施例中，第二型的功函数金属层112是以材料为TiAl的N型功函数金属层为例来进行说明。功函数金属层112的形成方法例如是原子层沉积法。
堆叠栅极结构GS1～GS6中的功函数金属层112分别可具有相同或不同的厚度。此外，可通过调整功函数金属层112的厚度分别进一步调整具有堆叠栅极结构GS1～GS6的半导体元件的临界电压。
除此之外，还可选择性地对堆叠栅极结构GS1～GS6中的功函数金属层112中的一个以上进行气体处理，而进一步调整所选定的半导体元件的临界电压。亦即，可使用图案化硬掩模层(未绘示)作为掩模，而对图案化硬掩模层所暴露出的堆叠栅极结构GS1～GS6中的一个以上的功函数金属层112进行气体处理。对功函数金属层112所进行的气体处理可参考图1A中的气体处理400的方法，然而所属技术领域具有通常知识者可依照制作工艺设计对气体处理的参数进行调整或对所要进行气体处理的堆叠栅极结构进行选择。
举例来说，就具有相同结构的堆叠栅极结构GS1与堆叠栅极结构GS2而言，可通过图案化硬掩模层暴露出堆叠栅极结构GS1与堆叠栅极结构GS2的其中一者的功函数金属层112，而对所暴露出的功函数金属层112进行气体处理，以进一步调整具有堆叠栅极结构GS1的半导体元件与具有堆叠栅极结构GS2的半导体元件之间的临界电压差异。对功函数金属层112所进行的气体处理所使用的气体包括含氮气体或含氧气体。含氮气体例如是N2或NH3。含氧气体例如是O2或O3。
此外，还可继续进行完成金属栅极结构的其他制作工艺。由于后续完成金属栅极结构制作的其他制作工艺为所属技术领域具有通常知识者所周知，故于此不再赘述。
基于上述实施例可知，上述半导体元件的功函数调整方法可通过四种不同堆叠栅极结构制作出六种具有不同临界电压的半导体元件，但本发明并不以此为限。只要是在具有相同结构的多个堆叠栅极结构中，以图案化硬掩模层作为掩模，对由图案化硬掩模层所暴露出的功函数金属层进行气体处理，即属于本发明所保护的范围。
综上所述，上述实施例所提出的具有金属栅极结构的半导体元件的功函数调整方法可通过简易的制作工艺使得具有相同堆叠栅极结构的半导体元件具有不同的临界电压。此外，相较于通过离子注入调整法来调整半导体元件的功函数的方法，上述实施例的半导体元件的功函数调整方法可降低制造成本。另外，相较于仅通过调整功函数金属层的厚度来调整半导体元件的功函数的方法，上述实施例的半导体元件的功函数调整方法容易管控制作工艺稳定度，且可形成具有较高可靠度的功函数金属层。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (17)
1.一种具有金属栅极结构的半导体元件的功函数调整方法，包括：
在基底上提供具有相同结构的第一堆叠栅极结构与第二堆叠栅极结构，其中所述第一堆叠栅极结构与所述第二堆叠栅极结构分别包括第一型的第一功函数金属层；
形成图案化硬掩模层，其中所述图案化硬掩模层暴露出所述第一堆叠栅极结构的所述第一功函数金属层且覆盖所述第二堆叠栅极结构的所述第一功函数金属层；
对所述图案化硬掩模层所暴露出的所述第一堆叠栅极结构的所述第一功函数金属层进行第一气体处理，其中所述第一气体处理所使用的气体包括含氧气体；
在所述基底上提供第三堆叠栅极结构，其中所述第三堆叠栅极结构具有所述第一型的第二功函数金属层，且所述第二功函数金属层与所述第一功函数金属层具有不同厚度；以及
在所述基底上提供第四堆叠栅极结构，其中所述第四堆叠栅极结构与所述第三堆叠栅极结构具有相同结构，且所述图案化硬掩模层暴露出所述第三堆叠栅极结构的所述第二功函数金属层且覆盖所述第四堆叠栅极结构的所述第二功函数金属层。
2.如权利要求1所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述第一功函数金属层的形成方法包括原子层沉积法。
3.如权利要求1所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述第一堆叠栅极结构与所述第二堆叠栅极结构分别还包括栅介电层，分别设置于所述第一功函数金属层与所述基底之间。
4.如权利要求3所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述栅介电层的形成方法包括原子层沉积法。
5.如权利要求3所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述第一堆叠栅极结构与所述第二堆叠栅极结构分别还包括介面层，分别设置于所述栅介电层与所述基底之间。
6.如权利要求5所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述介面层的形成方法包括热氧化法或化学气相沉积法。
7.如权利要求3所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述第一堆叠栅极结构与所述第二堆叠栅极结构分别还包括阻障层，分别设置于所述第一功函数金属层与所述栅介电层之间。
8.如权利要求7所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述阻障层包括单层结构或多层结构。
9.如权利要求7所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述阻障层的形成方法包括原子层沉积法。
10.如权利要求1所述的具有金属栅极结构的半导体元件的功函数调整方法，还包括对所述图案化硬掩模层所暴露出的所述第三堆叠栅极结构的所述第二功函数金属层进行所述第一气体处理。
11.如权利要求1所述的具有金属栅极结构的半导体元件的功函数调整方法，还包括在所述基底上提供第五堆叠栅极结构，其中所述第五堆叠栅极结构与所述第一堆叠栅极结构的差异在于所述第五堆叠栅极结构不具有所述第一功函数金属层。
12.如权利要求11所述的具有金属栅极结构的半导体元件的功函数调整方法，在移除所述图案化硬掩模层之后，还包括形成所述第五堆叠栅极结构的第二型的第三功函数金属层。
13.如权利要求1所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述含氧气体包括O2或O3。
14.如权利要求1所述的具有金属栅极结构的半导体元件的功函数调整方法，还包括在进行所述第一气体处理之后，移除所述图案化硬掩模层。
15.如权利要求1所述的具有金属栅极结构的半导体元件的功函数调整方法，还包括：
在所述第一堆叠栅极结构的所述第一功函数金属层上形成第二型的第四功函数金属层；以及
在所述第二堆叠栅极结构的所述第一功函数金属层上形成所述第二型的第五功函数金属层。
16.如权利要求15所述的具有金属栅极结构的半导体元件的功函数调整方法，还包括对所述第四功函数金属层与所述第五功函数金属层中的一者进行第二气体处理，其中所述第二气体处理使用的气体包括含氮气体或含氧气体。
17.如权利要求15所述的具有金属栅极结构的半导体元件的功函数调整方法，其中所述第四功函数金属层与所述第五功函数金属层具有相同或不同的厚度。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510584677.9A CN106531618B (zh) | 2015-09-15 | 2015-09-15 | 具有金属栅极结构的半导体元件的功函数调整方法 |
| US14/880,693 US9728467B2 (en) | 2015-09-15 | 2015-10-12 | Method for modulating work function of semiconductor device having metal gate structure by gas treatment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510584677.9A CN106531618B (zh) | 2015-09-15 | 2015-09-15 | 具有金属栅极结构的半导体元件的功函数调整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106531618A CN106531618A (zh) | 2017-03-22 |
| CN106531618B true CN106531618B (zh) | 2021-05-18 |
Family
ID=58257544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510584677.9A Active CN106531618B (zh) | 2015-09-15 | 2015-09-15 | 具有金属栅极结构的半导体元件的功函数调整方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9728467B2 (zh) |
| CN (1) | CN106531618B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9876083B2 (en) * | 2016-01-29 | 2018-01-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices, FinFET devices and methods of forming the same |
| CN108962891B (zh) | 2017-05-18 | 2019-11-19 | 联华电子股份有限公司 | 用以避免列锤击问题的半导体结构及其制作方法 |
| WO2019108237A1 (en) * | 2017-11-30 | 2019-06-06 | Intel Corporation | Fin patterning for advanced integrated circuit structure fabrication |
| US10867864B2 (en) * | 2018-09-27 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture |
| US11158719B2 (en) | 2018-11-30 | 2021-10-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor devices and semiconductor devices |
| US11094598B2 (en) * | 2019-07-11 | 2021-08-17 | Globalfoundries U.S. Inc. | Multiple threshold voltage devices |
| KR20210033102A (ko) | 2019-09-17 | 2021-03-26 | 삼성전자주식회사 | 반도체 소자 |
| US11538926B2 (en) | 2020-04-01 | 2022-12-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing a semiconductor device |
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| CN103681802A (zh) * | 2012-09-18 | 2014-03-26 | 中国科学院微电子研究所 | 一种半导体结构及其制作方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6373111B1 (en) | 1999-11-30 | 2002-04-16 | Intel Corporation | Work function tuning for MOSFET gate electrodes |
| JP4220509B2 (ja) * | 2005-09-06 | 2009-02-04 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
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| US9384962B2 (en) | 2011-04-07 | 2016-07-05 | United Microelectronics Corp. | Oxygen treatment of replacement work-function metals in CMOS transistor gates |
| US20130087856A1 (en) | 2011-10-05 | 2013-04-11 | International Business Machines Corporation | Effective Work Function Modulation by Metal Thickness and Nitrogen Ratio for a Last Approach CMOS Gate |
| US9318336B2 (en) * | 2011-10-27 | 2016-04-19 | Globalfoundries U.S. 2 Llc | Non-volatile memory structure employing high-k gate dielectric and metal gate |
| US8669167B1 (en) | 2012-08-28 | 2014-03-11 | International Business Machines Corporation | Techniques for metal gate workfunction engineering to enable multiple threshold voltage FINFET devices |
| US9679984B2 (en) | 2012-11-07 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate structure with multi-layer composition |
| US9105720B2 (en) | 2013-09-11 | 2015-08-11 | United Microelectronics Corp. | Semiconductor device having metal gate and manufacturing method thereof |
-
2015
- 2015-09-15 CN CN201510584677.9A patent/CN106531618B/zh active Active
- 2015-10-12 US US14/880,693 patent/US9728467B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20170076995A1 (en) | 2017-03-16 |
| US9728467B2 (en) | 2017-08-08 |
| CN106531618A (zh) | 2017-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |