WO2009157114A1 - 半導体装置及びその製造方法 - Google Patents

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WO2009157114A1
WO2009157114A1 PCT/JP2009/000828 JP2009000828W WO2009157114A1 WO 2009157114 A1 WO2009157114 A1 WO 2009157114A1 JP 2009000828 W JP2009000828 W JP 2009000828W WO 2009157114 A1 WO2009157114 A1 WO 2009157114A1
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film
gate insulating
insulating film
region
forming
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PCT/JP2009/000828
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仙石直久
中林隆
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パナソニック株式会社
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
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    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Definitions

  • the present invention relates to a semiconductor device having a gate electrode and a manufacturing method thereof.
  • FIGS. 13A to 13F A conventional transistor formation process using a metal gate is shown in FIGS. 13A to 13F (see, for example, Patent Document 1).
  • an element isolation film 102 made of shallow trench isolation (STI) or the like is selectively formed on a semiconductor substrate 101 made of silicon, and the semiconductor substrate 101 is made of NFET (N -type field effect transistor: N-type field effect transistor) forming region 50N and PFET (P-type field effect transistor: P-type field effect transistor) forming region 50P.
  • a gate insulating film 103 is formed on the entire surface of the semiconductor substrate 101.
  • a titanium nitride suitable for a PFET metal gate is formed on the entire surface of the formed gate insulating film 103 by a physical vapor deposition (PVD) method such as sputtering, which has a large work function value.
  • PVD physical vapor deposition
  • a (TiN) film 104 is deposited.
  • a resist mask 105 covering the PFET formation region 50P is formed by lithography.
  • the TiN film 104 included in the NFET formation region 50N is removed by wet etching using the formed resist mask 105.
  • the resist mask 105 is removed, and the gate insulating film 103 is exposed from the NFET formation region 50N as shown in FIG.
  • a first gate electrode 106A made of polysilicon is formed in the NFET formation region 50N by lithography and dry etching.
  • a second gate electrode 107 which is a metal gate made of the TiN film 104 and the polysilicon 106B is formed.
  • Patent Document 1 a gate electrode having a so-called polymetal structure in which a metal film and a cap insulating film are further deposited on the polysilicon film 106 is formed.
  • the gate structure it is possible to use a metal gate using different metal materials for the NFET and the PFET, but in this document, only the PFET whose characteristics are significantly deteriorated compared to the NFET is metalized. By using the gate, the minimum process change is performed.
  • the reason why the operating characteristics are deteriorated by the gate structure composed of a polysilicon film and a so-called high-k film having a high relative dielectric constant is that the PFET is known when a gate electrode made of polysilicon is combined with the high-k film This is because Fermi level pinning occurs and the threshold voltage in the PFET remains high and does not decrease. However, when a metal gate is combined with a high-k film, Fermi level pinning does not occur, and the threshold voltage decreases according to the work function value of the metal material.
  • a TiN film is a material suitable for a metal for PFET because the work function value is about the same as or larger than the mid gap of silicon (mid gap), that is, close to the valence band. It is known that JP 2007-88122 A
  • the conventional method of manufacturing a semiconductor device having a metal gate structure for a PFET is the first metal film deposited on the gate insulating film 103.
  • the film 104 cannot be completely removed from the NFET formation region 50N.
  • the metal atoms (Ti atoms) of the TiN film 104 are mixed with the constituent material of the gate insulating film 103.
  • the cause is that Ti atoms are taken into the gate insulating film 103.
  • the Ti atoms 104a cannot be completely removed even if the TiN film 103 is removed, as shown in FIG.
  • the TiN film 104 has a relatively high deposition temperature (about 400 ° C.) in the case of chemical vapor deposition (CVD), and a high energy sputtering species of several eV in the case of PVD.
  • the Ti atoms 104a can be sufficiently mixed with the gate insulating film 103 because they are deposited on the gate insulating film 103, respectively.
  • the Ti atoms 104a taken into the gate insulating film 103 by the mixing have an adverse effect that the gate leakage current increases as shown in FIG.
  • FIG. 14 shows a conventional example in which a gate leakage current of a transistor having a gate electrode made of only polysilicon, a metal film made of TiN, peeling and cleaning of the metal film, and a polysilicon film are deposited as a reference example.
  • the gate leakage current of the evaluation transistor according to FIG. 14 the leakage current of the evaluation transistor is increased by 2.5 orders of magnitude compared to the transistor of the reference example.
  • the residual amount of Ti of the wafer peeled off after the metal film was deposited was evaluated, it was about 1.0 ⁇ 10 13 / cm 2 . It is considered that the gate leakage current increases in the evaluation transistor according to the conventional example due to the residual Ti.
  • the present invention solves the above-mentioned conventional problems, and increases the gate leakage current due to metal atoms for forming a metal gate, etc. remaining in a semiconductor substrate, particularly a gate insulating film, or fluctuations in the work function in the gate electrode forming material. It aims to be able to prevent.
  • a semiconductor device manufacturing method is configured to form a metal gate electrode without peeling off a metal film or a metal-containing film deposited on the gate insulating film.
  • the first semiconductor device manufacturing method includes a semiconductor substrate having a first region for forming a first conductivity type transistor and a second region for forming a second conductivity type transistor.
  • a fourth step of forming is
  • the first conductive film made of silicon is formed on the gate insulating film, and then the portion included in the second region of the first conductive film is removed.
  • the gate insulating film is exposed from the second region.
  • a first metal film is formed on the gate insulating film. Therefore, in the present invention, a silicon gate can be formed in the first region and a metal gate can be formed in the second region without removing the first metal film deposited on the gate insulating film. .
  • the first conductive film made of silicon is used instead of the first metal film in the first region that needs to be removed, metal atoms do not remain in the gate insulating film. Thereby, it is possible to prevent an increase in the gate leakage current due to the metal atoms for forming the metal gate remaining in the gate insulating film.
  • the first gate electrode is formed from the first conductive film by patterning at least the first conductive film on the first region after the fourth step. And a sixth step of forming a second gate electrode from the first metal film by patterning at least the first metal film on the second region after the fourth step. Furthermore, it is preferable to provide.
  • the first semiconductor device manufacturing method forms a second conductive film made of silicon on the first conductive film and the first metal film between the fourth and fifth steps. It is preferable to further include a seventh step.
  • the first semiconductor device manufacturing method adjusts the work function value of the gate insulating film on the exposed gate insulating film in the second region between the third step and the fourth step. It is preferable to further include an eighth step of forming an insulating film.
  • the work function value of the gate insulating film is adjusted on the gate insulating film in the second region between the third step and the fourth step. It is preferable to further include an eighth step of forming the second metal film.
  • the gate insulating film is exposed from the first region by selectively removing the first conductive film from the first region after the fourth step.
  • the method further includes a fifth step and a sixth step of forming a third metal film on the gate insulating film in the first region after the fifth step.
  • the gate structure of the first region can also be a metal structure.
  • the semiconductor device manufacturing method adjusts the work function value of the gate insulating film on the gate insulating film in the first region between the fifth step and the sixth step. It is preferable to further include a seventh step of forming the metal film.
  • the semiconductor device manufacturing method preferably diffuses the atoms constituting the fourth metal film into the gate insulating film by heat-treating the semiconductor substrate after the seventh step.
  • a second semiconductor device manufacturing method includes a gate on a semiconductor substrate having a first region for forming a first conductivity type transistor and a second region for forming a second conductivity type transistor.
  • the work function of the gate insulating film in the first region is reduced by the insulating film formed on the gate insulating film in the first region while depositing and removing the silicon film.
  • the value can be adjusted.
  • the second semiconductor device manufacturing method forms the first gate electrode from the second conductive film by patterning at least the second conductive film on the first region after the fourth step.
  • a third method for manufacturing a semiconductor device includes a semiconductor substrate having a first region for forming a first conductivity type transistor and a second region for forming a second conductivity type transistor.
  • a fourth step of forming a second conductive film is also used to form a second conductive film.
  • the first metal film formed on the gate insulating film in the first region is deposited and removed with the first metal film formed on the gate insulating film in the first region.
  • the value of the work function can be adjusted.
  • the third semiconductor device manufacturing method forms the first gate electrode from the second conductive film by patterning at least the second conductive film on the first region after the fourth step.
  • a first semiconductor device includes a gate insulating film formed on a semiconductor substrate, a first conductive film made of silicon formed on the gate insulating film, and on the first conductive film. And a gate electrode composed of a second conductive film made of silicon formed on the metal silicide film.
  • a second semiconductor device is formed on a gate insulating film formed on a semiconductor substrate, a first metal silicide film formed on the gate insulating film, and the first metal silicide. And a gate electrode composed of a third metal silicide film formed on the second metal silicide film and the second metal silicide film.
  • the semiconductor device and the manufacturing method thereof according to the present invention it is possible to prevent an increase in gate leakage current due to metal atoms for forming a metal gate remaining in the gate insulating film.
  • the present invention can be similarly applied to N-type and P-type work function adjusting metals (for example, La and Al) or metal oxides (for example, LaO and AlO). It is possible to prevent the work function from changing in the electrode forming material.
  • N-type and P-type work function adjusting metals for example, La and Al
  • metal oxides for example, LaO and AlO
  • FIG. 1A to FIG. 1G are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a graph comparing the amount of leakage current in the semiconductor device according to the first embodiment of the present invention with that of the comparative example.
  • FIG. 3A to FIG. 3G are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 4A to FIG. 4H are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 5G are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 6A and FIG. 6B are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 7A to FIG. 7H are cross-sectional views in order of steps showing the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
  • FIGS. 8A and 8B are cross-sectional views in order of steps showing the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 9A to FIG. 9H are cross-sectional views in order of steps showing the method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 10B are cross-sectional views in order of steps showing the method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 11A to FIG. 11F are cross-sectional views in order of steps showing the method for manufacturing a semiconductor device according to the seventh embodiment of the present invention.
  • 12A and 12B are cross-sectional views in order of steps showing the method for manufacturing a semiconductor device according to the seventh embodiment of the present invention.
  • 13 (a) to 13 (f) are cross-sectional views in order of steps showing a conventional method for manufacturing a semiconductor device having a metal gate and a silicon gate.
  • FIG. 14 is a graph showing the amount of leakage current in a conventional semiconductor device having a metal gate and a silicon gate compared to a reference semiconductor device having a silicon gate.
  • 1 (a) to 1 (g) show cross-sectional structures in the order of steps of a semiconductor device manufacturing method according to the first embodiment of the present invention.
  • an element isolation film 2 made of shallow trench isolation (STI) or the like is selectively formed on an upper part of a semiconductor substrate 1 made of silicon (Si).
  • An NFET (N-type field effect transistor) forming region 50N and a PFET (P-type field effect transistor) forming region 50P are partitioned.
  • the NFET formation region 50N of the semiconductor substrate 1 is implanted with a threshold (Vt) control impurity by p-type impurities, and the PFET formation region 50P is thresholded by n-type impurities.
  • Vt threshold
  • Impurity implantation for control is performed.
  • a thermal oxide film (not shown) made of silicon oxide having a thickness of 1.5 nm is formed on the surface of the semiconductor substrate 1 by thermal oxidation.
  • a hafnium silicon oxide (HfSiO) film having a thickness of 3.0 nm is deposited on the thermal oxide film by a CVD method.
  • the surface of the deposited HfSiO film is nitrided to form the gate insulating film 3 made of a laminated film containing a high dielectric material of hafnium silicon oxynitride (HfSiON) and silicon oxide (SiO 2 ).
  • the high dielectric is not limited to hafnium silicon oxynitride, and hafnium silicon oxide (HfSiO), hafnium oxide (HfO 2 ), a zirconium (Zr) -based oxide, or the like can be used.
  • the gate insulating film 3 may be silicon oxide (SiO 2 ) or silicon oxynitride (SiON) that does not contain a high dielectric material.
  • a first polysilicon film 4 having a conductivity of 10 nm is deposited on the gate insulating film 3.
  • a resist mask 5 that covers the NFET formation region 50N and has an opening pattern in the PFET formation region 50P is formed by lithography.
  • the first polysilicon film 4 included in the PFET formation region 50P is removed by wet etching.
  • the resist mask 5 is removed, and the gate insulating film 3 is exposed from the PFET formation region 50P as shown in FIG.
  • an ammonia (NH 3 ) solution can be used for wet etching of the first polysilicon film 4.
  • the etching selectivity of HfSiON to silicon using an ammonia solution is almost 0. Therefore, the first polysilicon film 4 can be etched with the ammonia solution without etching the gate insulating film 3.
  • TiN titanium
  • ALD atomic layer deposition
  • a resist mask (not shown) that covers the PFET formation region 50P is formed by lithography, and the first resist in the NFET formation region 50N is formed using the formed resist mask.
  • the TiN film 6 remaining on the polysilicon film 4 is selectively removed by etching.
  • the natural oxide film formed on the first polysilicon film 4 and the TiN film 6 is removed, and then the CVD method is performed.
  • a second polysilicon film 7 having a conductivity of 100 nm is deposited on the entire surface of the first polysilicon film 4 and the TiN film 6.
  • the first gate electrode composed of the first polysilicon film 4 and the second polysilicon film 7 is formed by lithography and dry etching. 8A is formed.
  • a second gate electrode 8B serving as a metal gate composed of the TiN film 6 and the second polysilicon film 7 is formed.
  • the first gate electrode 8A is formed of a laminated film made of two layers of polysilicon, but in the gate electrode patterning process, no defects such as etching residue are found. A good gate shape can be obtained.
  • An NFET and a PFET are formed through a heat treatment step to be converted and a silicidation step of each gate electrode 8A, 8B and each source / drain diffusion layer with nickel (Ni).
  • the TiN film 6 which is a metal gate formed in the PFET formation region 50P and forms the second gate electrode 8B.
  • the portion deposited on the gate insulating film 3 is not removed. That is, a metal gate can be formed in the PFET formation region 50P without directly depositing the TiN film 6 on the gate insulating film 3 in the NFET formation region 50N.
  • the first polysilicon film 4 is used in place of the TiN film 6 in the NFET formation region 50N that needs to be removed, Ti atoms do not remain in the gate insulating film 3. Therefore, Ti atoms for forming a metal gate do not remain in the gate insulating film 3 in the NFET formation region 50N, and an increase in gate leakage current can be prevented.
  • the formation sequence in the NFET formation region 50N is only deposition of the polysilicon films 4 and 7, instead of conventional metal film deposition, removal and polysilicon film deposition.
  • the problems of the invention can be solved.
  • the first polysilicon film 4 is deposited, removed, and the TiN film 6 is deposited. It has been confirmed that there is no problem due to the removal of the first polysilicon film 4 in the PFET formation region 50P.
  • FIG. 2 shows a comparative example of the present embodiment in which a gate leakage current in a PFET in which only a TiN film is deposited and not removed, deposition of the first polysilicon film 4, removal thereof, and deposition of a TiN film 6 are deposited.
  • a gate leakage current in the PFET according to FIG. 2 the current value of the comparative example is taken as 1, and the ratio value is shown. In the present invention, the current value is only about three times the gate leakage current of the comparative example.
  • FIG. 14 in the case where a conventional metal film is deposited and removed, the increase is 1700 times, and the effect of depositing the first polysilicon film 4 and then removing it is increased. It can be seen that the effect is very small compared to the effect of the conventional example in which the TiN film 6 is deposited and then removed.
  • 3 (a) to 3 (g) show cross-sectional structures in the order of steps of the semiconductor device manufacturing method according to the second embodiment of the present invention.
  • an element isolation film 2 made of STI or the like is selectively formed on an upper part of a semiconductor substrate 1 made of Si, and the semiconductor substrate 1 is formed with an NFET formation region 50N and a PFET formation region. Divide into 50P. Thereafter, although not shown, Vt control impurity implantation by p-type impurities is performed in the NFET formation region 50N of the semiconductor substrate 1, and Vt control impurity implantation is performed by n-type impurities in the PFET formation region 50P. . Subsequently, a heat treatment for activating the implanted impurities is performed, and the surface oxide film of the semiconductor substrate 1 is removed.
  • a thermal oxide film (not shown) made of silicon oxide having a thickness of 1.5 nm is formed on the surface of the semiconductor substrate 1 by thermal oxidation.
  • an HfSiO film having a thickness of 3.0 nm is deposited on the thermal oxide film by a CVD method.
  • the surface of the deposited HfSiO film is nitrided to form a gate insulating film 3 made of a laminated film of HfSiON and SiO 2 .
  • the gate insulating film 3 may be made of SiO 2 or SiON not containing a high dielectric material.
  • a first polysilicon film 4 having a conductivity of 10 nm is deposited on the gate insulating film 3.
  • a resist mask 5 that covers the NFET formation region 50N and has an opening pattern in the PFET formation region 50P is formed by lithography.
  • the first polysilicon film 4 included in the PFET formation region 50P is removed by wet etching using an ammonia solution as an etchant.
  • the resist mask 5 is removed, and the gate insulating film 3 is exposed from the PFET formation region 50P as shown in FIG.
  • the entire surface of the first polysilicon film 4 and the semiconductor substrate 1 where the gate insulating film 3 is exposed from the PFET formation region 50P are formed over the entire surface by CVD or PVD.
  • an aluminum oxide (AlO) film 9 having a thickness of 1.0 nm is deposited.
  • AlO film 9 formed on the gate insulating film 3 made of HfSiON increases the value of the work function of HfSiON, it is known to be effective in improving the operating characteristics of the PFET.
  • a TiN film 6 having a thickness of 10 nm is deposited on the AlO film 9 by CVD, PVD, or ALD.
  • TaCNO or TaN can be used instead of TiN.
  • a resist mask (not shown) that covers the PFET formation region 50P is formed by lithography, and the first resist in the NFET formation region 50N is formed using the formed resist mask.
  • the TiN film 6 and the AlO film 9 remaining on the polysilicon film 4 are selectively removed by etching.
  • the natural oxide film formed on the first polysilicon film 4 and the TiN film 6 is removed, and then the first polysilicon film is formed by CVD.
  • a second polysilicon film 7 having a thickness of 100 nm is deposited on the entire surface of the film 4 and the TiN film 6.
  • the first gate electrode composed of the first polysilicon film 4 and the second polysilicon film 7 is formed by lithography and dry etching. 8A is formed.
  • a second gate electrode 8B serving as a metal gate composed of the TiN film 6 and the second polysilicon film 7 is formed.
  • the gate insulating film 3B in the PFET formation region 50P is substantially composed of the gate insulating film 3 and the AlO film 9 formed thereon.
  • the first gate electrode 8A is formed of a laminated film made of two layers of polysilicon, but in the gate electrode patterning process, no defects such as etching residue are found. A good gate shape can be obtained.
  • an LDD diffusion layer, a source / drain diffusion layer, and the like are formed.
  • the AlO film 9 constituting the gate insulating film 3B used for the PFET has the gate insulating film 3 in the NFET formation region 50N. It is not directly deposited on top. Accordingly, Al atoms for forming the gate insulating film 3B used in the PFET do not remain in the gate insulating film 3 in the NFET forming region 50N, so that in the first polysilicon film 4 constituting the first gate electrode 8A Work function fluctuations can be prevented.
  • 4 (a) to 4 (g) show cross-sectional structures in the order of steps of the semiconductor device manufacturing method according to the third embodiment of the present invention.
  • an element isolation film 2 made of STI or the like is selectively formed on a semiconductor substrate 1 made of Si, so that the semiconductor substrate 1 is formed with an NFET formation region 50N and a PFET formation region. Divide into 50P. Thereafter, although not shown, Vt control impurity implantation by p-type impurities is performed in the NFET formation region 50N of the semiconductor substrate 1, and Vt control impurity implantation is performed by n-type impurities in the PFET formation region 50P. . Subsequently, a heat treatment for activating the implanted impurities is performed, and the surface oxide film of the semiconductor substrate 1 is removed.
  • a thermal oxide film (not shown) made of silicon oxide having a thickness of 1.5 nm is formed on the surface of the semiconductor substrate 1 by thermal oxidation.
  • an HfSiO film having a thickness of 3.0 nm is deposited on the thermal oxide film by a CVD method.
  • the surface of the deposited HfSiO film is nitrided to form a gate insulating film 3 made of a laminated film of HfSiON and SiO 2 .
  • the gate insulating film 3 may be made of SiO 2 or SiON not containing a high dielectric material.
  • a first polysilicon film 4 having a conductivity of 10 nm is deposited on the gate insulating film 3.
  • a resist mask 5 covering the NFET formation region 50N and having an opening pattern in the PFET formation region 50P is formed by lithography.
  • the first polysilicon film 4 included in the PFET formation region 50P is removed by wet etching using an ammonia solution as an etchant.
  • the resist mask 5 is removed, and the gate insulating film 3 is exposed from the PFET formation region 50P as shown in FIG.
  • the thickness of the entire surface of the first polysilicon film 4 and the semiconductor substrate 1 where the gate insulating film 3 is exposed from the PFET formation region 50P is increased by PVD.
  • An aluminum (Al) film 10 having a thickness of 0.5 nm is deposited.
  • a TiN film 6 having a thickness of 10 nm is deposited on the Al film 10 by CVD, PVD, or ALD.
  • TaCNO or TaN can be used instead of TiN.
  • a resist mask (not shown) that covers the PFET formation region 50P is formed by lithography, and the first resist in the NFET formation region 50N is formed using the formed resist mask.
  • the TiN film 6 and the Al film 10 remaining on the polysilicon film 4 are selectively removed by etching. Since the Al film 10 remaining on the first polysilicon film 4 is made of metal, it is not always necessary to remove it.
  • the natural oxide film formed on the first polysilicon film 4 and the TiN film 6 is removed, and then the first polysilicon film is formed by CVD.
  • a second polysilicon film 7 having a thickness of 100 nm is deposited on the entire surface of the film 4 and the TiN film 6.
  • the semiconductor substrate 1 on which the second polysilicon film 7 is deposited is subjected to a heat treatment at a temperature of 900 ° C. for 30 minutes.
  • a heat treatment at a temperature of 900 ° C. for 30 minutes.
  • Al atoms in the Al film 10 are diffused into the gate insulating film 3 to form an Al-mixed gate insulating film 3C.
  • HfSiON mixed with Al atoms increases the work function value of HfSiON in the same manner as the laminated structure of the AlO film and the HfSiON film in the PFET formation region 50P in the second embodiment. It is valid.
  • the first gate electrode made of the first polysilicon film 4 and the second polysilicon film 7 is formed in the NFET formation region 50N by lithography and dry etching. 8A is formed.
  • a second gate electrode 8B serving as a metal gate composed of the TiN film 6 and the second polysilicon film 7 is formed.
  • the first gate electrode 8A is formed of a laminated film made of two layers of polysilicon, but in the gate electrode patterning process, no defects such as etching residue are found. A good gate shape can be obtained.
  • an LDD diffusion layer, a source / drain diffusion layer, and the like are formed.
  • the Al film 10 for forming the Al-mixed gate insulating film 3C used for the PFET is formed on the gate insulating film 3.
  • the deposited part is not removed. That is, Al atoms can be mixed (diffused) into the gate insulating film 3 in the PFET forming region 50P without directly depositing the Al film 10 on the gate insulating film 3 in the NFET forming region 50N.
  • the Al atoms for forming the Al-mixed gate insulating film 3C do not remain in the gate insulating film 3 in the NFET forming region 50N, the first polysilicon film constituting the first gate electrode 8A is eliminated. 4 can prevent fluctuations in the work function.
  • 5 (a) to 5 (g), 6 (a), and 6 (b) show cross-sectional structures in the order of steps of the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
  • both NFET and PFET gate electrodes are formed of metal gates.
  • an element isolation film 2 made of STI or the like is selectively formed on an upper part of a semiconductor substrate 1 made of Si. Divide into 50P. Thereafter, although not shown, Vt control impurity implantation by p-type impurities is performed in the NFET formation region 50N of the semiconductor substrate 1, and Vt control impurity implantation is performed by n-type impurities in the PFET formation region 50P. . Subsequently, a heat treatment for activating the implanted impurities is performed, and the surface oxide film of the semiconductor substrate 1 is removed. Thereafter, a thermal oxide film (not shown) made of silicon oxide having a thickness of 1.5 nm is formed on the surface of the semiconductor substrate 1 by thermal oxidation.
  • an HfSiO film having a thickness of 3.0 nm is deposited on the thermal oxide film by a CVD method. Further, the surface of the deposited HfSiO film is nitrided to form a gate insulating film 3 made of a laminated film of HfSiON and SiO 2 .
  • the gate insulating film 3 may be made of SiO 2 or SiON not containing a high dielectric material.
  • a first polysilicon film 4 having a conductivity of 10 nm is deposited on the gate insulating film 3.
  • a resist mask 5 that covers the NFET formation region 50N and has an opening pattern in the PFET formation region 50P is formed by lithography.
  • the first polysilicon film 4 included in the PFET formation region 50P is removed by wet etching using an ammonia solution as an etchant.
  • the resist mask 5 is removed, and the gate insulating film 3 is exposed from the PFET formation region 50P as shown in FIG.
  • a TiN film 6 having a thickness of 10 nm is deposited over the entire surface.
  • TaCNO or TaN can be used instead of TiN.
  • a resist mask (not shown) that covers the PFET formation region 50P is formed by lithography, and the first resist in the NFET formation region 50N is formed using the formed resist mask.
  • the TiN film 6 remaining on the polysilicon film 4 is selectively removed by etching.
  • the gate insulating film 3 is exposed from the NFET formation region 50N by selectively removing the first polysilicon film 4 in the NFET formation region 50N by wet etching.
  • the thickness is increased over the entire surface of the TiN film 6 and the semiconductor substrate 1 where the gate insulating film 3 is exposed from the NFET formation region 50N by CVD or PVD.
  • a 10 nm tantalum carbide (Ta 2 C) film 12 is deposited.
  • Ta 2 C a material containing an effective work function such as TaC of 4.6 eV or less and a metal effective for improving the operating characteristics of the NFET may be used.
  • a second polysilicon film 7 having a conductivity of 100 nm is deposited over the entire surface of the Ta 2 C film 12 by CVD.
  • the first metal gate made of the Ta 2 C film 12 and the second polysilicon film 7 is formed in the NFET formation region 50N.
  • a gate electrode 8C is formed in the PFET formation region 50P.
  • a second gate electrode 8D serving as a metal gate composed of the TiN film 6, the Ta 2 C film 12, and the second polysilicon film 7 is formed in the PFET formation region 50P.
  • an LDD diffusion layer, a source / drain diffusion layer, and the like are formed.
  • the metal gate is formed in the NFET formation region 50N and constitutes the first gate electrode 8C.
  • a portion of the Ta 2 C film 12 included in one gate electrode 8C deposited on the gate insulating film 3 is not removed.
  • a TiN film 6 which is a metal gate formed in the PFET formation region 50P and constitutes the second gate electrode 8D, that is, included in the second gate electrode 8D, is deposited on the gate insulating film 3. The removed part is not removed.
  • a metal gate in the NFET forming region 50N, can be formed in the PFET forming region 50P without directly depositing the TiN film 6 on the gate insulating film 3, and in the PFET forming region 50P, the gate insulating film can be formed.
  • a metal gate can be formed in the NFET formation region 50N without directly depositing the Ta 2 C film 12 on the film 3.
  • Ti atoms for forming the second gate electrode 8D do not remain in the gate insulating film 3 in the NFET formation region 50N, and the first gate electrode 8C is formed in the PFET formation region 50P. Since no additional Ta atoms remain in the gate insulating film 3, an increase in gate leakage current can be prevented.
  • a TiN film 6 is formed in the PFET formation region 50P, then it has formed the Ta 2 C layer 12 in the NFET formation region 50N, Ta 2 to first NFET formation region 50N
  • the C film 12 may be formed, and then the TiN film 6 may be formed in the PFET formation region 50P.
  • 7 (a) to 7 (h), 8 (a), and 8 (b) show cross-sectional structures in the order of steps of the semiconductor device manufacturing method according to the fifth embodiment of the present invention.
  • the gate electrodes of the NFET and PFET are both formed of metal gates, and the characteristics of the gate insulating film 3A in the NFET formation region 50N are effective for improving the operating characteristics of the NFET.
  • an element isolation film 2 made of STI or the like is selectively formed on an upper part of a semiconductor substrate 1 made of Si, and the semiconductor substrate 1 is formed with an NFET formation region 50N and a PFET formation region. Divide into 50P. Thereafter, although not shown, Vt control impurity implantation by p-type impurities is performed in the NFET formation region 50N of the semiconductor substrate 1, and Vt control impurity implantation is performed by n-type impurities in the PFET formation region 50P. . Subsequently, a heat treatment for activating the implanted impurities is performed, and the surface oxide film of the semiconductor substrate 1 is removed.
  • a thermal oxide film (not shown) made of silicon oxide having a thickness of 1.5 nm is formed on the surface of the semiconductor substrate 1 by thermal oxidation.
  • an HfSiO film having a thickness of 3.0 nm is deposited on the thermal oxide film by a CVD method.
  • the surface of the deposited HfSiO film is nitrided to form a gate insulating film 3 made of a laminated film of HfSiON and SiO 2 .
  • the gate insulating film 3 may be made of SiO 2 or SiON not containing a high dielectric material.
  • a first polysilicon film 4 having a conductivity of 10 nm is deposited on the gate insulating film 3.
  • a resist mask 5 that covers the NFET formation region 50N and has an opening pattern in the PFET formation region 50P is formed by lithography.
  • the first polysilicon film 4 included in the PFET formation region 50P is removed by wet etching using an ammonia solution as an etchant.
  • the resist mask 5 is removed, and the gate insulating film 3 is exposed from the PFET formation region 50P as shown in FIG.
  • a TiN film 6 having a thickness of 10 nm is deposited over the entire surface.
  • TaCNO or TaN can be used instead of TiN.
  • a resist mask (not shown) that covers the PFET formation region 50P is formed by lithography, and the first resist in the NFET formation region 50N is formed using the formed resist mask.
  • the TiN film 6 remaining on the polysilicon film 4 is selectively removed by etching.
  • the gate insulating film 3 is exposed from the NFET formation region 50N by selectively removing the first polysilicon film 4 in the NFET formation region 50N by wet etching.
  • a thickness of 0.5 nm is formed on the entire surface of the TiN film 6 and the semiconductor substrate 1 where the gate insulating film 3 is exposed from the NFET formation region 50N by PVD.
  • a lanthanum (La) film 13 is deposited.
  • a tantalum carbide (Ta 2 C) film 12 having a thickness of 10 nm is deposited on the La film 13 by a CVD method or a PVD method.
  • a second polysilicon film 7 having a conductivity of 100 nm is deposited on the entire surface of the Ta 2 C film 12 by the CVD method.
  • the semiconductor substrate 1 on which the second polysilicon film 7 is deposited is subjected to a heat treatment at a temperature of 900 ° C. for 30 minutes.
  • a heat treatment at a temperature of 900 ° C. for 30 minutes.
  • La atoms in the La film 13 are diffused into the gate insulating film 3 to form the La-mixed gate insulating film 3A.
  • HfSiON mixed with La atoms is effective in improving the operational characteristics of the NFET because the work function value of HfSiON is reduced, as in the laminated structure of LaO and HfSiON.
  • a first metal gate that is made of the Ta 2 C film 12 and the second polysilicon film 7 is formed in the NFET formation region 50N.
  • a gate electrode 8C is formed in the PFET formation region 50P.
  • a second gate electrode 8E serving as a metal gate composed of the TiN film 6, the La film 13, the Ta 2 C film 12, and the second polysilicon film 7 is formed in the PFET formation region 50P.
  • the La film 13 for forming the La-mixed gate insulating film 3A used for the NFET is a gate.
  • the portion deposited on the insulating film 3 is not removed. That is, La atoms can be mixed (diffused) into the gate insulating film 3 in the NFET forming region 50N without directly depositing the La film 13 on the gate insulating film 3 in the PFET forming region 50P.
  • the TiN film 6 which is a metal gate and forms the second gate electrode 8E does not remove the portion deposited on the gate insulating film 3.
  • La atoms of the La-mixed gate insulating film 3A used for the NFET do not remain in the gate insulating film 3, thereby preventing the work function from changing in the second gate electrode 8E. Can do.
  • Ti atoms of the gate electrode 8E used for the PFET do not remain in the La-mixed gate insulating film 3A, so that fluctuations in work function can be prevented.
  • 9 (a) to 9 (h), 10 (a), and 10 (b) show cross-sectional structures in the order of steps of the semiconductor device manufacturing method according to the sixth embodiment of the present invention.
  • the gate electrodes of the NFET and PFET are both formed of polysilicon, and the characteristics of the gate insulating film 3D in the NFET formation region 50N are effective for improving the operating characteristics of the NFET.
  • an element isolation film 2 made of STI or the like is selectively formed on a semiconductor substrate 1 made of Si, and the semiconductor substrate 1 is formed with an NFET formation region 50N and a PFET formation region. Divide into 50P. Thereafter, although not shown, Vt control impurity implantation by p-type impurities is performed in the NFET formation region 50N of the semiconductor substrate 1, and Vt control impurity implantation is performed by n-type impurities in the PFET formation region 50P. . Subsequently, a heat treatment for activating the implanted impurities is performed, and the surface oxide film of the semiconductor substrate 1 is removed.
  • a thermal oxide film (not shown) made of silicon oxide having a thickness of 1.5 nm is formed on the surface of the semiconductor substrate 1 by thermal oxidation.
  • an HfSiO film having a thickness of 3.0 nm is deposited on the thermal oxide film by a CVD method.
  • the surface of the deposited HfSiO film is nitrided to form a gate insulating film 3 made of a laminated film of HfSiON and SiO 2 .
  • the gate insulating film 3 may be made of SiO 2 or SiON not containing a high dielectric material.
  • a first polysilicon film 4 having a conductivity of 10 nm is deposited on the gate insulating film 3.
  • a resist mask 5 covering the PFET formation region 50P and having an opening pattern in the NFET formation region 50N is formed by lithography.
  • the first polysilicon film 4 included in the NFET formation region 50N is removed by wet etching using an ammonia solution as an etchant.
  • the resist mask 5 is removed, and the gate insulating film 3 is exposed from the NFET formation region 50N as shown in FIG. 9C.
  • the entire surface of the first polysilicon film 4 and the semiconductor substrate 1 where the gate insulating film 3 is exposed from the NFET formation region 50N are formed over the entire surface by CVD or PVD.
  • a lanthanum oxide (LaO) film 15 having a thickness of 1.0 nm is deposited.
  • the LaO film 15 formed on the gate insulating film 3 made of HfSiON reduces the work function value of HfSiON, it is effective in improving the operating characteristics of the NFET.
  • a second polysilicon film 7 having a thickness of 10 nm is deposited on the LaO film 15 by CVD.
  • a resist mask (not shown) that covers the NFET formation region 50N is formed by lithography, and the first resist in the PFET formation region 50P is formed using the formed resist mask.
  • the second polysilicon film 7 and the LaO film 15 remaining on the polysilicon film 4 are selectively removed by etching.
  • the natural oxide film formed on the first polysilicon film 4 and the second polysilicon film 7 is removed, and then the CVD method is used to remove the first oxide film.
  • a third polysilicon film 16 having a conductivity of 90 nm is deposited over the entire surface of the first polysilicon film 4 and the second polysilicon film 7.
  • the first gate electrode made of the second polysilicon film 7 and the third polysilicon film 16 is formed in the NFET formation region 50N by lithography and dry etching. 8A is formed.
  • the second gate electrode 8A composed of the first polysilicon film 4 and the third polysilicon film 16 is formed.
  • the gate insulating film 3D in the NFET formation region 50N is substantially composed of the gate insulating film 3 and the LaO film 15 formed thereon.
  • the first gate electrode 8A and the second gate electrode 8A are both formed by a laminated film made of two layers of polysilicon. In the process, defects such as etching residue are not seen, and a good gate shape can be obtained. Subsequently, an N-type LDD diffusion layer 30A and a P-type LDD diffusion layer 30B are formed in the NFET formation region 50N and the PFET formation region 50P by extension implantation using the gate electrode 8A as a mask, respectively.
  • an insulating sidewall 17 is formed on each gate electrode 8A, and then each of the gate electrodes 8A and each of the NFET formation region 50N and PFET formation region 50P is formed.
  • respective impurity implantations are performed to form N-type source / drain diffusion layers 31A and P-type source / drain diffusion layers 31B.
  • a heat treatment for activating the implanted impurity ions is performed, and then a nickel (Ni) film is deposited on the semiconductor substrate 1 over the entire surface including each gate electrode 8A, and a predetermined heat treatment is performed.
  • Nickel silicide layers 18 are formed on the gate electrodes 8A and the source / drain diffusion layers 31A and 31B, respectively.
  • an interlayer insulating film 19 made of SiO 2 or the like is deposited on the entire surface including each gate electrode 8A on the semiconductor substrate 1, and thereafter, chemical chemical polishing (CMP) is used. Then, the deposited interlayer insulating film 19 is planarized so as to expose the third polysilicon film 16 in each gate electrode 8A.
  • CMP chemical chemical polishing
  • a Ni film is deposited on the flattened interlayer insulating film 19 over the entire surface including the gate electrodes 8A, and a predetermined heat treatment is performed, whereby each gate electrode 8A.
  • a gate electrode 20 which is so-called fully silicided (FUSI) is formed by nickel-siliciding the entire polysilicon constituting the structure.
  • the step of forming the nickel silicide layer 18 and the step of fully siliciding the gate electrode 8A are not necessarily performed, and may be appropriately performed according to the use of the NFET and the PFET.
  • the LaO film 15 formed in the NFET formation region 50N and constituting the gate insulating film 3D is not formed in the PFET formation region 50P. It is not deposited directly on the gate insulating film 3. Accordingly, La atoms of the gate insulating film 3D used for the NFET do not remain in the gate insulating film 3 in the PFET formation region 50P. Therefore, the work function of the FUSI-formed gate electrode 20 on the gate insulating film 3 is reduced. Variations can be prevented.
  • FIG. 12 (a) to 11 (f), FIG. 12 (a), and FIG. 12 (b) show cross-sectional structures in the order of steps of the semiconductor device manufacturing method according to the seventh embodiment of the present invention.
  • the gate electrodes of the NFET and PFET are both formed of polysilicon, and the characteristics of the gate insulating film 3A in the NFET formation region 50N are effective for improving the operating characteristics of the NFET.
  • an element isolation film 2 made of STI or the like is selectively formed on an upper part of a semiconductor substrate 1 made of Si, and the semiconductor substrate 1 is formed with an NFET formation region 50N and a PFET formation region. Divide into 50P. Thereafter, although not shown, Vt control impurity implantation by p-type impurities is performed in the NFET formation region 50N of the semiconductor substrate 1, and Vt control impurity implantation is performed by n-type impurities in the PFET formation region 50P. . Subsequently, a heat treatment for activating the implanted impurities is performed, and the surface oxide film of the semiconductor substrate 1 is removed.
  • a thermal oxide film (not shown) made of silicon oxide having a thickness of 1.5 nm is formed on the surface of the semiconductor substrate 1 by thermal oxidation.
  • an HfSiO film having a thickness of 3.0 nm is deposited on the thermal oxide film by a CVD method.
  • the surface of the deposited HfSiO film is nitrided to form a gate insulating film 3 made of a laminated film of HfSiON and SiO 2 .
  • the gate insulating film 3 may be made of SiO 2 or SiON not containing a high dielectric material.
  • a first polysilicon film 4 having a conductivity of 10 nm is deposited on the gate insulating film 3.
  • a resist mask 5 that covers the PFET formation region 50P and has an opening pattern in the NFET formation region 50N is formed by lithography.
  • the first polysilicon film 4 included in the NFET formation region 50N is removed by wet etching using an ammonia solution as an etchant.
  • the resist mask 5 is removed, and the gate insulating film 3 is exposed from the NFET formation region 50N as shown in FIG.
  • the thickness of the entire surface of the first polysilicon film 4 and the semiconductor substrate 1 where the gate insulating film 3 is exposed from the NFET formation region 50N is increased by PVD.
  • a lanthanum (La) film 13 having a thickness of 0.5 nm is deposited.
  • a second polysilicon film 7 having a thickness of 100 nm is deposited on the La film 13 by a CVD method.
  • the semiconductor substrate 1 on which the second polysilicon film 7 is deposited is subjected to a heat treatment at a temperature of 900 ° C. for 30 minutes.
  • a heat treatment at a temperature of 900 ° C. for 30 minutes.
  • La atoms in the La film 13 are diffused into the gate insulating film 3 to form the La-mixed gate insulating film 3A.
  • HfSiON mixed with La atoms is effective in improving the operational characteristics of the NFET because the work function value of HfSiON is reduced, as in the laminated structure of LaO and HfSiON.
  • the La film 13 sandwiched between the first polysilicon film 4 and the second polysilicon film 7 is silicided to become a lanthanum silicide film 13A.
  • the first gate electrode 8A is formed from the second polysilicon film 7 in the NFET formation region 50N by the lithography method and the dry etching method.
  • the second gate electrode 8F composed of the first polysilicon film 4, the lanthanum silicide film 13A, and the second polysilicon film 7 is formed.
  • an N-type LDD diffusion layer 30A and a P-type LDD diffusion layer 30B are formed in the NFET formation region 50N and the PFET formation region 50P by extension implantation using the gate electrodes 8A and 8F as masks, respectively.
  • insulating sidewalls 17 are respectively formed on the gate electrodes 8A and 8F, and then each gate electrode 8A is formed on the NFET formation region 50N and the PFET formation region 50P. 8F and its sidewalls 17 as masks to perform respective impurity implantations to form an N-type source / drain diffusion layer 31A and a P-type source / drain diffusion layer 31B. Subsequently, a heat treatment for activating the implanted impurity ions is performed, and then a nickel (Ni) film is deposited on the semiconductor substrate 1 over the entire surface including each gate electrode 8A, and a predetermined heat treatment is performed.
  • Ni nickel
  • Nickel silicide layers 18 are formed on the gate electrodes 8A and the source / drain diffusion layers 31A and 31B, respectively. Thereafter, an interlayer insulating film 19 made of SiO 2 or the like is deposited on the entire surface including the gate electrodes 8A and 8F on the semiconductor substrate 1, and then the gate electrodes 8A, 8A, Planarization is performed so as to expose the second polysilicon film 7 in 8F.
  • a Ni film is deposited over the entire surface including the gate electrodes 8A and 8F on the flattened interlayer insulating film 19, and each gate is subjected to a predetermined heat treatment.
  • a first gate electrode 20 and a second gate electrode 21 which are so-called fully silicided (FUSI) are formed by converting the entire polysilicon constituting the electrodes 8A and 8F into nickel silicide.
  • the second gate electrode 21 the second polysilicon film 7 located on the upper part becomes the second nickel silicide film 7A, and the lanthanum silicide film 13A has a very thin film thickness.
  • the first polysilicon film 4 located below the film 13A does not serve as a barrier for FUSI, and the first polysilicon film 4 also becomes the first nickel silicide film 4A.
  • the step of forming the nickel silicide layer 18 and the step of fully siliciding the gate electrode 8A are not necessarily performed, and may be performed appropriately according to the use of the NFET and the PFET.
  • the second gate electrode 8F constituting the PFET has the first polysilicon film 4, the lanthanum silicide film 13A, the second gate electrode sequentially formed from the bottom.
  • a polysilicon film 7 When the process of FIG. 12B is completed, the second gate electrode 8F constituting the PFET has the first nickel silicide film 4A, the lanthanum silicide film 13A, the second gate electrode 8F, and the second gate electrode 8F sequentially formed from the bottom. It is composed of the nickel silicide film 7A.
  • the La film 13 constituting the La-mixed gate insulating film 3A used for the NFET is gate-insulated in the PFET formation region 50P. It is not deposited directly on the film 3. Accordingly, La atoms of the La-mixed gate insulating film 3A used for the NFET do not remain in the gate insulating film 3 in the PFET formation region 50P. Therefore, the FUSI-formed second gate electrode on the gate insulating film 3 is removed. 21 can prevent the work function from changing in the first nickel silicide film 4 ⁇ / b> A constituting the material 21.
  • a semiconductor device and a manufacturing method thereof according to the present invention can prevent an increase in gate leakage current due to metal atoms for forming a metal gate remaining in a gate insulating film, and a semiconductor device having a gate electrode and a manufacturing method thereof Etc. are useful.

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Abstract

　まず、Ｎ型電界効果トランジスタを形成するＮＦＥＴ形成領域（５０Ｎ）とＰ型電界効果トランジスタを形成するＰＦＥＴ形成領域（５０Ｐ）とを有する半導体基板（１）の上に、ゲート絶縁膜（３）を形成する。続いて、ゲート絶縁膜（３）の上に、第１のポリシリコン膜（４）を形成し、形成した第１のポリシリコン膜（４）におけるＰＦＥＴ形成領域に含まれる部分を除去することにより、ＰＦＥＴ形成領域（５０Ｐ）からゲート絶縁膜（３）を露出する。その後、ＰＦＥＴ形成領域（５０Ｐ）におけるゲート絶縁膜（３）の上に窒化チタン膜（６）を形成する。

Description

半導体装置及びその製造方法
　本発明は、ゲート電極を有する半導体装置及びその製造方法に関する。
　メタルゲートを用いた従来のトランジスタ形成プロセスを図１３（ａ）～図１３（ｆ）に示す（例えば、特許文献１を参照。)。
　まず、図１３（ａ）に示すように、シリコンからなる半導体基板１０１の上部に、シャロウトレンチ分離（ＳＴＩ）等からなる素子分離膜１０２を選択的に形成して、半導体基板１０１をＮＦＥＴ(N-type field effect transistor:Ｎ型電界効果トランジスタ）形成領域５０Ｎと、ＰＦＥＴ(P-type field effect transistor:Ｐ型電界効果トランジスタ）形成領域５０Ｐとに区画する。その後、半導体基板１０１上の全面にゲート絶縁膜１０３を形成する。続いて、形成されたゲート絶縁膜１０３上の全面に、スパッタ法等の物理的気相堆積（phisical vapor deposition：ＰＶＤ）法により、仕事関数の値が大きく、ＰＦＥＴのメタルゲートに適した窒化チタン（ＴｉＮ）膜１０４を堆積する。
　次に、図１３（ｂ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク１０５を形成する。続いて、形成したレジストマスク１０５を用いて、ウェットエッチングにより、ＮＦＥＴ形成領域５０Ｎに含まれるＴｉＮ膜１０４を除去する。その後、レジストマスク１０５を除去して、図１３（ｃ）に示すように、ＮＦＥＴ形成領域５０Ｎからゲート絶縁膜１０３を露出する。
　次に、図１３（ｄ）に示すように、半導体基板１０１の全面に、すなわちＮＦＥＴ形成領域５０Ｎにおいては露出したゲート絶縁膜１０３の上に、また、ＰＦＥＴ形成領域５０ＰにおいてはＴｉＮ膜１０４の上に、ポリシリコン膜１０６を全面的に堆積する。
　次に、図１３（ｅ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンからなる第１のゲート電極１０６Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜１０４及びポリシリコン１０６Ｂからなるメタルゲートである第２のゲート電極１０７を形成する。
　なお、特許文献１においては、ポリシリコン膜１０６の上に、さらに金属膜及びキャップ絶縁膜を堆積した、いわゆるポリメタル構造を持つゲート電極を形成している。ここで、ゲート構造として、ＮＦＥＴ及びＰＦＥＴには互いに異なる金属材料を用いたメタルゲートとすることも可能であるが、本文献においては、ＮＦＥＴと比較して格段に特性が悪化するＰＦＥＴのみをメタルゲートとすることにより、必要最低限のプロセス変更を行っている。
　ここで、ＰＦＥＴがポリシリコン膜と比誘電率が高いいわゆるhigh-k膜とからなるゲート構造によってその動作特性が悪化する理由は、high-k膜にポリシリコンからなるゲート電極を組み合わせると、公知のようにフェルミレベルピニングが発生し、ＰＦＥＴにおける閾値電圧が高いままとなって低下しないからである。ところが、high-k膜にメタルゲートを組み合わせると、フェルミレベルピニングは発生せず、閾値電圧は金属材料が持つ仕事関数の値に従って低下する。
　ＴｉＮ膜は仕事関数の値がシリコンにおけるバンドギャップの中間値程度（ミッドギャップ：mid gap）と同程度か又はミッドギャップよりも大きく、すなわち価電子帯に近いため、ＰＦＥＴ用の金属に適した材料であることが知られている。
特開２００７－８８１２２号公報
　しかしながら、前記従来のＰＦＥＴ用のメタルゲート構造を持つ半導体装置の製造方法は、ゲート絶縁膜１０３の上に堆積した最初のメタル膜、上記の例では、図１３（ｃ）に示すように、ＴｉＮ膜１０４がＮＦＥＴ形成領域５０Ｎから完全には除去できないという問題がある。
　具体的には、図１３（ａ）において、ＴｉＮ膜１０４をゲート絶縁膜１０３の上に成膜する際に、ＴｉＮ膜１０４の金属原子（Ｔｉ原子）がゲート絶縁膜１０３の構成材料とミキシングを起こし、Ｔｉ原子がゲート絶縁膜１０３中に取り込まれてしまうことが原因である。Ｔｉ原子がゲート絶縁膜１０３に一度取り込まれると、図１３（ｃ）に示すように、ＴｉＮ膜１０３を剥離してもＴｉ原子１０４ａを完全に除去することができない。ＴｉＮ膜１０４は、化学的気相堆積（chemical vapor deposition：ＣＶＤ）法の場合は比較的に高い成膜温度（４００℃程度）により、また、ＰＶＤ法の場合は、数ｅＶの高エネルギースパッタ種により、それぞれゲート絶縁膜１０３の上に堆積されるため、Ｔｉ原子１０４ａのゲート絶縁膜１０３へのミキシングは十分に発生し得る。図１３（ｆ）に示すように、ＮＦＥＴ形成領域５０Ｎにおいて、ミキシングによりゲート絶縁膜１０３に取り込まれたＴｉ原子１０４ａは、図１４に示すように、ゲートリーク電流が増大するという悪影響を与える。
　図１４には、参考例としてポリシリコンのみからなるゲート電極を有するトランジスタのゲートリーク電流と、ＴｉＮからなるメタル膜の堆積、メタル膜の剥離及び洗浄、並びにポリシリコン膜の堆積を行った従来例に係る評価用トランジスタのゲートリーク電流を示す。図１４から分かるように、参考例のトランジスタと比べて、評価用トランジスタの方が２．５桁もリーク電流が上昇している。メタル膜を堆積後に剥離したウェハのＴｉの残留量を評価したところ、１．０×１０１３／ｃｍ２程度であった。このＴｉの残留により、従来例に係る評価用のトランジスタにおいては、ゲートリーク電流が増大すると考えられる。
　ゲートリーク電流の特性を改善するには、金属原子のさらなる除去が必要であるが、前述したように、金属原子はゲート絶縁膜中に成膜時の段階で既に取り込まれているため、ウェットエッチングの処理時間を単純に増やすしても、この金属原子を完全に除去することはできない。
　本発明は、前記従来の問題を解決し、メタルゲート形成用等の金属原子が半導体基板、特にゲート絶縁膜に残存することによるゲートリーク電流の増大又はゲート電極の形成材料における仕事関数の変動を防止できるようにすることを目的とする。
　前記の目的を達成するため、本発明は、半導体装置の製造方法を、ゲート絶縁膜の上に堆積したメタル膜又はメタルを含む膜を剥離することなくメタルゲート電極を形成する構成とする。
　具体的に、本発明に係る第１の半導体装置の製造方法は、第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、ゲート絶縁膜の上にシリコンからなる第１の導電膜を形成する第２の工程と、第１の導電膜における第２の領域に含まれる部分を除去することにより、第２の領域からゲート絶縁膜を露出する第３の工程と、第３の工程よりも後に、第２の領域におけるゲート絶縁膜の上に第１のメタル膜を形成する第４の工程とを備えていることを特徴とする。
　第１の半導体装置の製造方法によると、ゲート絶縁膜の上にシリコンからなる第１の導電膜を形成し、その後、第１の導電膜における第２の領域に含まれる部分を除去することにより、第２の領域からゲート絶縁膜を露出する。続いて、ゲート絶縁膜の上に第１のメタル膜を形成する。従って、本発明においては、ゲート絶縁膜上に堆積した第１のメタル膜を除去することなく、第１の領域にシリコンゲートを形成でき、且つ第２の領域にメタルゲートを形成することができる。すなわち、従来は除去が必要となる第１の領域には第１のメタル膜の代わりにシリコンからなる第１の導電膜を用いるため、ゲート絶縁膜に金属原子が残留することがない。これにより、メタルゲート形成用の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防ぐことができる。
　第１の半導体装置の製造方法は、第４の工程よりも後に、第１の領域上において少なくとも第１の導電膜をパターニングすることにより第１の導電膜から第１のゲート電極を形成する第５の工程と、第４の工程よりも後に、第２の領域上において少なくとも第１のメタル膜をパターニングすることにより第１のメタル膜から第２のゲート電極を形成する第６の工程とをさらに備えていることが好ましい。
　また、第１の半導体装置の製造方法は、第４の工程と第５の工程との間に、第１の導電膜及び第１のメタル膜の上にシリコンからなる第２の導電膜を形成する第７の工程をさらに備えていることが好ましい。
　また、第１の半導体装置の製造方法は、第３の工程と第４の工程との間に、第２の領域における露出したゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する絶縁膜を形成する第８の工程をさらに備えていることが好ましい。
　また、第１の半導体装置の製造方法は、第３の工程と第４の工程との間に、第２の領域におけるゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する第２のメタル膜を形成する第８の工程をさらに備えていることが好ましい。
　この場合に、第８の工程よりも後に、半導体基板を熱処理することにより、第２のメタル膜を構成する原子をゲート絶縁膜に拡散させることが好ましい。
　また、第１の半導体装置の製造方法は、第４の工程よりも後に、第１の領域から第１の導電膜を選択的に除去することにより、第１の領域からゲート絶縁膜を露出する第５の工程と、第５の工程よりも後に、第１の領域におけるゲート絶縁膜の上に第３のメタル膜を形成する第６の工程とをさらに備えていることが好ましい。
　このようにすると、第１の領域のゲート構造をもメタル構造とすることができる。
　この場合に、半導体装置の製造方法は、第５の工程と第６の工程との間に、第１の領域におけるゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する第４のメタル膜を形成する第７の工程をさらに備えていることが好ましい。
　さらにこの場合に、半導体装置の製造方法は、第７の工程よりも後に、半導体基板を熱処理することにより、第４のメタル膜を構成する原子をゲート絶縁膜に拡散させることが好ましい。
　本発明に係る第２の半導体装置製造方法は、第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、第１の導電膜における第１の領域に含まれる部分を除去することにより、第１の領域からゲート絶縁膜を露出する第３の工程と、第３の工程よりも後に、第１の領域におけるゲート絶縁膜の上に絶縁膜及びシリコンからなる第２の導電膜を形成する第４の工程とを備えていることを特徴とする。
　第２の半導体装置の製造方法によると、シリコン膜の堆積及び除去を行いながら、第１の領域におけるゲート絶縁膜の上に形成する絶縁膜により、第１の領域のゲート絶縁膜の仕事関数の値を調整することができる。
　第２の半導体装置の製造方法は、第４の工程よりも後に、第１の領域上において少なくとも第２の導電膜をパターニングすることにより第２の導電膜から第１のゲート電極を形成すると共に、第２の領域上において少なくとも第１の導電膜をパターニングすることにより第１の導電膜から第２のゲート電極を形成する第５の工程と、第１のゲート電極及び第２のゲート電極をメタルによりフルシリサイド化する第６の工程とをさらに備えていることが好ましい。
　本発明に係る第３の半導体装置の製造方法は、第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、第１の導電膜における第１の領域に含まれる部分を除去することにより、第１の領域からゲート絶縁膜を露出する第３の工程と、第３の工程よりも後に、第１の領域におけるゲート絶縁膜の上に第１のメタル膜及びシリコンからなる第２の導電膜を形成する第４の工程とを備えていることを特徴とする。
　第３の半導体装置の製造方法によると、シリコン膜の堆積及び除去を行いながら、第１の領域におけるゲート絶縁膜の上に形成する第１のメタル膜により、第１の領域のゲート絶縁膜の仕事関数の値を調整することができる。
　第３の半導体装置の製造方法は、第４の工程よりも後に、第１の領域上において少なくとも第２の導電膜をパターニングすることにより第２の導電膜から第１のゲート電極を形成すると共に、第２の領域上において少なくとも第１の導電膜をパターニングすることにより第１の導電膜から第２のゲート電極を形成する第５の工程と、第１のゲート電極及び第２のゲート電極を第２のメタルによりフルシリサイド化する第６の工程とをさらに備えていることが好ましい。
　本発明に係る第１の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたシリコンからなる第１の導電膜、該第１の導電膜の上に形成されたメタルシリサイド膜及び該メタルシリサイド膜の上に形成されたシリコンからなる第２の導電膜から構成されたゲート電極とを備えていることを特徴とする。
　本発明に係る第２の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成された第１のメタルシリサイド膜、該第１のメタルシリサイドの上に形成された第２のメタルシリサイド膜及び該第２のメタルシリサイド膜の上に形成された第３のメタルシリサイド膜から構成されたゲート電極とを備えていることを特徴とする。
　本発明に係る半導体装置及び其の製造方法によると、メタルゲート形成用等の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防止することができる。
　また、本発明は、Ｎ型及びＰ型の各仕事関数調整用の金属（例えばＬａ、Ａｌ）又は金属酸化物（例えばＬａＯ、ＡｌＯ）に対しても同様に適用でき、この場合には、ゲート電極の形成用材料における仕事関数の変動を防止することができる。
図１（ａ）～図１（ｇ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図２は本発明の第１の実施形態に係る半導体装置におけるリーク電流量を比較例と比べたグラフである。 図３（ａ）～図３（ｇ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図４（ａ）～図４（ｈ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図５（ａ）～図５（ｇ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図６（ａ）及び図６（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図７（ａ）～図７（ｈ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図８（ａ）及び図８（ｂ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図９（ａ）～図９（ｈ）は本発明の第６の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図１０（ａ）及び図１０（ｂ）は本発明の第６の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図１１（ａ）～図１１（ｆ）は本発明の第７の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図１２（ａ）及び図１２（ｂ）は本発明の第７の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図１３（ａ）～図１３（ｆ）は従来のメタルゲートとシリコンゲートとを有する半導体装置の製造方法を示す工程順の断面図である。 図１４は従来のメタルゲートとシリコンゲートとを有する半導体装置におけるリーク電流量をシリコンゲートを有する参考用の半導体装置と比べたグラフである。
符号の説明
１　　　半導体基板
２　　　素子分離膜
３　　　ゲート絶縁膜
３Ａ　　Ｌａ混入ゲート絶縁膜
３Ｂ　　ゲート絶縁膜
３Ｃ　　Ａｌ混入ゲート絶縁膜
３Ｄ　　ゲート絶縁膜
４　　　第１のポリシリコン膜
４Ａ　　第１のニッケルシリサイド膜
５　　　レジストマスク
６　　　窒化チタン（Ｔｉ）膜
７　　　第２のポリシリコン膜
７Ａ　　第２のニッケルシリサイド膜
８Ａ　　第１のゲート電極
８Ｂ　　第２のゲート電極
８Ｃ　　第１のゲート電極
８Ｄ　　第２のゲート電極
８Ｅ　　第２のゲート電極
８Ｆ　　第２のゲート電極
９　　　酸化アルミニウム（ＡｌＯ）膜
１０　　アルミニウム（Ａｌ）膜
１２　　炭化タンタル（Ｔａ２Ｃ）膜
１３　　ランタン（Ｌａ）膜
１３Ａ　ランタンシリサイド膜
１５　　酸化ランタン（ＬａＯ）膜
１６　　第３のポリシリコン膜
１７　　サイドウォール
１８　　ニッケルシリサイド層
１９　　層間絶縁膜
２０　　ＦＵＳＩ化されたゲート電極
２１　　ＦＵＳＩ化された第２のゲート電極
３０Ａ　Ｎ型ＬＤＤ拡散層
３０Ｂ　Ｐ型ＬＤＤ拡散層
３１Ａ　Ｎ型ソース／ドレイン拡散層
３１Ｂ　Ｐ型ソース／ドレイン拡散層
５０Ｎ　ＮＦＥＴ形成領域
５０Ｐ　ＰＦＥＴ形成領域
　（第１の実施形態）
　本発明の第１の実施形態について図面を参照しながら説明する。
　図１（ａ）～図１（ｇ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
　まず、図１（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１の上部に、シャロウトレンチ分離（ＳＴＩ）等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ（N-type field effect transistor）形成領域５０ＮとＰＦＥＴ（P-type field effect transistor）形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるしきい値（Ｖｔ）制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるしきい値（Ｖｔ）制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍの酸化ハフニウムシリコン（ＨｆＳｉＯ）膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）と酸化シリコン（ＳｉＯ２）との高誘電体を含む積層膜からなるゲート絶縁膜３を形成する。なお、高誘電体は、酸窒化ハフニウムシリコンに限られず、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ハフニウム（ＨｆＯ２）又はジルコニム（Ｚｒ）系酸化物等を用いることができる。また、ゲート絶縁膜３は、高誘電体材料を含まない酸化シリコン（ＳｉＯ２）又は酸窒化シリコン（ＳｉＯＮ）でも構わない。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
　次に、図１（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成されたレジストマスク５を用いて、ウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図１（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。ここで、第１のポリシリコン膜４のウエットエッチングにはアンモニア（ＮＨ３）溶液を用いることができる。アンモニア溶液を用いたＨｆＳｉＯＮのシリコンに対するエッチング選択比はほぼ０であり、従って、アンモニア溶液により、ゲート絶縁膜３をエッチングすることなく、第１のポリシリコン膜４をエッチングすることができる。
　次に、図１（ｄ）に示すように、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０からゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１０ｎｍの窒化チタン（ＴｉＮ）膜６を堆積する。ここで、ＴｉＮは実質的に金属とみなすことができ、ＣＶＤ法、ＰＶＤ法又は原子層堆積（atomic layer deposition：ＡＬＤ）法等の成膜方法により成膜できる。なお、ＴｉＮ膜６に代えて、ＴａＣＮＯ又はＴａＮ等の有効仕事関数が４．６ｅＶ以上の、ＰＦＥＴの動作特性の向上に有効な金属を含む材料を用いることができる。
　次に、図１（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６をエッチングにより選択的に除去する。
　次に、図１（ｆ）に示すように、レジストマスクを除去した後、第１のポリシリコン膜４の上及びＴｉＮ膜６の上に形成された自然酸化膜を除去し、その後、ＣＶＤ法により、第１のポリシリコン膜４及びＴｉＮ膜６の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
　次に、図１（ｇ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜４及び第２のポリシリコン膜７からなる第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｂを形成する。
　ここで、ＮＦＥＴ形成領域５０Ｎにおいては、第１のゲート電極８Ａは２層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
　この後、図示はしていないが、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、それぞれ、各ゲート電極８Ａ、８Ｂをマスクとしたエクステンション注入によるＮ型ＬＤＤ（lightly doped drain）拡散層及びＰ型ＬＤＤ拡散層の形成工程と、各ゲート電極８Ａ、８Ｂにサイドウォールを形成した後のＮ型ソース／ドレイン拡散層及びＰ型ソース／ドレイン拡散層の形成工程と、注入された不純物イオンを活性化する熱処理工程と、ニッケル（Ｎｉ）による各ゲート電極８Ａ、８Ｂ及び各ソース／ドレイン拡散層のシリサイド化工程とを経てＮＦＥＴ及びＰＦＥＴを形成する。
　第１の実施形態によると、図１（ｃ）～図１（ｅ）に示すように、ＰＦＥＴ形成領域５０Ｐに形成されるメタルゲートであって、第２のゲート電極８Ｂを構成するＴｉＮ膜６は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。すなわち、ＮＦＥＴ形成領域５０Ｎにおいて、ゲート絶縁膜３の上にＴｉＮ膜６を直接に堆積することなく、ＰＦＥＴ形成領域５０Ｐにメタルゲートを形成することができる。
　このように、除去が必要となるＮＦＥＴ形成領域５０Ｎには、ＴｉＮ膜６の代わりに第１のポリシリコン膜４を用いるため、ゲート絶縁膜３にＴｉ原子が残留することがない。従って、ＮＦＥＴ形成領域５０Ｎにおいて、メタルゲート形成用のＴｉ原子がゲート絶縁膜３に残存することがなくなるので、ゲートリーク電流の増大を防ぐことができる。
　なお、本実施形態においては、ＮＦＥＴ形成領域５０Ｎにおける形成シーケンスが、従来のメタル膜の堆積、その除去及びポリシリコン膜の堆積に代えて、ポリシリコン膜４、７の堆積のみとなるため、本願発明の課題が解決できる。一方、ＰＦＥＴ形成領域５０Ｐにおいては、第１のポリシリコン膜４の堆積、その除去及びＴｉＮ膜６の堆積工程が実行される。このＰＦＥＴ形成領域５０Ｐにおける第１のポリシリコン膜４の除去による不具合が発生しないことは確認済みである。
　図２にその確認結果を示す。図２は、比較例であってＴｉＮ膜のみを堆積して除去しないＰＦＥＴにおけるゲートリーク電流と、第１のポリシリコン膜４の堆積、その除去及びＴｉＮ膜６を堆積する本実施形態（本発明）に係るＰＦＥＴにおけるゲートリーク電流とを比較して表している。図２においては、比較例の電流値を１としてその比の値を示しており、本発明においては比較例のゲートリーク電流の３倍程度にしかなっていない。図１４に示したように、従来例であるメタル膜を堆積してそれを除去する場合は１７００倍に増大しており、第１のポリシリコン膜４を堆積しその後それを除去することの影響は、ＴｉＮ膜６を堆積しその後それを除去する従来例の場合の影響と比べて非常に小さいことが分かる。
　（第２の実施形態）
　以下、本発明の第２の実施形態について図面を参照しながら説明する。
　図３（ａ）～図３（ｇ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
　まず、図３（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
　次に、図３（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図３（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。
　次に、図３（ｄ）に示すように、ＣＶＤ法又はＰＶＤ法により、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１．０ｎｍの酸化アルミニウム（ＡｌＯ）膜９を堆積する。ここで、ＨｆＳｉＯＮからなるゲート絶縁膜３の上に形成されたＡｌＯ膜９はＨｆＳｉＯＮの仕事関数の値を大きくすることから、ＰＦＥＴの動作特性の向上に有効であることが知られている。続いて、ＣＶＤ法、ＰＶＤ法又はＡＬＤ法により、ＡｌＯ膜９の上に、厚さが１０ｎｍのＴｉＮ膜６を堆積する。なお、ここでも、ＴｉＮに代えて、ＴａＣＮＯ又はＴａＮ等を用いることができる。
　次に、図３（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６及びＡｌＯ膜９をエッチングにより選択的に除去する。
　次に、図３（ｆ）に示すように、第１のポリシリコン膜４の上及びＴｉＮ膜６の上に形成された自然酸化膜を除去し、その後、ＣＶＤ法により、第１のポリシリコン膜４及びＴｉＮ膜６の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
　次に、図３（ｇ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜４及び第２のポリシリコン膜７からなる第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｂを形成する。なお、第２の実施形態においては、ＰＦＥＴ形成領域５０Ｐにおけるゲート絶縁膜３Ｂは、実質的にはゲート絶縁膜３とその上に形成されたＡｌＯ膜９とから構成される。
　ここで、ＮＦＥＴ形成領域５０Ｎにおいては、第１のゲート電極８Ａは２層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
　この後は、第１の実施形態と同様に、ＬＤＤ拡散層及びソース／ドレイン拡散層等を形成する。
　第２の実施形態によると、図３（ｄ）及び図３（ｅ）に示すように、ＰＦＥＴに用いるゲート絶縁膜３Ｂを構成するＡｌＯ膜９は、ＮＦＥＴ形成領域５０Ｎにおいては、ゲート絶縁膜３の上に直接に堆積されることがない。従って、ＰＦＥＴに用いるゲート絶縁膜３Ｂ形成用のＡｌ原子が、ＮＦＥＴ形成領域５０Ｎのゲート絶縁膜３に残存することがなくなるので、第１のゲート電極８Ａを構成する第１のポリシリコン膜４における仕事関数の変動を防ぐことができる。
　（第３の実施形態）
　以下、本発明の第３の実施形態について図面を参照しながら説明する。
　図４（ａ）～図４（ｇ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
　まず、図４（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
　次に、図４（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図４（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。
　次に、図４（ｄ）に示すように、ＰＶＤ法により、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが０．５ｎｍのアルミニウム（Ａｌ）膜１０を堆積する。続いて、ＣＶＤ法、ＰＶＤ法又はＡＬＤ法により、Ａｌ膜１０の上に、厚さが１０ｎｍのＴｉＮ膜６を堆積する。なお、ここでも、ＴｉＮに代えて、ＴａＣＮＯ又はＴａＮ等を用いることができる。
　次に、図４（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６及びＡｌ膜１０をエッチングにより選択的に除去する。なお、第１のポリシリコン膜４の上に残存するＡｌ膜１０は金属からなるため、必ずしも除去しなくてもよい。
　次に、図４（ｆ）に示すように、第１のポリシリコン膜４の上及びＴｉＮ膜６の上に形成された自然酸化膜を除去し、その後、ＣＶＤ法により、第１のポリシリコン膜４及びＴｉＮ膜６の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
　次に、図４（ｇ）に示すように、第２のポリシリコン膜７を堆積した半導体基板１に９００℃の温度で３０分間の熱処理を加える。これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ゲート絶縁膜３にＡｌ膜１０中のＡｌ原子を拡散させて、Ａｌ混入ゲート絶縁膜３Ｃを形成する。Ａｌ原子が混入したＨｆＳｉＯＮは、第２の実施形態におけるＰＦＥＴ形成領域５０ＰのＡｌＯ膜とＨｆＳｉＯＮ膜との積層構造と同様に、ＨｆＳｉＯＮの仕事関数の値を上昇させるため、ＰＦＥＴの動作特性の向上に有効である。
　次に、図４（ｈ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜４及び第２のポリシリコン膜７からなる第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｂを形成する。
　ここで、ＮＦＥＴ形成領域５０Ｎにおいては、第１のゲート電極８Ａは２層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
　この後は、第１の実施形態と同様に、ＬＤＤ拡散層及びソース／ドレイン拡散層等を形成する。
　第３の実施形態によると、図４（ｄ）及び図４（ｅ）に示すように、ＰＦＥＴに用いるＡｌ混入ゲート絶縁膜３Ｃを形成するためのＡｌ膜１０は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。すなわち、ＮＦＥＴ形成領域５０Ｎにおいて、ゲート絶縁膜３の上にＡｌ膜１０を直接に堆積することなく、ＰＦＥＴ形成領域５０Ｐにおけるゲート絶縁膜３にＡｌ原子を混入（拡散）することができる。
　このように、ＮＦＥＴ形成領域５０Ｎにおいて、Ａｌ混入ゲート絶縁膜３Ｃの形成用のＡｌ原子がゲート絶縁膜３に残存することがなくなるので、第１のゲート電極８Ａを構成する第１のポリシリコン膜４における仕事関数の変動を防ぐことができる。
　（第４の実施形態）
　以下、本発明の第４の実施形態について図面を参照しながら説明する。
　図５（ａ）～図５（ｇ）、図６（ａ）及び図６（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
　第４の実施形態においては、ＮＦＥＴ及びＰＦＥＴのゲート電極をいずれもメタルゲートにより形成する構成とする。
　まず、図５（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
　次に、図５（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図５（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。
　次に、図５（ｄ）に示すように、ＣＶＤ法、ＰＶＤ法又はＡＬＤ法により、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１０ｎｍのＴｉＮ膜６を堆積する。なお、ここでも、ＴｉＮに代えて、ＴａＣＮＯ又はＴａＮ等を用いることができる。
　次に、図５（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６をエッチングにより選択的に除去する。
　次に、図５（ｆ）に示すように、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４をウェットエッチングにより選択的に除去することにより、ＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３を露出する。
　次に、図５（ｇ）に示すように、ＣＶＤ法又はＰＶＤ法により、ＴｉＮ膜６の上及びＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１０ｎｍの炭化タンタル（Ｔａ２Ｃ）膜１２を堆積する。なお、Ｔａ２Ｃに代えて、ＴａＣ等の有効仕事関数が４．６ｅＶ以下で、ＮＦＥＴの動作特性の向上に有効な金属を含む材料であってもよい。
　次に、図６（ａ）に示すように、ＣＶＤ法により、Ｔａ２Ｃ膜１２の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
　次に、図６（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、Ｔａ２Ｃ膜１２及び第２のポリシリコン膜７からなるメタルゲートとなる第１のゲート電極８Ｃを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６、Ｔａ２Ｃ膜１２及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｄを形成する。
　この後は、第１の実施形態と同様に、ＬＤＤ拡散層及びソース／ドレイン拡散層等を形成する。
　第４の実施形態によると、図５（ｄ）～図５（ｇ）に示すように、ＮＦＥＴ形成領域５０Ｎに形成されるメタルゲートであって、第１のゲート電極８Ｃを構成する、すなわち第１のゲート電極８Ｃに含まれるＴａ２Ｃ膜１２は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。同様に、ＰＦＥＴ形成領域５０Ｐに形成されるメタルゲートであって、第２のゲート電極８Ｄを構成する、すなわち第２のゲート電極８Ｄに含まれるＴｉＮ膜６は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。
　すなわち、ＮＦＥＴ形成領域５０Ｎにおいて、ゲート絶縁膜３の上にＴｉＮ膜６を直接に堆積することなく、ＰＦＥＴ形成領域５０Ｐにメタルゲートを形成することができ、且つ、ＰＦＥＴ形成領域５０Ｐにおいて、ゲート絶縁膜３の上にＴａ２Ｃ膜１２を直接に堆積することなく、ＮＦＥＴ形成領域５０Ｎにメタルゲートを形成することができる。
　従って、ＮＦＥＴ形成領域５０Ｎにおいては、第２のゲート電極８Ｄの形成用のＴｉ原子がゲート絶縁膜３に残存することがなく、また、ＰＦＥＴ形成領域５０Ｐにおいては、第１のゲート電極８Ｃの形成用のＴａ原子がゲート絶縁膜３に残存することがなくなるので、ゲートリーク電流の増大を防ぐことができる。
　なお、第４の実施形態においては、最初にＰＦＥＴ形成領域５０ＰにＴｉＮ膜６を形成し、その後、ＮＦＥＴ形成領域５０ＮにＴａ２Ｃ膜１２を形成したが、最初にＮＦＥＴ形成領域５０ＮにＴａ２Ｃ膜１２を形成し、その後、ＰＦＥＴ形成領域５０ＰにＴｉＮ膜６を形成してもよい。
　（第５の実施形態）
　以下、本発明の第５の実施形態について図面を参照しながら説明する。
　図７（ａ）～図７（ｈ）、図８（ａ）及び図８（ｂ）は本発明の第５の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
　第５の実施形態においては、ＮＦＥＴ及びＰＦＥＴのゲート電極をいずれもメタルゲートにより形成し、且つ、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３Ａの特性をＮＦＥＴの動作特性の向上に有効な構成とする。
　まず、図７（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
　次に、図７（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図７（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。
　次に、図７（ｄ）に示すように、ＣＶＤ法、ＰＶＤ法又はＡＬＤ法により、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１０ｎｍのＴｉＮ膜６を堆積する。なお、ここでも、ＴｉＮに代えて、ＴａＣＮＯ又はＴａＮ等を用いることができる。
　次に、図７（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６をエッチングにより選択的に除去する。
　次に、図７（ｆ）に示すように、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４をウェットエッチングにより選択的に除去することにより、ＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３を露出する。
　次に、図７（ｇ）に示すように、ＰＶＤ法により、ＴｉＮ膜６の上及びＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが０．５ｎｍのランタン（Ｌａ）膜１３を堆積する。続いて、ＣＶＤ法又はＰＶＤ法により、Ｌａ膜１３の上に、厚さが１０ｎｍの炭化タンタル（Ｔａ２Ｃ）膜１２を堆積する。
　次に、図７（ｈ）に示すように、ＣＶＤ法により、Ｔａ２Ｃ膜１２の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
　次に、図８（ａ）に示すように、第２のポリシリコン膜７を堆積した半導体基板１に９００℃の温度で３０分間の熱処理を加える。これにより、ＮＦＥＴ形成領域５０Ｎにおいては、ゲート絶縁膜３にＬａ膜１３中のＬａ原子を拡散させて、Ｌａ混入ゲート絶縁膜３Ａを形成する。Ｌａ原子が混入したＨｆＳｉＯＮは、ＬａＯとＨｆＳｉＯＮとの積層構造と同様に、ＨｆＳｉＯＮの仕事関数の値を小さくするため、ＮＦＥＴの動作特性の向上に有効である。
　次に、図８（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、Ｔａ２Ｃ膜１２及び第２のポリシリコン膜７からなるメタルゲートとなる第１のゲート電極８Ｃを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６、Ｌａ膜１３、Ｔａ２Ｃ膜１２及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｅを形成する。
　第５の実施形態によると、図７（ｇ）、図７（ｈ）及び図８（ａ）に示すように、ＮＦＥＴに用いるＬａ混入ゲート絶縁膜３Ａを形成するためのＬａ膜１３は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。すなわち、ＰＦＥＴ形成領域５０Ｐにおいて、ゲート絶縁膜３の上にＬａ膜１３を直接に堆積することなく、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３にＬａ原子を混入（拡散）することができる。さらには、メタルゲートであって、第２のゲート電極８Ｅを構成するＴｉＮ膜６は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。
　このように、ＰＦＥＴ形成領域５０Ｐにおいては、ＮＦＥＴに用いるＬａ混入ゲート絶縁膜３ＡのＬａ原子がゲート絶縁膜３に残存することがなくなるので、第２のゲート電極８Ｅにおける仕事関数の変動を防ぐことができる。
　また、ＮＦＥＴ形成領域５０Ｎにおいては、ＰＦＥＴに用いるゲート電極８ＥのＴｉ原子がＬａ混入ゲート絶縁膜３Ａに残存することがなくなるので、仕事関数の変動を防ぐことができる。
　（第６の実施形態）
　以下、本発明の第６の実施形態について図面を参照しながら説明する。
　図９（ａ）～図９（ｈ）、図１０（ａ）及び図１０（ｂ）は本発明の第６の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
　第６の実施形態においては、ＮＦＥＴ及びＰＦＥＴのゲート電極をいずれもポリシリコンにより形成し、且つ、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３Ｄの特性をＮＦＥＴの動作特性の向上に有効な構成とする。
　まず、図９（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
　次に、図９（ｂ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆い、ＮＦＥＴ形成領域５０Ｎに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＮＦＥＴ形成領域５０Ｎに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図９（ｃ）に示すように、ＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３を露出する。
　次に、図９（ｄ）に示すように、ＣＶＤ法又はＰＶＤ法により、第１のポリシリコン膜４の上及びＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１．０ｎｍの酸化ランタン（ＬａＯ）膜１５を堆積する。ここで、ＨｆＳｉＯＮからなるゲート絶縁膜３の上に形成されたＬａＯ膜１５はＨｆＳｉＯＮの仕事関数の値を小さくすることから、ＮＦＥＴの動作特性の向上に有効である。続いて、ＣＶＤ法により、ＬａＯ膜１５の上に、厚さが１０ｎｍの第２のポリシリコン膜７を堆積する。
　次に、図９（ｅ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＰＦＥＴ形成領域５０Ｐの第１のポリシリコン膜４の上に残存する第２のポリシリコン膜７及びＬａＯ膜１５をエッチングにより選択的に除去する。
　次に、図９（ｆ）に示すように、第１のポリシリコン膜４の上及び第２のポリシリコン膜７の上に形成された自然酸化膜を除去し、その後、ＣＶＤ法により、第１のポリシリコン膜４及び第２のポリシリコン膜７の上に全面にわたって、厚さが９０ｎｍの導電性を持たせた第３のポリシリコン膜１６を堆積する。
　次に、図９（ｇ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第２のポリシリコン膜７及び第３のポリシリコン膜１６からなる第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいても、第１のポリシリコン膜４及び第３のポリシリコン膜１６からなる第２のゲート電極８Ａを形成する。なお、第６の実施形態においては、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３Ｄは、実質的にゲート絶縁膜３とその上に形成されたＬａＯ膜１５とから構成される。ここで、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐにおいて、第１のゲート電極８Ａ及び第２のゲート電極８Ａは、いずれも２層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。続いて、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、それぞれ、ゲート電極８Ａをマスクとしたエクステンション注入によるＮ型ＬＤＤ拡散層３０Ａ及びＰ型ＬＤＤ拡散層３０Ｂを形成する。
　次に、図９（ｈ）に示すように、各ゲート電極８Ａに絶縁性のサイドウォール１７をそれぞれ形成し、その後、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、各ゲート電極８Ａ及び各サイドウォール１７をマスクとしてそれぞれの不純物注入を行って、Ｎ型ソース／ドレイン拡散層３１Ａ及びＰ型ソース／ドレイン拡散層３１Ｂを形成する。続いて、注入された不純物イオンを活性化する熱処理を行い、その後、各ゲート電極８Ａを含む全面にわたって、半導体基板１の上にニッケル（Ｎｉ）膜を堆積し、所定の熱処理を行うことにより、各ゲート電極８Ａ及び各ソース／ドレイン拡散層３１Ａ、３１Ｂの上部にニッケルシリサイド層１８をそれぞれ形成する。
　次に、図１０（ａ）に示すように、半導体基板１の上に各ゲート電極８Ａを含む全面にわたってＳｉＯ２等からなる層間絶縁膜１９を堆積し、その後、化学機械研磨（ＣＭＰ）法により、堆積した層間絶縁膜１９に対し、各ゲート電極８Ａにおける第３のポリシリコン膜１６を露出するように平坦化する。
　次に、図１０（ｂ）に示すように、平坦化された層間絶縁膜１９の上に各ゲート電極８Ａを含む全面にわたってＮｉ膜を堆積し、所定の熱処理を行うことにより、各ゲート電極８Ａを構成するポリシリコンの全体をニッケルシリサイド化する、いわゆるフルシリサイド（ＦＵＳＩ：fully silicided）化されたゲート電極２０をそれぞれ形成する。
　なお、ニッケルシリサイド層１８の形成工程、またゲート電極８Ａのフルシリサイド化工程は必ずしも行う必要はなく、ＮＦＥＴ及びＰＦＥＴの用途等に応じて適宜行えばよい。
　第６の実施形態によると、図９（ｄ）及び図９（ｅ）に示すように、ＮＦＥＴ形成領域５０Ｎに形成され、ゲート絶縁膜３Ｄを構成するＬａＯ膜１５は、ＰＦＥＴ形成領域５０Ｐにおいては、ゲート絶縁膜３の上に直接に堆積されることがない。従って、ＮＦＥＴに用いるゲート絶縁膜３ＤのＬａ原子が、ＰＦＥＴ形成領域５０Ｐのゲート絶縁膜３に残存することがなくなるので、該ゲート絶縁膜３の上のＦＵＳＩ化されたゲート電極２０における仕事関数の変動を防ぐことができる。
　（第７の実施形態）
　以下、本発明の第７の実施形態について図面を参照しながら説明する。
　図１１（ａ）～図１１（ｆ）、図１２（ａ）及び図１２（ｂ）は本発明の第７の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
　第７の実施形態においては、ＮＦＥＴ及びＰＦＥＴのゲート電極をいずれもポリシリコンにより形成し、且つ、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３Ａの特性をＮＦＥＴの動作特性の向上に有効な構成とする。
　まず、図１１（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
　次に、図１１（ｂ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆い、ＮＦＥＴ形成領域５０Ｎに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＮＦＥＴ形成領域５０Ｎに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図１１（ｃ）に示すように、ＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３を露出する。
　次に、図１１（ｄ）に示すように、ＰＶＤ法により、第１のポリシリコン膜４の上及びＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが０．５ｎｍのランタン（Ｌａ）膜１３を堆積する。続いて、ＣＶＤ法により、Ｌａ膜１３の上に、厚さが１００ｎｍの第２のポリシリコン膜７を堆積する。
　次に、図１１（ｅ）に示すように、第２のポリシリコン膜７を堆積した半導体基板１に９００℃の温度で３０分間の熱処理を加える。これにより、ＮＦＥＴ形成領域５０Ｎにおいては、ゲート絶縁膜３にＬａ膜１３中のＬａ原子を拡散させて、Ｌａ混入ゲート絶縁膜３Ａを形成する。Ｌａ原子が混入したＨｆＳｉＯＮは、ＬａＯとＨｆＳｉＯＮとの積層構造と同様に、ＨｆＳｉＯＮの仕事関数の値を小さくするため、ＮＦＥＴの動作特性の向上に有効である。一方、ＰＦＥＴ形成領域５０Ｐにおいては、第１のポリシリコン膜４と第２のポリシリコン膜７との間に挟まれたＬａ膜１３がシリサイド化されてランタンシリサイド膜１３Ａとなる。
　次に、図１１（ｆ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第２のポリシリコン膜７から第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいても、第１のポリシリコン膜４、ランタンシリサイド膜１３Ａ及び第２のポリシリコン膜７からなる第２のゲート電極８Ｆを形成する。続いて、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、それぞれ、各ゲート電極８Ａ、８Ｆをマスクとしたエクステンション注入によるＮ型ＬＤＤ拡散層３０Ａ及びＰ型ＬＤＤ拡散層３０Ｂを形成する。
　次に、図１２（ａ）に示すように、各ゲート電極８Ａ、８Ｆに絶縁性のサイドウォール１７をそれぞれ形成し、その後、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、各ゲート電極８Ａ、８Ｆとそのサイドウォール１７をマスクとしてそれぞれの不純物注入を行って、Ｎ型ソース／ドレイン拡散層３１Ａ及びＰ型ソース／ドレイン拡散層３１Ｂを形成する。続いて、注入された不純物イオンを活性化する熱処理を行い、その後、各ゲート電極８Ａを含む全面にわたって、半導体基板１の上にニッケル（Ｎｉ）膜を堆積し、所定の熱処理を行うことにより、各ゲート電極８Ａ及び各ソース／ドレイン拡散層３１Ａ、３１Ｂの上部にニッケルシリサイド層１８をそれぞれ形成する。その後、半導体基板１の上に各ゲート電極８Ａ、８Ｆを含む全面にわたってＳｉＯ２等からなる層間絶縁膜１９堆積し、その後、ＣＭＰ法により、堆積した層間絶縁膜１９に対し、各ゲート電極８Ａ、８Ｆにおける第２のポリシリコン膜７を露出するように平坦化する。
　次に、図１２（ｂ）に示すように、平坦化された層間絶縁膜１９の上に各ゲート電極８Ａ、８Ｆを含む全面にわたってＮｉ膜を堆積し、所定の熱処理を行うことにより、各ゲート電極８Ａ、８Ｆを構成するポリシリコンの全体をニッケルシリサイド化する、いわゆるフルシリサイド（ＦＵＳＩ）化された第１のゲート電極２０及び第２のゲート電極２１をそれぞれ形成する。なお、第２のゲート電極２１においては、上部に位置する第２のポリシリコン膜７が第２のニッケルシリサイド膜７Ａとなり、さらには、ランタンシリサイド膜１３Ａの膜厚が極めて薄いことから、ランタンシリサイド膜１３Ａの下側に位置する第１のポリシリコン膜４に対してＦＵＳＩ化の障壁とはならず、第１のポリシリコン膜４も第１のニッケルシリサイド膜４Ａとなる。
　なお、ニッケルシリサイド層１８の形成工程、またゲート電極８Ａのフルシリサイド化工程は必ずしも行う必要はなく、ＮＦＥＴ及びＰＦＥＴの用途等に応じて適宜行えばよい。例えば、図１２（ａ）の工程で終了した場合には、ＰＦＥＴを構成する第２のゲート電極８Ｆは、下から順次形成された第１のポリシリコン膜４とランタンシリサイド膜１３Ａと第２のポリシリコン膜７とから構成される。また、図１２（ｂ）の工程で終了した場合には、ＰＦＥＴを構成する第２のゲート電極８Ｆは、下から順次形成された第１のニッケルシリサイド膜４Ａとランタンシリサイド膜１３Ａと第２のニッケルシリサイド膜７Ａとから構成されることになる。
　第７の実施形態によると、図１１（ｄ）及び図１１（ｅ）に示すように、ＮＦＥＴに用いるＬａ混入ゲート絶縁膜３Ａを構成するＬａ膜１３は、ＰＦＥＴ形成領域５０Ｐにおいては、ゲート絶縁膜３の上に直接に堆積されることがない。従って、ＮＦＥＴに用いるＬａ混入ゲート絶縁膜３ＡのＬａ原子が、ＰＦＥＴ形成領域５０Ｐのゲート絶縁膜３に残存することがなくなるので、該ゲート絶縁膜３の上のＦＵＳＩ化された第２のゲート電極２１を構成する第１のニッケルシリサイド膜４Ａにおける仕事関数の変動を防ぐことができる。
　本発明に係る半導体装置及びその製造方法は、メタルゲート形成用の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防止することができ、ゲート電極を有する半導体装置及びその製造方法等に有用である。

Claims (15)

  1. 　第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、
    　前記ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、
    　前記第１の導電膜における前記第２の領域に含まれる部分を除去することにより、前記第２の領域から前記ゲート絶縁膜を露出する第３の工程と、
    　前記第３の工程よりも後に、前記第２の領域における前記ゲート絶縁膜の上に第１のメタル膜を形成する第４の工程とを備えている半導体装置の製造方法。
  2. 　請求項１において、
    　前記第４の工程よりも後に、前記第１の領域上において少なくとも前記第１の導電膜をパターニングすることにより前記第１の導電膜から第１のゲート電極を形成する第５の工程と、
    　前記第４の工程よりも後に、前記第２の領域上において少なくとも前記第１のメタル膜をパターニングすることにより前記第１のメタル膜から第２のゲート電極を形成する第６の工程とをさらに備えている半導体装置の製造方法。
  3. 　請求項１において、
    　前記第４の工程と前記第５の工程との間に、前記第１の導電膜及び第１のメタル膜の上にシリコンからなる第２の導電膜を形成する第７の工程をさらに備えている半導体装置の製造方法。
  4. 　請求項１において、
    　前記第３の工程と前記第４の工程との間に、
    　前記第２の領域における露出した前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する絶縁膜を形成する第８の工程をさらに備えている半導体装置の製造方法。
  5. 　請求項１において、
    　前記第３の工程と前記第４の工程との間に、
    　前記第２の領域における前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する第２のメタル膜を形成する第８の工程をさらに備えている半導体装置の製造方法。
  6. 　請求項５において、
    　前記第８の工程よりも後に、
    　前記半導体基板を熱処理することにより、前記第２のメタル膜を構成する原子を前記ゲート絶縁膜に拡散させる半導体装置の製造方法。
  7. 　請求項１において、
    　前記第４の工程よりも後に、前記第１の領域から前記第１の導電膜を選択的に除去することにより、前記第１の領域から前記ゲート絶縁膜を露出する第５の工程と、
    　前記第５の工程よりも後に、前記第１の領域における前記ゲート絶縁膜の上に第３のメタル膜を形成する第６の工程とをさらに備えている半導体装置の製造方法。
  8. 　請求項７において、
    　前記第５の工程と前記第６の工程との間に、
    　前記第１の領域における前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する第４のメタル膜を形成する第７の工程をさらに備えている半導体装置の製造方法。
  9. 　請求項８において、
    　前記第７の工程よりも後に、
    　前記半導体基板を熱処理することにより、前記第４のメタル膜を構成する原子を前記ゲート絶縁膜に拡散させる半導体装置の製造方法。
  10. 　第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、
    　前記ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、
    　前記第１の導電膜における前記第１の領域に含まれる部分を除去することにより、前記第１の領域から前記ゲート絶縁膜を露出する第３の工程と、
    　前記第３の工程よりも後に、前記第１の領域における前記ゲート絶縁膜の上に絶縁膜及びシリコンからなる第２の導電膜を形成する第４の工程とを備えている半導体装置の製造方法。
  11. 　請求項１０において、
    　前記第４の工程よりも後に、前記第１の領域上において少なくとも前記第２の導電膜をパターニングすることにより前記第２の導電膜から第１のゲート電極を形成すると共に、前記第２の領域上において少なくとも前記第１の導電膜をパターニングすることにより前記第１の導電膜から第２のゲート電極を形成する第５の工程と、
    　前記第１のゲート電極及び第２のゲート電極をメタルによりフルシリサイド化する第６の工程とをさらに備えている半導体装置の製造方法。
  12. 　第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、
    　前記ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、
    　前記第１の導電膜における前記第１の領域に含まれる部分を除去することにより、前記第１の領域から前記ゲート絶縁膜を露出する第３の工程と、
    　前記第３の工程よりも後に、前記第１の領域における前記ゲート絶縁膜の上に第１のメタル膜及びシリコンからなる第２の導電膜を形成する第４の工程とを備えている半導体装置の製造方法。
  13. 　請求項１２において、
    　前記第４の工程よりも後に、前記第１の領域上において少なくとも前記第２の導電膜をパターニングすることにより前記第２の導電膜から第１のゲート電極を形成すると共に、前記第２の領域上において少なくとも前記第１の導電膜をパターニングすることにより前記第１の導電膜から第２のゲート電極を形成する第５の工程と、
    　前記第１のゲート電極及び第２のゲート電極を第２のメタルによりフルシリサイド化する第６の工程とをさらに備えている半導体装置の製造方法。
  14. 　半導体基板の上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の上に形成されたシリコンからなる第１の導電膜、該第１の導電膜の上に形成されたメタルシリサイド膜及び該メタルシリサイド膜の上に形成されたシリコンからなる第２の導電膜から構成されたゲート電極とを備えている半導体装置。
  15. 　半導体基板の上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の上に形成された第１のメタルシリサイド膜、該第１のメタルシリサイドの上に形成された第２のメタルシリサイド膜及び該第２のメタルシリサイド膜の上に形成された第３のメタルシリサイド膜から構成されたゲート電極とを備えている半導体装置。
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