JP2010153489A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ゲート電極部のしきい値電圧の変動が抑制される半導体装置と、その製造方法を提供する。
【解決手段】素子形成領域2では、P−HK膜6と、仕事関数制御用の金属膜8が形成されている。素子形成領域3では、N−HK膜7と、仕事関数制御用の金属膜9が形成されている。その金属膜8,9の上にポリシリコン膜10およびニッケルシリサイド膜11が形成されている。境界側壁絶縁膜5は、P−HK膜7とN−HK膜6とに接触する態様でP−HK膜7とN−HK膜6との間に介在するとともに、金属膜8と金属膜9とに接触する態様で金属膜8と金属膜9との間に介在している。
【選択図】図4
【解決手段】素子形成領域2では、P−HK膜6と、仕事関数制御用の金属膜8が形成されている。素子形成領域3では、N−HK膜7と、仕事関数制御用の金属膜9が形成されている。その金属膜8,9の上にポリシリコン膜10およびニッケルシリサイド膜11が形成されている。境界側壁絶縁膜5は、P−HK膜7とN−HK膜6とに接触する態様でP−HK膜7とN−HK膜6との間に介在するとともに、金属膜8と金属膜9とに接触する態様で金属膜8と金属膜9との間に介在している。
【選択図】図4
Description
本発明は半導体装置およびその製造方法に関し、特に、相補型の電界効果型トランジスタを備えた半導体装置と、その製造方法とに関するものである。
従来、MOS(Metal Oxide Semiconductor)トランジスタのゲート電極部として、シリコン酸化膜あるいはシリコン窒化膜の上に、ポリシリコン膜が形成されたゲート電極部が知られている。近年では、ポリシリコン膜とシリコン酸化膜等との間の寄生容量を低減するとともに、シリコン基板からポリシリコン膜等へトンネル電流が流れるのを抑制するために、ゲート絶縁膜として、比較的誘電率の高い絶縁膜(High-k膜)を適用し、そして、そのHigh-k膜の上に金属膜を形成したゲート電極部の開発が進められている。
また、この種のゲート電極部では、MOSトランジスタとして低いしきい値電圧を確保するために、nチャネルトMOSランジスタのゲート電極部の仕事関数(仕事関数n)とpチャネルMOSトランジスタのゲート電極部の仕事関数(仕事関数p)とを互いに異なる値に設定する必要があり、そのために、nチャネルトMOSランジスタとpチャネルMOSトランジスタとで、互いに材料がそれぞれ異なるHigh-k膜と金属膜とが適用されることになる。ここで、仕事関数nは、たとえば4.1eVとされ、仕事関数pは5.1eVとされる。
High-k膜の材料として、たとえば、HfSiONやHfO2等のハフニウム系の材料が適していることが知られているが、ハフニウム系の材料では、仕事関数が4.6eV程度に集中する傾向がある。そのため、nチャネルトMOSランジスタのHigh-k膜としては、仕事関数を下げて目標とされる4.1eVに近づけるために、ハフニウム系の材料にランタン(La)、イットリウム(Y)あるいはマグネシウム(Mg)等を添加する技術が提案されている。
一方、pチャネルトMOSランジスタのHigh-k膜としては、仕事関数を上げて目標とされる5.1eVに近づけるために、ハフニウム系の材料にアルミニウム(Al)、タンタル(Ta)あるいはチタン(Ti)等を添加する技術が提案されている。
また、nチャネルトMOSランジスタの金属膜の材料として、たとえば、タンタルシリコンナイトライド(TaSiN)、タンタルナイトライド(TaN)またはタンタルカーバイト(TaC)等が適用され、pチャネルトMOSランジスタの金属膜の材料として、チタンナイトライド(TiN)またはチタンアルミナイトライド(TaAlN)等が適用されている。
なお、この種のゲート電極部を開示した文献として、たとえば、特許文献1、特許文献2、特許文献3および非特許文献1がある。
特開2007−123364号公報
特開2007−324594号公報
特開2007−324593号公報
S. C. Song et al., "Highly manufacturable 45nm LSTP CMOSFETsUsing Novel Dual High-k and Dual Metal Gate CMOS Integration", Symp. On VLSI Tech. Digest, pp. 16-17. 2006.
しかしながら、上述した半導体装置では次のような問題点があった。それぞれ所定の材料からなるHigh-k膜と金属膜とによってゲート電極部が形成された後では、ソース・ドレイン領域を形成する際に、所定の不純物イオンが注入された領域を活性化するなどの約1000℃程度の高温の熱処理が施される。
このとき、nチャネルMOSトランジスタのHigh-k膜および金属膜と、pチャネルトMOSランジスタのHigh-k膜および金属膜とがそれぞれ互いに接触している部分においては、一方の材料の一部が他方の材料中に熱拡散し、材料が相互拡散を起こすことが考えられる。その結果、n(p)チャネルトMOSランジスタのしきい値電圧が変動して、しきい値電圧のばらつきの幅が広がるなどの問題点が発生することが考えられる。
本発明は上記想定される問題点を解決するためになされたものであり、その目的はゲート電極部のしきい値電圧の変動が抑制される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
本発明に係る半導体装置は、第1導電型の第1素子形成領域および第2導電型の第2素子形成領域と素子分離領域と電極部とを有している。第1導電型の第1素子形成領域および第2導電型の第2素子形成領域は、半導体基板の主表面の所定の領域にそれぞれ形成されている。素子分離領域は、第1素子形成領域と第2素子形成領域との間に位置し、第1素子形成領域と第2素子形成領域とを電気的に絶縁するように、半導体基板の主表面に形成されている。電極部は、第1素子形成領域および第2素子形成領域をそれぞれ横切るように、第1素子形成領域から素子分離領域を経て第2素子形成領域にわたり、半導体基板の主表面上に形成されている。その電極部は、第1誘電体膜と第1金属膜と第2誘電体膜と第2金属膜と導電性膜とを有している。第1誘電体膜は、第1素子形成領域を横切るように第1素子形成領域の表面上に形成されている。第1金属膜は、第1誘電体膜の表面上に形成されている。第2誘電体膜は、第2素子形成領域を横切るように第2素子形成領域の表面上に形成されている。第2金属膜は、第2誘電体膜の表面上に形成されている。導電性膜は、第1金属膜および第2金属膜の表面上に形成されている。その第1誘電体膜、第2誘電体膜、第1金属膜および第2金属膜は、第1誘電体膜と第2誘電体膜とが異なる材料から形成された第1異種構造および第1金属膜と第2金属膜とが異なる材料から形成された第2異種構造の少なくともいずれかの異種構造とされる。そして、第1誘電体膜と第2誘電体膜とに接触する態様で第1誘電体膜と第2誘電体膜との間に介在するとともに、第1金属膜と第2金属膜とに接触する態様で第1金属膜と第2金属膜との間に介在するように、素子分離領域の表面上に形成された境界絶縁膜を備えている。
本発明に係る他の半導体装置は、第1導電型の第1素子形成領域および第2導電型の第2素子形成領域と素子分離領域と電極部とを有している。第1導電型の第1素子形成領域および第2導電型の第2素子形成領域は、半導体基板の主表面の所定の領域にそれぞれ形成されている。素子分離領域は、第1素子形成領域と第2素子形成領域とを電気的に絶縁するように、半導体基板の主表面に形成されている。電極部は、第1素子形成領域および第2素子形成領域をそれぞれ横切るように、第1素子形成領域から素子分離領域を経て第2素子形成領域にわたり、半導体基板の主表面上に形成されている。その電極部は、誘電体膜と第1金属膜と第2誘電体膜と第2金属膜と導電性膜とを有している。誘電体膜は、第1素子形成領域を横切るように第1素子形成領域の表面上に形成されるとともに、第2素子形成領域を横切るように第2素子形成領域の表面上に形成されて所定の誘電率を有している。第1金属膜は、第1仕事関数を有し、第1素子形成領域上に位置する誘電体膜の部分の表面上に形成されている。第2金属膜は、第1仕事関数とは異なる第2仕事関数を有し、第2素子形成領域上に位置する誘電体膜の部分の表面上に形成されている。導電性膜は、第1金属膜および第2金属膜の表面上に形成されている。そして、第1金属膜と第2金属膜とに接触する態様で第1金属膜と第2金属膜との間に介在するように、素子分離領域の表面上に位置する誘電体膜の部分の上に形成された境界絶縁膜を備えている。
本発明に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第1導電型の第1素子形成領域および第2導電型の第2素子形成領域を形成する。素子分離領域において断面が露出する態様で、第1素子形成領域の表面上に、第1誘電体膜および第1金属膜を形成する。露出した断面上に境界絶縁膜を形成する。第2素子形成領域の表面上に、第2誘電体膜および第2金属膜を、第1誘電体膜および第1金属膜との間に境界絶縁膜を介在させる態様で形成する。第1金属膜および第2金属膜の表面上に接するように、所定の導電層を形成する。導電層、第1金属膜、第2金属膜、第1誘電体膜および第2誘電体膜に加工を施すことにより、第1素子形成領域および第2素子形成領域を横切る電極部を形成する。第1誘電体膜を形成する工程、第2誘電体膜を形成する工程、第1金属膜を形成する工程および第2金属膜を形成する工程では、第1誘電体膜と第2誘電体膜とが異なる材料からなる第1異種構造および第1金属膜と第2金属膜とが異なる材料からなる第2異種構造の少なくともいずれかの異種構造となるように形成される。
本発明に係る他の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第1導電型の第1素子形成領域および第2導電型の第2素子形成領域を形成する。素子分離領域の表面上に、境界絶縁膜を形成する。境界絶縁膜に対して一方側に位置する第1素子形成領域の表面上に、第1誘電体膜および第1金属膜を形成する。境界絶縁膜に対して他方側に位置する第2素子形成領域の表面上に、第2誘電体膜および第2金属膜を形成する。第1金属膜および第2金属膜の表面上に、所定の導電層を形成する。導電層、第1金属膜、第2金属膜、第1誘電体膜および第2誘電体膜に加工を施すことにより、第1素子形成領域および第2素子形成領域を横切る電極部を形成する。第1誘電体膜を形成する工程、第2誘電体膜を形成する工程、第1金属膜を形成する工程および第2金属膜を形成する工程では、第1誘電体膜と第2誘電体膜とが異なる材料からなる第1異種構造および第1金属膜と第2金属膜とが異なる材料からなる第2異種構造の少なくともいずれかの異種構造となるように形成される。
本発明に係るさらに他の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第1導電型の第1素子形成領域および第2導電型の第2素子形成領域を形成する。第1素子形成領域および第2素子形成領域の表面上に、所定の誘電率を有する誘電体膜を形成する。素子分離領域において断面が露出する態様で、第1素子形成領域に位置する誘電体膜の部分の表面上に、第1仕事関数を有する第1金属膜を形成する。露出した断面上に境界絶縁膜を形成する。第2素子形成領域に位置する誘電体膜の部分の表面上に、第1仕事関数とは異なる第2仕事関数を有する第2金属膜を、第1金属膜との間に境界絶縁膜を介在させる態様で形成する。第1金属膜および第2金属膜の表面上に、所定の導電層を形成する。導電層、第1金属膜、第2金属膜および誘電体膜に加工を施すことにより、第1素子形成領域および第2素子形成領域を横切る電極部を形成する。
本発明に係る半導体装置によれば、第1誘電体膜と第2誘電体膜とが異なる材料から形成された第1異種構造および第1金属膜と第2金属膜とが異なる材料から形成された第2異種構造の少なくともいずれかの異種構造とされ、そして、素子分離領域の表面上には、第1誘電体膜と第2誘電体膜とに接触する態様で第1誘電体膜と第2誘電体膜との間に介在するとともに、第1金属膜と第2金属膜とに接触する態様で第1金属膜と第2金属膜との間に介在するように境界絶縁膜が形成されている。これにより、異種構造とされた一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第1素子形成領域に位置する電極部の部分と、第2素子形成領域に位置する電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
本発明に係る他の半導体装置によれば、第1金属膜と第2金属膜とが異なる材料から形成され、その第1金属膜と第2金属膜とに接触する態様で第1金属膜と第2金属膜との間に介在するように境界絶縁膜が形成されている。これにより、互いに材料が異なる第1金属膜および第2金属膜の一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第1素子形成領域に位置する電極部の部分と、第2素子形成領域に位置する電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
本発明に係る半導体装置の製造方法によれば、第1誘電体膜と第2誘電体膜とが異なる材料からなる第1異種構造および第1金属膜と第2金属膜とが異なる材料からなる第2異種構造の少なくともいずれかの異種構造が形成され、そして、露出した第1誘電体膜および第1金属膜の断面上に境界絶縁膜が形成され、さらに、第1誘電体膜および第1金属膜との間にその境界絶縁膜を介在させる態様で、第2誘電体膜および第2金属膜が形成される。これにより、異種構造とされた一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第1素子形成領域に形成される電極部の部分と、第2素子形成領域に形成される電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
本発明に係る他の半導体装置の製造方法によれば、素子分離領域の表面上に境界絶縁膜が形成された後に、第1誘電体膜、第2誘電体膜、第1金属膜および第2金属膜が形成される。その各膜は、第1誘電体膜と第2誘電体膜とが異なる材料からなる第1異種構造および第1金属膜と第2金属膜とが異なる材料からなる第2異種構造の少なくともいずれかの異種構造となるように形成される。これにより、異種構造とされた一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第1素子形成領域に位置する電極部の部分と、第2素子形成領域に位置する電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
本発明に係るさらに他の半導体装置の製造方法によれば、第1金属膜と第2金属膜とが異なる材料から形成され、そして、露出した第1金属膜の断面上に境界絶縁膜が形成され、さらに、第1金属膜との間にその境界絶縁膜を介在させる態様で第2金属膜が形成される。これにより、互いに材料が異なる第1金属膜および第2金属膜の一方の材料が他方へ拡散することが境界絶縁膜によって阻止されて、第1素子形成領域に位置する電極部の部分と、第2素子形成領域に位置する電極部の部分とにおいて、それぞれのしきい値電圧が変動するのを抑制することができる。
発明の概要
はじめに、本発明の概要について説明する。図1に示すように、半導体基板1には、素子分離絶縁膜4によって区切られた素子形成領域2,3が形成されている。その素子形成領域2,3を横切るように、ゲート電極部12が形成されている。図2に示すように、素子形成領域2には、pチャネルMOSトランジスタT1が形成されている。また、図3に示すように、素子形成領域3には、nチャネルMOSトランジスタT2が形成されている。素子形成領域2の周囲には、素子形成領域2を周方向から取り囲むように、素子分離絶縁膜4の表面上に境界絶縁膜(境界側壁絶縁膜)5が形成されている。さらに、pチャネルMOSトランジスタT1およびnチャネルMOSトランジスタT2を覆うように層間絶縁膜71が形成されている。その層間絶縁膜71上に所定の配線72が形成されている。
はじめに、本発明の概要について説明する。図1に示すように、半導体基板1には、素子分離絶縁膜4によって区切られた素子形成領域2,3が形成されている。その素子形成領域2,3を横切るように、ゲート電極部12が形成されている。図2に示すように、素子形成領域2には、pチャネルMOSトランジスタT1が形成されている。また、図3に示すように、素子形成領域3には、nチャネルMOSトランジスタT2が形成されている。素子形成領域2の周囲には、素子形成領域2を周方向から取り囲むように、素子分離絶縁膜4の表面上に境界絶縁膜(境界側壁絶縁膜)5が形成されている。さらに、pチャネルMOSトランジスタT1およびnチャネルMOSトランジスタT2を覆うように層間絶縁膜71が形成されている。その層間絶縁膜71上に所定の配線72が形成されている。
次に、ゲート電極部12の構造についてより詳しく説明する。図4に示すように、素子形成領域2では、半導体基板1の領域の表面に接するようにP−HK膜6が形成され、そのP−HK膜6の表面に接するように所定材料からなる仕事関数制御用の金属膜8が形成されている。素子形成領域3では、半導体基板1の領域の表面に接するようにN−HK膜7が形成され、そのN−HK膜7の表面に接するように他の所定材料からなる仕事関数制御用の金属膜9が形成されている。その仕事関数制御用の金属膜8,9の表面に接するように、ポリシリコン膜10が形成されている。そのポリシリコン膜10の表面に接するように、金属シリサイドとして、たとえばニッケルシリサイド膜11が形成されている。
境界側壁絶縁膜5は、P−HK膜7とN−HK膜6とに接触する態様でP−HK膜7とN−HK膜6との間に介在し、さらに、仕事関数制御用の金属膜8と仕事関数制御用の金属膜9とに接触する態様で金属膜8と金属膜9との間に介在している。
本半導体装置では、nチャネルMOSトランジスタT2の仕事関数制御用の金属膜9およびゲート絶縁膜としてのN−HK膜7と、pチャネルMOSトランジスタT1の仕事関数制御用の金属膜8およびゲート絶縁膜としてのP−HK膜6との間に境界側壁絶縁膜5が介在していることで、金属膜9に添加されている材料およびP−HK膜7に添加されている材料と、金属膜8に添加されている材料およびN−HK膜6に添加されている材料とが相互拡散するのを阻止することができる。これにより、pチャネルMOSトランジスタT1およびnチャネルMOSトランジスタT2のそれぞれのしきい値電圧が変動するのを抑制することができる。以下、このような境界側壁絶縁膜を備えた半導体装置について具体的に説明する。
実施の形態1
ここでは、nチャネルMOSトランジスタのゲート電極部に、LaO含有したHigh−k膜とTaSiN膜とを適用し、pチャネルMOSトランジスタのゲート電極部に、AlOを含有したHigh−k膜とTiN膜とを適用し、そして、境界側壁絶縁膜としてシリコン酸化膜とシリコン窒化膜を適用した半導体装置について説明する。
ここでは、nチャネルMOSトランジスタのゲート電極部に、LaO含有したHigh−k膜とTaSiN膜とを適用し、pチャネルMOSトランジスタのゲート電極部に、AlOを含有したHigh−k膜とTiN膜とを適用し、そして、境界側壁絶縁膜としてシリコン酸化膜とシリコン窒化膜を適用した半導体装置について説明する。
図5に示すように、まず、nチャネルMOSトランジスタが形成される素子形成領域3(領域R1)では、半導体基板1の領域の表面に接するようにN−HK膜としてLaOを含有したHigh−k膜35が形成され、そのHigh−K膜35の表面に接するように、仕事関数制御用金属膜としてTaSiN膜30が形成されている。
一方、pチャネルMOSトランジスタが形成される素子形成領域2(領域R2)では、半導体基板1の領域の表面に接するようにP−HK膜としてAlOを含有したHigh−K膜34が形成され、そのHigh−K膜34の表面に接するように仕事関数制御用金属膜としてTiN膜23が形成されている。そのTaSiN膜30およびTiN膜23の表面に接するように、シリコン膜24,31,33が形成されている。
素子分離絶縁膜4の表面上には、境界側壁絶縁膜として、主として境界側壁シリコン窒化膜28およびシリコン酸化膜(犠牲酸化膜)26等が形成されている。境界側壁シリコン窒化膜28等は、LaOを含有したHigh−k膜35とAlOを含有したHigh−K膜34とに接触する態様で、High−k膜35とHigh−K膜34との間に介在し、さらに、TaSiN膜30とTiN膜23とに接触する態様で、TaSiN膜30とTiN膜23との間に介在している。本実施の形態に係る半導体装置は、以上のように構成される。
次に、上述した半導体装置の製造方法について説明する。まず、図6に示すように、半導体基板1の所定の領域に素子分離絶縁膜4を形成することにより、nチャネルMOSトランジスタが形成される素子形成領域3と、pチャネルMOSトランジスタが形成される素子形成領域2とが形成される。次に、半導体基板1の表面に接するように、HfSiONやHfO2等のハフニウム系のHigh−k膜21が形成される。
次に、High−k膜21の表面に接するように、pチャネルMOSトランジスタのしきい値を調整するためのAlOキャップ膜22が形成される。次に、そのAlOキャップ膜22の表面に接するように、pチャネルMOSトランジスタの仕事関数制御用金属膜としてTiN膜23が形成される。次に、そのTiN膜23の表面に接するように、シリコンキャップ膜24が形成される。なお、シリコンキャップ膜24は保護膜であって、シリコン酸化膜(SiO2)やシリコン酸窒化膜(SiON)あるいはシリコン窒化膜(SiN)でもよい。
次に、図7に示すように、素子形成領域2を覆うように、所定のフォトレジスト(パターン)25が形成される。次に、図8に示すように、そのフォトレジスト25をマスクとして、素子形成領域3に露出するシリコンキャップ膜24等に異方性エッチングを施すことにより、High−k膜21の表面を露出させる。次に、フォトレジスト25が除去されて、図9に示すように、露出したHigh−k膜21の表面等が、所定の洗浄液にて洗浄される。
次に、図10に示すように、ALD(Atomic layer Deposition)またはCVD(Chemical Vapor Deposition)により、High−k膜21およびシリコンキャップ膜24を覆うように、シリコン酸化膜26が形成され、そのシリコン酸化膜26上にシリコン窒化膜27が形成される。
次に、シリコン窒化膜27に異方性エッチング(エッチバック)を施すことにより、シリコンキャップ膜24、TiN膜23およびAlOキャップ膜22の積層断面(側壁面)上に、シリコン酸化膜26およびシリコン窒化膜27を残して、他の領域に位置するシリコン窒化膜28の部分が除去される。このとき、エッチバックの条件としては、素子形成領域3に位置するシリコン酸化膜26の部分でエッチングが止まるように設定することが望ましい。
このシリコン酸化膜26は、シリコン窒化膜28をエッチバックする際の犠牲酸化膜として機能する。その後、図11に示すように、希フッ酸等により、Higk−k膜21を残しながら選択的にシリコン酸化膜26が除去されて、High−k膜21の表面が露出する。シリコン酸化膜26は、High−k膜21に対してエッチングレートが十分に速いものを適用する必要がある。こうして、側壁面上に残されたシリコン窒化膜の部分が境界側壁シリコン窒化膜28となる。ここで、境界側壁シリコン窒化膜28が素子分離絶縁膜4が位置する領域内に確実に形成されるためには、図11に示すように、境界側壁シリコン窒化膜28の幅Wは、素子分離絶縁膜4の幅Lの半分以下であることが望ましい。
次に、図12に示すように、High−k膜21の表面に接するように、LaOキャップ膜29が形成され、そのLaOキャップ膜29の表面に接するように、nチャネルMOSトランジスタの仕事関数制御金属膜としてTaSiN膜30が形成される。次に、TaSiN膜30の表面に接するように、シリコンキャップ膜31が形成される。次に、素子形成領域3を覆うように、フォトレジスト(パターン)32が形成される。
次に、図13に示すように、フォトレジスト32をマスクとして、ウェットエッチングを施すことにより、素子形成領域2に位置する、シリコンキャップ膜31、TaSiN膜30、LaOキャップ膜29が除去される。次に、図14に示すように、フォトレジスト32が除去される。また、シリコンキャップ膜24の表面の酸化膜(図示せず)が除去される。次に、シリコンキャップ膜31,24の表面に接するように、ポリシリコン膜33が形成される(図15参照)。次に、所定の加工を施すことにより、ゲート電極部12が形成される(図1〜図4参照)。なお、ポリシリコン膜33を形成する前に、シリコンキャップ膜31,24を除去してもよい。
その後、図15に示すように、所定の熱処理を施すことにより、LaOキャップ膜29およびAlOキャップ膜22はHigh−k膜21に熱拡散(ミキシング)し、素子形成領域3ではLaOを含んだHigh−k膜35が形成され、素子形成領域2ではAlOを含んだHigh−k膜34が形成される。なお、この処理は必ずしもこの段階で行なう必要はなく、その後の不純物イオンを活性化させるための熱処理で代用してもよい。
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部12を覆うように層間絶縁膜71が形成され、その層間絶縁膜71の表面上に所定の配線72等が形成されて半導体装置の主要部分が完成する(図1〜図4参照)。
上述した半導体装置では、素子分離絶縁膜4の表面上に境界側壁シリコン窒化膜28が形成されていることで、ゲート電極部12に含まれる金属等が相互拡散するのを阻止することができる。このことについて、比較例をまじえて説明する。
比較例に係る半導体装置では、まず、図16に示すように、素子分離絶縁膜104によって仕切られた素子形成領域102,103を覆うように、P−HK膜105が形成される。次に、そのP−HK膜105の表面に接するように、TiN膜106が形成される。次に、TiN膜106に接するように、シリコンキャップ膜107が形成される。次に、図17に示すように、素子形成領域102を覆うようにフォトレジスト108が形成される。
次に、図18に示すように、フォトレジスト108をマスクとして、シリコンキャップ膜107およびTiN膜106に異方性エッチングを施すことにより、素子形成領域103に位置するP−HK膜105の表面を露出させる。次に、図19に示すように、フォトレジスト107が除去される。次に、図20に示すように、所定のウェット処理を施すことにより、素子形成領域103に露出しているP−HK膜105の部分が除去される。その後、比較的薄いシリコン酸化膜(図示せず)が形成される。
次に、図21に示すように、半導体基板の表面上にN−HK膜109が形成される。次に、図22に示すように、N−HK膜109の表面に接するように、TaSiN膜110が形成される。そのTaSiN膜110の表面に接するように、シリコンキャップ膜111が形成される。次に、素子形成領域103を覆うように、フォトレジスト112が形成される。次に、図23に示すように、フォトレジスト112をマスクとして、シリコンキャップ膜111およびTaSiN膜110に異方性エッチングを施すことにより、素子形成領域102に位置するN−HK膜109の部分を露出させる。
次に、図24に示すように、フォトレジスト112が除去され、また、所定のウェット処理を施すことにより、素子形成領域102に露出するN−HK膜109の部分が除去される。次に、図25に示すように、シリコンキャップ膜111,107の表面に接するように、ポリシリコン膜113が形成される。その後、所定の加工を施すことにより、ゲート電極部が形成される。また、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、配線等が形成されて半導体装置の主要部分が完成する。
比較例に係る半導体装置では、素子分離絶縁膜104上で、N−HK膜109とP−HK膜105とが直接接している。また、TaSiN膜110とTiN膜106との間に比較的薄いN−HK膜109が介在している。そのため、これらの膜が接触した後の活性化等の熱処理によって、N−HK膜109とP−HK膜105との間でそれぞれを構成する材料が相互拡散(矢印参照)を起こしたり、TaSiN膜110とTiN膜106との間で金属が相互拡散(矢印参照)を起こすことがある。その結果、pチャネルMOSトランジスタとnチャネルMOSトランジスタのしきい値電圧が変動し、しきい値電圧のばらつきの幅(範囲)が増大することになる。
これに対して、本実施の形態に係る半導体装置では、図15に示すように、素子形成領域3に形成されるLaOを含んだHigh−k膜35およびTaSiN膜30と、素子形成領域2に形成されるAlOを含んだHigh−k膜34およびTiN膜23との間に、境界側壁シリコン窒化膜28が介在している。これにより、活性化等の熱処理によって、金属等の相互拡散を阻止することができる。その結果、pチャネルMOSトランジスタおよびnチャネルMOSトランジスタのそれぞれのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
実施の形態2
ここでは、nチャネルMOSトランジスタのゲート電極部に、LaOを含有したHigh−k膜とTiN膜とを適用し、pチャネルMOSトランジスタのゲート電極部に、AlOを含有したHigh−k膜とTiN膜とを適用し、そして、境界側壁絶縁膜としてシリコン酸化膜とシリコン窒化膜を適用した半導体装置について説明する。
ここでは、nチャネルMOSトランジスタのゲート電極部に、LaOを含有したHigh−k膜とTiN膜とを適用し、pチャネルMOSトランジスタのゲート電極部に、AlOを含有したHigh−k膜とTiN膜とを適用し、そして、境界側壁絶縁膜としてシリコン酸化膜とシリコン窒化膜を適用した半導体装置について説明する。
まず、その製造方法について説明する。前述した図6に示す工程と同様の工程を経て、図26に示すように、半導体基板1の表面上に、High−k膜21、AlOキャップ膜22、TiN膜23およびシリコンキャップ膜24が形成される。次に、図27に示すように、素子形成領域2を覆うように、所定のフォトレジスト(パターン)25が形成される。次に、図28に示すように、そのフォトレジスト25をマスクとして、素子形成領域3に露出するシリコンキャップ膜24等に異方性エッチングとH2O2溶液等によるエッチングを施すことにより、High−k膜21の表面を露出させる。
次に、フォトレジスト25が除去されて、図29に示すように、露出したHigh−k膜21の表面等が所定の洗浄液にて洗浄される。次に、図30に示すように、ALDまたはCVDにより、High−k膜21およびシリコンキャップ膜24を覆うように、シリコン酸化膜26が形成され、そのシリコン酸化膜26上にシリコン窒化膜27が形成される。
次に、シリコン窒化膜27に異方性エッチング(エッチバック)を施すことにより、シリコンキャップ膜24、TiN膜23およびAlOキャップ膜22の積層断面(側壁面)上に、シリコン酸化膜26およびシリコン窒化膜27を残して、他の領域に位置するシリコン窒化膜27の部分が除去される。次に、図31に示すように、希フッ酸等により、Higk−k膜21を残しながら選択的にシリコン酸化膜26が除去されて、High−k膜21の表面が露出する。こうして、側壁面上に残されたシリコン窒化膜27の部分が境界側壁シリコン窒化膜28となる。
次に、図32に示すように、High−k膜21の表面に接するように、LaOキャップ膜29とnチャネルMOSトランジスタの仕事関数制御用のTiN膜41が順次形成される。次に、TiN膜41の表面に接するように、シリコンキャップ膜31が形成される。次に、素子形成領域3を覆うように、フォトレジスト(パターン)32が形成される。
次に、図33に示すように、フォトレジスト32をマスクとして、ウェットエッチングを施すことにより、素子形成領域2に露出する、シリコンキャップ膜31、TiN膜41、LaOキャップ膜29が除去される。次に、図34に示すように、フォトレジスト32が除去される。また、シリコンキャップ膜24の表面の酸化膜(図示せず)が除去される。次に、シリコンキャップ膜31,24の表面に接するように、ポリシリコン膜33が形成される(図35参照)。
その後、図35に示すように、所定の熱処理を施すことにより、LaOキャップ膜29およびAlOキャップ膜22はHigh−k膜21に熱拡散(ミキシング)し、素子形成領域3ではLaOを含んだHigh−k膜35が形成され、素子形成領域2ではAlOを含んだHigh−k膜34が形成される。なお、この処理は必ずしもこの段階で行なう必要はない。
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、次に、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部12を覆うように層間絶縁膜71が形成され、その層間絶縁膜71の表面上に所定の配線72等が形成されて半導体装置の主要部分が完成する(図1〜図4参照)。
本実施の形態に係る半導体装置では、素子形成領域3に形成されるLaOを含んだHigh−k膜35と、素子形成領域2に形成されるAlOを含んだHigh−k膜34との間に、境界側壁シリコン窒化膜28が介在している。これにより、活性化等の熱処理によって、金属等の相互拡散を阻止することができる。その結果、pチャネルMOSトランジスタおよびnチャネルMOSトランジスタのそれぞれのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
実施の形態3
ここでは、境界側壁絶縁膜をあらかじめ形成する方法について説明する。なお、ここで説明する工程断面図における素子形成領域3(領域R1)および素子形成領域2(領域R2)は、図面作成の都合上、他の実施の形態の工程断面図における素子形成領域3(領域R1)および素子形成領域2(領域R2)とは左右逆となっている。
ここでは、境界側壁絶縁膜をあらかじめ形成する方法について説明する。なお、ここで説明する工程断面図における素子形成領域3(領域R1)および素子形成領域2(領域R2)は、図面作成の都合上、他の実施の形態の工程断面図における素子形成領域3(領域R1)および素子形成領域2(領域R2)とは左右逆となっている。
まず、図36に示すように、素子形成領域2,3が形成された後、シリコン酸化膜(犠牲酸化膜)42およびシリコンキャップ膜24が形成される。次に、素子形成領域3を覆うように、所定のフォトレジスト25が形成される。次に、図37に示すように、フォトレジスト25をマスクとして、素子形成領域2に露出するシリコンキャップ膜24に異方性エッチングを施すことにより、シリコン酸化膜42の表面を露出させる。その後、フォトレジスト25が除去される。
次に、図38に示すように、ALDまたはCVDにより、シリコン酸化膜42およびシリコンキャップ膜24を覆うように、シリコン窒化膜27が形成される。次に、シリコン窒化膜27に異方性エッチング(エッチバック)を施すことにより、図39に示すように、シリコンキャップ膜24の側壁面上に、シリコン窒化膜27を残して、他の領域に位置するシリコン窒化膜27の部分が除去される。
エッチバックの条件は、素子形成領域3に位置するシリコンキャップ膜24でエッチングが止まるように設定することが好ましい。シリコン酸化膜42は、シリコン窒化膜27のエッチバックの際の犠牲酸化膜として機能する。こうして、シリコンキャップ膜24の側壁面に残されたシリコン窒化膜27が境界側壁シリコン窒化膜28となる。次に、図40に示すように、シリコン酸化膜42を残しながら選択的にシリコンキャップ膜24が除去される。その後、露出しているシリコン酸化膜42が除去される。
次に、図41に示すように、境界側壁シリコン窒化膜28を覆うように、半導体基板1上にハフニウム系のHigh−k膜21が形成される。次に、そのHigh−k膜21の表面に接するように、LaOキャップ膜43が形成される。そのLaOキャップ膜43の表面に接するようにTiN膜44が形成される。
次に、図42に示すように、素子形成領域3を覆うようにフォトレジスト32が形成される。このとき、フォトレジスト32の端32aが、境界側壁シリコン窒化膜28よりも素子形成領域3の側に位置するようにパターニングする。次に、フォトレジスト32をマスクとして、HCl系水溶液およびH2O2系水溶液により、素子形成領域2に露出しているTiN膜44およびLaO膜43が除去される。その後、フォトレジスト32が除去される。次に、図43に示すように、素子形成領域3に露出しているTiN膜44が除去される。このとき、TiN膜44を除去する条件は、High−k膜21を残すような条件とされる。
次に、図44に示すように、High−k膜21およびLaO膜43を覆うように、半導体基板1上に、仕事関数制御用金属膜としてTiN膜45があらためて形成される。次に、そのTiN膜45の表面に接するように、ポリシリコン膜33が形成される。
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、次に、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部12を覆うように層間絶縁膜71が形成され、その層間絶縁膜71の表面上に所定の配線72等が形成されて半導体装置の主要部分が完成する(図1〜図4参照)。
注入された不純物イオンを活性化させる熱処理、あるいは、他の熱処理工程において、LaO膜43中のLaOがHigh−k膜21に拡散して、図45に示すように、素子形成領域3では、LaOを含むHigh−k膜37が形成される。一方、素子形成領域2では、High−k膜21は、LaOを含まないHigh−k膜36として残る。
上述した半導体装置では、nチャネルMOSトランジスタとpチャネルMOSトランジスタとで、それぞれ同じHigh−k膜と仕事関数用制御金属膜(TiN膜)が形成され、その後、nチャネルトランジスタが形成される素子形成領域3にだけ、約1nm程度の極薄いLaOキャップ膜43が形成され、熱処理によりLaがHigh−k膜21へ拡散される。
一般的に、nチャネルMOSトランジスタとpチャネルMOSトランジスタとで、それぞれ同じHigh−k膜と仕事関数用制御金属膜を形成し、そして、一方のMOSトランジスタが形成される素子形成領域にだけ、しきい値電圧を低減する所定の金属を含む極薄いキャップ膜を形成する場合には、熱処理によって、その金属が、その素子形成領域から他方のMOSトランジスタが形成される素子形成領域へ拡散し、他方のMOSトランジスタのしきい値電圧が変動することが想定される。
上述した半導体装置では、あらかじめ、境界側壁シリコン窒化膜28が形成されることで、LaOキャップ膜43からpチャネルMOSトランジスタが形成される素子形成領域2への拡散距離を、実質的により長くすることができる。これにより、活性化等の熱処理によって、LaOキャップ膜のLaがpチャネルMOSトランジスタが形成される素子形成領域2へ拡散することが抑制され、pチャネルMOSトランジスタのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
また、上述した半導体では、境界側壁シリコン窒化膜28と半導体基板1との間に、シリコン酸化膜(犠牲酸化膜)42を介在させている。Laの拡散距離を長くするという観点から、このシリコン酸化膜42を窒化することで、実質的な拡散距離をさらに延ばすことができ、pチャネルMOSトランジスタのしきい値電圧のばらつきをさらに小さくすることができる
実施の形態4
ここでは、nチャネルMOSトランジスタのゲート電極部に、LaOを含有したHigh−k膜とTaSiN膜とを適用し、pチャネルMOSトランジスタのゲート電極部に、AlOを含有したHigh−k膜とTiN膜とを適用し、そして、境界側壁絶縁膜としてシリコン酸化膜を適用した半導体装置について説明する。
実施の形態4
ここでは、nチャネルMOSトランジスタのゲート電極部に、LaOを含有したHigh−k膜とTaSiN膜とを適用し、pチャネルMOSトランジスタのゲート電極部に、AlOを含有したHigh−k膜とTiN膜とを適用し、そして、境界側壁絶縁膜としてシリコン酸化膜を適用した半導体装置について説明する。
まず、その製造方法について説明する。図46に示すように、半導体基板1の表面上に、pチャネルMOSトランジスタのHigh−k膜として、たとえばHfAlON等のP−HK膜51が形成される。次に、そのP−HK膜51の表面に接するように、仕事関数制御用金属膜としてTiN膜23が形成される。次に、TiN膜23の表面に接するように、シリコンキャップ膜24が形成される。なお、シリコンキャップ膜24は保護膜であって、他のシリコン酸化膜(SiO2)等の絶縁膜を適用してもよい。
次に、図47に示すように、素子形成領域2を覆うように、所定のフォトレジスト25が形成される。次に、図48に示すように、そのフォトレジスト25をマスクとして、素子形成領域3に露出するシリコンキャップ膜24等に異方性エッチングおよびH2O2溶液等によるエッチングを施すことにより、P−HK膜51の表面を露出させる。次に、図49に示すように、フォトレジスト25が除去される。その後、露出したP−HK膜51が希フッ酸によって除去されて、素子形成領域3の表面(半導体基板1の表面)が露出する。
次に、図50に示すように、ALDまたはCVDにより、露出した素子形成領域3の表面およびシリコンキャップ膜24を覆うように、シリコン酸化膜52が形成される。次に、図51に示すように、シリコン酸化膜52に異方性エッチング(エッチバック)を施し、さらに、希フッ酸によるウエットエッチングを施すことにより、シリコンキャップ膜24、TiN膜23およびP−HK膜51の積層断面(側壁面)上に、シリコン酸化膜52を残して、他の領域に位置するシリコン酸化膜52の部分が除去される。なお、ウェットエッチングの条件として、シリコンキャップ膜24等の側壁面に位置するシリコン酸化膜52の部分がすべて除去されない条件が設定される。
こうして、シリコンキャップ膜24等の側壁面上に残されたシリコン酸化膜52の部分が、境界側壁シリコン酸化膜53となる。なお、すでに述べたように、境界側壁シリコン酸化膜53が素子分離絶縁膜4が位置する領域内に確実に形成されるためには、境界側壁シリコン酸化膜53の幅は、素子分離絶縁膜4の幅の半分以下であることが望ましい。
次に、図52に示すように、素子形成領域3、境界側壁シリコン酸化膜53およびシリコンキャップ膜24を覆うように、nチャネルMOSトランジスタのHigh−k膜として、たとえばHfLaON等のN−HK膜54が形成される。次に、そのN−HK膜54の表面に接するように、仕事関数制御用金属膜としてTaSiN膜55が形成される。次に、次に、TaSiN膜55の表面に接するように、シリコンキャップ膜31が形成される。次に、素子形成領域3を覆うように、フォトレジスト32が形成される。
次に、図53に示すように、フォトレジスト32をマスクとして、異方性エッチングを施すことにより、素子形成領域2に位置するシリコンキャップ膜31、TaSiN膜55の部分が除去される。その後、フォトレジスト32が除去される。次に、図54に示すように、所定のウェットエッチングを施すことにより、素子形成領域2に露出しているN−HK膜54が除去される。
次に、図55に示すように、シリコンキャップ膜24,31の表面に接するように、ポリシリコン膜33が形成される。次に、所定の加工を施すことにより、ゲート電極部が形成される(図1〜図4参照)。なお、ポリシリコン膜33を形成する前に、シリコンキャップ膜31,24を除去してもよい。
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部12を覆うように層間絶縁膜71が形成され、その層間絶縁膜71の表面上に所定の配線72等が形成されて半導体装置の主要部分が完成する(図1〜図4参照)。
本実施の形態に係る半導体装置では、素子形成領域3に形成されるLaOを含んだN−HK膜54およびTaSiN膜55と、素子形成領域2に形成されるAlOを含んだP−HK膜51およびTiN膜23との間に、それぞれの膜に接触する態様で境界側壁シリコン酸化膜53が介在している。これにより、活性化等の熱処理によって、金属等の相互拡散を阻止することができ、その結果、pチャネルMOSトランジスタおよびnチャネルMOSトランジスタのそれぞれのしきい値電圧の変動が抑えられ、しきい値電圧のばらつきの幅を小さくすることができる。
また、素子形成領域3に位置するP−HK膜51を除去した後に、あらためてN−HK膜54を形成する際に、素子形成領域2に位置するP−HK膜51およびTiN膜23は、シリコンキャップ膜24と境界側壁シリコン酸化膜53によって覆われていることで、P−HK膜51およびTiN膜23の金属が他の領域へ拡散して汚染するのを抑制することができ、界面準位を低減することができるとともに、ゲートリークが増大するのを抑制することができる。
実施の形態5
ここでは、nチャネルMOSトランジスタのゲート電極部に、LaOを含有したHigh−k膜とTaSiN膜とを適用し、pチャネルMOSトランジスタのゲート電極部に、AlOを含有したHigh−k膜とTiN膜とを適用し、そして、境界側壁絶縁膜としてシリコン窒化膜を適用した半導体装置について説明する。
ここでは、nチャネルMOSトランジスタのゲート電極部に、LaOを含有したHigh−k膜とTaSiN膜とを適用し、pチャネルMOSトランジスタのゲート電極部に、AlOを含有したHigh−k膜とTiN膜とを適用し、そして、境界側壁絶縁膜としてシリコン窒化膜を適用した半導体装置について説明する。
まず、その製造方法について説明する。前述した図46に示す工程と同様の工程を経て、図56に示すように、半導体基板1の表面上に、pチャネルMOSトランジスタのHigh−k膜として、たとえばHfAlON等のP−HK膜51が形成される。そのP−HK膜51の表面に接するように、仕事関数制御用金属膜としてTiN膜23が形成される。そのTiN膜23の表面に接するように、シリコンキャップ膜24が形成される。
次に、図57に示すように、素子形成領域2を覆うように、所定のフォトレジスト25が形成される。次に、図58に示すように、そのフォトレジスト25をマスクとして、異方性エッチングを素子形成領域3に露出するシリコンキャップ膜24等に施すことにより、P−HK膜51の表面を露出させる。次に、図59に示すように、フォトレジスト25が除去される。その後、露出したP−HK膜51が希フッ酸によって除去されて、素子形成領域3の表面(半導体基板の表面)が露出する。
次に、図60に示すように、ALDまたはCVDにより、露出した素子形成領域3の表面およびシリコンキャップ膜24を覆うように、シリコン酸化膜26が形成される。なお、シリコン酸化膜26は、必ずしも段差被覆性に優れている必要はなく、酸素雰囲気中における熱処理によって形成されるシリコン酸化膜であってもよい。このシリコン酸化膜26は、次工程におけるシリコン窒化膜のエッチバックの際に、半導体基板1の表面にダメージが入らないようにするための犠牲酸化膜としての役割を有する。
そのシリコン酸化膜26の表面に接するように、シリコン窒化膜27が形成される。次に、図61に示すように、シリコン窒化膜27に異方性エッチング(エッチバック)を施すことにより、シリコンキャップ膜24、TiN膜23およびP−HK膜51の積層断面(側壁面)上にシリコン窒化膜27を残して、他の領域に位置するシリコン窒化膜27の部分が除去される。さらに、希フッ酸によるウエットエッチングを施すことにより、露出したシリコン酸化膜26の部分が除去されて、素子形成領域2では、その表面(半導体基板の表面)が露出する。こうして、シリコンキャップ膜24等の側壁面上に残されたシリコン酸化膜26およびシリコン窒化膜27の部分が、境界側壁シリコン窒化膜28となる。
次に、図62に示すように、素子形成領域3、境界側壁シリコン窒化膜28およびシリコンキャップ膜24を覆うように、nチャネルMOSトランジスタのHigh−k膜として、たとえばHfLaON等のN−HK膜54が形成される。次に、そのN−HK膜54の表面に接するように、仕事関数制御用金属膜としてTaSiN膜55が形成される。次に、次に、TaSiN膜55の表面に接するように、シリコンキャップ膜31が形成される。次に、素子形成領域3を覆うように、フォトレジスト32が形成される。
次に、図63に示すように、フォトレジスト32をマスクとして、異方性エッチングを施すことにより、素子形成領域2に位置するシリコンキャップ膜31、TaSiN膜55の部分が除去される。その後、フォトレジスト32が除去される。次に、図64に示すように、所定のウェットエッチングを施すことにより、素子形成領域2に露出しているN−HK膜54が除去される。
次に、図65に示すように、シリコンキャップ膜24,31の表面に接するように、ポリシリコン膜33が形成される。次に、所定の加工を施すことにより、ゲート電極部が形成される(図1〜図4参照)。なお、ポリシリコン膜33を形成する前に、シリコンキャップ膜31,24を除去してもよい。
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部12を覆うように層間絶縁膜71が形成され、その層間絶縁膜71の表面上に所定の配線72等が形成されて半導体装置の主要部分が完成する(図1〜図4参照)。
本実施の形態に係る半導体装置では、素子形成領域3に形成されるLaOを含んだN−HK膜54およびTaSiN膜55と、素子形成領域2に形成されるAlOを含んだP−HK膜51およびTiN膜23との間に、それぞれの膜に接触する態様で境界側壁シリコン窒化膜28が介在している。これにより、活性化等の熱処理によって、金属等の相互拡散を阻止することができ、その結果、pチャネルMOSトランジスタおよびnチャネルMOSトランジスタのそれぞれのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
また、そのような境界側壁シリコン窒化膜を形成する前に、シリコン酸化膜26を形成することで、シリコン窒化膜27をエッチバックする際に、半導体基板1へのプラズマダメージや、オーバエッチングによる半導体基板1の削れを抑制することができ、これにより、半導体基板1内の欠陥を増加させることがなくなり、また、清浄で平坦な半導体基板1の表面(素子形成領域3の表面)を得ることができる。そして、そのような表面状態のもとで、素子形成領域3にN−HK膜54を形成することで、nチャネルMOSトランジスタのしきい値電圧のばらつきを低減することができる。
実施の形態6
ここでは、nチャネルMOSトランジスタのゲート電極部にTaSiN膜を適用するとともに、pチャネルMOSトランジスタのゲート電極部にTiN膜を適用する一方、nチャネルMOSトランジスタとpチャネルMOSトランジスタとで同じHigh−k膜を適用し、そして、境界側壁絶縁膜としてシリコン窒化膜を適用した半導体装置について説明する。
ここでは、nチャネルMOSトランジスタのゲート電極部にTaSiN膜を適用するとともに、pチャネルMOSトランジスタのゲート電極部にTiN膜を適用する一方、nチャネルMOSトランジスタとpチャネルMOSトランジスタとで同じHigh−k膜を適用し、そして、境界側壁絶縁膜としてシリコン窒化膜を適用した半導体装置について説明する。
まず、その製造方法について説明する。図66に示すように、半導体基板1の表面上に、HfSiONやHfO2等のハフニウム系のHK膜61が形成される。次に、そのHK膜61の表面に接するように、仕事関数制御用金属膜としてTiN膜23が形成される。次に、そのTiN膜23の表面に接するように、シリコンキャップ膜24が形成される。
次に、図67に示すように、素子形成領域2を覆うように、所定のフォトレジスト25が形成される。次に、図68に示すように、そのフォトレジスト25をマスクとして、素子形成領域3に露出するシリコンキャップ膜24等に異方性エッチングを施すことにより、HK膜61の表面を露出させる。次に、図69に示すように、フォトレジスト25が除去される。次に、図70に示すように、ALDまたはCVDにより、露出したHK膜61の表面およびシリコンキャップ膜24を覆うように、シリコン酸化膜26およびシリコン窒化膜27が形成される。
次に、図71に示すように、シリコン窒化膜27に異方性エッチング(エッチバック)を施すことにより、シリコンキャップ膜24およびTiN膜23の積層断面(側壁面)上にシリコン窒化膜27を残して、他の領域に位置するシリコン窒化膜27の部分が除去される。エッチバックの条件は、素子形成領域3に位置するシリコン酸化膜26の部分で止まるように設定される。シリコン酸化膜26は、シリコン窒化膜27をエッチバックする際の犠牲酸化膜としての役割を有する。
その後、希フッ酸によるウエットエッチングを施すことにより、HK膜61を残しながら選択的にシリコン酸化膜26の部分が除去される。シリコン酸化膜26は、HK膜61と比較して、エッチングレートが十分に速いものを適用する必要がある。こうして、側壁面上に残されたシリコン窒化膜の部分が境界側壁シリコン窒化膜28となる。
次に、図72に示すように、露出したHK膜61、境界側壁シリコン窒化膜28およびシリコンキャップ膜24を覆うように、仕事関数制御用金属膜としてTaSiN膜55が形成される。次に、次に、TaSiN膜55の表面に接するように、シリコンキャップ膜31が形成される。次に、素子形成領域3を覆うように、フォトレジスト32が形成される。
次に、図73に示すように、フォトレジスト32をマスクとして、異方性エッチングを施すことにより、素子形成領域2に位置するシリコンキャップ膜31、TaSiN膜55の部分が除去される。次に、図74に示すように、フォトレジスト32が除去され、露出したシリコンキャップ膜31,24の表面の酸化膜(図示せず)が除去される。
次に、図75に示すように、シリコンキャップ膜24,31の表面に接するように、ポリシリコン膜33が形成される。次に、所定の加工を施すことにより、ゲート電極部が形成される(図1〜図4参照)。なお、ポリシリコン膜33を形成する前に、シリコンキャップ膜31,24を除去してもよい。
次に、ソース・ドレイン領域を形成するための所定導電型の不純物イオンを注入し、そして、注入された不純物イオンを活性化させるための熱処理が施される。その後、ゲート電極部12を覆うように層間絶縁膜71が形成され、その層間絶縁膜71の表面上に所定の配線72等が形成されて半導体装置の主要部分が完成する(図1〜図4参照)。
本実施の形態に係る半導体装置では、仕事関数制御用金属膜として、nチャネルMOSトランジスタのゲート電極部にTaSiN膜を適用するとともに、pチャネルMOSトランジスタのゲート電極部にTiN膜を適用する一方、nチャネルMOSトランジスタとpチャネルMOSトランジスタとで同じHigh−k膜を適用しても、仕事関数制御金属膜の相互拡散を阻止することができる。
すなわち、素子形成領域3に形成されるTaSiN膜55と、素子形成領域2に形成されるTiN膜23との間に、それぞれの膜に接触する態様で境界側壁シリコン窒化膜28が介在していることで、活性化等の熱処理によって、金属等の相互拡散を阻止することができる。また、クロスコンタミネーションを回避することができる。その結果、pチャネルMOSトランジスタおよびnチャネルMOSトランジスタのそれぞれのしきい値電圧の変動が抑えられて、しきい値電圧のばらつきを小さくすることができる。
なお、上述した各実施の形態では、nチャネルMOSトランジスタのN−HK膜として、Laを添加した膜を例に挙げて説明したが、Laの他に、イットリウム(Y)やマグネシウム(Mg)等を添加するようにしてもよい。また、pチャネルMOSトランジスタのP−HK膜として、Alを添加した膜を例に挙げて説明したが、Alの他に、たとえばタンタル(Ta)やチタン(Ti)等を添加するようにしてもよい。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
1 半導体基板、2 素子形成領域、3 素子形成領域、4 素子分離絶縁膜、5 境界側壁絶縁膜、6 P-HK膜、7 N-HK膜、8 p-金属、9 n-金属、10 ポリシリコン膜、11 NiSi層、12 ゲート電極部、21 High−K膜、22 AlOキャップ膜、23 TiN膜、24 シリコンキャップ膜、25 フォトレジスト、26 シリコン酸化膜、27 シリコン窒化膜、28 境界側壁シリコン窒化膜、29 LaOキャップ膜、30 TaSiN膜、31 シリコンキャップ膜、32 フォトレジスト、33 ポリシリコン膜、34 AlOを含んだHK膜、35 LaOを含んだHK膜、41 TiN膜、42 シリコン酸化膜、43 LaOキャップ膜、44 TiN膜、45 TiN膜、51 P-HK膜、52 シリコン酸化膜、53 境界側壁シリコン酸化膜、54 N-HK膜、55 TaSiN膜、61 HK膜、71 ニッケルシリサイド膜、T1 pチャネルMOSトランジスタ、T2 nチャネルMOSトランジスタ、R1,R2 領域。
Claims (15)
- 半導体基板の主表面に所定の領域にそれぞれ形成された、第1導電型の第1素子形成領域および第2導電型の第2素子形成領域と、
前記第1素子形成領域と前記第2素子形成領域との間に位置し、前記第1素子形成領域と前記第2素子形成領域とを電気的に絶縁するように、前記半導体基板の前記主表面に形成された素子分離領域と、
前記第1素子形成領域および前記第2素子形成領域をそれぞれ横切るように、前記第1素子形成領域から前記素子分離領域を経て前記第2素子形成領域にわたり、前記半導体基板の前記主表面上に形成された電極部と、
を有し、
前記電極部は、
前記第1素子形成領域を横切るように前記第1素子形成領域の表面上に形成された第1誘電体膜と、
前記第1誘電体膜の表面上に形成された第1金属膜と、
前記第2素子形成領域を横切るように前記第2素子形成領域の表面上に形成された第2誘電体膜と、
前記第2誘電体膜の表面上に形成された第2金属膜と、
前記第1金属膜および前記第2金属膜の表面上に形成された導電性膜と
を有し、
前記第1誘電体膜、前記第2誘電体膜、前記第1金属膜および前記第2金属膜は、前記第1誘電体膜と前記第2誘電体膜とが異なる材料から形成された第1異種構造および前記第1金属膜と前記第2金属膜とが異なる材料から形成された第2異種構造の少なくともいずれかの異種構造とされ、
前記第1誘電体膜と前記第2誘電体膜とに接触する態様で前記第1誘電体膜と第2誘電体膜との間に介在するとともに、前記第1金属膜と前記第2金属膜とに接触する態様で前記第1金属膜と前記第2金属膜との間に介在するように、前記素子分離領域の表面上に形成された境界絶縁膜を備えた、半導体装置。 - 前記境界絶縁膜は、前記第1素子形成領域および前記第2素子形成領域のうちのいずれか一方の領域を外周から取り囲むように形成された、請求項1記載の半導体装置。
- 前記境界絶縁膜の幅は、前記素子分離領域の幅の半分よりも狭く設定された、請求項1または2に記載の半導体装置。
- 前記境界絶縁膜は、シリコン酸化膜、シリコン酸窒化膜およびシリコン窒化膜の少なくともいずれかの膜から形成された、請求項1〜3のいずれかに記載の半導体装置。
- 前記第1誘電体膜と前記第2誘電体膜が前記第1異種構造とされるとともに、前記第1金属膜と前記第2金属膜が前記第2異種構造とされ、
前記第1誘電体膜は第1誘電率を有し、
前記第2誘電体膜は、前記第1誘電率とは異なる第2誘電率を有し、
前記第1金属膜は第1仕事関数を有し、
前記第2金属膜は、前記第1仕事関数とは異なる第2仕事関数を有する、請求項1〜4のいずれかに記載の半導体装置。 - 前記第1誘電率は前記第2誘電率よりも高く、
前記第1仕事関数は前記第2仕事関数よりも低い、請求項5記載の半導体装置。 - 前記第1誘電膜は不純物として酸化ランタン(LaO)を含み、
前記第1金属膜は、タンタルシリコンナイトライド(TaSiN)、タンタルナイトライド(TaN)およびタンタルカーバイト(TaC)のいずれかとされ、
前記第2誘電体膜は酸化アルミニウム(AlO)を含み、
前記第2金属膜は、チタンナイトライド(TiN)およびチタンアルミナイトライド(TaAlN)のいずれかとされた、請求項6記載の半導体装置。 - 前記第1金属膜と前記第2金属膜とは同じ材料から形成され、
前記第1誘電体膜と前記第2誘電体膜が前記第1異種構造とされ、
前記第1誘電体膜は第1誘電率を有し、
前記第2誘電体膜は、前記第1誘電率とは異なる第2誘電率を有する、請求項1〜4のいずれかに記載の半導体装置。 - 前記第1誘電膜は不純物として酸化ランタン(LaO)を含み、
前記第2誘電体膜は酸化アルミニウム(AlO)を含み、
前記第1金属膜および前記第2金属膜はチタンナイトライド(TiN)とされた、請求項8記載の半導体装置。 - 半導体基板の主表面の所定の領域にそれぞれ形成された、第1導電型の第1素子形成領域および第2導電型の第2素子形成領域と、
前記第1素子形成領域と前記第2素子形成領域とを電気的に絶縁するように、前記半導体基板の前記主表面に形成された素子分離領域と、
前記第1素子形成領域および前記第2素子形成領域をそれぞれ横切るように、前記第1素子形成領域から前記素子分離領域を経て前記第2素子形成領域にわたり、前記半導体基板の前記主表面上に形成された電極部と、
を有し、
前記電極部は、
前記第1素子形成領域を横切るように前記第1素子形成領域の表面上に形成されるとともに、前記第2素子形成領域を横切るように前記第2素子形成領域の表面上に形成された所定の誘電率を有する誘電体膜と、
第1仕事関数を有し、前記第1素子形成領域上に位置する前記誘電体膜の部分の表面上に形成された第1金属膜と、
第1仕事関数とは異なる第2仕事関数を有し、前記第2素子形成領域上に位置する前記誘電体膜の部分の表面上に形成された第2金属膜と、
前記第1金属膜および前記第2金属膜の表面上に形成された導電性膜と
を有し、
前記第1金属膜と前記第2金属膜とに接触する態様で前記第1金属膜と前記第2金属膜との間に介在するように、前記素子分離領域の表面上に位置する前記誘電体膜の部分の上に形成された境界絶縁膜を備えた、半導体装置。 - 前記第1誘電膜および前記第2誘電体膜はハフニウム系の絶縁膜とされ、
前記第1金属膜は、タンタルシリコンナイトライド(TaSiN)、タンタルナイトライド(TaN)およびタンタルカーバイト(TaC)のいずれかとされ、
前記第2誘電体膜は酸化アルミニウム(AlO)を含み、
前記第2金属膜は、チタンナイトライド(TiN)およびチタンアルミナイトライド(TaAlN)のいずれかとされた、請求項10記載の半導体装置。 - 半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第1導電型の第1素子形成領域および第2導電型の第2素子形成領域を形成する工程と、
前記素子分離領域において断面が露出する態様で、前記第1素子形成領域の表面上に、第1誘電体膜および第1金属膜を形成する工程と、
露出した前記断面上に境界絶縁膜を形成する工程と、
前記第2素子形成領域の表面上に、第2誘電体膜および第2金属膜を、前記第1誘電体膜および前記第1金属膜との間に前記境界絶縁膜を介在させる態様で形成する工程と、
前記第1金属膜および前記第2金属膜の表面上に接するように、所定の導電層を形成する工程と、
前記導電層、前記第1金属膜、前記第2金属膜、前記第1誘電体膜および前記第2誘電体膜に加工を施すことにより、前記第1素子形成領域および前記第2素子形成領域を横切る電極部を形成する工程と
を備え、
前記第1誘電体膜を形成する工程、前記第2誘電体膜を形成する工程、前記第1金属膜を形成する工程および前記第2金属膜を形成する工程では、前記第1誘電体膜と前記第2誘電体膜とが異なる材料からなる第1異種構造および前記第1金属膜と前記第2金属膜とが異なる材料からなる第2異種構造の少なくともいずれかの異種構造となるように形成される、半導体装置の製造方法。 - 前記第1金属膜の表面に接するように保護膜を形成する工程を備え、
前記境界絶縁膜を形成する工程は前記第2素子形成領域の表面を露出する工程を含み、
前記第2誘電体膜を形成する前に、露出した前記第2素子形成領域の表面を洗浄する工程を備えた、請求項12記載の半導体装置の製造方法。 - 半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第1導電型の第1素子形成領域および第2導電型の第2素子形成領域を形成する工程と、
前記素子分離領域の表面上に、境界絶縁膜を形成する工程と、
前記境界絶縁膜に対して一方側に位置する前記第1素子形成領域の表面上に、第1誘電体膜および第1金属膜を形成する工程と、
前記境界絶縁膜に対して他方側に位置する前記第2素子形成領域の表面上に、第2誘電体膜および第2金属膜を形成する工程と、
前記第1金属膜および前記第2金属膜の表面上に、所定の導電層を形成する工程と、
前記導電層、前記第1金属膜、前記第2金属膜、前記第1誘電体膜および前記第2誘電体膜に加工を施すことにより、前記第1素子形成領域および前記第2素子形成領域を横切る電極部を形成する工程と
を備え、
前記第1誘電体膜を形成する工程、前記第2誘電体膜を形成する工程、前記第1金属膜を形成する工程および前記第2金属膜を形成する工程では、前記第1誘電体膜と前記第2誘電体膜とが異なる材料からなる第1異種構造および前記第1金属膜と前記第2金属膜とが異なる材料からなる第2異種構造の少なくともいずれかの異種構造となるように形成される、半導体装置の製造方法。 - 半導体基板の主表面の所定の領域に、素子分離領域によって互いに仕切られた第1導電型の第1素子形成領域および第2導電型の第2素子形成領域を形成する工程と、
前記第1素子形成領域および前記第2素子形成領域の表面上に、所定の誘電率を有する誘電体膜を形成する工程と、
前記素子分離領域において断面が露出する態様で、前記第1素子形成領域に位置する前記誘電体膜の部分の表面上に、第1仕事関数を有する第1金属膜を形成する工程と、
露出した前記断面上に境界絶縁膜を形成する工程と、
前記第2素子形成領域に位置する前記誘電体膜の部分の表面上に、前記第1仕事関数とは異なる第2仕事関数を有する第2金属膜を、前記第1金属膜との間に前記境界絶縁膜を介在させる態様で形成する工程と、
前記第1金属膜および前記第2金属膜の表面上に、所定の導電層を形成する工程と、
前記導電層、前記第1金属膜、前記第2金属膜および前記誘電体膜に加工を施すことにより、前記第1素子形成領域および前記第2素子形成領域を横切る電極部を形成する工程と
を備えた、半導体装置の製造方法。
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2008
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