TWI833669B - 具有複合式硬遮罩的半導體裝置結構及其製備方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 380
- 238000000034 method Methods 0.000 title claims description 118
- 239000002131 composite material Substances 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims description 33
- 238000004519 manufacturing process Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 239000003989 dielectric material Substances 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 description 45
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 28
- 229910052799 carbon Inorganic materials 0.000 description 28
- 230000015572 biosynthetic process Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 239000005388 borosilicate glass Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申請揭露一種半導體裝置結構，包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。該半導體裝置結構也包含設置在該第二介電層上的一第一半導體結構。該第一半導體結構具有藉由一開口與彼此隔開的一第一部分和一第二部分。該半導體裝置結構更包含設置在該第二介電層上且在該開口內的一第二半導體結構。該第二半導體結構具有彼此隔開的第一部分與第二部分。此外，該第二半導體結構的該第一部分直接接觸該第一半導體結構的該第一部分，且該第二半導體結構的該第二部分直接接觸該第一半導體結構的該第二部分。
Description
本申請案主張美國第18/142,164號專利申請案之優先權（即優先權日為「2023年5月2日」），其內容以全文引用之方式併入本文中。
本揭露係關於一種半導體裝置結構及其製備方法。特別是關於一種具有複合式硬遮罩的半導體裝置結構及其製備方法。
半導體裝置在許多現代應用上扮演著重要的角色。隨著電子科技的進步，半導體裝置在提供更多功能和整合更多積體電路的同時，尺寸也變得越來越小。由於半導體裝置在尺寸上的微小化，提供不同功能之不同類型及大小的半導體裝置被整合並封裝成單一模組。再者，許多製造操作都被實施來整合各種類型的半導體裝置。
然而，半導體裝置的製造和整合涉及許多複雜的步驟和操作。半導體裝置的整合變得越來越複雜。半導體裝置的製造和整合的複雜性增加可能會導致缺陷的產生。因此，需要不斷改進半導體裝置的製造過程以解決這些問題。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之「先前技術」的任一部分。
本揭露的一實施例提供一種半導體裝置結構。該半導體裝置結構包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。半導體裝置結構也包含設置在該第二介電層上的一第一半導體結構。該第一半導體結構具有藉由一開口與彼此隔開的一第一部分和一第二部分。半導體裝置結構更包含設置在該第二介電層上且在該開口內的一第二半導體結構。該第二半導體結構具有彼此隔開的第一部分與第二部分。此外，該第二半導體結構的該第一部分直接接觸該第一半導體結構的該第一部分，且該第二半導體結構的該第二部分直接接觸該第一半導體結構的該第二部分。
在一實施例中，該第一半導體結構的該第一部分的寬度實質上等於該第二半導體結構的該第一部分的寬度。在一實施例中，該第一半導體結構的該第一部分和該第二部分，以及該第二半導體結構的該第一部分和該第二部分直接接觸該第二介電層的頂面。在一實施例中，該第一半導體結構的該第一部分和該第二部分係由一第一半導體材料製成，該第二半導體結構的該第一部分和該第二部分係由一第二半導體材料製成，且該第一半導體材料不同於該第二半導體材料。
在一實施例中，該第一半導體材料包含矽（Si）或矽鍺（SiGe）。在一實施例中，該第二半導體材料包含鍺（Ge）。在一實施例中，該第一介電層和該第二介電層係由不同的材料製成。在一實施例中，該第一介電層包含二氧化矽（SiO
2），且該第二介電層包含氮化矽（Si
3N
4）。
本揭露的另一實施例提供一種半導體裝置結構。該半導體裝置結構包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。半導體裝置結構也包含設置在該第二介電層上的一第一半導體結構。該第一半導體結構具有彼此隔開的一第一部分和一第二部分，且該第一半導體結構的該第一部分的一側壁面向該第一半導體結構的該第二部分的一側壁。半導體裝置結構更包含設置在該第二介電層上的一第二半導體結構。該第二半導體結構具有彼此隔開的一第一部分和一第二部分。此外，該第二半導體結構的該第一部分的一側壁鄰接該第一半導體結構的該第一部分的該側壁，且該第二半導體結構的該第二部分的一側壁鄰接該第一半導體結構的該第二部分的該側壁。
在一實施例中，該第一半導體結構包含矽（Si），且該第二半導體結構包含鍺（Ge）。在一實施例中，該第一半導體結構的該第一部分的頂面水平於該第二半導體結構的該第一部分的頂面。在一實施例中，該第一半導體結構的該第一部分的底面和該第二半導體結構的該第一部分的底面直接接觸該第二介電層的頂面。在一實施例中，該第一半導體結構更包含一第三部分，且該第一半導體結構的該第一部分與該第三部分之間的一距離實質上等於該第二半導體結構的該第一部分與該第二部分之間的一距離。
在一實施例中，該第二半導體結構更包含一第三部分，該第二半導體結構的該第三部分具有一側壁鄰接該第一半導體結構的該第三部分的一側壁，其中該第一半導體結構的該第一部分和該第三部分係設置在該第二半導體結構的該第一部分與該第三部分之間。在一實施例中，該第一半導體結構的該第一部分的一寬度實質上等於該第一半導體結構的該第三部分的一寬度，且該第一半導體結構的該第一部分與該第三部分之間的該距離為該第一半導體結構的該第一部分的該寬度的兩倍。
本揭露的又一實施例提供一種半導體裝置結構的製備方法。該方法包含在一半導體基底上形成一第一介電層，以及在該第一介電層上形成一第二介電層。該方法也包含在該第二介電層上形成一第三介電層，以及在該第三介電層上形成一第四介電層。該方法更包含部分地移除該第四介電層以形成一上開口，以及部分地移除該第三介電層以形成一下開口。該下開口的寬度大於該上開口的寬度。此外，該方法包含在該下開口內形成一第一半導體結構。該第一半導體結構具有覆蓋該下開口之相對側壁的一第一部分和一第二部分。該方法也包含在該第一半導體結構的該第一部分與該第二部分之間形成一第二半導體結構。該第二半導體結構具有彼此隔開的一第一部分和一第二部分。該第二半導體結構的該第一部分直接接觸該第一半導體結構的該第一部分，且該第二半導體結構的該第二部分直接接觸該第一半導體結構的該第二部分。該方法更包含在形成該第一半導體結構和該第二半導體結構之後，移除該第三介電層和該第四介電層。
在一實施例中，該第一介電層和該第三介電層係由一第一介電材料製成，該第二介電層和該第四介電層係由一第二介電材料製成，且該第二介電材料不同於該第一介電材料。在一實施例中，經由該第四介電層內的該上開口部分地移除該第三介電層，且該下開口暴露出該第四介電層的底面。在一實施例中，形成該第一半導體結構的步驟包含在該第四介電層上且在該上開口和該下開口內沉積一第一半導體層，以及蝕刻該第一半導體層以暴露出該第二介電層的頂面，使得該第一半導體結構的該第一部分與該第二部分彼此隔開。
在一實施例中，在形成該第一半導體結構之後暴露出該第四介電層的底面。在一實施例中，該第二半導體結構的該第一部分和該第二部分直接接觸該第四介電層的底面和該第二介電層的頂面。在一實施例中，該方法更包含在該第四介電層上且在該第二半導體結構的該第一部分與該第二部分之間形成一碳基層。在一實施例中，該方法更包含以該第四介電層為遮罩來蝕刻該碳基層，使得一凹陷形成在該第二半導體結構的該第一部分與該第二部分之間的該碳基層的一剩餘部分上。在一實施例中，該方法更包含在移除該第四介電層之後，移除該碳基層的該剩餘部分。
本揭露提供一種半導體裝置結構及其製備方法。一些實施例中，半導體裝置結構包含設置在一半導體基底上的複數個介電層，以及設置在該複數個介電層上的一第一半導體結構和一第二半導體結構。該第一半導體結構具有彼此隔開的一第一部分和一第二部分，且該第二半導體結構具有彼此隔開的一第一部分和一第二部分。該第二半導體結構的該第一部分直接接觸該第一半導體結構的該第一部分，且該第二半導體結構的該第二部分直接接觸該第一半導體結構的該第二部分。該第一半導體結構和該第二半導體結構係由不同材料製成，該第一半導體結構和該第二半導體結構合併形成在該複數個介電層上的一複合式硬遮罩，且該複合式硬遮罩可在隨後的一或多個蝕刻製程中用以移除下方介電層中預期不保留的部分。結果可降低製造成本和製程時間，並改善半導體裝置結構的產率。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭露提供許多不同的實施例或是範例來實行本發明之不同特徵部件。以下描述組件和配置的具體範例以簡化本揭露。當然，這些僅是範例且不該以此限定本揭露的範圍。例如，在描述中提及第一特徵部件形成於第二特徵部件之上或上方時，可能包含第一特徵部件與第二特徵部件直接接觸的實施例，也可能包含第一與第二特徵部件之間有其他特徵部件形成，使得第一與第二特徵部件沒有直接接觸的實施例。此外，本揭露可在不同範例中重複參照符號及/或標記。這些重複係為了簡化與清楚的目的，並非用以限定所討論的不同實施例及/或組態之間的關係。
再者，此處用到與空間相關的用詞，例如「在…下方」、「在…下」、「下」、「在…上」、「上」及其類似的用詞係為了便於描述圖式中所示的一個元件或特徵部件與另一個元件或特徵部件之間的關係。這些空間相關用詞係用以涵蓋圖式所描繪的方位之外，使用中或操作中的裝置不同方位。儀器可被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關用詞也可相應地解釋。
圖1為根據一些實施例之半導體裝置結構100的剖面示意圖。根據一些實施例，如圖1所示，半導體裝置結構100包含半導體基底101、設置在半導體基底101上的第一介電層103，以及設置在第一介電層103上的第二介電層105。一些實施例中，半導體裝置結構100也包含設置在第二介電層105上的第一半導體結構133和第二半導體結構135。
一些實施例中，第一半導體結構133包含複數個部分133a、133b、133c、133d、133e和133f，且部分133a、133b、133c、133d、133e和133f彼此隔開。一些實施例中，第二半導體結構135包含複數個部分135a、135b、135c、135d、135e和135f，且部分135a、135b、135c、135d、135e和135f彼此隔開。一些實施例中，第一半導體結構133的部分133a、133b、133c、133d、133e和133f中的每一個分別直接接觸第二半導體結構135的部分135a、135b、135c、135d、135e和135f。
一些實施例中，第二半導體結構135的部分135a、135b、135c、135d、135e和135f各自具有一個側壁鄰接第一半導體結構133相應之部分133a、133b、133c、133d、133e和133f的一個側壁。舉例而言，第二半導體結構135的部分135a的一個側壁鄰接第一半導體結構133的部分133a的一個側壁（由於兩者毗連的緣故，側壁S2係指部分135a的側壁，也係指部分133a的側壁）。相似地，第二半導體結構135的部分135b的一個側壁鄰接第一半導體結構133的部分133b的一個側壁（由於兩者毗連的緣故，側壁S1係指部分135b的側壁，也係指部分133b的側壁），且第二半導體結構135的部分135c的一個側壁鄰接第一半導體結構133的部分133c的一個側壁（由於兩者毗連的緣故，側壁S3係指部分135c的側壁，也係指部分133c的側壁）。
一些實施例中，第一半導體結構133的部分133a、133b、133c、133d、133e和133f的頂面水平於第二半導體結構135的部分135a、135b、135c、135d、135e和135f的頂面。舉例而言，第一半導體結構133的部分133b的頂面T1水平於第二半導體結構135的部分135b的頂面T2。一些實施例中，第一半導體結構133的部分133a、133b、133c、133d、133e和133f的底面，以及第二半導體結構135的部分135a、135b、135c、135d、135e和135f的底面直接接觸第二介電層105的頂面105T。舉例而言，第一半導體結構133的部分133b的底面B1和第二半導體結構135的部分135b的底面B2直接接觸第二介電層105的頂面105T。
再者，一些實施例中，第二半導體結構135的部分135a和135b藉由開口128’’隔開，第二半導體結構135的部分135c和135d藉由開口128’’隔開，且第二半導體結構135的部分135e和135f藉由開口128’’隔開。一些實施例中，第一半導體結構133的部分133b和133c藉由開口144隔開，且第一半導體結構133的部分133d和133e藉由開口144隔開。一些實施例中，彼此直接接觸之第一半導體結構133的部分和第二半導體結構135的部分可視為一個群組，群組各自夾設於開口128’’之一與開口144之一之間。
此外，第一半導體結構133的部分133a、133b、133c、133d、133e和133f分別具有相同的寬度W2，且第二半導體結構135的部分135a、135b、135c、135d、135e和135f分別具有相同的寬度W3。一些實施例中，寬度W2實質上等於寬度W3。再者，開口144分別具有相同的寬度W1，且開口128’’分別具有相同的寬度W4。一些實施例中，寬度W1實質上等於寬度W4。一些實施例中，寬度W1為寬度W2的兩倍，且寬度W4為寬度W3的兩倍。一些實施例中，W1:W2:W3:W4的比例約為2:1:1:2。
一些實施例中，第一半導體結構133的部分133a、133b、133c、133d、133e和133f係由第一半導體材料製成，第二半導體結構135的部分135a、135b、135c、135d、135e和135f係由第二半導體材料製成，且第一半導體材料不同於第二半導體材料。舉例而言，第一半導體材料包含矽（Si）或矽鍺（SiGe），且第二半導體材料包含鍺（Ge）。由於第一半導體結構133和第二半導體結構135係由不同的材料製成，可合併形成複合式硬遮罩，因此第一半導體結構133和第二半導體結構135可在隨後的一或多個蝕刻製程中用以移除下方之第一介電層103和第二介電層105預期不保留的部分。
圖2為根據一些實施例之半導體裝置結構100的製備方法10的流程圖，方法10包含步驟S11、步驟S13、步驟S15、步驟S17、步驟S19、步驟S21、步驟S23、步驟S25、步驟S27、步驟S29、步驟S31、步驟S33和步驟S35。圖2的步驟S11至S35將搭配接續的圖式進行詳細說明。
圖3-圖19為根據一些實施例，說明形成半導體裝置結構100之中間階段的剖面示意圖。如圖3所示，提供半導體基底101。半導體基底101可為半導體晶圓，像是矽晶圓。
或者，或甚者，半導體基底101可包含元素半導體材料、化合物半導體材料及/或合金半導體材料。元素半導體材料的範例包含但不限於結晶矽、多晶矽、非晶矽、鍺及/或鑽石。化合物半導體材料的範例包含但不限於碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦。合金半導體材料的範例包含但不限於SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。
一些實施例中，半導體基底101包含磊晶層。舉例而言，半導體基底101具有覆蓋在塊材半導體上的磊晶層。一些實施例中，半導體基底101為絕緣層上覆半導體（semiconductor-on-insulator）基底，可包含基底、在基底上的埋置氧化物層，以及在埋置氧化物層上的半導體層，例如絕緣層上覆矽（silicon-on-insulator，SOI）基底、絕緣層上覆矽鍺（silicon germanium-on-insulator，SGOI）基底或絕緣層上覆鍺（germanium-on-insulator，GOI）基底。可使用氧植入分離（separation by implantation of oxygen，SIMOX）、晶圓接合及/或其他合適之方法來製造絕緣層上覆半導體基底。
根據一些實施例，如圖3所示，在半導體基底101上形成第一介電層103。相應的步驟如圖2中方法10的步驟S11所述。一些實施例中，第一介電層103可由二氧化矽（SiO
2）製成或包含二氧化矽（SiO
2），然而也可替代使用其他材料，例如氮化矽、氮氧化矽、硼矽玻璃（BSG）、硼磷矽玻璃（BPSG）、四乙氧基矽烷（TEOS）或類似的材料。可藉由沉積製程以形成第一介電層103，例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、旋轉塗布製程或其他合適之方法。
接著，根據一些實施例，如圖4所示，在第一介電層103上形成第二介電層105。相應的步驟如圖2中方法10的步驟S13所述。一些實施例中，第二介電層105可由氮化矽（Si
3N
4）製成或包含氮化矽（Si
3N
4），然而也可替代使用其他材料，例如氧化矽、氮氧化矽、硼矽玻璃（BSG）、硼磷矽玻璃（BPSG）、四乙氧基矽烷（TEOS）或類似的材料。一些實施例中，第二介電層105和第一介電層103係由不同材料製成，或者包含不同材料。用以形成第二介電層105的一些製程與用以形成第一介電層103的一些製程相似或相同，細節不在此重複。
隨後，根據一些實施例，如圖5所示，在第二介電層105上形成第三介電層107。相應的步驟如圖2中方法10的步驟S15所述。一些實施例中，第三介電層107可由二氧化矽（SiO
2）製成或包含二氧化矽（SiO
2），然而也可替代使用其他材料，例如氮化矽、氮氧化矽、硼矽玻璃（BSG）、硼磷矽玻璃（BPSG）、四乙氧基矽烷（TEOS）或類似的材料。
一些實施例中，第三介電層107和第二介電層105係由不同材料製成，或者包含不同材料。一些實施例中，第三介電層107和第一介電層103係由相同材料製成，或者包含相同材料。用以形成第三介電層107的一些製程與用以形成第一介電層103的一些製程相似或相同，細節不在此重複。
然後，根據一些實施例，如圖6所示，在第三介電層107上形成第四介電層109。相應的步驟如圖2中方法10的步驟S17所述。一些實施例中，第四介電層109可由氮化矽（Si
3N
4）製成或包含氮化矽（Si
3N
4），然而也可替代使用其他材料，例如氧化矽、氮氧化矽、硼矽玻璃（BSG）、硼磷矽玻璃（BPSG）、四乙氧基矽烷（TEOS）或類似的材料。
一些實施例中，第四介電層109和第三介電層107係由不同材料製成，或者包含不同材料。一些實施例中，第四介電層109和第二介電層105係由相同材料製成，或者包含相同材料。用以形成第四介電層109的一些製程與用以形成第一介電層103的一些製程相似或相同，細節不在此重複。
接著，根據一些實施例，如圖7所示，在第四介電層109上形成含有開口114的圖案化遮罩111。一些實施例中，開口114分別具有相同的寬度W5。一些實施例中，開口114部分地暴露出第四介電層109。一些實施例中，第四介電層109和圖案化遮罩111包含不同的材料，使得隨後的蝕刻製程中產生不同的蝕刻選擇性。
之後，根據一些實施例，如圖8所示，使用圖案化遮罩111作為遮罩，實施蝕刻製程使得第四介電層109和第三介電層107內形成開口116和118。一些實施例中，每一個開口116皆穿過第四介電層109。一些實施例中，每一個開口118皆穿過第三介電層107，使得開口118部分地暴露出第二介電層105的頂面105T。在此階段，開口116和開口118分別具有相同的寬度W5。一些實施例中，形成開口116和118的蝕刻製程包含濕式蝕刻製程、乾式蝕刻製程或前述之組合。
在形成開口116和118之後，根據一些實施例，如圖9所示，移除圖案化遮罩111。一些實施例中，藉由剝除（stripping）製程、灰化（ashing）製程、蝕刻製程或其他合適的製程來移除圖案化遮罩111。在移除圖案化遮罩111之後，暴露出第四介電層109的頂面109T。
然後，根據一些實施例，如圖10所示，經由第四介電層109內的開口116側向地蝕刻第三介電層107，以在第三介電層107內形成複數個擴大的開口128。一些實施例中，在側向蝕刻第三介電層107的期間，第四介電層109保持完整。根據一些實施例，在側向蝕刻第三介電層107之後，開口128分別具有寬度W6，且寬度W6大於開口116的寬度W5。
一些實施例中，第四介電層109內的開口116可稱為上開口，而第三介電層107內的開口128可稱為下開口。相應的步驟如圖2中方法10的步驟S19和步驟S21所述。一些實施例中，開口128部分地暴露出第四介電層109的底面109B。一些實施例中，形成開口128的蝕刻製程包含濕式蝕刻製程、乾式蝕刻製程或前述之組合。一些實施例中，形成開口128的蝕刻製程包含等向性蝕刻製程，相較於第四介電層109和第二介電層105，此蝕刻製程對於第三介電層107具有較高的蝕刻選擇性。
接著，根據一些實施例，如圖11所示，在第四介電層109上沉積第一半導體層131。一些實施例中，第一半導體層131延伸進入上開口116和下開口128。一些實施例中，第一半導體層131部分地填充下開口128。
一些實施例中，第一半導體層131覆蓋第四介電層109的頂面109T、側壁109S和底面109B、第三介電層107的側壁107S，以及第二介電層105的頂面105T。一些實施例中，第一半導體層131包含矽（Si），例如多晶矽，或包含矽鍺（SiGe）。一些實施例中，藉由沉積製程以形成第一半導體層131，例如原子層沉積（ALD）製程。
隨後，根據一些實施例，如圖12所示，對第一半導體層131實施蝕刻製程，使得第一半導體層131的剩餘部分合併形成第一半導體結構133。一些實施例中，在蝕刻製程之後，完整地暴露出第四介電層109的頂面109T和側壁109S，部分地暴露出第四介電層109的底面109B和第二介電層105的頂面105T，於此同時，第三介電層107的側壁107S維持被覆蓋的狀態。一些實施例中，第一半導體結構133完整地覆蓋第三介電層107的側壁107S。
一些實施例中，第一半導體結構133包含部分133a、133b、133c、133d、133e和133f，部分133a、133b、133c、133d、133e和133f為蝕刻製程後的剩餘部分。部分133a與部分133b藉由開口128’之一（即相應之開口128的剩餘部分）彼此隔開。相應的步驟如圖2中方法10的步驟S23所述。此外，一些實施例中，第一半導體結構133的部分133b的側壁S1面向第一半導體結構133的部分133a的側壁S2。換言之，側壁S1和側壁S2由同一開口128’暴露出。相似的特徵部件也出現在第一半導體結構133的部分133c與部分133d之間，以及第一半導體結構133的部分133e與部分133f之間，因此不在此重複。
一些實施例中，第四介電層109的底面109B覆蓋第一半導體結構133的部分133a、133b、133c、133d、133e和133f。根據一些實施例，繼續參見圖12，第三介電層107的一部分夾設於第一半導體結構133的部分133b與部分133c之間，且第三介電層107的前述部分具有寬度W1。一些實施例中，部分133a和部分133b分別具有相同的寬度W2，且寬度W1為寬度W2的兩倍。一些實施例中，形成第一半導體結構133的蝕刻製程包含濕式蝕刻製程、乾式蝕刻製程或前述之組合。
然後，根據一些實施例，如圖13所示，在開口128’內形成與第一半導體結構133直接接觸的第二半導體結構135。一些實施例中，第二半導體結構135包含部分135a、135b、135c、135d、135e和135f。一些實施例中，部分135a、135b、135c、135d、135e和135f係形成在第一半導體結構133的部分133a、133b、133c、133d、133e和133f暴露出的側壁上。舉例而言，部分135a係形成在部分133a的側壁S2上，部分135b係形成在部分133b的側壁S1上，且部分135c係形成在部分133c的側壁S3上。
再者，一些實施例中，部分135a和部分135b藉由開口128’’之一彼此隔開（即相應之開口128’的剩餘部分）。相應的步驟如圖2中方法10的步驟S25所述。相似的特徵部件也出現在第二半導體結構135的部分135c與部分135d之間，以及第二半導體結構135的部分135e與部分135f之間，因此不在此重複。
一些實施例中，在形成第二半導體結構135之後，完整地暴露出第四介電層109的頂面109T和側壁109S，於此同時，完整地覆蓋第四介電層109的底面109B。一些實施例中，開口128’’部分地暴露出第二介電層105的頂面105T。一些實施例中，部分135a和135b分別具有相同的寬度W3，且開口128’’的寬度W4為寬度W3的兩倍。此外，根據一些實施例，寬度W2等於寬度W3，且寬度W1等於寬度W4。
一些實施例中，第二半導體結構135包含鍺（Ge）。一些實施例中，第二半導體結構135的形成可藉由磊晶成長製程，例如化學氣相沉積（CVD）製程、分子束磊晶（MBE）製程或其他合適的製程。一些實施例中，在第一半導體結構133暴露出的表面上選擇性地成長第二半導體結構135（即圖12所示之第一半導體結構133暴露出的表面）。
接著，根據一些實施例，如圖14所示，在第四介電層109上形成碳基層137。一些實施例中，碳基層137覆蓋第四介電層109的頂面109T和側壁109S（見圖13），且碳基層137填充上開口116和下開口128’’ （見圖13）。相應的步驟如圖2中方法10的步驟S27所述。可藉由沉積製程以形成碳基層137，例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、旋轉塗布製程或其他合適之方法。
隨後，根據一些實施例，如圖15所示，使用第四介電層109作為遮罩，對碳基層137實施蝕刻製程。相應的步驟如圖2中方法10的步驟S29所述。一些實施例中，部分地移除碳基層137，使得凹陷142a、142b和142c分別形成在碳基層的剩餘部分137a、137b和137c上。
一些實施例中，碳基層的剩餘部分137a係夾設於第二半導體結構135的部分135a與135b之間，且與第二半導體結構135的部分135a和135b直接接觸，碳基層的剩餘部分137a具有寬度W4。如上所述，寬度W4為寬度W3的兩倍，且寬度W1等於寬度W4。一些實施例中，由於寬度W2等於寬度W3，W1:W2:W3:W4的比例約為2:1:1:2。一些實施例中，對碳基層137實施的蝕刻製程包含濕式蝕刻製程、乾式蝕刻製程或前述之組合。
然後，根據一些實施例，如圖16所示，移除第四介電層109。相應的步驟如圖2中方法10的步驟S31所述。一些實施例中，藉由蝕刻製程以移除第四介電層109，例如濕式蝕刻製程、乾式蝕刻製程或前述之組合。一些實施例中，碳基層的剩餘部分137a、137b和137c自第三介電層107、第一半導體結構133和第二半導體結構135突出。
接著，根據一些實施例，如圖17所示，移除碳基層的剩餘部分137a、137b和137c。一些實施例中，藉由蝕刻製程以移除碳基層的剩餘部分137a、137b和137c，例如濕式蝕刻製程、乾式蝕刻製程或前述之組合。在移除碳基層的剩餘部分137a、137b和137c之後，第二半導體結構135的部分135a與135b藉由開口128’’之一彼此隔開。相似的特徵部件也出現在第二半導體結構135的部分135c與135d之間，以及第二半導體結構135的部分135e與135f之間。
隨後，根據一些實施例，如圖18所示，移除第三介電層107。一些實施例中，藉由蝕刻製程以移除第三介電層107，例如濕式蝕刻製程、乾式蝕刻製程或前述之組合。在移除第三介電層107之後，第一半導體結構133的部分133b與133c藉由開口144之一彼此隔開。相似的特徵部件也出現在第一半導體結構133的部分133d與133e之間。
在本實施例中，第三介電層107和碳基層的剩餘部分137a、137b和137c係分別被移除的。換言之，實施一蝕刻製程以移除碳基層的剩餘部分137a、137b和137c，並實施另一蝕刻製程以移除第三介電層107。然而，在一些其他的實施例中，可藉由同一蝕刻製程步驟來移除第三介電層107和碳基層的剩餘部分137a、137b和137c。相應的步驟如圖2中方法10的步驟S33所述。
之後，根據一些實施例，如圖19所示，實施蝕刻後清潔製程151以移除先前製程中產生的副產物。相應的步驟如圖2中方法10的步驟S35所述。一些實施例中，蝕刻後清潔製程151包含濕式蝕刻製程，且在蝕刻後清潔製程151期間使用稀釋的氟化氫（DHF），以移除在暴露出之表面上的殘留物及顆粒。
根據一些實施例，在實施蝕刻後清潔製程151之後，得到半導體裝置結構100，如圖1所示。
本揭露提供半導體裝置結構及其製備方法的實施例。一些實施例中，半導體裝置結構100包含設置在半導體基底101上的第一介電層103和第二介電層105，以及設置在第二介電層105上的第一半導體結構133和第二半導體結構135。第一半導體結構133具有彼此隔開的複數個部分（例如部分133a、133b、133c、133d、133e和133f），且第二半導體結構135具有彼此隔開的複數個部分（例如部分135a、135b、135c、135d、135e和135f）。第一半導體結構133的每一個部分分別直接接觸第二半導體結構135的每一個部分。第一半導體結構133和第二半導體結構135係由不同材料製成，合併形成第二介電層105上的複合式硬遮罩，因此第一半導體結構133和第二半導體結構135可在隨後的一或多個蝕刻製程中用以移除下方之第一介電層103和第二介電層105預期不保留的部分。結果可降低製造成本和製程時間，並改善半導體裝置結構的產率。
本揭露的一實施例提供一種半導體裝置結構。該半導體裝置結構包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。半導體裝置結構也包含設置在該第二介電層上的一第一半導體結構。該第一半導體結構具有藉由一開口與彼此隔開的一第一部分和一第二部分。半導體裝置結構更包含設置在該第二介電層上且在該開口內的一第二半導體結構。該第二半導體結構具有彼此隔開的第一部分與第二部分。此外，該第二半導體結構的該第一部分直接接觸該第一半導體結構的該第一部分，且該第二半導體結構的該第二部分直接接觸該第一半導體結構的該第二部分。
本揭露的另一實施例提供一種半導體裝置結構。該半導體裝置結構包含設置在一半導體基底上的一第一介電層，以及設置在該第一介電層上的一第二介電層。半導體裝置結構也包含設置在該第二介電層上的一第一半導體結構。該第一半導體結構具有彼此隔開的一第一部分和一第二部分，且該第一半導體結構的該第一部分的一側壁面向該第一半導體結構的該第二部分的一側壁。半導體裝置結構更包含設置在該第二介電層上的一第二半導體結構。該第二半導體結構具有彼此隔開的一第一部分和一第二部分。此外，該第二半導體結構的該第一部分的一側壁鄰接該第一半導體結構的該第一部分的該側壁，且該第二半導體結構的該第二部分的一側壁鄰接該第一半導體結構的該第二部分的該側壁。
本揭露的又一實施例提供一種半導體裝置結構的製備方法。該方法包含在一半導體基底上形成一第一介電層，以及在該第一介電層上形成一第二介電層。該方法也包含在該第二介電層上形成一第三介電層，以及在該第三介電層上形成一第四介電層。該方法更包含部分地移除該第四介電層以形成一上開口，以及部分地移除該第三介電層以形成一下開口。該下開口的寬度大於該上開口的寬度。此外，該方法包含在該下開口內形成一第一半導體結構。該第一半導體結構具有覆蓋該下開口之相對側壁的一第一部分和一第二部分。該方法也包含在該第一半導體結構的該第一部分與該第二部分之間形成一第二半導體結構。該第二半導體結構具有彼此隔開的一第一部分和一第二部分。該第二半導體結構的該第一部分直接接觸該第一半導體結構的該第一部分，且該第二半導體結構的該第二部分直接接觸該第一半導體結構的該第二部分。該方法更包含在形成該第一半導體結構和該第二半導體結構之後，移除該第三介電層和該第四介電層。
本揭露的實施例具有一些優勢的特徵部件。一些實施例中，半導體裝置結構包含設置在複數個介電層上的第一半導體結構和第二半導體結構。第一半導體結構和第二半導體結構係由不同材料製成，合併形成複合式硬遮罩。此複合式硬遮罩可在隨後的一或多個蝕刻製程中用以移除下方介電層中預期不保留的部分。結果可降低製造成本和製程時間，並改善半導體裝置結構的產率。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:方法
100:半導體裝置結構
101:半導體基底
103:第一介電層
105:第二介電層
105T:頂面
107:第三介電層
107S:側壁
109:第四介電層
109B:底面
109S:側壁
109T:頂面
111:圖案化遮罩
114:開口
116:開口
118:開口
128:開口
128’:開口
128’’:開口
131:第一半導體層
133:第一半導體結構
133a:部分
133b:部分
133c:部分
133d:部分
133e:部分
133f:部分
135:第二半導體結構
135a:部分
135b:部分
135c:部分
135d:部分
135e:部分
135f:部分
137:碳基層
137a:碳基層的剩餘部分
137b:碳基層的剩餘部分
137c:碳基層的剩餘部分
142a:凹陷
142b:凹陷
142c:凹陷
144:開口
151:蝕刻後清潔製程
B1:底面
B2:底面
S1:側壁
S2:側壁
S3:側壁
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
S25:步驟
S27:步驟
S31:步驟
S33:步驟
S35:步驟
T1:頂面
T2:頂面
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
W6:寬度
本揭露的樣態可配合以下圖式及詳細說明一起閱讀以便於瞭解。要注意的是，依照工業上的標準慣例，各個特徵部件並未按照比例繪製。事實上，為了清楚地討論，可能任意的放大或縮小各個特徵部件的尺寸。
圖1為根據一些實施例之半導體裝置結構的剖面示意圖。
圖2為根據一些實施例之半導體裝置結構的製備方法的流程圖。
圖3為根據一些實施例，說明在形成半導體裝置結構的期間，在半導體基底上形成第一介電層之中間階段的剖面示意圖。
圖4為根據一些實施例，說明在形成半導體裝置結構的期間，在第一介電層上形成第二介電層之中間階段的剖面示意圖。
圖5為根據一些實施例，說明在形成半導體裝置結構的期間，在第二介電層上形成第三介電層之中間階段的剖面示意圖。
圖6為根據一些實施例，說明在形成半導體裝置結構的期間，在第三介電層上形成第四介電層之中間階段的剖面示意圖。
圖7為根據一些實施例，說明在形成半導體裝置結構的期間，在第四介電層上形成圖案化遮罩之中間階段的剖面示意圖。
圖8為根據一些實施例，說明在形成半導體裝置結構的期間，使用圖案化遮罩作為遮罩，蝕刻第三介電層和第四介電層之中間階段的剖面示意圖。
圖9為根據一些實施例，說明在形成半導體裝置結構的期間，移除圖案化遮罩之中間階段的剖面示意圖。
圖10為根據一些實施例，說明在形成半導體裝置結構的期間，側向地蝕刻第三介電層之中間階段的剖面示意圖。
圖11為根據一些實施例，說明在形成半導體裝置結構的期間，沉積第一半導體層之中間階段的剖面示意圖。
圖12為根據一些實施例，說明在形成半導體裝置結構的期間，部分地移除第一半導體層，以在第二介電層上形成第一半導體結構之中間階段的剖面示意圖。
圖13為根據一些實施例，說明在形成半導體裝置結構的期間，在第二介電層上形成與第一半導體結構直接接觸的第二半導體結構之中間階段的剖面示意圖。
圖14為根據一些實施例，說明在形成半導體裝置結構的期間，在第四介電層上形成碳基層之中間階段的剖面示意圖。
圖15為根據一些實施例，說明在形成半導體裝置結構的期間，使用第四介電層作為遮罩來蝕刻碳基層之中間階段的剖面示意圖。
圖16為根據一些實施例，說明在形成半導體裝置結構的期間，移除第四介電層之中間階段的剖面示意圖。
圖17為根據一些實施例，說明在形成半導體裝置結構的期間，移除碳基層之中間階段的剖面示意圖。
圖18為根據一些實施例，說明在形成半導體裝置結構的期間，移除第三介電層之中間階段的剖面示意圖。
圖19為根據一些實施例，說明在形成半導體裝置結構的期間，實施蝕刻後清潔製程之中間階段的剖面示意圖。
100:半導體裝置結構
101:半導體基底
103:第一介電層
105:第二介電層
105T:頂面
128”:開口
133:第一半導體結構
133a:部分
133b:部分
133c:部分
133d:部分
133e:部分
133f:部分
135:第二半導體結構
135a:部分
135b:部分
135c:部分
135d:部分
135e:部分
135f:部分
144:開口
B1:底面
B2:底面
S1:側壁
S2:側壁
S3:側壁
T1:頂面
T2:頂面
W1:寬度
W2:寬度
W3:寬度
W4:寬度
Claims (11)
- 一種半導體裝置結構，包括：一第一介電層，設置在一半導體基底上；一第二介電層，設置在該第一介電層上；一第一半導體結構，設置在該第二介電層上，其中該第一半導體結構具有彼此隔開的一第一部分、一第二部分和一第三部分，且該第一半導體結構的該第一部分的一側壁面向該第一半導體結構的該第二部分的一側壁；以及一第二半導體結構，設置在該第二介電層上，該第二半導體結構具有彼此隔開的一第一部分和一第二部分，以及其中該第二半導體結構的該第一部分的一側壁鄰接該第一半導體結構的該第一部分的該側壁，且該第二半導體結構的該第二部分的一側壁鄰接該第一半導體結構的該第二部分的該側壁；其中該該第一半導體結構的該第一部分的一寬度實質上等於該第一半導體結構的該第三部分的一寬度，且該第一半導體結構的該第一部分與該第三部分之間的該距離為該第一半導體結構的該第一部分的該寬度的兩倍。
- 如請求項1所述之半導體裝置結構，其中該第一半導體結構包含矽(Si)，且該第二半導體結構包含鍺(Ge)。
- 如請求項1所述之半導體裝置結構，其中該第一半導體結構的該第一 部分的頂面水平於該第二半導體結構的該第一部分的頂面。
- 如請求項1所述之半導體裝置結構，其中該第一半導體結構的該第一部分的底面和該第二半導體結構的該第一部分的底面直接接觸該第二介電層的頂面。
- 如請求項1所述之半導體裝置結構，其中該第一半導體結構的該第一部分與該第三部分之間的一距離實質上等於該第二半導體結構的該第一部分與該第二部分之間的一距離。
- 如請求項5所述之半導體裝置結構，其中該第二半導體結構更包括一第三部分，該第二半導體結構的該第三部分具有一側壁鄰接該第一半導體結構的該第三部分的一側壁，其中該第一半導體結構的該第一部分和該第三部分係設置在該第二半導體結構的該第一部分與該第三部分之間。
- 一種半導體裝置結構的製備方法，包括：在一半導體基底上形成一第一介電層；在該第一介電層上形成一第二介電層；在該第二介電層上形成一第三介電層；在該第三介電層上形成一第四介電層；部分地移除該第四介電層以形成一上開口；部分地移除該第三介電層以形成一下開口，其中該下開口的寬度大於該上開口的寬度； 在該下開口內形成一第一半導體結構，其中該第一半導體結構具有覆蓋該下開口之相對側壁的一第一部分和一第二部分；在該第一半導體結構的該第一部分與該第二部分之間形成一第二半導體結構，其中該第二半導體結構具有彼此隔開的一第一部分和一第二部分，該第二半導體結構的該第一部分直接接觸該第一半導體結構的該第一部分，且該第二半導體結構的該第二部分直接接觸該第一半導體結構的該第二部分；以及在形成該第一半導體結構和該第二半導體結構之後，移除該第三介電層和該第四介電層。
- 如請求項7所述之半導體裝置結構的製備方法，其中該第一介電層和該第三介電層係由一第一介電材料製成，該第二介電層和該第四介電層係由一第二介電材料製成，且該第二介電材料不同於該第一介電材料。
- 如請求項7所述之半導體裝置結構的製備方法，其中經由該第四介電層內的該上開口部分地移除該第三介電層，且該下開口暴露出該第四介電層的底面。
- 如請求項7所述之半導體裝置結構的製備方法，其中形成該第一半導體結構包括：在該第四介電層上且在該上開口和該下開口內沉積一第一半導體層；以及蝕刻該第一半導體層以暴露出該第二介電層的頂面，使得該第一 半導體結構的該第一部分與該第二部分彼此隔開。
- 如請求項7所述之半導體裝置結構的製備方法，其中在形成該第一半導體結構之後暴露出該第四介電層的底面。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202318142164A | 2023-05-02 | 2023-05-02 | |
| US18/142,164 | 2023-05-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TWI833669B true TWI833669B (zh) | 2024-02-21 |
Family
ID=90825113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW112126354A TWI833669B (zh) | 2023-05-02 | 2023-07-14 | 具有複合式硬遮罩的半導體裝置結構及其製備方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI833669B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201735111A (zh) * | 2016-03-17 | 2017-10-01 | 台灣積體電路製造股份有限公司 | 半導體裝置的形成方法 |
| TW202305873A (zh) * | 2021-07-29 | 2023-02-01 | 台灣積體電路製造股份有限公司 | 形成半導體裝置的方法 |
| TW202306155A (zh) * | 2021-07-16 | 2023-02-01 | 台灣積體電路製造股份有限公司 | 半導體裝置結構 |
| TW202316576A (zh) * | 2017-11-30 | 2023-04-16 | 美商英特爾股份有限公司 | 用於進階積體電路結構製造的閘極線插塞結構以及積體電路結構製造方法 |
| TW202316568A (zh) * | 2021-10-13 | 2023-04-16 | 台灣積體電路製造股份有限公司 | 半導體裝置結構及其形成方法 |
-
2023
- 2023-07-14 TW TW112126354A patent/TWI833669B/zh active
Patent Citations (5)
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|---|---|---|---|---|
| TW201735111A (zh) * | 2016-03-17 | 2017-10-01 | 台灣積體電路製造股份有限公司 | 半導體裝置的形成方法 |
| TW202316576A (zh) * | 2017-11-30 | 2023-04-16 | 美商英特爾股份有限公司 | 用於進階積體電路結構製造的閘極線插塞結構以及積體電路結構製造方法 |
| TW202306155A (zh) * | 2021-07-16 | 2023-02-01 | 台灣積體電路製造股份有限公司 | 半導體裝置結構 |
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