TW201735111A - 半導體裝置的形成方法 - Google Patents
半導體裝置的形成方法 Download PDFInfo
- Publication number
- TW201735111A TW201735111A TW105142914A TW105142914A TW201735111A TW 201735111 A TW201735111 A TW 201735111A TW 105142914 A TW105142914 A TW 105142914A TW 105142914 A TW105142914 A TW 105142914A TW 201735111 A TW201735111 A TW 201735111A
- Authority
- TW
- Taiwan
- Prior art keywords
- spacer
- layer
- hard mask
- forming
- opening
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 98
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 156
- 239000000463 material Substances 0.000 claims abstract description 62
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 abstract description 24
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 186
- 238000011049 filling Methods 0.000 description 27
- 239000000758 substrate Substances 0.000 description 27
- 239000007789 gas Substances 0.000 description 15
- 238000001459 lithography Methods 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 9
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 9
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 229910003468 tantalcarbide Inorganic materials 0.000 description 7
- 239000000460 chlorine Substances 0.000 description 6
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 6
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 5
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 210000002381 plasma Anatomy 0.000 description 4
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 3
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 3
- 229910052794 bromium Inorganic materials 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 3
- 229910052740 iodine Inorganic materials 0.000 description 3
- 239000011630 iodine Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- -1 LaSiO Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000003079 width control Methods 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017121 AlSiO Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 150000004772 tellurides Chemical class 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/2633—Bombardment with radiation with high-energy radiation for etching, e.g. sputteretching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
半導體裝置的形成方法,包括:沿著第一方向形成硬遮罩芯於材料層上,沿著硬遮罩芯之側壁形成第一間隔物;沿著第一間隔物之側壁形成第二間隔物;以及形成圖案化光阻層於硬遮罩芯、第一間隔物、與第二間隔物上,圖案化光阻層具有第一線狀開口露出硬遮罩芯的第一部份、第一間隔物的第一部份、與第二間隔物的第一部份;此方法亦包括經由第一線狀開口移除第一間隔物的第一部份,以露出材料層的第一部份;以及以露出硬遮罩芯的第一部份與第二間隔物的第一部份作為次蝕刻遮罩,蝕刻材料層的第一部份,以形成第一開口於材料層中。
Description
本發明實施例關於半導體裝置的形成方法與其微影製程。
半導體積體電路產業已快速成長一段時日。積體電路設計與材料的技術進展,使每一代的積體電路均比前一代的積體電路具有更小且更複雜的電路。在積體電路進化中,功能密度(如單位晶片所具有的內連線裝置數目)越來越大,而幾何尺寸(如製程所能形成的最小構件或線路)則越來越小。
上述尺寸縮小的製程的好處在於增加產能並降低相關成本。尺寸縮小亦增加積體電路製程的複雜性。為了實現這些進展,需要發展積體電路製程。雖然製作積體電路裝置的現有方法一般已適用於其發展目的,但無法完全符合所有需求。舉例來說,目前亟需改良較小結構的形成方法,比如採用限制較寬鬆的微影製程。
本發明一實施例提供之半導體裝置的形成方法,包括:沿著第一方向形成硬遮罩芯於材料層上,沿著硬遮罩芯之側壁形成第一間隔物;沿著第一間隔物之側壁形成第二間隔物;形成圖案化光阻層於硬遮罩芯、第一間隔物、與第二間隔物上,圖案化光阻層具有第一線狀開口沿著第二方向沿伸,且
第二方向垂直於第一方向,其中第一線狀開口露出硬遮罩芯的第一部份、第一間隔物的第一部份、與第二間隔物的第一部份;經由第一線狀開口移除第一間隔物的第一部份,以露出材料層的第一部份;以及以露出之硬遮罩芯的第一部份與第二間隔物的第一部份作為次蝕刻遮罩,蝕刻材料層的第一部份,以形成第一開口於材料層中。
A-A‧‧‧剖線
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122‧‧‧步驟
200‧‧‧半導體裝置
210‧‧‧基板
220‧‧‧第一硬遮罩層
220'‧‧‧圖案化硬遮罩
230‧‧‧第二硬遮罩層
310‧‧‧光阻結構
320‧‧‧硬遮罩芯
410‧‧‧第一間隔物
510‧‧‧第二間隔物
515‧‧‧空間
610‧‧‧填充層
710‧‧‧第一圖案化光阻層
715‧‧‧第一線狀開口
720‧‧‧第一矩形開口
810‧‧‧第二圖案化光阻層
815‧‧‧第二線狀開口
820‧‧‧第二矩形開口
第1圖係一些實施例中,半導體裝置之製作方法的流程圖。
第2A、3A、4A、5A、6A、7A、8A、9A、9C、10A、11A、11D、與12A圖係一些實施例中,半導體裝置的上視圖。
第2B、3B、4B、5B、6B、7B、8B、9B、9D、10B、11B、11E、與12B圖係一些實施例中,分別沿著第2A、3A、4A、5A、6A、7A、8A、9A、9C、10A、11A、11D、與12A圖之剖線A-A的半導體裝置剖視圖。
第11C與12C圖係一些實施例中,分別沿著第11A與12A圖之剖線的半導體裝置剖視圖。
第13圖係一些實施例中,半導體裝置的剖視圖。
下述內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說,形成第一構件於第二構件上的敘述包含兩者直接接觸,或兩者之間隔有其他額外構件而非直接接觸。此外,本發明之多種例子中可重複標號,但這些重複僅用以簡化
與清楚說明,不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外,空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件,而非侷限於圖示方向。元件亦可轉動90°或其他角度,因此方向性用語僅用以說明圖示中的方向。
第1圖係一些實施例中,製作一或多個半導體裝置的方法100其流程圖。方法100將搭配第2A至13圖中的半導體裝置200敘述如下。
如第1、2A、與2B圖所示,方法100之步驟102形成第一硬遮罩層220與第二硬遮罩層230於基板210上。基板210包含矽。在其他或額外實施例中,基板210可包含其他半導體元素如鍺。基板210亦可包含半導體化合物如碳化矽、砷化鎵、砷化銦、或磷化銦。基板210可包含半導體合金如矽鍺、碳化矽鍺、磷化鎵砷、或磷化鎵銦。在一實施例中,基板210包含磊晶層。舉例來說,基板可具有磊晶層於基體半導體上。此外,基板210可包含絕緣層上半導體結構。舉例來說,基板210可包含埋置氧化物層,其形成製程可為佈植氧隔離或其他合適技術如晶圓接合與研磨。
基板210亦可包含多種p型摻雜區及/或n型摻雜區,其形成製程可為離子佈植及/或擴散。摻雜區包含n型井、p型井、輕摻雜區、與多種通道摻雜輪廓,設置以形成多種積
體電路裝置如互補式金氧半場效電晶體、影像感測器、及/或發光二極體。基板210亦可包含其他功能結構(如電阻或電容)形成於基板之中或之上。
基板210亦可包含多種隔離結構。隔離結構分隔基板210中的多個裝置區。隔離結構包含不同製程技術形成的不同結構。舉例來說,隔離結構可包含淺溝槽隔離結構。淺溝槽隔離結構的形成方法可包含蝕刻溝槽於基板210中,並將絕緣材料如氧化矽、氮化矽、或氮氧化矽填滿溝槽。填滿的溝槽可具有多層結構,比如熱氧化襯墊層搭配填滿溝槽的氮化矽。化學機械研磨可用以回研磨多餘的絕緣材料,並平坦化隔離結構的上表面。
基板210亦可包含閘極堆疊,其具有介電層與閘極層。介電層可包含界面層與高介電常數介電層,其沉積方法可為適當技術如化學氣相沉積、原子層沉積、物理氣相沉積、熱氧化、上述之組合、或其他合適技術。IL可包含氧化物、HfSiO、或氮氧化物。HK介電層可包含LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、及/或其他合適材料。電極層可包含單層或多層結構如具有功函數的金屬層(功函數金屬層)、襯墊層、濕潤層、黏著層、與導電層(如金屬、金屬合金、或金屬矽化物)的多種組合,以增進裝置效能。金屬閘極電極可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任何合適材料、或上
述之組合。
基板210亦可包含整合的多個層間介電層與導電結構以形成內連線結構,其設置以耦接多種p型與n型摻雜區與其他功能結構(如閘極),進而完成功能積體電路。在一例中,基板210可包含部份的內連線結構,其具有多層內連線結構以及與其整合之層間介電層,使電性線路得以耦接基板210中的多種裝置至輸入/輸出電源與訊號。內連線結構包含多種金屬線、接點、與通孔結構(或通孔插塞)。金屬線路提供水平的電性線路。接點提供矽基板與金屬線路之間的垂直連接,而通孔結構提供不同金屬層中的金屬線路之間的垂直連接。
第一硬遮罩層220與第二硬遮罩層230可包含氧化矽、氮化矽、氮氧化矽、碳化矽、氧化鈦、氮化鈦、氧化鉭、氮化鉭、及/或任何合適材料。在此實施例中,第二硬遮罩層230包含的材料不同於第一硬遮罩層220包含的材料,以達後續蝕刻所需之蝕刻選擇性。第一硬遮罩層220沉積於基板210上,而第二硬遮罩層230沉積於第一硬遮罩層220上。第一硬遮罩層220與第二硬遮罩層230之沉積方法可為合適技術如熱氧化、化學氣相沉積、原子層沉積、物理氣相沉積、上述之組合、及/或其他合適技術。
如第1、3A、與3B圖所示,方法100之步驟104形成多個光阻結構310(或圖案化光阻層)於第二硬遮罩層230上。光阻結構310亦可稱為光阻芯。在此實施例中,光阻結構310朝Y方向延伸,且彼此之間沿著X方向分隔,且X方向垂直於Y方向。
光阻結構310的形成方法可為微影製程。例示性的
微影製程可包含形成光阻層、以微影曝光製程曝光光阻層、進行曝光後烘烤、以及顯影光阻層以形成圖案化光阻層。
如第1、4A、與4B圖所示,方法100之步驟106蝕刻第二硬遮罩層230以形成硬遮罩芯320(或圖案化之第二硬遮罩層)。蝕刻硬遮罩層230時以光阻結構310作為蝕刻遮罩。如前所述,蝕刻製程係擇以選擇性地蝕刻第二硬遮罩層230,而不蝕刻第一硬遮罩層220。蝕刻製程可包含選擇性濕蝕刻、選擇性乾蝕刻、及/或上述之組合。在形成硬遮罩芯320後,接著進行光阻剝除製程以移除光阻結構310。
如第1、5A、與5B圖所示,方法100之步驟108沿著硬遮罩芯320的側壁形成第一間隔物410。第一間隔物410的形成方法可為沉積第一間隔物材料層於硬遮罩芯320上,接著非等向蝕刻第一間隔物材料層。第一間隔物材料層可包含氧化矽、氮化矽、氮氧化物、碳化矽、氧化鈦、氮化鈦、氧化鉭、氮化鉭、及/或任何合適材料。在此實施例中,第一間隔物材料層包含的材料不同於硬遮罩芯320包含的材料,以達後續蝕刻製程所需之蝕刻選擇性。第一間隔物層的沉積方法可為化學氣相沉積、原子層沉積、物理氣相沉積、或其他合適技術。在一實施例中,第一間隔物材料層的沉積方法為原子層沉積,以順應性的覆蓋硬遮罩芯320的側壁。在一些實施例中,第一間隔物材料層的蝕刻方法為非等向蝕刻,以形成垂直輪廓。在一例中,非等向蝕刻可包含電漿蝕刻。值得注意的是,第一間隔物410的第一寬度W1係由間隔物沉積的厚度所定義,其可藉由沉積製程條件(如沉積時間)精確控制。
如第1、6A、與6B圖所示,方法100的步驟110沿著第一間隔物410之側壁形成第二間隔物510。第二間隔物510可包含氧化矽、氮化矽、氮氧化物、碳化矽、氧化鈦、氮化鈦、氧化鉭、氮化鉭、及/或任何合適材料。在此實施例中,第二間隔物510包含的材料不同於第一間隔物410與硬遮罩芯,以達後續蝕刻製程所需之蝕刻選擇性。在許多實施例中,第二間隔物510的形成方法與前述第5A與5B圖中的第一間隔物410類似。同樣地,第二間隔物510的第二寬度W2係由間隔物之精確控制的沉積厚度所定義。在此實施例中,空間515位於兩相鄰之第二間隔物510之間。
如第1、7A、與7B圖所示,方法100之步驟112沉積填充層610於空間515中,即空間515填有填充層610。填充層610可包含氧化矽、氮化矽、氮氧化矽、低介電常數介電物、碳化矽、及/或其他合適材料。填充層610之沉積方法可為化學氣相沉積、原子層沉積、物理氣相沉積、熱氧化、旋轉塗佈、上述之組合、及/或其他合適技術。在此實施例中,填充層610包含之材料不同於第一間隔物410、第二間隔物510、硬遮罩芯320、與第一硬遮罩層220,以達後續蝕刻所需之蝕刻選擇性。在一些實施例中,填充層610與硬遮罩芯320包含相同材料。在此實施例中,可進行化學機械研磨回研磨多餘的填充層610,並露出硬遮罩芯320、第一間隔物410、與第二間隔物510。
如第1、8A、與8B圖所示,方法100之步驟114形成第一圖案化光阻層710,其包含沿著X方向延伸的第一線狀開口715。第一線狀開口715具有第三寬度W3。在此實施例中,第三
寬度W3實質上小於第一線狀開口715的長度。如此一來,第一線狀開口710被視作一維(1D)圖案。與形成二維(2D)圖案的微影製程相較,形成1D圖案的微影製程之限制較少。第一圖案化光阻層710之形成方法為微影製程,其包含塗佈、曝光、與顯影等製程。第一線狀開口715露出對應之部份硬遮罩芯320、第一間隔物410、第二間隔物510、與填充層610。
如第1、9A、與9B圖所示,方法100之步驟116經由第一線狀開口715選擇性的蝕刻第一間隔物410,接著蝕刻第一硬遮罩層220以形成第一矩形開口720於第一硬遮罩層220中。第一矩形開口720露出對應的部份基板210。如前所述,蝕刻製程可選擇性地蝕刻第一間隔物410與第一硬遮罩層220,且實質上不蝕刻硬遮罩芯320、第二間隔物510、與填充層610。如此一來,在蝕刻第一硬遮罩層220時,露出之部份的硬遮罩芯320與第二間隔物510可作為次蝕刻遮罩。如此一來,可由第一線狀開口715達到二維開口(即第一矩形開口720)。蝕刻製程可包含選擇性濕蝕刻、選擇性乾蝕刻、及/或上述之組合。在一例中,選擇性濕蝕刻溶液可包含HNO3、NH4OH、KOH、HF、HCl、NaOH、H3PO4、TMAH、及/或其他合適的選擇性濕蝕刻溶液、及/或上述之組合。在其他實施例中,選擇性乾蝕刻製程可採用含氯氣體(如Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(如HBr及/或CHBr3)、含碘氣體、含氟氣體(如CF4、SF6、CH2F2、CHF3、及/或C2F6)、及/或其他合適氣體及/或電漿、及/或上述之組合。在形成第一矩形開口720後,接著進行光阻剝除製程以移除第一圖案化光阻710,如第9C與9D圖所示。
如此一來,第一矩形開口720沿著X方向具有第一寬度W1,且沿著Y方向具有第三寬度W3。值得注意的是,第一寬度W1即第一間隔物410的寬度。因此第一矩形開口720不只繼承了良好的寬度控制,亦由一維微影圖案化製程所形成。如前所述,一維微影圖案化製程限制比二維微影圖案化製程限制寬鬆。
如第1、10A、與10B圖所示,方法100之步驟118形成第二圖案化光阻層810,其具有沿著X方向的第二線狀開口815。第二線狀開口815沿著Y方向的位置,不同於第一矩形開口720沿著Y方向的位置。第二線狀開口815具有第四寬度W4。在此實施例中,第二線狀開口815亦為1D圖案。在許多實施例中,第二圖案化光阻層810的形成方法,與前述第8A與8B圖所示之第一圖案化光阻層710之形成方法與材料類似。第二線狀開口815露出對應之部份的硬遮罩芯320、第一間隔物410、第二間隔物510、與填充層610。
如第1、11A、11B、與11C圖所示,方法100之步驟120經由第二線狀開口815選擇性地蝕刻第二間隔物510,接著蝕刻第一硬遮罩層220以形成第二矩形開口820於第一硬遮罩層220中。第二矩形開口820露出對應的部份基板210。如前所述,蝕刻製程係擇以選擇性地蝕刻第二間隔物510與第一硬遮罩層220,且實質上不蝕刻硬遮罩芯320、第一間隔物410、與填充層610。如此一來在蝕刻第一硬遮罩層220時,露出的部份第一間隔物510與填充層610將作為次蝕刻遮罩。因此一維的第二線狀開口815可達二維開口(即第二矩形開口820)。蝕刻製程
可包含選擇性濕蝕刻、選擇性乾蝕刻、及/或上述之組合。在一例中,選擇性濕蝕刻溶液可包含HNO3、NH4OH、KOH、HF、HCl、NaOH、H3PO4、TMAH、及/或其他合適的選擇性濕蝕刻溶液、及/或上述之組合。在其他實施例中,選擇性乾蝕刻製程可採用含氯氣體(如Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(如HBr及/或CHBr3)、含碘氣體、含氟氣體(如CF4、SF6、CH2F2、CHF3、及/或C2F6)、及/或其他合適氣體及/或電漿、及/或上述之組合。在形成第二矩形開口820後,接著進行光阻剝除製程以移除第二圖案化光阻810,如第11D與11E圖所示。
如此一來,第二矩形開口820沿著X方向具有第二寬度W2,且沿著Y方向具有第四寬度W4。值得注意的是,第二寬度W2即第二間隔物510的寬度。因此第二矩形開口820不只繼承了良好的寬度控制,亦由一維微影圖案化製程所形成。如前所述,一維微影圖案化製程限制比二維微影圖案化製程限制寬鬆。
如第1、12A、12B、與12C圖所示,方法100之步驟122選擇性地移除硬遮罩芯320、第一間隔物410、第二間隔物510、與填充層610。蝕刻製程係擇以選擇性地移除硬遮罩芯320、第一間隔物410、第二間隔物510、與填充層610,且實質上不蝕刻第一硬遮罩層220。蝕刻製程可包含選擇性濕蝕刻、選擇性乾蝕刻、及/或上述之組合。在一例中,選擇性濕蝕刻溶液可包含HNO3、NH4OH、KOH、HF、HCl、NaOH、H3PO4、TMAH、及/或其他合適的選擇性濕蝕刻溶液、及/或上述之組合。在其他實施例中,選擇性乾蝕刻製程可採用含氯氣體(如
Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(如HBr及/或CHBr3)、含碘氣體、含氟氣體(如CF4、SF6、CH2F2、CHF3、及/或C2F6)、及/或其他合適氣體及/或電漿、及/或上述之組合。
如此一來,第一硬遮罩層220經圖案化後具有第一矩形圖案720與第二矩形圖案820,稱作圖案化硬遮罩220'。在此實施例中,第一矩形圖案720在X方向彼此對準,第二矩形圖案820在X方向彼此對準,但第一矩形圖案720與第二矩形圖案820沿著Y方向的位置不同。第一矩形圖案720並未在Y方向對準第二矩形圖案820。
在方法100之前、之中、與之後可進行額外步驟,且某些實施例中的上述某些步驟可省略或置換為其他步驟。在一例中,在形成圖案化硬遮罩220'後,可採用圖案化硬遮罩220'作為蝕刻遮罩以蝕刻基板210,如第13圖所示。
半導體裝置200可進行其他互補式金氧半或金氧半技術的製程,以形成本技術領域所知的多種結構與區域。舉例來說,後續製程可形成多層內連線,其包含垂直內連線如習知通孔或接點,以及水平內連線如金屬線路。多種內連線結構可採用多種導電材料如銅、鎢、及/或矽化物,可提供電性線路以耦接基板210中的多種裝置至輸入/輸出電源與訊號。
綜上所述,本發明實施例提供以一維微影製程形成二維結構的方法。此方法採用多個間隔物與填充層作為形成二維結構的次蝕刻遮罩。此方法顯示以較佳關鍵尺寸控制且製程限制較寬鬆的微影製程,形成二維結構。
本發明提供多種實施例以製作半導體裝置,其與
現有方式相較具有一或多種改良。在一實施例中,半導體裝置的形成方法包括:沿著第一方向形成硬遮罩芯於材料層上,沿著硬遮罩芯之側壁形成第一間隔物;沿著第一間隔物之側壁形成第二間隔物;以及形成圖案化光阻層於硬遮罩芯、第一間隔物、與第二間隔物上。圖案化光阻層具有第一線狀開口沿著第二方向沿伸,且第二方向垂直於第一方向。第一線狀開口露出硬遮罩芯的第一部份、第一間隔物的第一部份、與第二間隔物的第一部份。此方法亦包含經由第一線狀開口移除第一間隔物的第一部份,以露出材料層的第一部份;以及以露出之硬遮罩芯的第一部份與第二間隔物的第一部份作為次蝕刻遮罩,蝕刻材料層的第一部份,以形成第一開口於材料層中。
在一實施例中,上述方法中沿著第一方向形成硬遮罩芯於材料層上的步驟包括:形成硬遮罩層於材料層上;形成光阻層於硬遮罩層上;圖案化光阻層;以及經由圖案化之光阻層蝕刻硬遮罩層。
在一實施例中,上述方法更包括在形成圖案化光阻層前,沿著第一方向形成另一硬遮罩芯於材料層上;沿著另一硬遮罩芯之側壁形成另一第一間隔物;沿著另一第一間隔物之側壁形成另一第二間隔物,其中另一第二間隔物與第二間隔物之間隔有空間;以及將填充層填入空間中。
在一實施例中,上述方法中將填充層填入空間中的步驟包括:沉積填充層於空間上;以及使填充層凹陷以移除多餘的填充層。
在一實施例中,上述方法中形成圖案化光阻層於
硬遮罩芯上,且圖案化光阻層具有第一線狀開口的步驟包括:形成圖案化光阻層於另一硬遮罩芯、另一第一間隔物、另一第二間隔物、與填充層上,其中第一線狀開口露出另一硬遮罩芯的第一部份、另一第一間隔物的第一部份、另一第二間隔物的第一部份、與填充層的第一部份。
在一實施例中,上述方法中移除第一間隔物的第一部份之步驟亦移除另一第一間隔物的第一部份,以露出材料層的第二部份。
在一實施例中,上述方法更包括以另一硬遮罩芯的第一部份、另一第二間隔物的第一部份、與填充層的第一部份作為次蝕刻遮罩,蝕刻材料層的第二部份,以形成第二開口於材料層中。
在一實施例中,上述方法中第二開口沿著第二方向對準第一開口。
在一實施例中,上述方法更包括在形成第二開口於材料層中之後,形成另一圖案化光阻層於硬遮罩芯、另一硬遮罩芯、第二間隔物、另一第二間隔物、與填充層上,另一圖案化光阻層具有第二線狀開口沿著第二方向延伸,且第二線狀開口露出硬遮罩芯的第二部份、另一硬遮罩芯的第二部份、第二間隔物的第二部份、另一第二間隔物的第二部份、與填充層的第二部份;移除第二間隔物的第二部份與另一第二間隔物的第二部份;以及以硬遮罩芯的第二部份、另一硬遮罩芯的第二部份、第二間隔物的第二部份、另一第二間隔物的第二部份、與填充層的第二部份作為次蝕刻遮罩,蝕刻材料層以分別形成
第三開口與第四開口於材料層中。
在一實施例中,上述方法中第三開口沿著第二方向對準第四開口。
在一實施例中,第三開口與第四開口於第一方向的位置,不同於第一開口與第二開口於第一方向的位置。
在一實施例中,半導體裝置的形成方法包括:形成第一硬遮罩芯與第二硬遮罩芯於材料層上,其中第一硬遮罩芯與第二硬遮罩芯沿著第一方向延伸,第二硬遮罩芯與第一硬遮罩芯沿著第二方向彼此相隔,且第一方向垂直於第二方向;沿著第一硬遮罩芯之側壁形成第一間隔物,且沿著第二硬遮罩芯之側壁形成第二間隔物;沿著第一間隔物之側壁形成第三間隔物,且沿著第二間隔物之側壁形成第四間隔物,其中第二間隔物與第四間隔物之間隔有空間;形成填充層於空間中;形成第一圖案化光阻層於第一硬遮罩芯、第二硬遮罩芯、第一間隔物、第二間隔物、第三間隔物、第四間隔物、與填充層上,第一圖案化光阻層具有第一線狀開口沿著第二方向,且第一線狀開口露出第一硬遮罩芯的第一部份、第二硬遮罩芯的第一部份、第一間隔物的第一部份、第二間隔物的第一部份、第三間隔物的第一部份、第四間隔物的第一部份、與填充層的第一部份;移除第一間隔物的第一部份與第二間隔物的第一部份,以露出材料層的第一部份;以及以第一硬遮罩芯的第一部份、第二硬遮罩芯的第一部份、第三間隔物的第一部份、第四間隔物的第一部份、與填充層的第一部份作為次蝕刻遮罩,蝕刻材料層的第一部份以形成第一開口與第二開口於材料層中。
在一實施例中,上述方法中形成第一硬遮罩芯與第二硬遮罩芯於材料層上之步驟包括:形成硬遮罩層於材料層上;形成第二光阻層於硬遮罩層上;圖案化第二光阻層;以及經由圖案化之第二光阻層蝕刻硬遮罩層。
在一實施例中,上述方法中形成填充層於空間中的步驟包括:沉積填充層於空間上;以及使填充層凹陷以移除多餘的填充層。
在一實施例中,上述方法中第一開口與第二開口沿著第二方向彼此對準。
在一實施例中,上述方法更包括在形成第一開口與第二開口於材料層中後,形成第二圖案化光阻層於第一硬遮罩芯、第二硬遮罩芯、第一間隔物、第二間隔物、第三間隔物、第四間隔物、與填充層上,第二圖案化光阻層具有第二線狀開口沿著第二方向延伸,且第二線狀開口與第一線狀開口沿著第一方向彼此相隔,其中第二線狀開口露出第一硬遮罩芯的第二部份、第二硬遮罩芯的第二部份、第一間隔物的第二部份、第二間隔物的第二部份、第三間隔物的第二部份、第四間隔物的第二部份、與填充層的第二部份;經由第二線狀開口移除第三間隔物的第二部份與第四間隔物的第二部份,以露出材料層的第二部份;以及以第一硬遮罩芯的第二部份、第二硬遮罩芯的第二部份、第一間隔物的第二部份、第二間隔物的第二部份、與填充層的第二部份作為次蝕刻遮罩,蝕刻材料層的第二部份以分別形成第三開口與第四開口於材料層中。
在一實施例中,上述方法中第三開口與第四開口
沿著第二方向彼此對準。
在一實施例中,上述方法更包括在形成第三開口與第四開口於材料層中後,移除第一硬遮罩芯、第二硬遮罩芯、第一間隔物、第二間隔物、第三間隔物、第四間隔物、與填充層。
在又一實施例中,半導體裝置的形成方法包括:形成硬遮罩芯於材料層上;沿著硬遮罩芯之側壁形成第一間隔物;沿著第一間隔物之側壁形成第二間隔物;沿著第二間隔物之側壁形成填充層;形成第一圖案化光阻層於硬遮罩芯、第一間隔物、第二間隔物、與填充層上,且第一圖案化光阻層具有第一線狀開口露出硬遮罩芯的第一部份、第一間隔物的第一部份、第二間隔物的第一部份、與填充層的第一部份;移除第一間隔物的第一部份,以露出材料層的第一部份;以硬遮罩芯的第一部份、第二間隔物的第一部份、與填充層的第一部份作為次蝕刻遮罩,蝕刻材料層的第一部份,以形成第一開口於材料層中;形成第二圖案化光阻層於硬遮罩芯、第一間隔物、第二間隔物、與填充層上,且第二圖案化光阻層具有第二線裝開口露出硬遮罩芯的第二部份、第一間隔物的第二部份、第二間隔物的第二部份、與填充層的第二部份;移除第二間隔物的第二部份,以露出材料層的第二部份;以及以硬遮罩芯的第二部份、第一間隔物的第二部份、與填充層的第二部份作為次蝕刻遮罩,蝕刻材料層的第二部份,以形成第二開口於材料層中。
在一實施例中,上述方法更包括在形成第二開口於材料層中之後,移除硬遮罩芯、第一間隔物、第二間隔物、
與填充層。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎,設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解,這些等效置換並未脫離本發明精神與範疇,並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
W1‧‧‧第一寬度
W2‧‧‧第二寬度
200‧‧‧半導體裝置
210‧‧‧基板
220‧‧‧第一硬遮罩層
230‧‧‧第二硬遮罩層
320‧‧‧硬遮罩芯
510‧‧‧第二間隔物
610‧‧‧填充層
720‧‧‧第一矩形開口
Claims (1)
- 一種半導體裝置的形成方法,包括:沿著一第一方向形成一硬遮罩芯於一材料層上;沿著該硬遮罩芯之側壁形成一第一間隔物;沿著該第一間隔物之側壁形成一第二間隔物;形成一圖案化光阻層於該硬遮罩芯、該第一間隔物、與該第二間隔物上,該圖案化光阻層具有一第一線狀開口沿著一第二方向沿伸,且該第二方向垂直於該第一方向,其中該第一線狀開口露出該硬遮罩芯的第一部份、該第一間隔物的第一部份、與該第二間隔物的第一部份;經由該第一線狀開口移除該第一間隔物的第一部份,以露出該材料層的第一部份;以及以露出之該硬遮罩芯的第一部份與該第二間隔物的第一部份作為次蝕刻遮罩,蝕刻該材料層的第一部份,以形成一第一開口於該材料層中。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/072,549 | 2016-03-17 | ||
US15/072,549 US9911611B2 (en) | 2016-03-17 | 2016-03-17 | Method of forming openings in a material layer |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201735111A true TW201735111A (zh) | 2017-10-01 |
TWI712071B TWI712071B (zh) | 2020-12-01 |
Family
ID=59847223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW105142914A TWI712071B (zh) | 2016-03-17 | 2016-12-23 | 半導體裝置的形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9911611B2 (zh) |
CN (1) | CN107204278B (zh) |
TW (1) | TWI712071B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI697075B (zh) * | 2018-01-02 | 2020-06-21 | 開曼群島商格羅方德公司 | 線圖案化期間具自對準之先裁切方法 |
TWI779773B (zh) * | 2021-03-26 | 2022-10-01 | 台灣積體電路製造股份有限公司 | 影像感測器及其形成方法 |
TWI833669B (zh) * | 2023-05-02 | 2024-02-21 | 南亞科技股份有限公司 | 具有複合式硬遮罩的半導體裝置結構及其製備方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11145509B2 (en) * | 2019-05-24 | 2021-10-12 | Applied Materials, Inc. | Method for forming and patterning a layer and/or substrate |
US11817326B2 (en) * | 2020-03-10 | 2023-11-14 | Pyxis Cf Pte. Ltd. | Precision reconstruction for panel-level packaging |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7394155B2 (en) | 2004-11-04 | 2008-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Top and sidewall bridged interconnect structure and method |
US7667271B2 (en) | 2007-04-27 | 2010-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin field-effect transistors |
US7910453B2 (en) | 2008-07-14 | 2011-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Storage nitride encapsulation for non-planar sonos NAND flash charge retention |
US8003281B2 (en) | 2008-08-22 | 2011-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd | Hybrid multi-layer mask |
US8492282B2 (en) * | 2008-11-24 | 2013-07-23 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
US7862962B2 (en) | 2009-01-20 | 2011-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit layout design |
US8310013B2 (en) | 2010-02-11 | 2012-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a FinFET device |
US8399931B2 (en) | 2010-06-30 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout for multiple-fin SRAM cell |
US8729627B2 (en) | 2010-05-14 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel integrated circuit devices |
US8816444B2 (en) | 2011-04-29 | 2014-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and methods for converting planar design to FinFET design |
US8621406B2 (en) | 2011-04-29 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and methods for converting planar design to FinFET design |
US8466027B2 (en) | 2011-09-08 | 2013-06-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide formation and associated devices |
US8664679B2 (en) | 2011-09-29 | 2014-03-04 | Toshiba Techno Center Inc. | Light emitting devices having light coupling layers with recessed electrodes |
US8723272B2 (en) | 2011-10-04 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of manufacturing same |
US8486840B2 (en) * | 2011-11-11 | 2013-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Inverse spacer processing |
US8377779B1 (en) | 2012-01-03 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing semiconductor devices and transistors |
US8735993B2 (en) | 2012-01-31 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET body contact and method of making same |
US8785285B2 (en) | 2012-03-08 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture thereof |
US8716765B2 (en) | 2012-03-23 | 2014-05-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure of semiconductor device |
US8860148B2 (en) | 2012-04-11 | 2014-10-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for FinFET integrated with capacitor |
US8728332B2 (en) | 2012-05-07 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of patterning small via pitch dimensions |
US20130320451A1 (en) | 2012-06-01 | 2013-12-05 | Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") | Semiconductor device having non-orthogonal element |
US8736056B2 (en) | 2012-07-31 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device for reducing contact resistance of a metal |
US8823065B2 (en) | 2012-11-08 | 2014-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure of semiconductor device |
US8772109B2 (en) | 2012-10-24 | 2014-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for forming semiconductor contacts |
US9236300B2 (en) | 2012-11-30 | 2016-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plugs in SRAM cells and the method of forming the same |
US8987142B2 (en) | 2013-01-09 | 2015-03-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-patterning method and device formed by the method |
US8799834B1 (en) | 2013-01-30 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company Limited | Self-aligned multiple patterning layout design |
US9054159B2 (en) | 2013-03-14 | 2015-06-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of patterning a feature of a semiconductor device |
US9501601B2 (en) | 2013-03-14 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout optimization of a main pattern and a cut pattern |
US9153478B2 (en) | 2013-03-15 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spacer etching process for integrated circuit design |
US9698015B2 (en) * | 2013-10-21 | 2017-07-04 | Applied Materials, Inc. | Method for patterning a semiconductor substrate |
US9123776B2 (en) * | 2013-12-04 | 2015-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned double spacer patterning process |
US9209038B2 (en) * | 2014-05-02 | 2015-12-08 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits using self-aligned quadruple patterning |
US9941139B2 (en) * | 2014-09-10 | 2018-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of semiconductor integrated circuit fabrication |
US9991132B2 (en) * | 2015-04-17 | 2018-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithographic technique incorporating varied pattern materials |
-
2016
- 2016-03-17 US US15/072,549 patent/US9911611B2/en active Active
- 2016-12-22 CN CN201611197347.5A patent/CN107204278B/zh active Active
- 2016-12-23 TW TW105142914A patent/TWI712071B/zh active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI697075B (zh) * | 2018-01-02 | 2020-06-21 | 開曼群島商格羅方德公司 | 線圖案化期間具自對準之先裁切方法 |
TWI779773B (zh) * | 2021-03-26 | 2022-10-01 | 台灣積體電路製造股份有限公司 | 影像感測器及其形成方法 |
TWI833669B (zh) * | 2023-05-02 | 2024-02-21 | 南亞科技股份有限公司 | 具有複合式硬遮罩的半導體裝置結構及其製備方法 |
Also Published As
Publication number | Publication date |
---|---|
US9911611B2 (en) | 2018-03-06 |
US20170271160A1 (en) | 2017-09-21 |
CN107204278B (zh) | 2022-10-18 |
TWI712071B (zh) | 2020-12-01 |
CN107204278A (zh) | 2017-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10854605B2 (en) | Replacement gate process for FinFET | |
US10515945B2 (en) | Method and structure for semiconductor mid-end-of-year (MEOL) process | |
US11239072B2 (en) | Cut metal gate process for reducing transistor spacing | |
TWI701727B (zh) | 半導體裝置及其製造方法 | |
TW201727833A (zh) | 切割金屬閘極之方法 | |
TWI601207B (zh) | 形成半導體裝置之方法 | |
US10868003B2 (en) | Creating devices with multiple threshold voltages by cut-metal-gate process | |
TWI712071B (zh) | 半導體裝置的形成方法 | |
TW201729346A (zh) | 切割金屬閘極之方法 | |
TWI762458B (zh) | 鰭式場效電晶體元件的接觸結構、鰭式場效電晶體元件及其形成方法 | |
KR101708537B1 (ko) | 반도체 집적 회로 제조 방법 | |
US9728407B2 (en) | Method of forming features with various dimensions | |
KR102184595B1 (ko) | 개선된 에피택셜 소스/드레인 근접도 제어를 갖춘 반도체 디바이스 제조 방법 | |
TW201725613A (zh) | 半導體裝置之製造方法 | |
TW201800329A (zh) | 半導體裝置的形成方法 | |
TW202218046A (zh) | 半導體結構及其形成方法 | |
TWI730024B (zh) | 半導體裝置之形成方法 | |
TW201732887A (zh) | 半導體裝置之形成方法 |