TWI770882B - 半導體結構與其製作方法 - Google Patents

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游明華
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Abstract

一種半導體結構的製作方法包含在n型鰭狀結構場效應(FinFET)區及p型FinFET區中分別形成第一半導體鰭狀結構及第二半導體鰭狀結構；在n型FinFET區及p型FinFET區中分別形成第一介電鰭狀結構及第二介電鰭狀結構；形成第一磊晶遮罩以覆蓋第二半導體鰭狀結構及第二介電鰭狀結構；進行第一磊晶製程以基於第一半導體鰭狀結構形成n型磊晶區；去除第一磊晶遮罩；形成第二磊晶遮罩以覆蓋n型磊晶區及第一介電鰭狀結構；進行第二磊晶製程，以基於第二半導體鰭狀結構形成p型磊晶區；及去除該第二磊晶遮罩。在去除第二磊晶遮罩之後，將第二磊晶遮罩的一部分留在第一介電鰭狀結構上。

Description

半導體結構與其製作方法
本揭露是關於一種半導體結構與其製作方法。
在鰭狀結構場效應電晶體(FinFET)的形成中，通常藉由蝕刻矽鰭狀結構，形成凹陷，且接著進行磊晶製程以從凹陷成長磊晶區形成源極/汲極區。由於p型FinFET及n型FinFET的源極/汲極區由不同的材料所形成，因此p型FinFET及n型FinFET的源極/汲極區為在分離的製程中所形成。
根據本揭露內容的一些實施例，方法包括在n型鰭狀結構場效應(fin field-effect；FinFET)區及p型FinFET區中分別形成第一半導體鰭狀結構及第二半導體鰭狀結構；在n型FinFET區及p型FinFET區中分別形成第一介電鰭狀結構及第二介電鰭狀結構；形成第一磊晶 遮罩以覆蓋第二半導體鰭狀結構及第二介電鰭狀結構；進行第一磊晶製程以基於第一半導體鰭狀結構形成n型磊晶區；去除第一磊晶遮罩；形成第二磊晶遮罩以覆蓋n型磊晶區及第一介電鰭狀結構；進行第二磊晶製程，以基於第二半導體鰭狀結構形成p型磊晶區；及去除第二磊晶遮罩，其中在去除第二磊晶遮罩之後，將第二磊晶遮罩的第一部分留在第一介電鰭狀結構。
根據本揭露內容的一些實施例，結構包括n型鰭狀結構場效應(FinFET)區及p型鰭狀結構FET區；在n型FinFET區中之n型FinFET，其中n型FinFET包括第一半導體鰭狀結構；在第一半導體鰭狀結構上之第一閘極堆疊；及在第一閘極堆疊旁邊之n型源極/汲極區；在n型FinFET區中之第一介電鰭狀結構，其中第一介電鰭狀結構具有第一寬度；在p型FinFET區中之p型FinFET，其中p型FinFET包括第二半導體鰭狀結構；在第二半導體鰭狀結構上之第二閘極堆疊；及在第二閘極堆疊旁邊之p型源極/汲極區；及在p型FinFET區中之第二介電鰭狀結構，其中第二介電鰭狀結構具有小於第一寬度之第二寬度。
根據本揭露內容的一些實施例，結構包括半導體基材；複數個隔離區，延伸至半導體基材中；第一n型源極/汲極區及第二n型源極/汲極區，延伸得高於複數個隔離區的頂表面；在第一n型源極/汲極區與第二n型源極/汲極區間之第一介電鰭狀結構，其中第一介電鰭狀結構具有在 第一水平處所量測的第一寬度，第一水平比隔離區的頂表面更高。第一介電鰭狀結構具有在第二水平處所量測之第二寬度，第二水平比隔離區的頂表面更低。第一p型源極/汲極區及第二p型源極/汲極區，延伸得比隔離區的頂表面更高。結構更包括在第一p型源極/汲極區及第二p型源極/汲極區間之第二介電鰭狀結構，其中第二介電鰭狀結構具有在第一水平處所量測的第三寬度及在第二水平處所量測之第四寬度，且其中第一寬度大於第三寬度。
T1,T2:厚度
H1~H5:高度
W1~W7:寬度
10:晶圓
20:基材
22,82:STI區
22A:頂表面
24:半導體條狀帶
24':突出鰭狀結構
25:介電虛設條狀帶
25',25'D:虛設鰭狀結構
25'DF,25'NF,25'P:介電鰭狀結構
28:接縫
30:虛設閘極堆疊
34:虛設閘極電極
36:硬質遮罩層
38:閘極間隔件
40,40N:凹陷
42:源極/汲極區
42E:筆直邊緣
42N,42P:磊晶區
44:部分
46:第一磊晶遮罩
48:蝕刻遮罩
50:蝕刻製程
54N1,54N2:缺陷
56:第二磊晶遮罩
58:蝕刻遮罩
60:蝕刻製程
64:斷線
65:連接點
70:接觸蝕刻停止層/CESL
72:層間介電質/ILD
74:溝槽
76:閘極介電質
78:閘極電極
80,80N,80P:閘極堆疊
84:硬質遮罩
86:源極/汲極觸點柱塞
88:源極/汲極矽化物區
90:閘極觸點柱塞
92N:n型FinFET
92P:P型FinFET
100N:n型FinFET區
100P:p型FinFET區
200:處理流程圖
202,204,205,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234:步驟
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此產業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。
第1至15、16A、16B、及17至20圖例示根據一些實施例，藉由介電鰭狀結構所分離之FinFET的製造過程中的中間階段的立體視圖、截面視圖、及俯視圖。
第21圖例示根據一些實施例的介電鰭狀結構的輪廓。
第22圖例示根據一些實施例的n型及p型源極/汲極區與在其間之介電鰭狀結構的範例。
第23圖例示根據一些實施例，用於形成n型及p型FinFET之處理流程圖。
後文揭露內容提供用於實行本揭露的不同特徵之許多不同實施例、或範例。後文描述組件及佈置之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。舉例而言，在後文的描述中，在第二特徵之上或上之第一特徵的形成可包含以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含在第一特徵與第二特徵間形成額外特徵，使得第一特徵及第二特徵可不直接接觸之實施例。此外，在各種範例中，本揭露內容可能重複元件符號及/或字母。此重複係出於簡單及清楚的目的，且重複本身並不規範所論述的各種實施例及/或配置間之關係。
進一步地，為便於描述，本文中可使用諸如「下層」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖示中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖示中所描繪之定向之外，空間相對術語亦意圖涵蓋元件在使用或操作中之不同定向。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可同樣以相應的方式解釋。
根據一些實施例，提供具有源極/汲極區之鰭狀結構場效應電晶體(FinFET)及其形成方法。用於形成源極/汲極區之磊晶製程可具有選擇性損耗缺陷，這是歸因於一些部分的選擇性的損耗之在介電材料上之源極/汲極材料的不利成長。根據一些實施例，在p型FinFET的源極/ 汲極區之前形成n型FinFET的源極/汲極區，以便選擇性損耗缺陷為n型，而稍後形成的源極/汲極區為p型。歸因於在p型源極/汲極磊晶製程期間，可用於去除n型選擇性損耗缺陷之適當的處理氣體的輕易可獲用性，在後續的p型源極/汲極磊晶期間，(相較於相反方式)更易於去除n型選擇性損耗缺陷。
本文中所論述之實施例將提供範例以使得能進行或使用本揭露內容的標的，且熟習此項技藝者將輕易地瞭解可進行的修改，同時保持在不同實施例的考量範圍之內。貫穿各種視圖及例示性實施例，類似元件符號被用以指代類似元素。儘管可將方法實施以特定順序進行論述，但能以任何邏輯性順序進行其他方法實施例。
第1至20圖例示根據一些實施例，在n型FinFET、p型FinFET、及其對應的源極/汲極區的形成之中間階段之立體視圖，截面視圖、及俯視圖。如第23圖中所圖示，亦將對應的製程示意性地反映在處理流程圖200中。
第1圖例示起始結構的立體視圖。起始結構包含晶圓10，進一步包含基材20。基材20可為半導體基材，其可為矽基材、矽鍺基材、或由其他半導體材料所形成的基材。可採用p型或n型雜質摻雜基材20。可將諸如淺溝槽隔離(shallow trench isolation；STI)區22之隔離區形成為從基材20的頂表面延伸至基材20中。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步 驟202。基材20在相鄰的STI區22間之部分稱作半導體條狀帶24。根據本揭露內容的一些實施例，半導體條狀帶24為原始的基材20的一部分，因此半導體條狀帶24的材料與基材20的材料相同。根據本揭露內容的替代實施例，半導體條狀帶24為藉由蝕刻STI區22間之部分的基材20以形成凹陷，並進行磊晶製程以在凹陷中再成長另一半導體材料，形成替換條狀帶。據此，半導體條狀帶24由與基材20不同的半導體材料所形成。根據一些實施例，半導體條狀帶24是由Si、SiP、碳摻雜的矽、SiPC、SiGe、SiGeB、Ge、III-V族化合物半導體諸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs、或類似物所形成。
STI區22可包含襯裡氧化物(未圖示)，此襯裡氧化物可為通過對基材20的表面層進行熱氧化所形成之熱氧化物。襯裡氧化物亦可為使用，舉例而言，原子層沉積(atomic layer deposition；ALD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition；HDPCVD)、化學氣相沉積(chemical vapor deposition；CVD)、或類似物所形成之沉積的氧化矽層。STI區22亦可包含在襯裡氧化物之上之介電材料，其中可使用可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)、旋塗塗覆、或類似物形成介電材料。
第2圖例示介電虛設條狀帶25的形成。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步 驟204。可通過各種方法形成介電虛設條狀帶25。舉例而言，可藉由蝕刻半導體條狀帶24中的一者以形成凹陷，接著採用介電材料填充凹陷形成介電虛設條狀帶25。替代地，可藉由形成較大的STI區22，蝕刻較大的STI區22的一部分以形成溝槽，並採用不同於STI區22的材料之介電材料填充溝槽，形成介電虛設條狀帶25。可選擇介電虛設條狀帶25的材料，以便其相對於STI區22的材料(諸如氧化矽)及隨後所形成的虛設閘極堆疊的材料具有高蝕刻選擇性。舉例而言，介電材料可由SiOC、SiON、SiOCN、或類似物所形成。介電虛設條狀帶25的底部表面可高於STI區22的底部表面、與STI區22的底部表面同水平、或低於STI區22的底部表面。
根據一些實施例，介電虛設條狀帶25在中間具有接縫28。接縫28可能係藉由介電材料的似型沉積所致使，以便將介電材料沉積在溝槽的相對側壁上並朝彼此成長，並由於其餘溝槽的過早密封而最終留下接縫28。
根據一些實施例，介電虛設條狀帶25使p型FinFET區100P及n型FinFET區100N彼此分離。P型FinFET區100P用於在後續製程中形成p型FinFET，n型FinFET區100N用於在後續製程中形成n型FinFET。在第6至15圖中例示p型FinFET區100P及n型FinFET區100N的更多細節。
參照第3圖，凹陷STI區22使得半導體條狀帶24及介電虛設條狀帶25的頂部突出得比STI區22的其 餘部分的頂表面22A更高，以分別地形成突出鰭狀結構24'及虛設鰭狀結構25'。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟205。可使用乾式蝕刻製程進行蝕刻，其中可使用諸如HF與NH3的混合物之蝕刻氣體。根據本揭露內容的替代實施例，使用濕式蝕刻製程進行STI區22的凹陷。蝕刻化學品可包含，舉例而言，稀釋的HF溶液。
在上文所例示之實施例中，可藉由任何合適的方法，圖案化鰭狀結構。舉例而言，可使用一個或更多個光微影製程，包含雙圖案化或多圖案化製程，以圖案化鰭狀結構。通常而言，雙圖案化或多圖案化製程結合光微影製程及自對準製程，而允許待創建之圖案化具有，舉例而言，比其他使用單一、直接光微影製程所能獲得間距更小的間距。舉例而言，在一個實施例中，使用光微影製程，以在基材之上形成犠牲層並圖案化犠牲層。使用自對準製程，以在圖案化的犠牲層旁邊形成間隔件。接著去除犠牲層，且接著可將其餘的間隔件、或心軸用於圖案化鰭狀結構。
進一步參照第3圖，在突出的半導體鰭狀結構24'及虛設鰭狀結構25'的頂表面及側壁上形成虛設閘極堆疊30及閘極間隔件38。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟206。虛設閘極堆疊30可包含在突出鰭狀結構24'的頂表面及側壁上之虛設閘極介電質(未圖示)。虛設閘極堆疊30可進一步包含在虛設閘極介電質之上之虛設閘極電極34。虛設閘極電極34可， 舉例而言，使用多晶矽或非晶矽所形成，亦可使用其他材料。每個虛設閘極堆疊30亦可包含在虛設閘極電極34之上之一個(或複數個)硬質遮罩層36。硬質遮罩層36可由氮化矽、氧化矽、碳氮化矽、或其等的多層所形成。虛設閘極堆疊30可跨過單一個或複數個突出鰭狀結構24'及虛設鰭狀結構25'及/或STI區22。虛設閘極堆疊30亦具有長度方向，其垂直於突出鰭狀結構24'及虛設鰭狀結構25'的長度方向。
接下來，在虛設閘極堆疊30的側壁上形成閘極間隔件38。如第23圖中所圖示，亦將對應的製程在處理流程圖200中例示成步驟206。根據本揭露內容的一些實施例，閘極間隔件38是由諸如氮化矽(SiN)、氧化矽(SiO2)、碳氮化矽(SiCN)、氧氮化矽(SiON)、氧碳氮化矽、或類似物之介電材料所形成，並可具有包含複數個介電層之單一層結構或多層結構。閘極間隔件38可具有在約1奈米與約3奈米間之範圍內之寬度。
第4及5圖示意性地例示根據一些實施例，通過磊晶之突出鰭狀結構的凹陷及源極/汲極區的形成。根據本揭露內容的一些實施例，進行蝕刻製程(後文以下稱作源極/汲極凹陷)以蝕刻未藉由虛設閘極堆疊30及閘極間隔件38所覆蓋之突出鰭狀結構24'的部分，而獲得待形成之凹陷40。應當理解，第4及5圖中所圖示之製程為簡要的，並在第6至15圖中圖示出用於進行此等製程之細節。因此，第4及5圖僅以立體視圖圖示凹陷40及所得的源極/汲極 區42的外觀，而未圖示形成的順序。舉例而言，可在分離蝕刻製程中進行p型元件區100P及n型FinFET區100N中之突出鰭狀結構24'的凹陷，而非如第4圖中所圖示在習知製程中進行。
凹陷可為各向異性的，且因此在虛設閘極堆疊30及閘極間隔件38正下方的部分突出鰭狀結構24'受到保護，且未被蝕刻。根據一些實施例，凹陷的半導體條狀帶24的頂表面可低於STI區22的頂表面22A。藉由突出鰭狀結構24'的蝕刻部分所留下之空間被稱作凹陷40。在蝕刻製程中，並未蝕刻介電虛設鰭狀結構25'。舉例而言，可使用NF3及NH3的混合物，HF及NH3的混合物、或類似物蝕刻突出鰭狀結構24'。
形成磊晶區(源極/汲極區)42P及42N，其被統稱作或個別地稱作源極/汲極區42。藉由從凹陷40選擇性地成長半導體材料，形成磊晶區42P及42N，而獲得第5圖中之結構。應當理解，p型FinFET及n型FinFET的源極/汲極區42可具有不同的形狀，且在第15圖中圖示此等形狀的細節。此外，在p型FinFET區100P中之介電虛設鰭狀結構25'及在n型FinFET區100N中之介電虛設鰭狀結構25'可具有不同的厚度及/或不同的分層結構，亦參照第6至15圖詳細所論述者。
第6圖例示截面視圖，圖示p型FinFET區100P及n型FinFET區100N，及在p型FinFET區100P及n型FinFET區100N中之突出鰭狀結構24'及虛設鰭 狀結構25'。此外，虛設鰭狀結構25'中的一個可充當分開p型FinFET區100P及n型FinFET區100N之分開特徵，並在後文中稱作虛設鰭狀結構25'D。為了鑒別的目的，將p型FinFET區100P及n型FinFET區100N中之突出鰭狀結構24'分別稱作突出鰭狀結構24'P及24'N，並將p型FinFET區100P及n型FinFET區100N中之虛設鰭狀結構25'分別稱作虛設鰭狀結構25'P及25'N。此外，第6圖所例示之截面視圖圖示第3圖中之參考橫截視面6-6，且第3圖中所圖示之立體視圖示意第6圖中之部分44。據此，未在第6圖中圖示虛設閘極堆疊30(第3圖)。在第6圖中，介電鰭狀結構25'P、25'D、及25'N的寬度W1大致上彼此相等。此外，寬度W1'、W2'、及W3'可彼此大致上相等。
參照第7圖，形成第一磊晶遮罩(epitaxy mask)46。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟208。根據一些實施例，第一磊晶遮罩46是由介電材料所形成，介電材料可由SiON、SiOCN、AlO、SiN、SiOC、SiO2、或類似物所形成或包括SiON、SiOCN、AlO、SiN、SiOC、SiO2、或類似物。第一磊晶遮罩46及介電鰭狀結構25'的材料可彼此相同或不同。據此，第一磊晶遮罩46及介電鰭狀結構25'可與彼此鑒別，亦可與彼此不鑒別。根據一些實施例，第一磊晶遮罩46的厚度T1可在約0.5奈米至約2.5奈米間之範圍內。第一磊晶遮罩46可形成為似型層，似型層的 水平部分的水平厚度及垂直部分的垂直厚度彼此相等(或大致上相等)，舉例而言，具有小於約20百分比之變化。第一磊晶遮罩46可為單一層或包含複數個子層的複合層。子層可由彼此不同的材料所形成，且不同的材料可由選自前文所述的材料所形成。替代地，第一磊晶遮罩46中之子層可包含相同的元素，舉例而言，Si、O、C、及N，而子層的原子百分比彼此不同。根據本揭露內容的一些實施例，使用諸如原子層沉積(ALD)、化學氣相沉積(CVD)、或類似物之似型沉積製程沉積第一磊晶遮罩46。同時，第一磊晶遮罩46沉積在突出的鰭狀結構24'及介電鰭狀結構25'上，亦沉積在閘極堆疊30及閘極間隔件38的頂表面及側壁上，如第3圖中所圖示。
接著形成並沉積蝕刻遮罩48。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟210。根據一些實施例，蝕刻遮罩48是由光抗蝕劑所形成或包括光抗蝕劑。諸如底部抗反射塗層(bottom anti-reflective coating；BARC)、硬質遮罩層等之其他層可或可不形成為蝕刻遮罩48的一部分。圖案化蝕刻遮罩48以覆蓋p型FinFET區100P，並暴露n型FinFET區100N。根據一些實施例，蝕刻遮罩48的邊緣與介電鰭狀結構25'D對準。
參照第8圖，進行蝕刻製程50以去除n型FinFET區100N中之第一磊晶遮罩46的部分，同時保護p型FinFET區100P中之第一磊晶遮罩46的部分不 被蝕刻遮罩48去除。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟212。蝕刻製程為各向同性製程，其可為乾式蝕刻製程或濕式蝕刻製程。據此，可從n型FinFET區100N完全去除第一磊晶遮罩46。
接下來，通過蝕刻去除突出鰭狀結構24'N，並因此而形成凹陷40N，其在第4圖中亦圖示成40。所得的結構如第9圖中所示。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟214。亦去除蝕刻遮罩48，並可在突出鰭狀結構24'N的蝕刻之前或之後去除蝕刻遮罩48。根據一些實施例，進行突出鰭狀結構24'N的蝕刻，直到凹陷40N延伸至低於STI區22的頂表面的水平為止。
參照第10圖，在第一選擇性磊晶製程中形成磊晶區42N，亦稱作磊晶區42，在此製程中，從凹陷40N開始選擇性地成長半導體材料。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟216。根據一些實施例，磊晶區42N是由矽磷(SiP)、矽碳磷(SiCP)、矽、或類似物所形成或包括矽磷(SiP)、矽碳磷(SiCP)、矽、或類似物。磊晶區42N形成所得的n型FinFET的源極/汲極區，且亦被稱作源極/汲極區42N。根據一些實施例，舉例而言，當磊晶材料為矽時，可進行植入製程以將n型雜質植入至磊晶區42N中。根據替代實施例，舉例而言，當磊晶材料已包含諸如磷之n型雜質時，可跳過植入製程。每個磊晶區42N亦可包含複數個子層，舉例而言，複數個 子層中磷的原子百分比彼此不同。根據一些實施例，磊晶區42N具有筆直及垂直的邊緣、及傾斜的刻面。磊晶區42N亦可包含平面頂表面。磊晶區42N可一直延伸至相鄰的介電鰭狀結構25'N，或可藉由間隙與相鄰的介電鰭狀結構25'N所間隔分開。
磊晶製程為選擇性的，舉例而言，製程氣體中包含之諸如HCl之蝕刻氣體。選擇性沉積致使將半導體材料成長在半導體材料上，而非成長在介電材料上，諸如介電鰭狀結構25'、閘極間隔件38(第5圖)、及硬質遮罩層36(第5圖)，等。可理解的是，有時歸因於某些區中之選擇性的損耗可能會生成缺陷，因此將半導體材料不利地成長在介電材料上，諸如閘極間隔件38，介電鰭狀結構25'等上。舉例而言，第10圖示意性地例示n型FinFET區100N中之缺陷54N1及p型FinFET區100P中之缺陷54N2，此等為不符合需求的半導體材料。歸因於缺陷54N1及54N2由於選擇性的損耗而形成，因此它們亦被稱作選擇性損耗缺陷。選擇性損耗缺陷54N1的存在不會顯著影響後續的過程，此乃因它不會成長得更大，因此可在後續的清潔製程中去除。據此，在後續的附圖中未例示選擇性損耗缺陷54N1。已發現，歸因於輕易地獲得之可有效地去除n型選擇性損耗缺陷，但在去除p型選擇性損耗缺陷方面效率較低的的製程氣體，相較於p型選擇性損耗缺陷(諸如SiGeB)，更易於去除n型選擇性損耗缺陷(諸如SiP)。據此，在本揭露內容的實施例中，採用n型先做(n-first) 製程，這意指在形成p型磊晶區之前形成n型磊晶區(源極/汲極區)。
接著進行蝕刻製程以去除p型FinFET區100P中之第一磊晶遮罩46的其餘部分。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟218。蝕刻製程為各向同性製程，其可為乾式蝕刻製程或濕式蝕刻製程，並基於第一磊晶遮罩46、突出鰭狀結構24'、及磊晶區42N的材料選擇蝕刻化學品。因此重新暴露突出鰭狀結構24'及介電鰭狀結構25'。若形成選擇性損耗缺陷54N2，則在第一磊晶遮罩46的去除時不易被去除，且亦將不利地保護第一磊晶遮罩46的下層部分不易被去除。
參照第11圖，形成第二磊晶遮罩56。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟220。根據一些實施例，第二磊晶遮罩56是由介電材料所形成，介電材料可由SiON、SiOCN、AlO、SiN、SiOC、SiO2、或類似物所形成或包括SiON、SiOCN、AlO、SiN、SiOC、SiO2、或類似物。第一磊晶遮罩46的材料可與介電鰭狀結構25'的材料相同或不同，並可與第一磊晶遮罩46的材料相同或不同。第二磊晶遮罩56的材料可選自用於形成第一磊晶遮罩46之同一組候選材料。第二磊晶遮罩56及介電鰭狀結構25'可與彼此鑒別，亦可與彼此不鑒別。根據一些實施例，第二磊晶遮罩56的厚度T2可在約0.5奈米至約2.5奈米間之範圍內。第二磊晶遮罩56可為單一層或包含複數個子層之複合層，其可由選自前文 所述的材料所形成。替代地，第二磊晶遮罩56中之子層可包含相同的元素，舉例而言，Si、O、C、及N，而子層的原子百分比彼此不同。根據本揭露內容的一些實施例，使用似型沉積製程(諸如ALD、CVD、或類似物)沉積第二磊晶遮罩56。同時，第二磊晶遮罩56沉積在突出的鰭狀結構24'及介電鰭狀結構25'上，亦沉積在閘極堆疊30及閘極間隔件38的頂表面及側壁上，如第3圖中所圖示。
根據一些實施例，其中藉由先前的製程留下選擇性損耗缺陷54N2及第一磊晶遮罩46的下層部分，第二磊晶遮罩56覆蓋選擇性損耗缺陷54N2及第一磊晶遮罩46的下層部分。
如第11圖中所圖示，根據一些實施例，一些或全部的磊晶區42N與相鄰介電鰭狀結構25'N藉由間隙所間隔分開。據此，第二磊晶遮罩56(在間隙中並通過間隙)向下一直延伸至STI區22的頂表面。磊晶區42N中之一些或全部亦可能與相鄰的介電鰭狀結構25'N接合。據此，在磊晶區42N與對應的介電鰭狀結構25'N相遇的點上方形成對應第二磊晶遮罩56，且不延伸至會合點以下方之空間。舉例而言，如第11圖中所圖示，當介電鰭狀結構25'D及/或25'N結合其相鄰的磊晶區42N時，將不形成第二磊晶遮罩56的部分56'。在另一個範例中，當介電鰭狀結構25'D及/或25'N與與它相鄰的磊晶區42N間隔分開時，將形成部分56'。
進一步參照第11圖，形成圖案化的蝕刻遮罩58。 在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟222。蝕刻遮罩58可由與蝕刻遮罩48(第7圖)\相同或類似的材料所形成，並可具有與蝕刻遮罩類似的結構。圖案化蝕刻遮罩58以覆蓋n型FinFET區100N，並暴露p型FinFET區100P。根據一些實施例，蝕刻遮罩58的邊緣與介電鰭狀結構25'D對準。
參照第12圖，進行蝕刻製程60以去除p型FinFET區100P中之第二磊晶遮罩56的部分，同時保護n型FinFET區100N中之第二磊晶遮罩56的部分不被蝕刻遮罩58去除。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟224。蝕刻製程為各向同性製程，可為乾式蝕刻製程或濕式蝕刻製程，並基於第二磊晶遮罩56及突出鰭狀結構24'P的材料選擇蝕刻化學品，以便去除第二磊晶遮罩56的暴露部分，而在第二磊晶遮罩56的去除之後，不致損壞暴露的突出鰭狀結構24'P。在蝕刻之後，若有的話，將再次暴露選擇性損耗缺陷54N2。
通過蝕刻去除如第12圖中所圖示之蝕刻遮罩58被，並去除突出鰭狀結構24'P。所得的結構如第13圖中所示。歸因於蝕刻形成凹陷40P。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟226。亦去除蝕刻遮罩58，並可在突出鰭狀結構24'P的蝕刻之前或之後被去除蝕刻遮罩。根據一些實施例，進行對突出鰭狀結構24'P蝕刻，直到凹陷40P延伸至低於STI區22的頂表面的水平為止。
參照第14圖，在第二選擇性磊晶製程中形成亦稱作42之磊晶區42P，其中從凹陷40P開始選擇性地成長半導體材料。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟228。根據一些實施例，磊晶區42P是由矽鍺硼(SiGeB)、SiB、GeB、Si、或類似物所形成或包括矽鍺硼(SiGeB)、SiB、GeB、Si、或類似物。磊晶區42P形成所得的p型FinFET的源極/汲極區，且亦稱作p型源極/汲極區42P。根據一些實施例，舉例而言，當磊晶材料為矽時，可進行植入製程以植入p型雜質。根據替代實施例，舉例而言，當磊晶材料已包含諸如硼之p型雜質時，可跳過植入製程。每個磊晶區42P亦可包含複數個子層，舉例而言，子層中之硼及/或鍺的原子百分比彼此不同。根據一些實施例，磊晶區42P具有菱形形狀。一些相鄰的磊晶區42P可彼此合併。此外，磊晶區42P可一直延伸至相鄰的介電鰭狀結構25'P，或可與相鄰的介電鰭狀結構25'P藉由間隙所間隔分開。
磊晶製程為選擇性的，舉例而言，製程氣體中包含諸如HCl之蝕刻氣體。然而，可能會不利地喪失選擇性，並致使磊晶材料在選擇性損耗缺陷54N2上成長(第13圖)，而致使選擇性損耗缺陷54N2擴大。據此，調整製程氣體及製程條件，以便在用於形成磊晶區42P的磊晶期間，選擇性地蝕刻並去除選擇性損耗缺陷54N2。舉例而言，這可藉由增加蝕刻氣體的流動速率，調整製程條件，諸如減少前驅物(諸如SiH4及GeH4)的部分壓力等所實現。如 第23圖中所圖示，亦將對應的製程例示成處理流程圖200中之步驟228。利用微調的磊晶製程，並進一步由於相較於p型磊晶區42P，更易於蝕刻n型磊晶區42N，所以可在p型磊晶區42P的磊晶期間去除選擇性損耗缺陷54N2。
在本揭露內容的實施例中，當採用n型先做製程時，在形成p型磊晶區42P的第二磊晶製程期間，可去除在第一磊晶製程中所生成之n型選擇性損耗缺陷(54N2)。然而，若採用p型第一製程，則將在第一磊晶製程中生成p型選擇性損耗缺陷，且必需藉由第二磊晶製程將其去除。然而，由於沒有良好的可獲用的製程氣體及條件，因此難以去除(舉例而言，由SiGeB所形成的)p型選擇性損耗缺陷。據此，在第二磊晶製程中，p型選擇性損耗缺陷更可能會成長而非消除。據此，在本揭露內容的實施例中採用n型先做製程。
接著進行蝕刻製程以去除n型FinFET區100N中之第二磊晶遮罩56的其餘部分。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟230。所得的結構如第15圖中所示。蝕刻製程為各向同性製程，其可為乾式蝕刻製程或濕式蝕刻製程，並基於第二磊晶遮罩56、突出鰭狀結構24'P、及磊晶區42N的材料選擇蝕刻化學品。因此重新曝露磊晶區42P。為了減少磊晶區42P的損壞，將蝕刻製程控制成盡可能輕。此外，由於已形成磊晶區42N，這致使介電鰭狀結構25'P與磊晶區42N間之小 間距，因此未完全去除第二磊晶遮罩56。在樣本晶圓的透射電子顯微鏡(transmission electron microscopy；TEM)圖像中可觀察到蝕刻遮罩56的其餘部分。
第15圖例示在形成磊晶區42P及42N之後之介電鰭狀結構25'P及25'N。在整個描述中，介電鰭狀結構25'N及上層的其餘第二磊晶遮罩56被統稱作介電鰭狀結構25'NF。介電鰭狀結構25'N及第二磊晶遮罩56的材料可彼此相同，或可彼此不同。介電鰭狀結構25'P及25'NF分別具有寬度W1及W2。當磊晶區42P及42N與相鄰的介電鰭狀結構25'P及25'N藉由間隔所間隔分開時，在介電鰭狀結構25'P及25'NF的中間高度(水平1)處量測對應的寬度W1及W2。當磊晶區42P及42N結合相鄰的介電鰭狀結構25'P及25'N時，在介電鰭狀結構25'P及25'NF的頂表面與對應的接合點間之中間之中水平(水平2及3)量測寬度W1及W2。舉例而言，繪製斷線64以圖示連接介電鰭狀結構25'P的磊晶區42P的側壁。據此，寬度W1在水平面2處量測，該水平面位於頂表面水平面與連接點65間的中間位置。
由於介電鰭狀結構25'P及25'N具有相同的寬度W1，所以介電鰭狀結構25'NF的寬度W2大於介電鰭狀結構25'P的寬度W1。根據一些實施例，寬度W1在約3奈米與約20奈米間的範圍內，且寬度W2在約4奈米與約25奈米間的範圍內。寬度差異(W2-W1)可在約1奈米與約5奈米間的範圍內。寬度W2與W1間的寬度差異為 n型先做製程被用於形成源極/汲極區之表示。根據一些實施例，介電鰭狀結構25'D可在其面對n型FinFET區100N的側壁上具有第二磊晶遮罩56，而在面對p型FinFET區100P的側面上不留下第二磊晶遮罩56。介電鰭狀結構25'D及對應的第二磊晶遮罩56統稱作介電鰭狀結構25'DF，其具有在水平1或水平2或3處所量測之寬度W3。可能存在關係W2>W3>W1。此外，寬度差異(W2-W3)及(W3-W1(可在約0.5奈米與約2.5奈米間之範圍內。根據替代實施例，歸因於製程原因，存在關係W2>W1>W3。另一方面，在略低於STI區22的頂表面的水平處量測的寬度W1'、W2'、W3'可彼此相等。
本文提供了所示意特徵的一些範例值。根據一些實施例，n型源極/汲極區42N具有筆直邊緣42E，高度H1在約5奈米與約50奈米間之範圍內。單一鰭狀結構源極/汲極區42N的寬度W4可在約20奈米與約40奈米間之範圍內，且雙鰭狀結構源極/汲極區42N的寬度W5可在約33奈米與約66奈米間之範圍內。單一鰭狀結構源極/汲極區42N的寬度W6可在約21奈米與約45奈米間之範圍內，且雙鰭狀結構源極/汲極區42N的寬度W7可在約31奈米與約71奈米間之範圍內。介電條狀帶25'p及25'n的高度H2可在約30奈米與約130奈米間之範圍內，其中從介電鰭狀結構的頂表面到對應的下層STI區22的底部量測高度H2。
第16A及16B圖分別例示在接觸蝕刻停止層 (contact etch stop layer；CESL)70及層間介電質(inter-layer dielectric；ILD)72的形成之後之結構的立體視圖及截面視圖。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟232。CESL 70可由氮化矽、碳氮化矽、或類似物所形成。舉例而言，可使用諸如ALD或CVD之似型沉積方法來形成CESL 70。ILD 72可包含使用，舉例而言，FCVD、旋塗塗覆、CVD、或另一種沉積方法所形成之介電材料。ILD 72亦可由含氧的介電材料所形成或包括，含氧的介電材料，其可為基於氧化矽，諸如氧化矽、磷矽玻璃(phospho-silicate glass；PSG)、硼矽玻璃(boro-silicate glass；BSG)、摻雜硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、或類似物。進行平坦化製程，諸如CMP製程或機械研磨製程以使ILD 72、虛設閘極堆疊30、及閘極間隔件38的頂表面彼此齊平。
接著通過蝕刻去除虛設閘極堆疊30，且在第17圖中圖示所得的結構。在藉由去除的虛設閘極堆疊30所留下之空間中形成溝槽74。
第18圖例示替換閘極堆疊80的形成，其包含替換閘極堆疊80P及80N。在第23圖中所圖示之處理流程圖200中，將對應的步驟例示成步驟234。替換閘極堆疊80包含閘極介電質76及閘極電極78。接下來，形成隔離區82以將替換閘極堆疊80切割成閘極堆疊80P及80N，其中閘極堆疊80P為p型FinFET的替換閘極堆疊，閘極 堆疊80N為n型FinFET的替換閘極堆疊。隔離區82延伸至介電鰭狀結構25'，以便閘極堆疊80P與對應的閘極堆疊80N電性地斷開。
接著回蝕替換閘極堆疊80，而致使在相對的閘極間隔件38間形成凹陷。接下來，如第19圖中所圖示，在凹陷中形成硬質遮罩84。根據本揭露內容的一些實施例，硬質遮罩84的形成包含採用介電材料以填充凹陷之沉積製程，及去除在閘極間隔件38及ILD 72之上之多餘介電材料之平坦化製程。硬質遮罩84可藉由，舉例而言，氮化矽或其他類似的介電材料所形成。
第19圖進一步例示在後續製程中所形成之一些特徵，其可包含源極/汲極觸點柱塞86、源極/汲極矽化物區88、及閘極觸點柱塞90。因此形成P型FinFET 92P及n型FinFET 92N。
第20圖例示根據一些實施例，第19圖中所圖示之結構的俯視圖。P型FinFET 92P包含閘極堆疊80P及基於突出鰭狀結構24'所形成之源極/汲極區42P。N型FinFET 92N包含閘極堆疊80N及基於突出鰭狀結構24'所形成之源極/汲極區42N。
第21圖例示根據一些實施例，介電鰭狀結構25'P或25'NF(第15圖)的頂部端部的數種可能的截面視圖形狀。第一種可能的形狀為正方形，其中在頂表面與側壁間所形成之角度大致上等於90度。第二種形狀為倒角形狀，在其上之頂部角落具有固定角度的過渡，且頂部長度小於 下層部分的寬度。第三個形狀為圓形的。第四個形狀為葫蘆形狀。
第22圖例示範例結構中之特徵的形狀，且代表第15圖中所圖示之結構，除了在n型FinFET區100N的右側而非左側圖示p型FinFET區100P。應當理解，p型FinFET區100P中之STI區22的高度H4可大於n型FinFET區100N中之STI區22的高度H5。
本揭露內容的實施例具有一些有利的特徵。藉由進行n型先做磊晶製程，比p型第一磊晶製程更易於去除選擇性損耗缺陷。據此，可在稍後所進行之p型磊晶製程中容易地去除在較早的n型磊晶製程中所生成之選擇性損耗缺陷。
根據本揭露內容的一些實施例，半導體結構的製作方法包括在n型鰭狀結構場效應(fin field-effect；FinFET)區及p型FinFET區中分別形成第一半導體鰭狀結構及第二半導體鰭狀結構；在n型FinFET區及p型FinFET區中分別形成第一介電鰭狀結構及第二介電鰭狀結構；形成第一磊晶遮罩以覆蓋第二半導體鰭狀結構及第二介電鰭狀結構；進行第一磊晶製程以基於第一半導體鰭狀結構形成n型磊晶區；去除第一磊晶遮罩；形成第二磊晶遮罩以覆蓋n型磊晶區及第一介電鰭狀結構；進行第二磊晶製程，以基於第二半導體鰭狀結構形成p型磊晶區；及去除第二磊晶遮罩，其中在去除第二磊晶遮罩之後，將第二磊晶遮罩的第一部分留在第一介電鰭狀結構。在一些 實施例中，在去除第一磊晶遮罩之後，大致上沒有在第二介電鰭狀結構上留下第一磊晶遮罩的任何部分。在一些實施例中，第一磊晶遮罩及第二磊晶遮罩各自具有在約0.5奈米至約2.5奈米間之範圍內之厚度。在一些實施例中，方法進一步包括形成第三介電鰭狀結構，第三介電鰭狀結構將n型FinFET區與p型FinFET區分開，其中在去除第二磊晶遮罩之後的時間點，將第二磊晶遮罩的第二部分留在第三介電鰭狀結構之第一側上，第一側面對n型FinFET區。在一些實施例中，在上述時間點，第一磊晶遮罩及第二磊晶遮罩沒在第三介電鰭狀結構的第二側上留下任何部分，第二側面對p型FinFET區。在一些實施例中，第一磊晶製程中，將用於形成n型磊晶區之n型半導體材料的部分在p型FinFET區中之介電材料上形成為一缺陷，並在第二磊晶製程期間，去除缺陷。在一些實施例中，第二磊晶遮罩及第一介電鰭狀結構是由相同的一介電材料所形成。在一些實施例中，第二磊晶遮罩及第一介電鰭狀結構二者均包括Si、O、C、及N。在一些實施例中，第二磊晶遮罩及第一介電鰭狀結構是由不同的介電材料所形成。
根據本揭露內容的一些實施例，半導體結構包括n型鰭狀結構場效應(FinFET)區及p型鰭狀結構FET區；在n型FinFET區中之n型FinFET，其中n型FinFET包括第一半導體鰭狀結構；在第一半導體鰭狀結構上之第一閘極堆疊；及在第一閘極堆疊旁邊之n型源極/汲極區； 在n型FinFET區中之第一介電鰭狀結構，其中第一介電鰭狀結構具有第一寬度；在p型FinFET區中之p型FinFET，其中p型FinFET包括第二半導體鰭狀結構；在第二半導體鰭狀結構上之第二閘極堆疊；及在第二閘極堆疊旁邊之p型源極/汲極區；及在p型FinFET區中之第二介電鰭狀結構，其中第二介電鰭狀結構具有小於第一寬度之第二寬度。在一些實施例中，第一寬度以大於約1奈米之差異大於第二寬度。在一些實施例中，差異在約1奈米至約5奈米間之範圍內。在一些實施例中，第一介電鰭狀結構包括由第一材料所形成的內部部分，及在內部部分的側壁上之外部部分，其中外部部分是由不同於第一材料的第二材料所形成。在一些實施例中，第二介電鰭狀結構包括第一材料，且不含第二材料。在一些實施例中，第一介電鰭狀結構的內部部分包括上部分；在上部分下方之中間部分，其中中間部分與n型源極/汲極區物理接觸；及在中間部分下方之下部分，其中下部分不含形成在其側壁上所形成之外部部分。在一些實施例中，未具有位於在n型源極/汲極區與第一介電鰭狀結構間之鰭狀結構，且未具有位於p型源極/汲極區與第二介電鰭狀結構間之鰭狀結構。
根據本揭露內容的一些實施例，半導體結構包括半導體基材；複數個隔離區，延伸至半導體基材中；第一n型源極/汲極區及第二n型源極/汲極區，延伸得高於複數個隔離區的頂表面；在第一n型源極/汲極區與第二n型源 極/汲極區間之第一介電鰭狀結構，其中第一介電鰭狀結構具有在第一水平處所量測的第一寬度，第一水平比隔離區的頂表面更高。第一介電鰭狀結構具有在第二水平處所量測之第二寬度，第二水平比隔離區的頂表面更低。第一p型源極/汲極區及第二p型源極/汲極區，延伸得比隔離區的頂表面更高。結構更包括在第一p型源極/汲極區及第二p型源極/汲極區間之第二介電鰭狀結構，其中第二介電鰭狀結構具有在第一水平處所量測的第三寬度及在第二水平處所量測之第四寬度，且其中第一寬度大於第三寬度。在一些實施例中，第二寬度大致上等於第四寬度。在一些實施例中，第一介電鰭狀結構接觸第一n型源極/汲極區及第二n型源極/汲極區，且第一介電鰭狀結構之上部分具有第一寬度，且第一介電鰭狀結構的下部分比上部分更窄。在一些實施例中，第一介電鰭狀結構包括由第一材料所形成的內部部分，及在內部部部分的側壁上之外部部分，其中外部部分是由不同於第一材料的第二材料所形成。
上述概述數種實施例的特徵，以便熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此均等構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。
200:處理流程
202,204,205,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234:步驟

Claims (10)

  1. 一種半導體結構的製作方法，包括以下步驟：在一n型鰭狀結構場效應(fin field-effect；FinFET)區及一p型FinFET區中分別形成一第一半導體鰭狀結構及一第二半導體鰭狀結構；在該n型FinFET區及該p型FinFET區中分別形成一第一介電鰭狀結構及一第二介電鰭狀結構；形成一第一磊晶遮罩以覆蓋該第二半導體鰭狀結構及該第二介電鰭狀結構；進行一第一磊晶製程以基於該第一半導體鰭狀結構形成一n型磊晶區，其中在該第一磊晶製程中，將用於形成該n型磊晶區之一n型半導體材料的一部分在該p型FinFET區中之一介電材料上形成為一缺陷；去除該第一磊晶遮罩；形成一第二磊晶遮罩以覆蓋該n型磊晶區及該第一介電鰭狀結構；進行一第二磊晶製程，以基於該第二半導體鰭狀結構形成一p型磊晶區，並在該第二磊晶製程期間，去除在該第一磊晶製程中所形成的該缺陷；以及去除該第二磊晶遮罩，其中在去除該第二磊晶遮罩之後，將該第二磊晶遮罩的一第一部分留在該第一介電鰭狀結構上。
  2. 如請求項1所述之方法，其中在去除該第一磊晶遮罩之後，大致上沒有在該第二介電鰭狀結構上留下該第一磊晶遮罩的任何部分。
  3. 如請求項1所述之方法，進一步包括以下步驟：形成一第三介電鰭狀結構，該第三介電鰭狀結構將該n型FinFET區與該p型FinFET區分開，其中在去除該第二磊晶遮罩之後的一時間點，將該第二磊晶遮罩的一第二部分留在該第三介電鰭狀結構之一第一側上，該第一側面對該n型FinFET區。
  4. 如請求項3所述之方法，其中在該時間點，該第一磊晶遮罩及該第二磊晶遮罩沒在該第三介電鰭狀結構的一第二側上留下任何部分，該第二側面對該p型FinFET區。
  5. 如請求項1所述之方法，其中該第二磊晶遮罩及該第一介電鰭狀結構是由不同的介電材料所形成。
  6. 一種半導體結構，包括：一n型鰭狀結構場效應(FinFET)區及一p型鰭狀結構FET區；在該n型FinFET區中之一n型FinFET，其中該n型 FinFET包括：一第一半導體鰭狀結構；在該第一半導體鰭狀結構上之一第一閘極堆疊；以及在該第一閘極堆疊旁邊之一n型源極/汲極區；在該n型FinFET區中之一第一介電鰭狀結構，其中該第一介電鰭狀結構具有一第一寬度；在該p型FinFET區中之一p型FinFET，其中該p型FinFET包括：一第二半導體鰭狀結構；在該第二半導體鰭狀結構上之一第二閘極堆疊；以及在該第二閘極堆疊旁邊之一p型源極/汲極區；以及在該p型FinFET區中之一第二介電鰭狀結構，其中該第二介電鰭狀結構具有小於該第一寬度之一第二寬度。
  7. 如請求項6所述之半導體結構，其中該第一介電鰭狀結構包括：由一第一材料形成的一內部部分；及在該內部部分的側壁上的一外部部分，其中該外部部分由不同於該第一材料的一第二材料形成。
  8. 如請求項7所述之半導體結構，其中該第一介電鰭狀結構的該內部部分包括：一上部分；在該上部分下方之一中間部分，其中該中間部分與該n 型源極/汲極區物理接觸；及在該中間部分下方之一下部分，其中該下部分不含在其側壁上所形成之該外部部分。
  9. 一種半導體結構，包括：一半導體基材；複數個隔離區，延伸至該半導體基材中；一第一n型源極/汲極區及一第二n型源極/汲極區，延伸得高於該些隔離區的頂表面；在該第一n型源極/汲極區與該第二n型源極/汲極區間之一第一介電鰭狀結構，其中該第一介電鰭狀結構具有在一第一水平處所量測之一第一寬度，該第一水平比該些隔離區的頂表面更高；及具有在該一第二水平處所量測之一第二寬度，該第二水平比該些隔離區的頂表面更低；一第一p型源極/汲極區及一第二p型源極/汲極區，延伸得比該些隔離區的頂表面更高；及在該第一p型源極/汲極區及該第二p型源極/汲極區間之一第二介電鰭狀結構，其中該第二介電鰭狀結構具有在該第一水平處所量測之一第三寬度及在該第二水平處所量測之一第四寬度，且其中該第一寬度大於該第三寬度。
  10. 如請求項9所述之半導體結構，其中該第一介電鰭狀結構接觸該第一n型源極/汲極區及該第二n型源 極/汲極區，且該第一介電鰭狀結構之一上部分具有該第一寬度，且該第一介電鰭狀結構的一下部分比該上部分更窄。
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