TW202408000A - 製造半導體裝置的方法和半導體裝置 - Google Patents

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郭紫微
楊詠竣
温政彥
舒麗麗
李啟弘
育佳 楊
黃惠琳
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Abstract

提供一種磊晶結構及一種用於形成此種結構的方法。該方法包括在一基板上形成一鰭片結構，其中該鰭片結構包括具有實質上一{110}結晶取向的一半導體材料。該方法包括蝕刻該鰭片結構的一部分以暴露該半導體材料的一側壁部分。此外，該方法包括在該半導體材料的該側壁上成長一磊晶結構，其中該磊晶結構以具有一{110}結晶取向的多個晶面增長。

Description

在具有{110}的結晶取向的材料上成長的磊晶結構
無
半導體積體電路(integrated circuit，IC)產業已經歷指數式增長。IC材料及設計的技術進步已產生多代IC，其中每一代的電路比前一代更小且更複雜。隨著半導體IC產業已進入至奈米技術節點以尋求更高裝置密度、更高效能及更低成本，來自製造問題及設計問題兩者的挑戰已經引起諸如鰭式場效電晶體(Fin Field Effect Transistor，FinFET)裝置的三維設計的開發。
FinFET裝置典型地包括具有高縱橫比的多個半導體鰭片。閘極結構在鰭片的多個側上方且沿著鰭片的多個側而形成，從而利用FinFET通道的增大表面積的優點以生產更快、更可靠且更好控制的半導體電晶體裝置。在FinFET裝置的開發中，閘極結構可發展成閘極全環繞(gate-all-around，GAA)結構。然而，由於裝置特徵尺寸繼續減小，製造製程繼續變得更難以執行。在具有GAA結構的FinFET裝置的製造中仍存在各種挑戰。
無
以下揭示內容提供用於實施所提供的標的之不同特徵的許多不同實施方式或實施例。組件及配置的特定實施例將在下文描述以簡化本揭示內容。當然，這些僅為實施例且不欲為限制性的。
為簡潔起見，與習知半導體裝置製造有關的習知技術可不在本文中詳細地描述。此外，本文中描述的各種任務及製程可併入至具有在本文中未詳細描述的額外功能性的更詳盡程序或製程中。特別地，製造半導體裝置中的各種製程係熟知的，且因此，為了簡潔，許多習知製程在本文中將僅簡要地提及或將全部省略，而無需提供熟知的製程細節。如熟習此項技術者在完全閱讀本揭示內容後將顯而易見，本文中揭示的結構可與多種技術一起使用，且可併入至多種半導體裝置及產品中。此外，請注意，半導體裝置結構包括變化數目的組件，且繪示中所示的單個組件可代表多個組件。
此外，為了使用於描述如諸圖中繪示的一個元件或特徵與另外(多個)元件或特徵的關係的描述容易，在本文中可使用空間相關用語，諸如「在……上方」、「上覆於」、「在……之上」、「上部」、「頂部」、「在……下方」、「下伏於」、「在……下」、「下部」、「底部」及類似用語。空間相關用語意欲涵蓋除了在多個圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備可另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相關描述語可類似地加以相應解釋。當使用諸如上文所列的那些用語的空間相關用語相對於第二元件描述第一元件時，第一元件可直接在另一元件上，或介入的元件或層可存在。當元件或層被稱為「在另一元件或層上」時，元件或層直接在另一元件或層上且與另一元件或層接觸。
另外，本揭示內容可在各種實施例中重複參考標號及/或字母。此重複係出於簡單及清楚的目的且本身並不指定所論述的各種實施方式及/或組態之間的關係。
本文中的某些實施方式大體上係關於多閘極電晶體。多閘極電晶體包括閘極結構形成在通道區域的至少兩個側上的那些電晶體。這些多閘極裝置可包括p型金屬氧化物半導體裝置或n型金屬氧化物半導體多閘極裝置。特定實施例可提出且在本文中被稱為閘極全環繞(gate-all-around，GAA)裝置。GAA裝置包括閘極結構或其部分形成於通道區域的4個側上(例如，包圍通道區域的一部分)的任何裝置。
本文中提出的結構亦包括具有呈奈米片形式的通道區域的實施方式。用語「奈米片」指定具有奈米尺度或甚至微米尺度尺寸的任何材料部分，不管此部分的橫截面形狀如何。因此，此用語指示例如奈米線的圓形及實質上圓形橫截面的細長材料部分及包括例如圓柱形或實質上矩形的橫截面的梁或棒形狀材料部分兩者。
在本文中提出可具有與單個的連續閘極結構相關聯的一或多個通道區域的實施方式。然而，一般熟習此項技術者將認識到，教示可以適用於單個通道區域或任何數目個通道區域。一般熟習此項技術者可認識到可自本揭示內容的態樣獲益的半導體裝置的其他實施例。
本文中揭示的某些實施方式係關於成長在形成通道區域的半導體材料的側壁上的磊晶結構，諸如源極/汲極區域。在某些實施方式中，下伏於該結構的基板為具有(110)結晶取向的半導體材料且磊晶結構形成具有(110)結晶取向。據此，在磊晶成長期間，磊晶結構以具有{110}結晶取向的多個晶面增長。
本文中揭示的某些實施方式大致上係關於製造半導體裝置，在這些半導體裝置中，磊晶結構以較高完整性形成，亦即，具有較少的平面缺陷或孔洞。舉例而言，磊晶源極/汲極區域可形成具有較少的平面缺陷或孔洞。
此外，本文中的某些實施方提供側向氣隙(亦即，在磊晶結構的多個側處的氣隙)的形成，此可使寄生電容減小。
此外，本文中的某些實施方式提供底部氣隙(亦即，在磊晶結構下的氣隙)的形成，此可使寄生電容減小。
而且，某些實施方式提供與習知的磊晶製程相比具有較低的提升高度的結構的磊晶形成。
現在參考諸圖，第1圖根據本揭示內容的各種態樣繪示用於形成諸如多閘極裝置的結構的方法100的流程圖。如本文所使用，用語「多閘極裝置」用於描述具有設置在裝置的至少一個通道的多個側上的至少某種閘極材料的裝置(例如，半導體裝置)。在一些實施例中，多閘極裝置可被稱為具有設置在裝置的至少一個通道的四個側上的閘極材料的GAA裝置。通道構件可被稱為「奈米片」。
第1圖將結合第2圖至第16圖、第17A圖至第17D圖及第19圖及第20圖來描述，該些圖繪示根據本揭示內容的一些實施方式的處於方法100的製造的各個階段的半導體裝置200。方法100僅為一實施例，且不欲限制超出在申請專利範圍中明確敘述的內容的本揭示內容。對於方法100的額外實施方式，額外步驟可在方法100之前、期間及之後提供，且所描述的步驟中的一些可進行移動、替換或刪減。在半導體裝置的其他實施方式中，額外特徵可添加在圖中所描繪的半導體裝置中且在下文描述的特徵中的一些可進行替換、修改或刪減。
如同本文中論述的其他方法實施方式及例示性裝置，請理解，半導體裝置200的部分可藉由典型半導體技術製程來製造，且因此一些製程在本文中僅簡要地描述。此外，例示性半導體裝置可包括各種其他裝置及特徵，諸如其他類型的裝置，諸如額外電晶體、雙極接面電晶體、電阻器、電容器、電感器、二極體、熔絲及/或其他邏輯裝置等，但為了更好地理解本揭示內容的概念而簡化。在一些實施方式中，例示性裝置包括可互連的複數個半導體裝置(例如，電晶體)，包括PFET、NFET等。此外，請注意，如同本揭示內容中所提供的方法及例示性圖的剩餘部分，包括參考諸圖給出的任何描述的方法100的處理步驟僅為例示性的且不欲限制超出在隨後的申請專利範圍中明確敘述的內容。
在操作S102，方法100(第1圖)提供基板202，如在第2圖中所示。在一些實施方式中，基板202可為半導體基板，諸如矽(Si)基板。基板202可包括各種層，包括形成於半導體基板上的導電層或絕緣層。視此項技術中已知的設計要求而定，基板202可包括各種摻雜組態。舉例而言，不同的摻雜剖面(例如，p井、n井)可在針對不同裝置類型(例如，n型場效電晶體(n-type field effect transistor，NFET)、p型場效電晶體(p-type field effect transistor，PFET))設計的區域中形成於基板202上。合適的摻雜可包括摻質的離子植入及/或擴散製程，諸如用於p井的硼(B)及用於n井的磷(P)。在一些實施方式中，基板202包括至少在其表面部分上的單個結晶半導體層。基板202可包含單一結晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。替代地，基板202可包括化合物半導體及/或合金半導體。在所繪示的實施方式中，基板202由結晶Si所製成。
在例示性實施方式中，基板202具有{110}結晶取向。
如在第2圖中所示，在操作S104，方法100(第1圖)在基板202上方形成一或多個磊晶層。在一些實施方式中，磊晶堆疊212在基板202上方形成。磊晶堆疊212包括第一組成分的磊晶層214，該些磊晶層間插入第二組成分的磊晶層216。第一組成分與第二組成分可以不同。實施方式係可能的，包括提供具有不同的氧化速率及/或蝕刻選擇性的第一組成分及第二組成分的實施方式。在一實施方式中，磊晶層214為SiGe且磊晶層216為矽。在其中磊晶層214包括SiGe且磊晶層216包括矽的實施方式中，矽氧化速率小於SiGe氧化速率。請注意，三層磊晶層214及三層磊晶層216在第2圖中繪示，此僅用於說明目的且不欲限制超出在申請專利範圍中明確敘述的內容。能夠瞭解，任何數目個磊晶層可形成於磊晶堆疊212中；層的數目取決於GAA裝置200的通道區域的所需數目。在一些實施方式中，磊晶層216的數目在二與十之間，諸如六或七。
在例示性實施方式中，每一層214及216具有{110}結晶取向。此取向可由相應的層在具有{110}結晶取向的下伏層上的磊晶成長而產生。
在一些實施方式中，磊晶層214具有在約5 nm至約15 nm的範圍內的厚度。磊晶層214在厚度上可實質上均勻。在一些實施方式中，磊晶層216具有在約5 nm至約15 nm的範圍內的厚度。在一些實施方式中，堆疊的磊晶層216在厚度上實質上均勻。如在下文更詳細地描述，磊晶層216可用作後續形成的多閘極裝置的通道區域且具有基於裝置效能考量而選擇的厚度。磊晶層214可用以界定後續形成的多閘極裝置的介於鄰近的多個通道區域之間的縫隙且具有基於裝置效能考量而選擇的厚度。
舉例說明，磊晶堆疊212的磊晶成長可藉由分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他合適的磊晶成長製程來執行。在一些實施方式中，諸如磊晶層216的磊晶成長層包括與基板202相同的材料。在一些實施方式中，磊晶成長層214及216包括與基板202不同的材料。如上所述，在至少一些實施例中，磊晶層214包括磊晶成長的Si 1-xGe x層(其中x為約10至約55%)且磊晶層216包括磊晶成長的矽(Si)層。替代地，在一些實施方式中，磊晶層214及216中的任一者可包括其他材料，諸如鍺、諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體、諸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP的合金半導體或其組合。如所論述，磊晶層214及216的材料可基於提供不同的氧化、蝕刻選擇性性質來選擇。在各種實施方式中，在例如無有意摻雜在磊晶成長製程期間執行的情況下，磊晶層214及216實質上不含摻質(亦即，具有約0 cm -3至約1×10 17cm -3的非固有摻雜質)。在一些實施方式中，磊晶堆疊212的底部層及頂部層為SiGe層(未示出)。在替代實施方式中，磊晶堆疊212的底部層為Si層且磊晶堆疊212的頂部層為SiGe層(未示出)。
如在第3圖中所示，在操作S106，方法100(第1圖)對磊晶堆疊212進行圖案化以形成半導體鰭片220。在一些實施方式中，操作S106包括在磊晶堆疊212上方形成一遮罩層217，如在第2圖中所示。遮罩層217包括第一遮罩層218及第二遮罩層219。例示性第一遮罩層218為由氧化矽製成的墊氧化物層，該層可藉由熱氧化形成。例示性第二遮罩層219由氮化矽(SiN)製成，該層可藉由化學氣相沉積(chemical vapor deposition，CVD) (包括低壓化學氣相沉積(low pressure CVD，LPCVD)及電漿增強化學氣相沉積(plasma enhanced CVD，PECVD))、物理氣相沉積(PVD)、原子層沉積(atomic layer deposition，ALD)或其他合適製程形成。遮罩層217藉由使用包括光微影術及蝕刻的圖案化操作而圖案化成一遮罩圖案。操作S106隨後在蝕刻製程中經由界定在經圖案化的遮罩層217中的開口對磊晶堆疊212進行圖案化，蝕刻製程諸如乾式蝕刻(例如，反應性離子蝕刻)、濕式蝕刻及/或其他合適製程。堆疊的磊晶層214及216由此經圖案化成鰭片220。儘管第3圖繪示一個鰭片220的形成，但可形成任何數目個鰭片。在介於多個鄰近的鰭片220之間蝕刻出溝槽。
在各個實施方式中，每一鰭片220包括交錯的磊晶層214及216的上部部分，及由經蝕刻基板202形成的底部部分。每一鰭片220在z方向上自基板202向上突出且在y方向上沿長度方向延伸。每一鰭片220的側壁可為筆直的或傾斜的(未示出)。在第3圖中，額外鰭片可沿著x方向而間隔分開。鰭片220可具有相同寬度或不同寬度。
如在第4圖中所示，在操作S108，方法100(第1圖)在鄰近於每一鰭片220的具有介電層的溝槽中形成淺溝槽隔離(shallow trench isolation，STI)特徵(亦表示為STI特徵)221。STI特徵221可藉由首先用介電材料層填充每一鰭片220周圍的溝槽以覆蓋鰭片220 (未示出)的頂表面及側壁而形成。介電材料層可包括一或多種介電材料。用於介電層的合適介電材料可包括氧化矽、氮化矽、碳化矽、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、低K介電材料及/或其他合適的介電材料。介電材料可藉由包括熱成長、流動式化學氣相沉積(flowable CVD，FCVD)、HDP-CVD、PVD、ALD及/或旋塗技術的任何合適技術來沉積。介電材料層接著藉由使用例如化學機械平坦化(chemical mechanical planarization，CMP)而平坦化，直至遮罩層217的頂表面露出為止，且介電材料層凹陷以形成淺溝槽隔離(shallow trench isolation，STI)特徵(亦表示為STI特徵)221，如在第4圖中所示。在繪示的實施方式中，STI特徵221形成於基板202上。任何合適的蝕刻技術可用於使隔離特徵221凹陷，該些蝕刻技術包括乾式蝕刻、濕式蝕刻及/或其他蝕刻方法，且在一例示性實施方式中，各向異性乾式蝕刻用於選擇性地移除隔離特徵221的介電材料而不蝕刻鰭片220。遮罩層217(在第3圖中示出)亦可在隔離特徵221的凹陷之前、期間及/或之後移除。在一些實施方式中，遮罩層217係藉由在隔離特徵221的凹陷之前執行的CMP製程移除。在一些實施方式中，遮罩層217係藉由用於使隔離特徵221凹陷的蝕刻劑而移除。
如在第5圖中所示，在操作S110，方法100(第1圖)形成犧牲(虛設)閘極結構222。犧牲閘極結構222形成於鰭片220的部分上方，該些部分將為通道區域。犧牲閘極結構222可在許多鄰近鰭片(未示出)上方延伸。犧牲閘極結構222直接位於待形成的GAA裝置的通道區域上方且界定該些通道區域。犧牲閘極結構222中的每一者包括犧牲閘極介電質223及在犧牲閘極介電質223上方的犧牲閘極電極224。如所示，犧牲閘極結構222在x方向上沿長度方向延伸且在y方向上間隔分開。
犧牲閘極結構222係藉由首先在鰭片220上方毯覆沉積犧牲閘極介電層而形成。犧牲閘極介電層接著毯覆沉積在犧牲閘極介電層上及在鰭片220上方。犧牲閘極介電層包括氧化矽、氮化矽或其組合。在一些實施方式中，犧牲閘極電極層的厚度在約100 nm(奈米)至約200 nm的範圍內。犧牲閘極電極層224包括矽，諸如多晶矽或非晶矽。在一些實施方式中，犧牲閘極介電層的厚度在約1 nm至約5 nm的範圍內。在一些實施方式中，犧牲閘極電極層經受平坦化操作。犧牲閘極介電層及犧牲閘極電極層係使用CVD(包括LPCVD及PECVD)、PVD、ALD或其他合適製程而沉積。遮罩層225形成於犧牲閘極電極層上方。遮罩層225可包括諸如氧化矽的遮罩層226及諸如氮化矽的遮罩層227。隨後，對遮罩層225執行圖案化操作，犧牲閘極電極層及犧牲閘極介電層經圖案化成犧牲閘極結構222，包括犧牲閘極介電層223及犧牲閘極電極224。
如所示，鰭片220在犧牲閘極結構222的介於相對的多個側之間及在該些側上部分地暴露，由此界定源極/汲極(S/D)區域。在本揭示內容中，源極及汲極可互換地使用且其結構實質上相同。
仍參考第5圖，在操作S112，方法100(第1圖)藉由沉積間隔物材料且接著進行蝕刻而在犧牲閘極結構222的側壁及鰭片220的側壁上形成間隔物230。間隔物230可包括間隔物材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜及/或其組合。在一些實施方式中，間隔物230中的每一者包括多個層，諸如襯裡層231及在襯裡層231的側壁上的主間隔物層232。
舉例說明，間隔物230可藉由使用諸如次常壓化學氣相沉積(subatmospheric CVD，SACVD)製程、流動CVD製程、ALD製程、PVD製程或其他合適製程的製程在犧牲閘極結構222上方沉積包括襯裡材料層及介電材料層的間隔物材料而分別形成。
如在第5圖中所示，襯裡材料層及介電材料層的沉積後面跟隨回蝕(例如，各向異性地)製程以暴露且移除鰭片220的部分220a，該些部分220a鄰近於犧牲閘極結構222(例如，S/D區域)且未被犧牲閘極結構222(例如，S/D區域)覆蓋。襯裡材料層及介電材料層可保留在犧牲閘極結構222的側壁上以作為閘極側壁間隔物230，且保留在鰭片的側壁上以作為鰭片側壁間隔物230。在一些實施方式中，回蝕製程可包括濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程及/或其組合。間隔物230可具有在約5 nm至約20 nm的範圍內的厚度。
交叉參考第6A圖與第6B圖，在操作S114，方法100(第1圖)使鰭片220的未被犧牲閘極結構222覆蓋的部分凹陷以在S/D區域中形成縫隙或凹部234。請注意，第6A圖示出僅一個犧牲閘極結構222及鰭片220的鄰近部分，因此可更清楚地察看對介於第5圖的犧牲閘極結構222之間的S/D區域的蝕刻。第6B圖為沿著第6A圖中的線6—6的橫截面視圖，但如同第5圖，第6B圖繪示兩個犧牲閘極結構222及鄰近於兩個犧牲閘極結構222的鰭片220。
如在第6B圖中最清楚地示出，堆疊的磊晶層214及216及基板202的形成鰭片220的上部部分被蝕刻直至S/D區域。結果，底部縫隙表面233形成於鰭片220中。在許多實施方式中，操作S116藉由諸如乾式蝕刻製程、濕式蝕刻製程或其組合的合適蝕刻製程形成縫隙234。作為蝕刻製程的結果，鰭片220的上部部分的鰭片區段235經界定且彼此由縫隙234隔開。
如在第7A圖及第7B圖中所示，在操作S116，方法100(第1圖)在y方向上蝕刻磊晶層214的側向末端，由此形成空穴236。請注意，類似於第6A圖，第7A圖示出僅一個犧牲閘極結構222及鰭片220的相鄰部分，因此可察看對介於犧牲閘極結構222之間的S/D區域的蝕刻。
第7B圖為第7A圖中的結構的沿著線7—7的橫截面視圖，但如同第5圖及第6B圖，繪示犧牲閘極結構222及鄰近鰭片220兩者。
在一些實施方式中，磊晶層214的蝕刻量在約1 nm至約4 nm的範圍內。磊晶層214可藉由使用濕蝕刻劑來選擇性地蝕刻，該濕蝕刻劑諸如但不限於氫氧化銨(NH4OH)、氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)、乙二胺鄰苯二酚(ethylenediamine pyrocatechol，EDP)、氫氧化鉀(KOH)、HF、O 3、H 2O 2或HCl溶液。替代地，操作S116可首先選擇性地氧化暴露在縫隙234中的磊晶層214的側向末端，以提高磊晶層214與磊晶層216之間的蝕刻選擇性。在一些實施例中，氧化製程可藉由使GAA裝置200暴露於濕式氧化製程、乾式氧化製程或其組合而執行。
第8圖至第16圖關注介於多個鰭片區段235之間的縫隙234，以進一步描述方法。如在第8圖中所示，相對的縫隙側壁302由交替的半導體層214及216形成。此外，底部縫隙表面233形成於鰭片結構220中。如所示，半導體層216可具有由蝕刻製程產生的圓角邊緣。
如在第9圖中所示，方法100(第1圖)可利用操作S118而繼續，操作S118在縫隙234中且在磊晶層214的側向末端上、在磊晶層216上、在底部縫隙表面233上且在空穴236中形成內部間隔物材料層238。內部間隔物材料層238可包括氧化矽、氮化矽、碳化矽、碳化物氮化矽、碳化氧化矽、氮氧化碳化矽及/或其他合適的介電材料。在一些實施方式中，內部間隔物材料層238沉積以作為保形層。內部間隔物材料層238可藉由ALD或任何其他合適方法而形成。內部間隔物材料層238可如所示地部分填充縫隙234，或可完全填充縫隙。內部間隔物材料層238可具有例如在約4 nm至約6 nm的範圍內的厚度。
自第9圖的結構，方法100(第1圖)可根據不同實施方式不同地繼續。舉例而言，一實施方式示出於第10圖至第11圖中，一實施方式示出於第12圖至第13圖中，且一實施方式示出於第14圖至第16圖中。
在每一實施方式中，方法100(第1圖)以操作S120而繼續，操作S120包括至少部分地移除內部間隔物材料層238，以形成內部間隔物239。內部間隔物材料層238可藉由蝕刻製程至少部分地移除。蝕刻製程可為各向異性蝕刻製程，諸如乾式蝕刻製程。在一些實施方式中，乾式蝕刻製程使用蝕刻劑，該蝕刻劑包括含氟氣體(例如，SF 6、CF 4、CHF 3、CH 2F 2及/或C 2F 6)、含氯氣體(例如，Cl 2)、含溴氣體(例如，HBr及/或CHBR 3)、含氧氣體(例如，O 2)、含氦氣體(例如，He)、含氬氣體(例如，Ar)、其他合適的氣體或其組合。藉由此蝕刻，由於空穴236的小容積，內部間隔物材料層238實質上保留在空穴236內。通常，電漿乾式蝕刻蝕刻寬且平坦的區域中的層比蝕刻凹(例如，孔、槽、凹部及/或狹縫)部分中的層快。因此，內部間隔物材料層238可保留在空穴236內。在空穴236中的內部間隔物材料層238的剩餘部分被稱為內部間隔物239。
此外，在每一實施方式中，方法100(第1圖)以操作S126而繼續，操作S126在每一縫隙234中形成磊晶S/D結構240。磊晶S/D結構240可藉由使用CVD、ALD或分子束磊晶(molecular beam epitaxy，MBE)的磊晶成長方法而形成。磊晶S/D結構240包括用於p型FET的SiGe及用於n型FET的矽。在一些實施方式中，包括用於p型FET的SiGe的磊晶S/D結構240與包括用於n型FET的矽的磊晶S/D結構240同時形成。
在每一實施方式中，磊晶S/D結構240自藉由鰭片220的磊晶半導體層216形成的縫隙側壁302成長。
參考第10圖，在操作S120，方法100(第1圖)部分地移除內部間隔物材料層238，以在空穴236中形成內部間隔物239且形成完全覆蓋底部縫隙表面233的底部覆蓋物306。底部覆蓋物306亦可被稱為內部間隔物殘留物、介電殘留物、絕緣殘留物、介電材料、絕緣體或隔離物。底部覆蓋物306可具有大於1 nm的厚度。在一些實施方式中，底部覆蓋物306的厚度在3 nm至10 nm的範圍內。最低的內部間隔物239及底部覆蓋物306可合併以形成如在第10圖中所示的在介於最低的多個磊晶層216之間延伸的連續結構，該連續結構完全囊封底部縫隙表面233。
在第11圖，方法100(第1圖)的實施方式以操作S126而繼續，操作S126在每一縫隙234中形成磊晶S/D結構240。如所示，磊晶S/D結構240的側壁與由鰭片220的磊晶半導體層216形成的縫隙側壁302接觸，且自該些縫隙側壁302成長。如另外所示，磊晶S/D結構240的側壁可與內部間隔物239接觸。此外，在繪示的實施方式中，磊晶S/D結構240遠離底部覆蓋物306，由此界定底部氣隙308。
現在參考第12圖至第13圖的實施方式，在操作S120，方法100(第1圖)部分地移除內部間隔物材料層238，以在空穴236中形成內部間隔物239且形成未完全覆蓋底部縫隙表面233的底部覆蓋物306，如在第12圖中所示。底部覆蓋物306亦可被稱為內部間隔物殘留物、介電殘留物、絕緣殘留物、介電材料、絕緣體或隔離物。底部覆蓋物306可具有大於1 nm的厚度。在一些實施方式中，底部覆蓋物306的厚度在3 nm至10 nm的範圍內。
在第12圖至第13圖的實施方式中，最低的內部間隔物239遠離底部覆蓋物306且與底部覆蓋物306隔開。結果，鰭片220的相對部分310的表面暴露於縫隙234。
在第13圖，方法100 (第1圖)的實施方式以操作S126而繼續，操作S126在每一縫隙234中形成磊晶S/D結構240。如在第13圖中所示，磊晶S/D結構240的側壁與由鰭片220的磊晶半導體層216形成的縫隙側壁302及鰭片220的相對部分310的暴露表面兩者接觸，且自該些縫隙側壁302及該些暴露表面兩者成長。如另外所示，磊晶S/D結構240的側壁可與內部間隔物239接觸。此外，在繪示的實施方式中，磊晶S/D結構240至少遠離底部覆蓋物306的中心部分，由此界定底部氣隙308。
現在參考第14圖、第15圖及第16圖的實施方式，在操作S120，方法100 (第1圖)部分地移除內部間隔物材料層238，以在空穴236中形成內部間隔物239。如在第14圖中所示，在最低的內部間隔物239下的內部間隔物材料層被完全移除，從而暴露形成於鰭片結構220中的整個底部縫隙表面233。
如在第15圖中所示，在操作S124，方法100 (第1圖)形成底部縫隙結構311。例示性底部縫隙結構311可包括兩個層。舉例而言，非摻雜或輕微反向摻雜(＜ 1 x 10 18cm 3的半導體材料，諸如矽，可形成於底部縫隙表面233上。此外，底部縫隙結構311可包括一介電絕緣體的一上部層。如所示，底部縫隙結構311接觸最低的內部間隔物239中的每一者且自剩餘縫隙234完全密封底部縫隙表面233。如在第16圖中所示，介電絕緣體312可形成於底部縫隙結構311上。
在第16圖，方法100 (第1圖)的實施方式以操作S126而繼續，操作S126在每一縫隙234中形成磊晶S/D結構240。如在第16圖中所示，磊晶S/D結構240的側壁與由鰭片220的磊晶半導體層216形成的縫隙側壁302接觸，且自該些縫隙側壁302成長。如另外所示，磊晶S/D結構240的側壁可與內部間隔物239接觸。此外，在繪示的實施方式中，磊晶S/D結構240遠離底部縫隙結構311及介電絕緣體312，由此界定底部氣隙308。
在第2圖至第16圖中，交錯的磊晶層214及216直接位於鰭片220的下伏部分(亦即半導體材料)上。也構思介電層可直接位於底部磊晶層214或216下方。在這樣的實施方式中，底部縫隙表面233可由介電層所形成。在這樣的實施方式中，不需要底部覆蓋物306或底部縫隙結構311形成於底部縫隙表面233上方。在這樣的實施方式中，交錯的磊晶層214及216形成具有(110)結晶取向。
現在參考第17A圖、第17B圖、第17C圖及第17D圖，解釋了磊晶S/D結構240的磊晶成長。此外，第17A圖至第17D圖繪示在當前實施方式中如何避免或減少孔洞形成。
第17A圖為上方形成有源極/汲極區域240的半導體材料或基板202的示意俯視圖。確切地說，源極/汲極區域240成長在位於犧牲閘極結構222下方的鰭片(第17A圖中未示出)上。在第17A圖的例示性實施方式中，半導體材料202具有(110)結晶取向。
第17B圖為在源極/汲極區域240的磊晶成長的初始階段期間的鰭片202的垂直部分的示意橫截面視圖。如所示，鰭片202包括交替的半導體層214及216。例示性半導體層214及216磊晶成長在半導體材料202上方且與半導體材料202具有相同的(110)結晶取向。
半導體層214是凹陷的且由內部間隔物239所封蓋。因此，鰭片202具有由半導體層216及內部間隔物239所形成的垂直側壁203。內部間隔物239沿著側壁203位於半導體層216之上及之下。由半導體層216所形成的垂直側壁203具有( 10)結晶取向。因此，半導體層216可形成用於具有通道取向＜110＞的GAA裝置的通道區域。
第17B圖繪示，當諸如源極/汲極區域240的磊晶材料在半導體層216的側壁203上成長時，{111}晶面不出現。確切地說，因為{100}的成長速率大於{110}的成長速率，所以{111}晶面不是磊晶成長所導致的。而是，源極/汲極區域240以具有{110}結晶取向的多個晶面530而增長。
第17C圖為處於用於形成類似第11圖的結構的磊晶成長階段的示意繪示。在第17C圖中，磊晶材料的部分245自相對的多個側壁302的初始磊晶成長被示出為沿著具有{110}結晶取向的晶面530發生。
第17D圖為類似於第11圖的示意繪示，示出磊晶材料自相對的側壁302的進一步成長。如所示，具有帶有{110}結晶取向的晶面530的磊晶材料的成長避免或減少出現在第17A圖至第17D圖的結構中的平面缺陷。確切地說，當具有{110}結晶取向的多個晶面530的磊晶材料的多個部分245合併時，合併沿著在[ 10]平面處的界面進行。因此，孔洞形成限於具有小於1奈米的臨界尺寸的孔洞。
此外，由於具有帶有{110}結晶取向的多個晶面530的磊晶材料的多個部分245的增長，氣隙532被封閉在介於磊晶材料240與內部間隔物239之間。如所示，由內部間隔物239所界定的垂直側壁230可包括由蝕刻製程產生的空穴或袋534。因為磊晶材料以具有{110}結晶取向的多個晶面增長，所以袋534被磊晶材料封閉以界定氣隙532。
交叉參考第17C圖及第17D圖，可以看到，磊晶結構係藉由合併成長在相對的多個側壁上的多個磊晶部分而形成。來自相對的多個側壁的磊晶部分在具有實質上{110}結晶取向的平面處合併。此外，可以看到，磊晶結構係藉由合併成長在下部磊晶層216上的下部磊晶段及成長在上部磊晶層216上的上部磊晶段而形成。下部磊晶段及上部磊晶段在具有實質上{110}結晶取向的平面處合併。
第18圖為磊晶結構240的隔離的且例如沿著穿過第11圖、第13圖或第16圖的磊晶結構240的y方向截取的橫截面視圖。如所示，在y方向橫截面中，磊晶結構240具有具鑽石形狀的周邊550。在第18圖中，位於繪示的橫截面前面或後面的平面中的半導體片(亦即，磊晶層216)的通道區域的y方向剖面552以虛線繪示。磊晶結構240成長成完全覆蓋每一通道區域剖面552。換言之，每一y方向通道剖面552配合在磊晶特徵周邊550內。如所示，每一通道區域剖面552具有x方向上的寬度553。
如所示，在y方向橫截面中，磊晶結構240包括兩個相交的頂表面560。頂表面560在頂部邊緣562處彼此相接。在某些實施方式中，實質上垂直於基板且實質上垂直於鰭片結構的側壁的平面在實質上平行於基板的表面的線處與頂部邊緣562相交。
如所示，水平平面570經界定且實質上平行於基板。最高的通道區域剖面552的頂表面與在第18圖中的已標記水平平面570共平面。
此外，每一頂表面560與水平平面570形成側邊或底邊內角565。換言之，每一頂表面以底邊內角565與水平平面570相交。由於具有帶有{110}結晶取向的多個晶面的磊晶結構240的形成，每一底邊內角565小於50°，例如小於45°，諸如小於40°，例如小於36°，或為約35.3°。
底邊內角565小於形成具有(001)結晶取向的磊晶特徵的底邊內角。對於形成具有(001)結晶取向的磊晶特徵，每一對應的底邊內角為54.7°。
因為本文中的實施方式中的底邊內角565小於包括形成具有(001)結晶取向的磊晶特徵的比較結構中的底邊內角，所以磊晶結構240的必需高度更小。確切地說，定義為頂部邊緣562至最高的通道區域剖面552的距離的最小必需高度555與形成於具有(001)結晶取向的半導體材料上的磊晶特徵相比減小。此可導致晶片空間的更高效使用。
同樣地，頂部邊緣562形成具有頂部內角575。由於具有帶有{110}結晶取向的晶面的磊晶結構240的形成，例示性頂部內角575大於80°，例如大於90°，諸如大於100°，例如大於105°，或為約109.4°。
頂部內角575大於形成具有(001)結晶取向的磊晶特徵的頂部內角。對於形成具有(001)結晶取向的磊晶特徵，每一對應的頂部內角為70.6°。
隨著底邊內角565減小且頂部內角575增大，請理解，與形成具有(001)結晶取向的比較磊晶特徵相比，例示性磊晶結構240可在x方向上更寬地且在z方向上高度更低地成長。
某些實施方式可防止磊晶結構240的寬度(在x方向上)相對增大。舉例而言，如在第19圖中所示，方法100 (第1圖)可包括操作S122，操作S122形成在x方向上與通道區域剖面552相隔所要距離的平行的犧牲介電塊580。介電塊580可由一或多種介電材料形成。用於介電塊的合適介電材料可包括氧化矽、氮化矽、碳化矽、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、低K介電材料及/或其他合適的介電材料。介電材料可藉由任何合適技術來沉積及圖案化。
此後，在操作S122已形成犧牲介電塊580的實施方式中，操作S122稍後在操作S126中在每一縫隙234中形成磊晶S/D結構240。磊晶S/D結構240在x方向上的成長受介電塊580限制，如在第19圖中所示。
此外，由於具有帶有{110}結晶取向的多個晶面的磊晶結構240的形成且藉由用多個介電塊580約束磊晶S/D結構240在x方向上的成長，磊晶結構的橫截面小於形成具有(001)結晶取向的磊晶特徵的橫截面。據此，與形成具有(001)結晶取向的磊晶特徵相比，磊晶結構240的例示性實施方式具有減小的寄生電容(Cpara)。
儘管磊晶結構240的寬度(在x方向上)的相對增大可如上所述地避免，但高度(在z方向上)的相對減小提供包括具有帶有{110}結晶取向的多個晶面的磊晶結構240的裝置的設計及佈局的益處。舉例而言，第20圖繪示兩種磊晶結構240：第一磊晶結構241及第二磊晶結構242。
如在第20圖中所示，第一磊晶結構241在具有x方向上的第一寬度601的通道區域552周圍形成。為了覆蓋最高的通道區域552，第一磊晶結構241必須形成具有一頂部邊緣，該頂部邊緣以最小高度611位於最高的通道區域552上方。由於磊晶結構241的{110}結晶取向所需的給定頂部內角及底邊內角，高度611是最高的通道區域552的寬度601的函數。
如在第20圖中進一步所示，第二磊晶結構242在具有x方向上的第二寬度602的通道區域552周圍形成。為了覆蓋最高的通道區域552，第二磊晶結構242必須形成具有一頂部邊緣，該頂部邊緣以最小高度612位於最高的通道區域552上方。再一次，由於磊晶結構242的{110}結晶取向所需的給定頂部內角及底邊內角，高度612是最高的通道區域552的寬度602的函數。
第20圖繪示寬度601與寬度602之間的高度差620。為了設計具有具增大的寬度(諸如寬度602)的通道區域的裝置，與具有具寬度601的通道區域的裝置相比，磊晶結構的高度僅需要增大高度差620。此為對形成具有(001)結晶取向的比較磊晶結構的改良。
返回參考第18圖，一般地，高度555與寬度553之間的關係可用方程式來解釋： 正切(底邊內角) = (高度/ (寬度/2))
因此，在本文中的例示性實施方式中： 正切(35.3˚) = (高度/ (寬度/2)) 0.708 = (高度/ (寬度/2)) 0.708 (寬度/2)=高度0.354寬度=高度
結果，對於具有帶有{110}結晶取向的磊晶結構242的例示性實施方式，在寬度的增加需要僅與寬度增加的35.4%一樣的高度增加。
對於形成具有(001)結晶取向的比較磊晶特徵，最高的通道區域上方的磊晶材料的高度與通道區域寬度之間的關係可用方程式來解釋： 正切(54.7°) = (高度/ (寬度/2)) 1.412 = (高度/ (寬度/2)) 1.412 (寬度/2)=高度 0.706寬度=高度
因此，對於具有形成具有(001)結晶取向的磊晶特徵的比較實施方式，在寬度的增加需要與寬度增加的70.6%一樣的高度增加。
顯而易見，在寬度的相等增加導致具有{110}結晶取向的磊晶材料的例示性實施方式的高度增加，該高度增加係具有(001)結晶取向的磊晶材料的比較實施方式的高度增加的約一半。結果，特別與垂直晶片空間有關的設計約束在例示性實施方式中得到緩解。
如本文中所描述，一例示性實施方式提供磊晶結構，及用於成長磊晶結構的方法，該些磊晶結構以具有一{110}結晶取向的多個晶面增長。
一例示性方法包括在一基板上形成一鰭片結構，其中該鰭片結構包括具有實質上一{110}結晶取向的一半導體材料。此外，該方法包括蝕刻該鰭片結構的一部分以暴露該半導體材料的一側壁部分。此外，該方法包括在該半導體材料的該側壁部分上成長一磊晶結構，其中該磊晶結構以具有一{110}結晶取向的多個晶面增長。
在某些實施方式中，該鰭片結構包括在該半導體材料下方的一下部材料層及在該半導體材料上方的一上部材料層，且蝕刻該鰭片結構的該部分以暴露該半導體材料的該側壁部分包括：將一凹部蝕刻至該鰭片結構中以暴露該鰭片結構的一側表面；蝕刻該鰭片結構的該側表面且選擇性地移除該下部材料層及該上部材料層的多個部分；在該鰭片結構的該側表面上方形成一間隔物層；以及蝕刻該間隔物層以暴露該半導體材料的該側壁部分，其中該間隔物層保持覆蓋該下部材料層及該上部材料層。此外，在這樣的實施方式中，蝕刻該間隔物層可包括在該間隔物層中形成一袋，且在該半導體材料的該側壁部分上成長該磊晶結構可包括封閉該袋中的一氣隙。
在某些實施方式中，在該半導體材料的該側壁部分上成長該磊晶結構包括形成具有兩個頂表面的該磊晶結構，其中每一頂表面以小於45°的一角度與實質上平行於該基板的一水平平面相交。
在某些實施方式中，在該半導體材料的該側壁部分上成長該磊晶結構包括形成具有一頂部邊緣的該磊晶結構，其中實質上垂直於該基板且垂直於該側壁部分的一平面在實質上平行於該基板的一線處與該頂部邊緣相交。
在某些實施方式中，該磊晶結構僅在該半導體材料的該側壁部分上成長。
在某些實施方式中，該磊晶結構在該半導體材料的該側壁部分上及在下伏於該磊晶結構的該基板的一部分上成長。
另一例示性方法包括：形成一凹部，其中該凹部以一半導體堆疊的相對的多個側壁為界；及藉由將成長在該些相應的相對的側壁上的磊晶部分合併而在該凹部中形成一磊晶結構。該些磊晶部分在具有一實質上{110}結晶取向的一界面處合併。
在該方法的某些實施方式中，該半導體堆疊包括：一第一半導體材料的一第一層；在該第一半導體材料的該第一層上方的一第二半導體材料的一第一層；在該第二半導體材料的該第一層上方的該第一半導體材料的一第二層；及在該第一半導體材料的該第二層上方的該第二半導體材料的一第二層。在該方法中，該些磊晶部分在該第二半導體材料的該第一層及該第二層上成長。
在某些實施方式中，每一磊晶部分係藉由將成長在該第二半導體材料的該第一層上的一下部磊晶段與成長在該第二半導體材料的該第二層上的一上部磊晶段合併而形成。該下部磊晶段及該上部磊晶段在具有一實質上{110}結晶取向的一平面處合併。
在某些實施方式中，形成該凹部包括在介於該第二半導體材料的該第一層與該第二層之間的該半導體堆疊的該些相對的側壁中形成一袋，且在該凹部中形成該磊晶結構包括封閉每一袋中的一氣隙。
在某些實施方式中，若一孔洞在介於該些磊晶部分之間的一界面處形成，則該孔洞具有小於1奈米的一臨界尺寸。
在某些實施方式中，該磊晶結構形成具有一頂表面，該頂表面具有一實質上{110}結晶取向。
在某些實施方式中，該凹部以在介於該些相對的側壁之間延伸的一底表面為界，且該方法進一步包括：於在該凹部中形成該磊晶結構之前，在該底表面上方形成一層。
在某些實施方式中，該凹部以在介於該些相對的側壁之間延伸的一底表面為界，且在該凹部中形成該磊晶結構包括封閉介於該磊晶結構與該底表面之間的一氣隙。
一例示性結構包括：一基板；一第一側壁，該第一側壁在該基板上方；一第二側壁，該第二側壁在該基板上方，其中該第二側壁面向該第一側壁，且其中一縫隙界定在介於該第一側壁與該第二側壁之間；及一磊晶結構，該磊晶結構以具有一{110}結晶取向的多個晶面在該第一側壁及該第二側壁上及在該縫隙中成長。
在某些實施方式中，該磊晶結構封閉介於該基板與該磊晶結構之間的一氣隙。
在某些實施方式中，該磊晶結構具有兩個頂表面，且每一頂表面以小於45°的一角度與實質上平行於該基板的一水平平面相交。
在某些實施方式中，該磊晶結構具有一頂部邊緣，且實質上垂直於該基板且垂直於該第一側壁及該第二側壁的一平面在實質上平行於該基板的一線處與該頂部邊緣相交。
在某些實施方式中，該磊晶結構不具有{111}晶面。
前述內容概述幾個實施方式的特徵，使得熟習此項技術者可更好地理解本揭示內容的態樣。熟習此項技術者應瞭解，該些技術者可容易將本揭示內容用作為設計或修改用於實現與本文中介紹的實施方式的相同目的及/或達成與本文中介紹的實施方式的相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，這樣的均等建構不背離本揭示內容的精神及範疇，且該些技術者可在不背離本揭示內容的精神及範疇的情況下作出本文中的各種改變、取代及改動。
100:方法 S102:操作 S104:操作 S106:操作 S108:操作 S110:操作 S112:操作 S114:操作 S116:操作 S118:操作 S120:操作 S122:操作 S124:操作 S126:操作 200:半導體裝置(GAA裝置) 202:基板(半導體材料、鰭片) 203:側壁 212:磊晶堆疊 214:磊晶層 216:磊晶層(磊晶半導體層) 217:遮罩層 218:第一遮罩層 219:第二遮罩層 220:鰭片(鰭片結構) 220a:部分 221:淺溝槽隔離特徵(隔離特徵、STI特徵) 222:犧牲閘極結構(虛設閘極結構) 223:犧牲閘極介電質(犧牲閘極介電層) 224:犧牲閘極電極(犧牲閘極電極層) 225:遮罩層 226:遮罩層 227:遮罩層 230:間隔物 231:襯裡層 232:主間隔物層 233:底部縫隙表面 234:縫隙(凹部) 235:鰭片區段 236:空穴 238:內部間隔物材料層 239:內部間隔物 240:磊晶S/D結構(源極/汲極區域、磊晶結構) 241:第一磊晶結構(磊晶結構) 242:第二磊晶結構(磊晶結構) 245:磊晶材料的部分(部分) 302:縫隙側壁 306:底部覆蓋物 308:底部氣隙 310:相對部分 311:底部縫隙結構 312:介電絕緣體 530:晶面 532:氣隙 534:空穴(袋) 550:周邊 552:y方向剖面(通道區域剖面、通道區域) 553:x方向上的寬度(寬度) 555:最小必需高度(高度) 560:頂表面 562:頂部邊緣 565:底邊內角 570:水平平面 575:頂部內角 580:介電塊 601:第一寬度(寬度) 602:第二寬度(寬度) 611:高度 612:高度 620:高度差 6—6:線 7—7:線 X:方向 Y:方向 Z:方向 [110]:結晶取向 [010]:結晶取向 [ 10]:結晶取向
本揭示內容的態樣將在結合圖式閱讀時自以下詳細描述最佳地瞭解。應注意，根據產業中的標準方法，各種特徵可不按比例繪製。實際上，為了論述清楚起見，各種特徵的尺寸可任意地增大或減小。 第1圖根據本揭示內容的各種態樣繪示用於形成半導體裝置的方法的流程圖。 第2圖至第5圖為根據本揭示內容的一些實施方式的處於製造的其他各種階段的半導體裝置的圖式透視圖。 第6A圖為根據本揭示內容的一些實施方式的處於製造的一進一步階段的第5圖的半導體裝置的一部分的圖式透視圖。 第6B圖為根據本揭示內容的一些實施方式的與第6A圖處於製造的相同階段的第5圖的半導體裝置的沿著y軸截取的橫截面視圖。 第7A圖為根據本揭示內容的一些實施方式的處於製造的一進一步階段的第5圖的半導體裝置的一部分的圖式透視圖。 第7B圖為根據本揭示內容的一些實施方式的與第7A圖處於製造的相同階段的第5圖的半導體裝置的沿著y軸截取的橫截面視圖。 第8圖及第9圖為根據本揭示內容的一些實施方式的處於製造的多個進一步階段的第7B圖的半導體裝置(關注介於多個鰭片區段之間的縫隙)的沿著y軸截取的橫截面視圖。 第10圖和第11圖、第12圖和第13圖、以及第14圖至第16圖為根據本揭示內容的一些實施方式的處於製造的多個進一步階段的第9圖的半導體裝置(關注介於多個鰭片區段之間的縫隙)的沿著y軸截取的橫截面視圖。 第17A圖為根據本揭示內容的一些實施方式的形成於具有(110)結晶取向的基板上方的半導體結構的俯視平面視圖。 第17B圖為根據本揭示內容的一些實施方式的沿著x軸截取的垂直橫截面視圖，繪示出在第17A圖的結構中的磊晶成長。 第17C圖為根據本揭示內容的一些實施方式的處於用於形成結構的初始磊晶成長階段且關注介於多個鰭片區段之間的縫隙的第17A圖的半導體結構的沿著x軸截取的橫截面視圖。 第17D圖為根據本揭示內容的一些實施方式的處於磊晶成長的一進一步階段且關注介於多個鰭片區段之間的縫隙的第17A圖的半導體結構的沿著x軸截取的橫截面視圖，類似於第11圖、第13圖及第16圖。 第18圖為根據本揭示內容的一些實施方式的磊晶結構的沿著y軸截取的圖式橫截面視圖。 第19圖為根據本揭示內容的一些實施方式的處於製造的另一個階段的半導體裝置的沿著y軸截取的圖式橫截面視圖。 第20圖為根據本揭示內容的一些實施方式的具有不同的通道區域寬度的兩個例示性半導體裝置的沿著y軸截取的圖式橫截面視圖，以說明對磊晶結構高度的所得影響。
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203:側壁
214:磊晶層
216:磊晶層(磊晶半導體層)
239:內部間隔物
530:晶面
532:氣隙
534:空穴(袋)
Z:方向
Y:方向
[110]:結晶取向
[010]:結晶取向
[
Figure 112113646-A0304-11-0002-1
10]:結晶取向

Claims (20)

  1. 一種製造半導體裝置的方法，包含： 在一基板上形成一鰭片結構，其中該鰭片結構包括具有實質上一{110}結晶取向的一半導體材料； 蝕刻該鰭片結構的一部分以暴露該半導體材料的一側壁部分；以及 在該半導體材料的該側壁部分上成長一磊晶結構，其中該磊晶結構以具有一{110}結晶取向的多個晶面增長。
  2. 如請求項1所述之製造半導體裝置的方法，其中該鰭片結構包括在該半導體材料下方的一下部材料層和在該半導體材料上方的一上部材料層，且其中蝕刻該鰭片結構的該部分以暴露該半導體材料的該側壁部分包含： 將一凹部蝕刻至該鰭片結構中以暴露該鰭片結構的一側表面； 蝕刻該鰭片結構的該側表面且選擇性地移除該下部材料層及該上部材料層的多個部分； 在該鰭片結構的該側表面上方形成一間隔物層；以及 蝕刻該間隔物層以暴露該半導體材料的該側壁部分，其中該間隔物層保持覆蓋該下部材料層及該上部材料層。
  3. 如請求項2所述之製造半導體裝置的方法，其中蝕刻該間隔物層包含：在該間隔物層中形成一袋，且其中在該半導體材料的該側壁部分上成長該磊晶結構包含：封閉在該袋中的一氣隙。
  4. 如請求項1所述之製造半導體裝置的方法，其中在該半導體材料的該側壁部分上成長該磊晶結構包含：形成具有兩個頂表面的該磊晶結構，其中每一頂表面以小於45°的一角與實質上平行於該基板的一水平平面相交。
  5. 如請求項1所述之製造半導體裝置的方法，其中在該半導體材料的該側壁部分上成長該磊晶結構包含：形成具有一頂部邊緣的該磊晶結構，其中實質上垂直於該基板且垂直於該側壁部分的一平面在實質上平行於該基板的一線處與該頂部邊緣相交。
  6. 如請求項1所述之製造半導體裝置的方法，其中該磊晶結構僅在該半導體材料的該側壁部分上成長。
  7. 如請求項1所述之製造半導體裝置的方法，其中該磊晶結構在該半導體材料的該側壁部分上及在下伏於該磊晶結構的該基板的一部分上成長。
  8. 一種製造半導體裝置的方法，該方法包含： 形成一凹部，其中該凹部以一半導體堆疊的相對的多個側壁為界；以及 藉由將成長在該些相應的相對的側壁上的多個磊晶部分合併而在該凹部中形成一磊晶結構，其中該些磊晶部分在具有一實質上{110}結晶取向的一界面處合併。
  9. 如請求項8所述之製造半導體裝置的方法，其中該半導體堆疊包含： 一第一半導體材料的一第一層； 在該第一半導體材料的該第一層上方的一第二半導體材料的一第一層； 在該第二半導體材料的該第一層上方的該第一半導體材料的一第二層；以及 在該第一半導體材料的該第二層上方的該第二半導體材料的一第二層， 其中該些磊晶部分在該第二半導體材料的該第一層及該第二層上成長。
  10. 如請求項9所述之製造半導體裝置的方法，其中每一磊晶部分係藉由將成長在該第二半導體材料的該第一層上的一下部磊晶段與成長在該第二半導體材料的該第二層上的一上部磊晶段合併而形成，其中該下部磊晶段及該上部磊晶段在具有一實質上{110}結晶取向的一平面處合併。
  11. 如請求項9所述之製造半導體裝置的方法，其中形成該凹部包含：在介於該第二半導體材料的該第一層與該第二層之間的該半導體堆疊的該些相對的側壁中形成一袋，且其中在該凹部中形成該磊晶結構包含：封閉在每一袋中的一氣隙。
  12. 如請求項8所述之製造半導體裝置的方法，其中若一孔洞在介於該些磊晶部分之間的一界面處形成，則該孔洞具有小於1奈米的一臨界尺寸。
  13. 如請求項8所述之製造半導體裝置的方法，其中該磊晶結構形成具有一頂表面，該頂表面具有一實質上{110}結晶取向。
  14. 如請求項8所述之製造半導體裝置的方法，其中該凹部以在介於該些相對的側壁之間延伸的一底表面為界，且其中該方法進一步包含：於在該凹部中形成該磊晶結構之前，在該底表面上方形成一層。
  15. 如請求項8所述之製造半導體裝置的方法，其中該凹部以在介於該些相對的側壁之間延伸的一底表面為界，且其中在該凹部中形成該磊晶結構包含：封閉介於該磊晶結構與該底表面之間的一氣隙。
  16. 一種半導體裝置，包含： 一基板； 一第一側壁，該第一側壁在該基板上方； 一第二側壁，該第二側壁在該基板上方，其中該第二側壁面向該第一側壁，且其中一縫隙界定在介於該第一側壁與該第二側壁之間；以及 一磊晶結構，該磊晶結構以具有一{110}結晶取向的多個晶面在該第一側壁及該第二側壁上及在該縫隙中成長。
  17. 如請求項16所述之半導體裝置，其中該磊晶結構封閉介於該基板與該磊晶結構之間的一氣隙。
  18. 如請求項16所述之半導體裝置，其中該磊晶結構具有兩個頂表面，其中每一頂表面以小於45°的一角度與實質上平行於該基板的一水平平面相交。
  19. 如請求項16所述之半導體裝置，其中該磊晶結構具有一頂部邊緣，其中實質上垂直於該基板且垂直於該第一側壁及該第二側壁的一平面在實質上平行於該基板的一線處與該頂部邊緣相交。
  20. 如請求項16所述之半導體裝置，其中該磊晶結構不具有多個{111}晶面。
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