TWI723288B - 半導體裝置及其製造方法 - Google Patents

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林耕竹
鄭雙銘
蔡騰群
彭辭修
顏甫庭
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Abstract

一實施例方法包括：於半導體鰭上方及沿半導體鰭側壁沉積第一介電薄膜，此半導體鰭自半導體基板起向上延伸。此方法進一步包括：於第一介電薄膜上方沉積介電材料；在半導體鰭頂表面下方對第一介電薄膜進行切槽，以界定虛設鰭，此虛設鰭包括介電材料上部；及於半導體鰭及虛設鰭上方及沿半導體鰭及虛設鰭側壁形成閘極堆疊。

Description

半導體裝置及其製造方法
本揭露是關於一種半導體裝置及其製造方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位攝像機，及其他電子設備。半導體裝置通常藉由以下方式製造而成：在半導體基板上方連續沉積絕緣層或介電層、導電層，及半導體材料層，並且使用微影術圖案化此多個材料層以在半導體材料層上形成電路組件及元件。
半導體工業藉由持續縮減最小特徵尺寸來不斷改良多種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此舉可讓更多組件整合至給定面積中。然而，隨著最小特徵尺寸縮減，應解決產生的額外問題。
依據一實施例，一方法包括：於半導體鰭上方及沿半導體鰭側壁沉積第一介電薄膜，此半導體鰭自半導體基板起向上延伸；於第一介電薄膜上方沉積介電材料；在半導體鰭頂表面下方對第一介電薄膜進行切槽，以界定虛設鰭，此虛設鰭包括介電材料上部；及於半導體鰭及虛設鰭上方及沿半導體鰭及虛設鰭側壁形成閘極堆疊。
依據一實施例，一裝置包括自半導體基板起向上延伸的第一半導體鰭及第二半導體鰭、隔離區域、虛設鰭，以及閘極堆疊。隔離區域包括第一介電薄膜且置於第一半導體鰭與第二半導體鰭之間。虛設鰭自隔離區域起向上延伸，其中虛設鰭包括第一介電材料，此第一介電材料自第一介電薄膜的最上層頂表面下方延伸至第一介電薄膜的最上層頂表面上方。閘極堆疊置於第一半導體鰭上方並沿第一半導體鰭側壁延伸，置於第二半導體鰭上方並沿第二半導體鰭側壁延伸，及置於虛設鰭上方並沿虛設鰭側壁延伸。
依據一實施例，一種方法包括於複數個半導體鰭上方及沿此複數個半導體鰭側壁沉積第一介電薄膜；於第一介電薄膜上方沉積介電材料，其中介電材料包括碳、金屬，或此兩者之組合，且其中介電材料沉積於複數個半導體鰭中每一者之間；平坦化介電材料以曝露第一介電薄膜；藉由使用蝕 刻劑來蝕刻第一介電薄膜，此蝕刻劑以大於介電材料之速率蝕刻第一介電薄膜，其中蝕刻第一介電薄膜界定了在第一介電薄膜頂表面上方延伸之複數個虛設鰭，且其中此複數個虛設鰭包括介電材料之至少一部分；及於複數個半導體鰭上方及沿複數個半導體鰭側壁形成閘極堆疊，並於複數個虛設鰭上方及沿複數個虛設鰭側壁形成閘極堆疊。
50:基板
50A:台面
50B:台面
50C:區域
50D:區域
51:間隔物
52:鰭
54:遮罩層
56:介電薄膜
58:介電薄膜
60:介電材料
61:空隙
62:虛設鰭
64:隔離區域
66:虛設介電層
68:虛設閘極層
70:遮罩層
72:虛設閘極
74:閘極間隔物
82:磊晶源極/汲極區域
88:注入式雷射二極體
92:閘極介電層
94:閘電極
108:注入式雷射二極體
110:觸點
112:觸點
202:介電材料
204:淺溝槽隔離區域
本揭示案之態樣在結合附圖閱讀以下詳細說明時得以最清晰地理解。應注意，依據產業中之標準實務，各種特徵並非按比例繪製。事實上，各種特徵之尺寸可任意增大或減小，以便於論述明晰。
第1圖以三維視圖圖示依據一些實施例之一鰭式場效電晶體的一實例。
第2圖、第3圖、第4圖、第5圖、第6圖、第7A圖、第7B圖、第8圖、第9圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第14C圖、第14D圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖，及第17C圖圖示依據一些實施例製造一裝置的中間階段之不同視圖。
第17D圖、第17E圖，及第17F圖圖示依據一些替代性實施例的裝置的不同視圖。
第18圖至第22圖圖示依據一些替代性實施例製造一裝置的中間階段的橫剖面視圖。
第23圖至第27圖、第28A圖、第28B圖，及第28C圖圖示依據一些替代性實施例製造一裝置的中間階段的橫剖面視圖。
第28D圖、第28E圖，及第28F圖圖示依據一些替代性實施例的裝置的不同視圖。
第29圖、第30A圖、第30B圖，及第30C圖圖示依據一些替代性實施例製造一裝置的中間階段的橫剖面視圖。
第31圖、第32A圖、第32B圖，及第32C圖圖示依據一些替代性實施例製造一裝置的中間階段的橫剖面視圖。
以下揭示案提供眾多不同實施例或實例以用於實施本發明之不同特徵。下文描述組件及配置之特定實例以簡化本揭示案。當然，此僅係實例，並非意欲限制。例如，下文描述中第一特徵於第二特徵上方或之上的形成可包括第一特徵與第二特徵直接接觸而形成的實施例，及亦可包括第一特徵與第二特徵之間可能形成額外特徵，以使得第一特徵 與第二特徵不可直接接觸的實施例。此外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係以簡單與明晰為目的，且其自身不規定本文論述之各種實施例及/或配置之間的關係。
而且，本案可能使用諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」等等空間相對術語以便於描述，以描述一個元件或特徵與另一(或更多個)元件或特徵的關係，如圖式中所示。除圖式中繪示之定向之外，空間相對術語意欲包括裝置在使用或操作中的不同定向。設備可能以其他方式定向(旋轉90度或其他定向)，且本案所使用之空間相對描述詞可由此進行同樣理解。
多種實施例提供了結構及製程以用於在具有鰭式場效電晶體(fin field effect transistor；finFET)的半導體基板上形成虛設鰭。在實施例的鰭式場效電晶體裝置製程期間，虛設閘極堆疊可初始於半導體鰭上方及沿半導體鰭側壁而形成。此等虛設閘極堆疊用作佔位，此等佔位用以界定後續形成之功能閘極堆疊在各種製造製程(例如，源極/汲極區域之形成等)期間的位置。此製程亦稱為替換閘極製程。
由於縮減半導體特徵之尺寸，可在進階技術節點中形成精細間距之虛設閘極堆疊。在精細間距之虛設閘極堆疊的形成期間，可能需要維持虛 設閘極堆疊之均勻圖案，甚至在未形成半導體鰭之區域中亦如此。例如，在具有不均勻鰭間隔之區域中，及/或在不同鰭式場效電晶體區域的邊界之間，虛設閘極堆疊可直接安置於圍繞半導體鰭安置的隔離區域上。然而，由於未在鰭上方及沿鰭側壁形成之虛設閘極堆疊之鰭間距及高深寬比，此等「未錨定」之虛設閘極堆疊可能易於在製造製程中塌陷。例如，錨定虛設閘極堆疊於半導體鰭上方及沿半導體鰭側壁而形成，並由虛設閘極堆疊形成於其上的半導體鰭提供結構性支撐。相較而言，未錨定之虛設閘極堆疊僅形成於隔離區域上方(例如，且不沿隔離區域側壁而形成)，且其實體牢固性低於錨定閘極堆疊。多種實施例意欲藉由形成虛設鰭(例如包括一或更多個絕緣層)以便錨定未形成於半導體鰭上之虛設閘極堆疊，來減少製造缺陷。已觀測到，以此方式錨定虛設閘極堆疊使製造缺陷減少。虛設鰭的另一益處是有能力在源極/汲極磊晶生長製程期間，使用虛設鰭減少源極/汲極的橋接，如下文更詳細所述。
第1圖以三維視圖圖示依據一些實施例之一鰭式場效電晶體的一實例。鰭式場效電晶體包括基板50(例如，半導體基板)上之鰭52。隔離區域64置於基板50中，及鰭52自相鄰隔離區域64之間向上方突出。儘管隔離區域64被描述/圖示為與基板50 分離，但本案中所用之術語「基板」可用以指示僅半導體基板或包括隔離區域之半導體基板。閘極介電層92沿側壁及在鰭52頂表面上方定位，且閘電極94位於閘極介電層92上方。源極/汲極區域82置於鰭52相對於閘極介電層92及閘電極94而言的相對側。第1圖進一步圖示其他圖式中使用的參考橫剖面。橫剖面A-A沿閘電極94的縱軸及處於例如鰭式場效電晶體之源極/汲極區域82之間的垂直於電流方向的方向上。橫剖面B-B平行於橫剖面A-A，並延伸穿過鰭式場效電晶體之源極/汲極區域。橫剖面C-C垂直於橫剖面A-A，且沿鰭52之縱軸處於例如鰭式場效電晶體之源極/汲極區域82之間電流的方向上。為清晰起見，後續圖式參看此等參考橫剖面。
第2圖到第17C圖是依據一些實施例製造鰭式場效電晶體的中間階段的不同視圖。第2圖到第8圖、第18圖到第27圖、第29圖，及第30圖圖示了第1圖中所示的參考橫剖面A-A，不同之處在於多個鰭/鰭式場效電晶體。第9圖圖式了自上而下俯視圖。在第10A圖到第17C圖及第28A圖到第28C圖中，編號數字以「A」結尾的圖式沿第1圖中所示的參考橫剖面A-A而圖示；編號數字以「B」結尾的圖式沿第1圖中所示的類似橫剖面B-B而圖示；編號數字以「C」結尾的圖式沿第1圖中所示的類似橫剖面C-C而圖示，不同之處在於多個/鰭式場效電晶體。此外，第 17D圖及第28D圖沿第1圖中所示的參考橫剖面A-A而圖示；第17E圖、第14D圖，及第28E圖沿第1圖中所示的參考橫剖面B-B而圖示；且第17F圖及第27F圖沿第1圖中所示的參考橫剖面C-C而圖示。
在第2圖中，提供基板50。基板50可為半導體基板，如整塊半導體、絕緣體上半導體(semiconductor-on-insulator；SOI)基板，等等，此半導體基板可經摻雜(例如摻雜p型或n型摻雜劑)。基板50可為晶圓，如矽晶圓。一般而言，SOI基板是形成於絕緣體層上的半導體材料層。絕緣體層可例如為埋置式氧化物(buried oxide；BOX)層、氧化矽層，等等。絕緣體層裝設在通常為矽或玻璃基板的基板上。亦可使用其他基板，如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP，及/或GaInAsP；或上述各者之組合。
基板50具有區域50C及區域50D。區域50C可用於形成n型裝置，如N型金氧半導體電晶體，例如n型鰭式場效電晶體。區域50D可用於形成p型裝置，如P型金氧半導體電晶體，例如p型鰭式場效電晶體。區域50C可與區域50D實體分離(如間隔物51所示)，且任何數目之裝置特徵(例如，其他活性裝 置、摻雜區域、絕緣結構等)可沉積於區域50C與區域50D之間。在一些實施例中，區域50C及區域50D皆用以形成同一型裝置，如此兩個區域皆用於n型裝置或p型裝置。在後續描述中，僅圖示一個區域(例如，區域50C或50D)，且描述了在其他區域中形成不同特徵時的差異。
在第3圖中，鰭52形成於基板50中。鰭52為半導體條。在一些實施例中，鰭52可藉由在基板50中蝕刻溝槽來形成於基板50中。此蝕刻可為任何可接受製程，如反應性離子蝕刻(reactive ion etch；RIE)、中性射束蝕刻(neutral beam etch；NBE)等等，或上述各者之組合。此蝕刻可為各向異性的。在此實施例中，遮罩層54可用以界定鰭52之圖案。在一些實施例中，遮罩層54可包括氧化矽、氮化矽、氧氮化矽，等等。在一些實施例中，遮罩層54包括多個子層，如位於氧化矽子層上方的氮化矽子層。
鰭可藉由任何適合方法進行圖案化。例如，鰭可藉由使用一或更多個光微影製程而經圖案化，製程包括雙圖案化或多圖案化製程。一般而言，雙圖案化或多圖案化製程結合了光微影及自對準製程，允許產生某種圖案，此等圖案具有例如間距，此等間距小於使用單次直接光微影製程而獲取的間距。例如，在一個實施例中，犧牲層形成於基板上方，且藉由使用光微影製程而經圖案化。間隔物藉 由使用自對準製程沿經圖案化的犧牲層側邊而形成。隨後移除犧牲層，且剩餘間隔物可隨後用以圖案化鰭。
在第4圖中，在鰭52上方且沿鰭52側壁而沉積介電薄膜56。介電薄膜56可進一步在鰭52之間沿鰭52頂表面及基板50頂表面延伸。介電薄膜56之沉積可藉由使用等形沉積製程而執行，如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)，等等。介電薄膜56可包括任何適用絕緣材料，如氧化矽，等等。
在第5圖中，可選的介電薄膜58沉積於介電薄膜56上方，使得介電薄膜58沿鰭52的側壁及頂表面安置。介電薄膜58可進一步在鰭52之間沿基板50頂表面延伸。介電薄膜58之沉積可藉由使用等形沉積製程而執行，如化學氣相沉積、原子層沉積，等等。介電薄膜58可包括含碳介電薄膜(例如含碳氧化物，如SiOC)、含金屬介電薄膜(例如含金屬氧化物，如SiO與金屬之組合)、上述各者之組合，等等。在其他實施例中，可省略介電薄膜58(例如參看第17C圖至第17E圖)。
在第6圖中，在介電薄膜56及58上方沉積介電材料60。介電材料60可沉積於鰭52之間以填充或過度填充鰭52之間的區域。在一些實施例中，介電材料60可藉由使用可流動沉積製程、旋塗製程等 而沉積。在一些實施例中，介電材料60之沉積可界定鰭52中相鄰鰭之間、介電材料60與介電薄膜56/58之間的空隙61。空隙61可例如由於鰭52中相鄰鰭之間的高深寬比而形成。空隙61高度可小於後續形成之虛設鰭的最終高度(例如，空隙61頂部可低於虛設鰭62頂部，參看第8圖)。藉由觀察此高度關係已觀測到，裝置效能不因此空隙61的存在而受不利影響。在其他實施例中，未形成空隙61。介電材料60可包括含碳介電薄膜(例如含碳氧化物，如SiOC)、含金屬介電薄膜(例如含金屬氧化物，如SiO與金屬之組合)，等等。在一些實施例中，介電材料60中以重量計的碳及/或金屬百分數少於介電薄膜58中以重量計的對應碳及/或金屬百分數(若存在)。例如，介電薄膜58可包括以重量計含碳超過10%的SiOC，而介電材料60可包括以重量計含碳不足10%的SiOC。
在第7A圖中，平坦化(例如，化學機械研磨(chemical mechanical polish；CMP))及/或回蝕製程(例如，乾式蝕刻製程)用以曝露鰭52的上表面。特定而言，移除介電材料60上部、介電薄膜58(若存在)、介電薄膜56，及遮罩層54，以曝露鰭52。在一些實施例中，曝露鰭52導致介電材料60、介電薄膜58、介電薄膜56，及鰭52的上表面大體上共面。在其他實施例中，曝露鰭52導致介電材料60、介電薄 膜58、介電薄膜56，及鰭52的上表面大體上不共面(請參看例如第7B圖)。高度差可歸因於鰭52、介電薄膜56、介電薄膜58(若存在)，及介電材料60的不同材料組成在適用的平坦化製程期間，以不同速率進行研磨/蝕刻。儘管後續圖式將此等上表面圖示為共面以便於說明，但應理解，如第7B圖所示，亦在後續處理步驟及/或後續描述實施例中設想具有非共面上表面的實施例。
在第8圖中，在介電薄膜56上執行額外的回蝕製程。對介電薄膜56切槽，以使得半導體鰭52及虛設鰭62之部分突出至介電薄膜56的頂表面上方。在一些實施例中，切槽之後，半導體鰭52高度可大體上等於虛設鰭62高度。虛設鰭62由介電薄膜58(若存在)的上部及介電材料60上部形成，此等上部在介電薄膜56頂表面上方延伸。由此，虛設鰭62可具有不同於半導體鰭52的材料組成，且虛設鰭62可為隔離鰭。而且，介電薄膜56的剩餘部分、介電薄膜58下部，及介電材料60下部(共同稱為隔離區域64)在相鄰鰭52之間提供電隔離，且可進一步在鰭52之間提供淺溝槽隔離(shallow trench isolation；STI)區域，以使得無需形成單獨的STI區域。
在其他實施例中，形成一單獨淺溝槽隔離區域(例如，在介電薄膜56底表面與基板50之間)。例如，第29圖圖示一實施例，其中單獨淺溝槽 隔離區域204形成於介電薄膜56底表面與基板50頂表面之間(標記符號為50A)。淺溝槽隔離區域204可包括適當絕緣材料，如氧化矽、氮化矽、氧氮化矽，上述各者之組合，等等。在第29圖之實施例中，個別鰭52可由台面50A(有時稱為冠部)連接。台面50A是基板50之一部分。多個鰭52可自單個台面50A延伸，此台面連接至基板50下部(標記符號為50B)。台面50A在高深寬比鰭(例如，鰭52)的形成中提供改良的結構穩定性。淺溝槽隔離區域204可經形成以沿鰭52下部延伸，及沿台面50A側壁延伸。在多個實施例中，可在介電薄膜56沉積之前圖案化台面50A及形成淺溝槽隔離區域204。儘管後續圖式圖示了不包括台面50A及淺溝槽隔離區域204的實施例，但此僅為便於說明。應認識到，第29圖中之實施例可併入後續製程步驟中，並結合後續描述。例如，第30A圖、第30B圖，及第30C圖圖示進一步處理之後的鰭式場效電晶體裝置，此處理例如使用與下文中第10A圖到第17C圖中所述製程類似的製程，在此等圖式中，類似元件符號指示使用類似製程形成的類似元件，包括如第29圖中所述的單獨淺溝槽隔離區域。第30A圖沿第1圖之參考橫剖面A-A截取；第30B圖沿第1圖之參考橫剖面B-B截取；及第30C圖沿第1圖之參考橫剖面C-C截取。
繼續參考第8圖，圖案化介電薄膜56可使用選擇性蝕刻製程，此製程以大於介電薄膜58、介電材料60，及鰭52的速率選擇性地蝕刻介電薄膜56。例如，蝕刻製程可使用含氟及含氮等之化學品，且蝕刻可在約攝氏30度至約攝氏120度之溫度下執行。此種選擇性蝕刻可藉由例如在介電薄膜58及介電材料60中納入碳及/或金屬而得以實現。
在一些實施例中，在N型金氧半導體區域中磊晶生長材料的不同於P型金氧半導體區域中的材料，可能是有利的。在多種實施例中，鰭52可由矽鍺(SixGe1-x，其中x之範圍可自0至1)、碳化矽、純或大體上純的鍺、第III-V族化合物半導體、第II-VI族化合物半導體等形成。例如，用於形成第III-V族化合物半導體的可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP，等等。
此外，在第8圖中，適用之井(未圖示)可形成於鰭52及/或基板50中。在一些實施例中，P井可形成於區域50C中，且N井可形成於區域50D中。在一些實施例中，P井或N井皆形成於區域50C及區域50D中。
在具有不同井類型的實施例中，針對區域50C及區域50D的不同佈植步驟(參看第2圖)可藉由使用光阻劑或其他遮罩(未圖示)而實現。例如， 光阻劑可在區域50C中形成於鰭52及虛設鰭62上方。光阻劑經圖案化以曝露基板50的區域50D，如P型金氧半導體區域。光阻劑可藉由使用旋塗技術而形成，且可藉由使用可接受的光微影技術而經圖案化。一旦圖案化光阻劑，則在區域50D中執行n型雜質佈植，且光阻劑可充當遮罩以大體上防止n型雜質被佈植至區域50C中，如N型金氧半導體區域。n型雜質可為佈植在區域中的磷、砷等，濃度可等於或小於1018cm-3，如在約1017cm-3與約1018cm-3之間。佈植之後，移除光阻劑，如藉由可接受的灰化製程。
在區域50D的佈植之後，光阻劑形成於區域50D中的鰭52及虛設鰭62上方。光阻劑經圖案化以曝露基板50的區域50C，如N型金氧半導體區域。光阻劑可藉由使用旋塗技術而形成，且可藉由使用可接受的光微影技術而經圖案化。一旦圖案化光阻劑，則在區域50C中執行p型雜質佈植，且光阻劑可充當遮罩以大體上防止p型雜質被佈植至區域50D中，如P型金氧半導體區域。p型雜質可為佈植在區域中的硼、BF2等，濃度可等於或小於1018cm-3，如在約1017cm-3與約1018cm-3之間。佈植之後，可移除光阻劑，如藉由可接受的灰化製程。
區域50C及區域50D的佈植之後，可執行退火以活化已佈植的p型及/或n型雜質。在一些實施 例中，生長的磊晶鰭材料可在生長期間原位摻雜，此可免除佈植，但原位及佈植摻雜亦可一起使用。
第9圖圖示鰭52及虛設鰭62的自上而下的俯視圖。如圖所示，鰭52被絕緣材料包圍(例如介電薄膜56、介電薄膜58，及介電材料60之組合)。此外，在虛設鰭62中，介電材料60可被介電薄膜58包圍。第9圖圖示多種橫剖面，此等橫剖面在後續圖式中作為參考。橫剖面D-D對應於第1圖之橫剖面A-A；橫剖面E-E對應於第1圖之橫剖面B-B；及橫剖面F-F對應於第1圖之橫剖面C-C。
在第10A圖、第10B圖，及第10C圖中，虛設介電層66形成於鰭52及虛設鰭62上。第10A圖圖示沿第9圖之線D-D及第1圖之線A-A截取之橫剖面視圖；第10B圖圖示沿第9圖之線E-E及第1圖之線B-B截取之橫剖面視圖；及第10C圖圖示沿第9圖之線F-F及第1圖之線C-C截取之橫剖面視圖。虛設介電層66可為例如氧化矽、氮化矽、上述各者之組合，等等，且可根據可接受技術而沉積或熱生長。例如，第10A圖到第10C圖圖示使用實施例熱氧化製程而形成的虛設介電層66，在此製程中虛設介電層66經選擇性生長於半導體鰭52上，而不生長於虛設鰭62上。在其他實施例中(例如，沉積虛設介電層66)，虛設介電層66形成於半導體鰭52及虛設鰭62上。虛設閘極層68形成於虛設介電層66上方，及遮罩層70形成於 虛設閘極層68上方。虛設閘極層68可沉積於虛設介電層66上方，隨後如藉由化學機械研磨而經平坦化。遮罩層70可沉積於虛設閘極層68上方。虛設閘極層68可為導電材料，且可選自包括多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物，及金屬之群組。在一個實施例中，使非晶矽沉積並再結晶，以產生多晶矽。虛設閘極層68可藉由物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積、濺射沉積或其他本領域中已知並使用的導電材料沉積技術沉積而成。虛設閘極層68可由相對於隔離區域的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層70可包括例如SiN、SiON，等等。在此實例中，單個虛設閘極層68及單個遮罩層70形成在整個區域50C及區域50D中(請參看第2圖)。在一些實施例中，單獨虛設閘極層可形成於區域50C及區域50D中，及單獨遮罩層可形成於區域50C及區域50D中。
第11A圖到第17C圖圖示實施例裝置製造中的各種額外步驟。第11A圖到第16C圖圖示區域50C及區域50D中任一者中的特徵。例如，第11A圖到第16C圖中圖示的結構皆適用於區域50C及區域50D。在每個圖式的附圖文字中描述區域50C及區域50D的結構差異(若有)。
在第11A圖、第11B圖、第11C圖，及第11D圖中，遮罩層70可藉由使用可接受的光微影術及蝕刻技術經圖案化，以形成遮罩70。第11D圖圖示半導體裝置的自上而下的俯視圖。第11圖圖示各種橫剖面，此等橫剖面在後續圖式中作為參考。橫剖面D-D對應於第1圖之橫剖面A-A；橫剖面E-E對應於第1圖之橫剖面B-B；及橫剖面F-F對應於第1圖之橫剖面C-C。第11A圖圖示沿第1圖之線A-A及第11D圖之線D-D截取之橫剖面視圖；第11B圖圖示沿第1圖之線B-B及第11D圖之線E-E截取之橫剖面視圖；及第11C圖圖示沿第1圖之線C-C及第11D圖之線F-F截取之橫剖面視圖。
遮罩70的圖案隨後藉由可接受的蝕刻技術而被轉移至虛設閘極層78及虛設介電層66，以形成虛設閘極72。虛設閘極72覆蓋鰭52之相應的通道區域。遮罩70之圖案可用以使每個虛設閘極72實體分隔開相鄰的虛設閘極。虛設閘極72亦可具有大體上垂直於相應磊晶鰭52及虛設鰭62之長度方向的長度方向。此外，虛設鰭62可為形成於虛設鰭62上方且沿虛設鰭62側壁形成的虛設閘極72提供額外結構性支撐。例如，在不存在虛設鰭62的情況下，未置於鰭52上方的虛設閘極72可形成有平坦的底表面。在此種實施例(例如不存在虛設鰭62的情況下)中，具有平坦的底表面的虛設閘極72具有較差的結構性 支撐，尤其在虛設閘極72具有高深寬比(例如，高度範圍自約130nm至約20nm)時可能塌陷，從而造成製造缺陷。由此，在各種實施例中，納入虛設鰭62可有利地改良對虛設閘極72之結構性支撐，並減少製造缺陷。
而且，閘極密封間隔物(未明確圖示出)可形成於虛設閘極72、遮罩70，及/或鰭52的曝露的表面上。在熱氧化或沉積之後進行各向異性蝕刻，可形成閘極密封間隔物。
形成閘極密封間隔物之後，可執行對輕摻雜源極/汲極(lightly doped source/drain；LDD)區域(未明確圖示出)的佈植。在具有不同裝置類型(類似於上文第8圖中論述的佈植)的實施例中，諸如光阻劑之遮罩可形成於區域50C上方，同時曝露區域50D，並可在區域50D中將適宜類型(例如，n型或p型)的雜質佈植至曝露的鰭52中。遮罩可隨後被移除。隨後，諸如光阻劑之遮罩可形成於區域50D上方，同時曝露區域50C，並可在區域50C中將適宜類型的雜質佈植至曝露的鰭52中。可隨後移除遮罩。n型雜質可為先前論述之n型雜質中任何者，而p型雜質可為先前論述之p型雜質中任何者。輕摻雜源極/汲極區域可具有自約1015cm-3至約1016cm-3的雜質濃度。可使用退火來活化佈植之雜質。
在第12A圖、第12B圖，及第12C圖中，閘極間隔物74沿虛設閘極72側壁而形成於閘極密封間隔物(未明確圖示出)上。閘極間隔物74可藉由等形沉積一材料及後續各向異性地蝕刻此材料而形成。閘極間隔物74之此材料可為氮化矽、SiCN，上述各者之組合，等等。
在第13A圖、第13B圖、第13C圖、第14A圖、第14B圖，及第14C圖中，磊晶源極/汲極區域82形成於鰭52中。磊晶源極/汲極區域82形成於鰭52中，以使得每個虛設閘極72置於成對的各個相鄰磊晶源極/汲極區域82之間。在一些實施例中，磊晶源極/汲極區域82可延伸至鰭52中。在一些實施例中，閘極間隔物74用以分隔磊晶源極/汲極區域82與虛設閘極72達一適宜的橫向距離，以使得磊晶源極/汲極區域82不在所產生的鰭式場效電晶體的後續形成的閘極中發生短路。
首次參看第13A圖、第13B圖，及第13C圖，蝕刻半導體鰭52之部分，如第1圖的橫剖面B-B及C-C中，鰭52中未被虛設閘極72遮蔽之部分(請參看第13B圖，及第13C圖)。蝕刻半導體鰭52時可在介電薄膜56頂表面下方對半導體鰭52進行切槽。對鰭52切槽時可使用選擇性蝕刻製程，此製程蝕刻鰭52，但不會顯著蝕刻虛設閘極72或虛設鰭62。在多 種實施例中，鰭52可在區域50B及50C中單獨切槽，例如同時其他區域被遮蔽。
在第14A圖、第14B圖，及第14C圖中，區域50C中之磊晶源極/汲極區域82(例如N型金氧半導體區域)可藉由以下方式形成：遮蔽區域50D(例如P型金氧半導體區域)，隨後蝕刻區域50C中之鰭52之源極/汲極區域以在鰭52中形成凹槽。隨後，區域50C中之磊晶源極/汲極區域82在凹槽中磊晶生長。磊晶源極/汲極區域82可包括任何適宜用於n型鰭式場效電晶體的材料。例如，若鰭52為矽，則區域50C中之磊晶源極/汲極區域82可包括矽、SiC、SiCP、SiP，等等。區域50C中之磊晶源極/汲極區域82可具有從鰭52的相應表面凸起的表面，且可具有小面。在一些實施例中，虛設鰭62在區域50C中之磊晶源極/汲極區域82的相鄰者之間提供實體分隔，並防止區域50C中之相鄰磊晶源極/汲極區域82在磊晶期間融合。
區域50D中之磊晶源極/汲極區域82(例如P型金氧半導體區域)可藉由以下方式形成：遮蔽區域50C(例如N型金氧半導體區域)，隨後蝕刻區域50D中之鰭52之源極/汲極區域以在鰭52中形成凹槽。隨後，區域50D中之磊晶源極/汲極區域82在凹槽中磊晶生長。磊晶源極/汲極區域82可包括任何適宜用於p型鰭式場效電晶體的材料。例如，若鰭52為矽，則 區域50D中之磊晶源極/汲極區域82可包括SiGe、SiGeB、Ge、GeSn，等等。區域50D中之磊晶源極/汲極區域82亦可具有表面自鰭52的各個表面凸起，且可具有小面。在一些實施例中，虛設鰭62在區域50D中之磊晶源極/汲極區域82的相鄰者之間提供實體分隔，並防止區域50D中之相鄰磊晶源極/汲極區域82在磊晶期間融合。
磊晶源極/汲極區域82及/或鰭52可利用摻雜劑佈植以形成源極/汲極區域，此類似於先前論述之用於形成輕摻雜源極/汲極區域的製程，隨後再進行退火。源極/汲極區域可具有約1019cm-3與約1021cm-3之間的雜質濃度。源極/汲極區域之n型及/或p型雜質可為先前論述之雜質中的任何雜質。在一些實施例中，磊晶源極/汲極區域82可在生長期間進行原位摻雜。
由於用以在區域50C及區域50D中形成磊晶源極/汲極區域82之磊晶生長製程，磊晶源極/汲極區域82之上表面具有小面，此等小面橫向向外延伸至鰭52的側壁之外。如第14B圖所示，磊晶源極/汲極區域82之上表面可接觸虛設鰭62側壁，且虛設鰭62可防止相鄰的磊晶源極/汲極區域82融合。此在不同裝置間隔距離很小的晶片的精細間距區域(例如，記憶體區域)中尤其有利，且虛設鰭62可用以防止彼此相鄰之不同裝置(例如n型裝置及p型裝置)的 磊晶源極/汲極區域82融合。或者，如第14D圖所示，可在形成磊晶源極/汲極區域82之前回蝕虛設鰭62。例如，第14D圖中之虛設鰭52高度H2可小於第13B圖及第14B圖中之虛設鰭52高度H1。由於蝕刻，虛設鰭62並未防止相鄰磊晶源極/汲極區域的融合。因此，在第14D圖中，一些磊晶源極/汲極區域82在虛設鰭52上方延伸，並具有融合輪廓。融合之磊晶源極/汲極區域可有利於增大裝置的電流傳輸面積，由此降低電阻。在一些實施例中，第14B圖與第14D圖中磊晶源極/汲極區域82與虛設鰭62之不同輪廓可結合在單個晶粒中。例如，具有第14B圖中圖示之配置(例如，未融合之源極/汲極區域)的磊晶源極/汲極區域82及虛設鰭62可見於晶粒之第一區域中，而具有第14D圖中圖示之配置(例如，融合之源極/汲極區域)的磊晶源極/汲極區域82及虛設鰭62可見於晶粒之第二區域中。在特定實例中，晶粒的第一區域是記憶體區域，而晶粒的第二區域是邏輯區域。後續實施例僅說明未融合之磊晶源極/汲極區域82；然而，結合第14D圖描述的融合磊晶源極/汲極區域82亦可替代地或與未融合磊晶源極/汲極區域組合地應用於後續實施例。
在第15A圖、第15B圖，及第15C圖中，注入式雷射二極體88沉積於第14A圖、第14B圖，及第14C圖中圖示的結構上方。注入式雷射二極體88可由 介電材料形成，且可藉由任何適合方法而沉積，如化學氣相沉積、電漿增強化學氣相沉積，或可流動化學氣相沉積。介電材料可包括磷矽酸玻璃(PSG)、硼矽酸玻璃(BSG)、硼摻雜磷矽酸玻璃(BPSG)、無摻雜矽酸玻璃(USG)，等等。可使用藉由任何可接受製程而形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer；CESL)(未圖示)置於注入式雷射二極體88與磊晶源極/汲極區域82、與硬質遮罩70，及與閘極間隔物74之間。
隨後，可執行諸如化學機械研磨之平坦化製程，以使得注入式雷射二極體88的頂表面與虛設閘極層68之頂表面齊平。在一實施例中，平坦化製程藉由使用平坦化系統200而執行。平坦化製程亦可移除虛設閘極層68上之遮罩70，及閘極密封間隔物及閘極間隔物74沿遮罩70側壁之部分。平坦化製程之後，虛設閘極層68頂表面、閘極間隔物74，及注入式雷射二極體88為齊平的。因此，虛設閘極層68的頂表面經由注入式雷射二極體88而曝露。
平坦化之後，虛設閘極層68及直接位於曝露的虛設閘極層68下層的虛設介電層66之部分在一或更多個蝕刻步驟中被移除，以便形成凹槽。在一些實施例中，虛設閘極層68藉由各向異性乾式蝕刻製程而被移除。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，此等蝕刻氣體選擇性地蝕刻 虛設閘極層68，而不蝕刻注入式雷射二極體88或閘極間隔物74。每一凹槽曝露相應鰭52之通道區域。每一通道區域置於成對的相鄰磊晶源極/汲極區域82之間。在移除期間，虛設介電層66可用作蝕刻虛設閘極層68時的蝕刻停止層。隨後，可在移除虛設閘極層68之後，移除虛設介電層66。
在第16A圖、第16B圖，及第16C圖中，形成閘極介電層92及閘電極94以用於替換閘極。閘極介電層92等形沉積於凹槽中，如鰭52/虛設鰭62之頂表面及側壁上，及閘極密封間隔物74之側壁上。閘極介電層92亦可形成於注入式雷射二極體88之頂表面上。依據一些實施例，閘極介電層92包括氧化矽、氮化矽，或多層之上述兩者。在一些實施例中，閘極介電層92為高介電常數介電材料，且在此等實施例中，閘極介電層92可具有大於約7.0之介電常數值，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb之金屬氧化物或矽化物，及上述各者之組合。閘極介電層92之形成方法可包括分子射束沉積(Molecular-Beam Deposition；MBD)、原子層沉積、電漿增強化學氣相沉積，等。
閘電極94分別沉積於閘極介電層92上方。閘電極94可為含金屬材料，如TiN、TaN、TaC、Co、Ru、Al、上述各者之組合，或多層上述材料。例如，儘管圖示了單個閘電極94，但任何數目之功 函數調諧層可沉積在凹槽90中。填充閘電極94之後，可執行諸如化學機械研磨之平坦化製程以移除閘極介電層92及閘電極94材料之多餘部分，此等多餘部分位於注入式雷射二極體88的頂表面上方。閘電極94及閘極介電層92的材料剩餘部分可由此形成所得到的鰭式場效電晶體的替換閘極。閘電極94及閘極介電層92可共同稱為「閘極」或「閘極堆疊」。閘極及閘極堆疊可沿鰭52的通道區域側壁延伸，及沿虛設鰭62側壁延伸。
閘極介電層92在區域50C及區域50D中之形成可同時發生，以使得每個區域中之閘極介電層92由相同材料而形成，且閘電極94之形成可同時發生，以使得每個區域中之閘電極94由相同材料而形成。在一些實施例中，每個區域中之閘極介電層92可藉由不同製程而形成，以使得閘極介電層92可為不同材料，且每個區域中之閘電極94可藉由不同製程而形成，以使得閘電極94可為不同材料。使用不同製程時，可使用多種遮蔽步驟以遮蔽及曝露適宜區域。
在第17A圖、第17B圖，及第17C圖中，注入式雷射二極體108沉積於注入式雷射二極體88上方。在一實施例中，注入式雷射二極體108是藉由可流動之化學氣相沉積方法形成之可流動薄膜。在一些實施例中，注入式雷射二極體108係由介電材料所 形成，如PSG、BSG、BPSG、USG，等等，且可藉由任何適合方法而沉積，如化學氣相沉積及電漿增強化學氣相沉積。
此外，在第17A圖、第17B圖，及第17C圖中，觸點110及112藉由使用實施例觸點形成製程，穿過注入式雷射二極體108及注入式雷射二極體88而形成。在一些實施例中，在形成觸點112之前，可執行退火製程以在磊晶源極/汲極區域82與觸點112之間的界面處形成矽化物。觸點110實體且電連接至閘電極94，而觸點112實體且電連接至磊晶源極/汲極區域82。第17C圖圖示在同一橫剖面中的觸點110及112；然而在其他實施例中，觸點110及112可置於不同橫剖面中。此外，觸點110及112在第17A圖、第17B圖及第17B圖中的位置僅以說明為目的，且並非意欲進行任何限制。例如，如圖所示，觸點110可垂直對準半導體鰭52，或可在閘電極94上置於不同位置。而且，可在形成觸點110之前、之同時，或之後形成觸點112。
第17D圖、第17E圖，及第17F圖圖示一裝置，其中省略了介電薄膜58。在此種實施例中，虛設鰭62由介電材料60中於介電薄膜56上方延伸之部分界定。由於虛設鰭62係由單個薄膜界定，因此虛設鰭62可整體具有同一材料組成。此外，介電薄膜 56、介電材料60下部，與空隙61(若存在)之組合可在相鄰半導體鰭52之間提供隔離。
第18圖至第22圖圖示依據其他實施例製造裝置時的中間階段的橫剖面視圖。與第2圖到第9圖的實施例不同，在第18圖至第22圖中，在形成介電薄膜56之前移除遮罩層54(例如使用適合的平坦化或回蝕製程)。在此種實施例中，介電薄膜56可直接形成於半導體鰭52的頂表面上，無需任何介入遮罩層54。後續處理可大體上類似於第2圖到第9圖的實施例，其中類似的元件符號指示藉由類似製程形成的類似元件。例如，在第19圖中，在介電薄膜56上方沉積可選的介電薄膜58。在第20圖中，在介電薄膜56及介電薄膜58(若存在)上方沉積介電材料60。介電材料60經沉積以至少部分地填充半導體鰭52之間的區域，且介電材料60進一步經沉積以過度填充並覆蓋介電薄膜56及58(若存在)。在第21圖中，對介電材料60應用平坦化製程以曝露鰭52、介電薄膜56，及介電薄膜58(若存在)的頂表面。儘管第21圖圖示鰭52、介電薄膜56、介電薄膜58，及介電材料60在平坦化之後為共面，但在其他實施例中，此等頂表面可為不共面(例如，如第7B圖中所示)。隨後，在第22圖中，對介電薄膜56執行回蝕製程以界定半導體鰭52及虛設鰭62(例如包括介電薄膜58(若存在)上部及介電材料60上部)。形成半導體 鰭52及虛設鰭62形成之後(請參看第22圖)，可執行額外的製程步驟(類似於第10A圖至第17C圖中論述的彼等步驟)以便形成功能性鰭式場效電晶體裝置。儘管第18圖到第22圖圖示了包含可選的介電薄膜58，但在其他實施例中，可不包括介電薄膜58，且介電材料60可直接沉積於介電薄膜56上。
第23圖至第27圖圖示依據其他實施例製造裝置時的中間階段的橫剖面視圖。第23圖圖示類似於第6圖之製造階段的橫剖面，其中類似的元件符號指示藉由類似製程形成的類似元件。儘管第23圖圖示包括介電薄膜58，但介電薄膜58是可選的。在其他實施例中，不包括介電薄膜58(例如，參看第28D圖、第28E圖，及第28F圖)。
在第24圖中，回蝕製程用以圖案化介電材料60，以使得介電薄膜58(若存在)或介電薄膜56(若不包括可選的介電薄膜58)曝露。在第25圖中，在介電薄膜56及介電薄膜58上方沉積介電材料202。在一些實施例中，介電材料202可藉由使用可流動沉積製程、旋塗製程等而沉積。介電材料202可包括含碳介電薄膜(例如含碳氧化物，如SiOC)、含金屬介電薄膜(例如含金屬氧化物，如SiO與金屬之組合)，等等。在一些實施例中，介電材料60中以重量計的碳及/或金屬百分數少於介電薄膜58中以重量計的對應碳及/或金屬百分數。例如，介電薄膜 58可包括以重量計含碳超過10%的SiOC，而介電材料60可包括以重量計含碳不足10%的SiOC。介電材料202與介電材料60的材料組成可為相同或不同。例如，介電材料202及介電材料60可具有以重量計相同百分數的碳/金屬，或以重量計不同百分數的碳/金屬。在一些實施例中，介電材料202為介電材料60提供額外保護，並封裝介電材料60。
在第26圖中，平坦化(例如，化學機械研磨及/或回蝕製程(例如，乾式蝕刻製程))用以曝露介電薄膜56的上表面。在一些實施例中，曝露介電薄膜56導致介電材料202與介電薄膜56的上表面大體上共面。
在第27圖中，在介電薄膜56上執行額外的回蝕製程。對介電薄膜56切槽，以使得半導體鰭52及虛設鰭62突出至介電薄膜56的頂表面上方。介電薄膜56切槽之後，亦可藉由例如可接受的蝕刻製程而從鰭52頂表面上移除硬質遮罩層54。在一些實施例中，切槽之後，半導體鰭52高度可小於虛設鰭62高度。虛設鰭62由介電薄膜58(若存在)的上部及介電材料60上部形成，此等上部在介電薄膜56頂表面上方延伸。由此，虛設鰭62可具有不同於半導體鰭52的材料組成，且虛設鰭62可為絕緣鰭。而且，介電薄膜56的剩餘部分、介電薄膜58下部，及介電材料60下部(共同稱為隔離區域64)在相鄰鰭52之間 提供電隔離，且可進一步在鰭52之間提供淺溝槽隔離區域，以使得無需形成單獨的STI區域。
在其他實施例中，形成一單獨淺溝槽隔離區域(例如，在介電薄膜56底表面與基板50之間)。例如，第31圖圖示一實施例，其中單獨淺溝槽隔離區域204形成於介電薄膜56底部與基板50之間(標記符號為50A)。在第30A圖、第30B圖，及第30C圖之實施例中，個別鰭52可由台面50A(有時稱為冠部)連接。台面50A是基板50之一部分。多個鰭52可自單個台面50A延伸，此台面連接至基板50下部(標記符號為50B)。台面50A在高深寬比鰭(例如，鰭52)的形成中提供改良的結構穩定性。淺溝槽隔離區域204可經形成以沿鰭52下部延伸，及沿台面50A側壁延伸。儘管後續圖式圖示了不包括台面50A及淺溝槽隔離區域204的實施例，但此僅為便於說明。應認識到，第31圖中之實施例可併入後續製程步驟中，並結合後續描述。例如，第32A圖、第32B圖，及第32C圖圖示進一步處理之後的鰭式場效電晶體裝置，此處理例如使用與下文中第10A圖到第17C圖中所述製程類似的製程，在此等圖式中，類似元件符號指示使用類似製程形成的類似元件，包括如第31圖中所述的單獨淺溝槽隔離區域及介電材料202。第32A圖沿第1圖之參考橫剖面A-A截取；第32B圖沿第1圖 之參考橫剖面B-B截取；及第32C圖沿第1圖之參考橫剖面C-C截取。
在一些實施例中，回蝕介電薄膜56可使用選擇性蝕刻製程，此製程以大於介電薄膜58、介電材料60，及鰭52的速率選擇性地蝕刻介電薄膜56。此種選擇性蝕刻可藉由例如在介電薄膜58及介電材料60中納入碳及/或金屬而得以賦能。
形成半導體鰭52及虛設鰭62之後(請參看第27圖)，可執行額外的製程步驟(類似於第10A圖至第17C圖中論述的彼等步驟)以便形成功能性鰭式場效電晶體裝置。所產生的結構在第28A圖(圖示沿第1圖中所示的類似橫剖面A-A截取的裝置)、第28B圖(圖示沿第1圖中所示的類似橫剖面A-A截取的裝置)，及第28C圖(圖示沿第1圖中所示的類似橫剖面A-A截取的裝置)中圖示，其中類似的元件符號指示藉由類似製程形成的類似元件。此外，由於虛設鰭62在半導體鰭62上方延伸，因此虛設鰭62可更有效地減少相鄰源極/汲極磊晶區域82之融合。儘管第23圖至第27圖圖示在形成介電材料202之後移除遮罩層54，但在其他實施例中，可在沉積介電薄膜56之前移除遮罩層54(例如，如第18圖中所繪示)。在此種實施例中，介電薄膜56可直接形成於鰭52的側壁及頂表面上(請參看第18圖)。
第28D圖、第28E圖，及第28F圖圖示一裝置，此裝置類似於省略了介電薄膜58的第28A圖、第28B圖，及第28C圖中繪示之裝置。在第28D圖、第27E圖，及第27F圖中，類似元件符號指示藉由類似製程形成的類似元件，如第28A圖、第28B圖，及第28C圖所示。在此種實施例中，虛設鰭62由介電材料60中於介電薄膜56及介電材料202上方延伸之部分界定。此外，介電薄膜56、介電材料60下部，與空隙61(若存在)之組合可在相鄰半導體鰭52之間提供隔離。
依據一實施例，一方法包括：於半導體鰭上方及沿半導體鰭側壁沉積第一介電薄膜，此半導體鰭自半導體基板起向上延伸；於第一介電薄膜上方沉積介電材料；在半導體鰭頂表面下方對第一介電薄膜進行切槽，以界定虛設鰭，此虛設鰭包括介電材料上部；及於半導體鰭及虛設鰭上方及沿半導體鰭及虛設鰭側壁形成閘極堆疊。在一實施例中，沉積介電材料包括用介電材料覆蓋第一介電薄膜之頂表面，此方法進一步包括平坦化介電材料以曝露第一介電薄膜。在一實施例中，沉積介電材料包括在介電材料下方，在半導體鰭與第二半導體鰭之間界定空隙。在一實施例中，對第一介電薄膜切槽包括以大於介電材料之一速率蝕刻第一介電薄膜。在一實施例中，此方法進一步包括在沉積介電 材料之前，於第一介電薄膜上沉積第二介電薄膜，及其中虛設鰭包括由第二介電薄膜形成之上部。在一實施例中，此方法進一步包括在對第一介電薄膜切槽之前，在第一介電薄膜的最上層頂表面下方對介電材料切槽；將第二介電材料沉積於介電材料及第一介電薄膜上方；及平坦化第二介電材料以曝露第一介電薄膜。在一實施例中，此方法進一步包括使用遮罩層圖案化半導體基板，以界定半導體鰭，其中於遮罩層上方及沿遮罩層側壁來沉積第一介電薄膜。在一實施例中，此方法進一步包括使用遮罩層對半導體基板進行圖案化，以界定半導體鰭；及在沉積第一介電薄膜之前，移除遮罩層。
依據一實施例，一裝置包括自半導體基板起向上延伸的第一半導體鰭及第二半導體鰭；隔離區域，包括第一介電薄膜且置於第一半導體鰭與第二半導體鰭之間；虛設鰭，自隔離區域起向上延伸，其中虛設鰭包括第一介電材料，此第一介電材料自第一介電薄膜的最上層頂表面下方延伸至第一介電薄膜的最上層頂表面上方；及閘極堆疊，置於第一半導體鰭上方並沿第一半導體鰭側壁延伸，置於第二半導體鰭上方並沿第二半導體鰭側壁延伸，及置於虛設鰭上方並沿虛設鰭側壁延伸。在一實施例中，第一介電薄膜包括氧化矽，及其中第一介電材料包括含碳氧化物、含金屬氧化物，或上述各者 之組合。在一實施例中，虛設鰭包括置於第一介電薄膜與第一介電材料之間的第二介電薄膜。在一實施例中，第二介電薄膜中以重量計的碳百分數大於第一介電材料中以重量計的碳百分數。在一實施例中，第二介電薄膜中以重量計的金屬百分數大於第一介電材料中以重量計的金屬百分數。在一實施例中，虛設鰭進一步包括覆蓋第一介電材料頂表面的第二介電材料。在一實施例中，虛設鰭及第一半導體鰭之頂表面大體上係齊平的。在一實施例中，虛設鰭延伸高於第一半導體鰭。在一實施例中，此裝置進一步包括連接第一半導體鰭與第二半導體鰭的半導體台面，其中隔離區域進一步包括置於第一介電薄膜與半導體台面之間的第三介電材料，且其中第三介電材料進一步沿半導體台面側壁延伸。在一實施例中，此裝置進一步包括在第一半導體鰭上置於與虛設鰭相對側的第二虛設鰭，其中第二虛設鰭自隔離區域起向上延伸，其中第二虛設鰭包括第一介電材料；及置於虛設鰭與第二虛設鰭之間的源極/汲極區域。
依據一實施例，一種方法包括於複數個半導體鰭上方及沿此複數個半導體鰭側壁沉積第一介電薄膜；於第一介電薄膜上方沉積介電材料，其中介電材料包括碳、金屬，或此兩者之組合，且其中介電材料沉積於複數個半導體鰭中每一者之間； 平坦化介電材料以曝露第一介電薄膜；藉由使用蝕刻劑來蝕刻第一介電薄膜，此蝕刻劑以大於介電材料之速率蝕刻第一介電薄膜，其中蝕刻第一介電薄膜界定了在第一介電薄膜頂表面上方延伸之複數個虛設鰭，且其中此複數個虛設鰭包括介電材料之至少一部分；及於複數個半導體鰭上方及沿複數個半導體鰭側壁形成閘極堆疊，並於複數個虛設鰭上方及沿複數個虛設鰭側壁形成閘極堆疊。在一實施例中，此方法進一步包括在沉積介電材料之前，在第一介電薄膜上方沉積第二介電薄膜，其中此第二介電薄膜包括碳、金屬或此兩者之組合，及其中複數個虛設鰭包括第二介電薄膜之至少一部分。
前述內容介紹數個實施例之特徵，以使得熟習此技術者可理解本揭示案之態樣。彼等熟習此技術者應理解，其可將本揭示案用作設計或修飾其他製程與結構之基礎，以實現與本案介紹之實施例相同的目的及/或獲得相同之優勢。彼等熟習此技術者亦應認識到，此種同等構成不脫離本揭示案之精神與範疇，且此等構成可在本案中進行各種變更、替換，及改動，而不脫離本揭示案之精神及範疇。
50:基板
52:鰭
56:介電薄膜
58:介電薄膜
60:介電材料
62:虛設鰭
64:隔離區域
82:磊晶源極/汲極區域
88:注入式雷射二極體
108:注入式雷射二極體
112:觸點

Claims (8)

  1. 一種半導體裝置的製造方法，包含：於一半導體鰭上方及沿該半導體鰭之側壁沉積一第一介電薄膜，該半導體鰭自一半導體基板起向上延伸；於該第一介電薄膜上沉積一第二介電薄膜；在該第二介電薄膜上方沉積一介電材料；該半導體鰭之一頂表面下方對該第一介電薄膜切槽，以界定一虛設鰭，該虛設鰭包括由該介電材料和該第二介電薄膜所形成之一上部，其中對該第一介電薄膜切槽包括以大於該介電材料之一速率蝕刻該第一介電薄膜；及於該半導體鰭及該虛設鰭上方且沿該半導體鰭及該虛設鰭側壁形成一閘極堆疊。
  2. 如請求項1所述之方法，進一步包括：在對該第一介電薄膜切槽之前，在該第一介電薄膜之一最上層頂表面下方對該介電材料切槽；於該介電材料及該第一介電薄膜上方沉積一第二介電材料；及平坦化該第二介電材料以曝露該第一介電薄膜。
  3. 一種半導體裝置，包含： 一第一半導體鰭及一第二半導體鰭，從一半導體基板向上延伸；一隔離區域，包括一第一介電薄膜並置於該第一半導體鰭與該第二半導體鰭之間；一虛設鰭，自該隔離區域起向上延伸，其中該虛設鰭包括：一第一介電材料，該第一介電材料自該第一介電薄膜的一最上層頂表面下方起延伸至該第一介電薄膜之該最上層頂表面的上方；及一第二介電薄膜，置於該第一介電薄膜與該第一介電材料之間；及一閘極堆疊，置於該第一半導體鰭上方及沿該第一半導體鰭側壁延伸，置於該第二半導體鰭上方及沿該第二半導體鰭側壁延伸，及置於該虛設鰭上方及沿該虛設鰭側壁延伸。
  4. 如請求項3所述之半導體裝置，其中該第一介電薄膜包括氧化矽，及其中該第一介電材料包括一含碳氧化物、一含金屬氧化物，或上述各者之組合。
  5. 如請求項3所述之半導體裝置，其中該第二介電薄膜中以重量計的一碳百分數大於該第一介電材料中以重量計的一碳百分數。
  6. 如請求項3所述之半導體裝置，其中該第二介電薄膜中以重量計的一金屬百分數大於該第一介電材料中以重量計的一金屬百分數。
  7. 如請求項3所述之半導體裝置，其中該虛設鰭進一步包括覆蓋該第一介電材料之一頂表面的一第二介電材料。
  8. 一種半導體裝置的製造方法，包含：於複數個半導體鰭上方及沿該複數個半導體鰭側壁沉積一第一介電膜；於該第一介電薄膜上方沉積一介電材料，其中該介電材料包括碳、金屬，或該兩者之組合，及其中該介電材料沉積於該複數個半導體鰭之每一者之間；平坦化該介電材料以曝露該第一介電薄膜；使用一蝕刻劑來蝕刻該第一介電薄膜，該蝕刻劑以大於該介電材料之一速率蝕刻該第一介電薄膜，其中蝕刻該第一介電薄膜界定了複數個虛設鰭，該複數個虛設鰭在該第一介電薄膜的一頂表面上方延伸，及其中該複數個虛設鰭包括該介電材料之至少一部分；及於該複數個半導體鰭上方且沿該複數個半導體鰭之側壁及於該複數個虛設鰭上方且沿該複數個虛設鰭形成一閘極堆疊。
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