KR102107620B1 - 더미 핀 구조물들 및 그 형성 방법들 - Google Patents

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Abstract

예시적인 방법은, 반도체 핀 위에 그리고 반도체 핀의 측벽들을 따라 제 1 유전체막을 퇴적시키는 단계로서, 반도체 핀은 반도체 기판으로부터 상방으로 연장되는 것인, 제 1 유전체막을 퇴적시키는 단계를 포함한다. 방법은, 제 1 유전체막 위에 유전체 재료를 퇴적시키는 단계; 반도체 핀의 최상면 아래로 제 1 유전체막을 리세싱하여 더미 핀을 규정하는 단계로서, 더미 핀은 유전체 재료의 상단 부분을 포함하는 것인, 제 1 유전체막을 리세싱하는 단계; 및 반도체 핀 및 더미 핀 위에, 그리고 반도체 핀 및 더미 핀의 측벽들을 따라 게이트 스택을 형성하는 단계를 더 포함한다.

Description

더미 핀 구조물들 및 그 형성 방법들{DUMMY FIN STRUCTURES AND METHODS OF FORMING SAME}
본 특허 출원은, 2017년 9월 29일에 출원되고 "더미 핀 구조물들 및 그 형성 방법들"으로 명칭된 미국 가출원 제 62/566,045 호를 우선권으로 주장하며, 이로써 이 출원은 그 전체가 재현된 것처럼 본원에 참조로서 포함된다.
반도체 디바이스들은, 예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연층들 또는 유전체층들, 도전층들, 및 반도체 재료층들을 순차적으로 퇴적시키고, 리소그래피를 사용하여 다양한 재료층들을 패터닝하여 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은, 지속적인 최소 피처 사이즈 감소에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적되는 것을 가능하게 한다. 그러나, 최소 피처 사이즈가 감소됨에 따라, 처리되어야 할 추가적인 문제들이 발생한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, FinFET의 예시를 3차원도로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7a, 도 7b, 도 8, 도 9, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 14d, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 및 도 17c는 일부 실시예들에 따른 디바이스 제조의 중간 스테이지들의 다양한 도면들을 예시한다.
도 17d, 도 17e, 및 도 17f는 일부 대안적인 실시예들에 따른 디바이스의 다양한 도면들을 예시한다.
도 18 내지 도 22는 일부 대안적인 실시예들에 따른 디바이스 제조의 중간 스테이지들의 단면도들을 예시한다.
도 23 내지 도 27, 도 28a, 도 28b, 및 도 28c는 일부 대안적인 실시예들에 따른 디바이스 제조의 중간 스테이지들의 단면도들을 예시한다.
도 28d, 도 28e, 및 도 28f는 일부 대안적인 실시예들에 따른 디바이스의 다양한 도면들을 예시한다.
도 29, 도 30a, 도 30b, 및 도 30c는 일부 대안적인 실시예들에 따른 디바이스 제조의 중간 스테이지들의 단면도들을 예시한다.
도 31, 도 32a, 도 32b, 및 도 32c는 일부 대안적인 실시예들에 따른 디바이스 제조의 중간 스테이지들의 단면도들을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들은 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)들을 갖는 반도체 기판 상에 더미 핀들을 형성하기 위한 구조물들 및 프로세스들을 제공한다. 예시적인 finFET 디바이스들의 제조 프로세스 동안, 반도체 핀들 위에 그리고 반도체 핀들의 측벽들을 따라 더미 게이트 스택들이 초기에 형성될 수 있다. 이 더미 게이트 스택들은 다양한 제조 프로세스들(예를 들어, 소스/드레인 영역들의 형성 등) 동안 후속하여 형성되는 기능적 게이트 스택들의 부분들을 규정하기 위한 플레이스홀더(placeholder)들로서 사용된다. 이 프로세스는 또한 대체 게이트 프로세스로서 지칭될 수 있다.
반도체 피처들을 다운사이징(downsizing)한 결과로서, 진보된 기술 노드들에서 미세 피치(fine-pitched) 더미 게이트 스택들이 형성될 수 있다. 미세 피치 더미 게이트 스택들의 형성 동안, 반도체 핀들이 형성되지 않은 영역들에서 조차 더미 게이트 스택들의 균일한 패턴을 유지하는 것이 바람직할 수 있다. 예를 들어, 더미 게이트 스택들은, 불균일한 핀 간격을 갖는 영역들 내의 그리고/또는 상이한 finFET 영역들의 경계부들 사이의 반도체 핀들 주위에 배치되는 격리 영역들 바로 위에 배치될 수 있다. 그러나, 핀들 위에 그리고 핀들의 측벽들을 따라 형성되지 않는 더미 게이트 스택들의 높은 애스펙트비 및 핀 피치(fin-pitch)로 인해, 이 "앵커링되지 않은(anchored)" 더미 게이트 스택들은 제조 프로세스 동안 붕괴되기 쉬울 수 있다. 예를 들어, 앵커링된 더미 게이트 스택들은 반도체 핀들 위에 그리고 반도체 핀들의 측벽들을 따라 형성되고, 그 위에 앵커링된 더미 게이트 스택들이 배치되는 반도체 핀들에 의해 구조적으로 지지된다. 대조적으로, 앵커링되지 않은 더미 게이트 스택들은 격리 영역 위에만 (예를 들어, 또한 격리 영역의 측벽들을 따르지 않고) 형성되고 앵커링된 게이트 스택들과 비교하여 물리적으로 덜 고정적이다. 다양한 실시예들은, 반도체 핀들 상에 형성되지 않는 더미 게이트 스택들을 앵커링하기 위해 (예를 들어, 하나 이상의 절연층을 포함하는) 더미 핀들을 형성함으로써 제조 결함들을 감소시키는 것을 목적으로 한다. 이 방식으로 더미 게이트 스택들을 앵커링하는 것이 더 적은 제조 결함들을 초래한다는 점이 관찰되었다. 더미 핀들의 다른 이점은, 아래에서 매우 상세히 설명되는 바와 같이 이 더미 핀들을 사용하여 소스/드레인 에피택셜 성장 프로세스들 동안 소스/드레인 브리징(bridging)을 감소시키는 능력이다.
도 1은 일부 실시예들에 따른, FinFET의 예시를 3차원도로 예시한다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상의 핀(52)을 포함한다. 기판(50) 내에 격리 영역들(64)이 배치되고, 이웃하는 격리 영역들(64) 사이로부터 이들 위로 핀(52)이 돌출된다. 격리 영역들(64)이 기판(50)으로부터 분리되어 있는 것으로서 설명되고/예시되지만, 본원에서 사용되는 바와 같은 용어 "기판"은 단지 반도체 기판 또는 격리 영역들을 포함하는 반도체 기판을 지칭하는데 사용될 수 있다. 핀(52)의 측벽들을 따라 그리고 핀(52)의 최상면 위에 게이트 유전체층(92)이 있고, 게이트 유전체층(92) 위에 게이트 전극(94)이 있다. 게이트 유전체층(92) 및 게이트 전극(94)에 대한 핀(52)의 양 측부들에 소스/드레인 영역들(82)이 배치된다. 도 1은 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. 단면(A-A)은 게이트 전극(94)의 길이방향 축을 따르며, 예를 들어 방향에 있어서 FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름의 방향에 수직이다. 단면(B-B)은 단면(A-A)과 평행하며 FinFET의 소스/드레인 영역을 통해 연장된다. 단면(C-C)은 단면(A-A)에 수직이고, 핀(52)의 길이방향 축을 따르며, 예를 들어 FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름의 방향에 있다. 후속 도면들은 명확성을 위해 이들 기준 단면들을 참조한다.
도 2 내지 도 17c는 일부 실시예들에 따른 FinFET들의 제조에서의 중간 스테이지들의 다양한 도면들이다. 도 2 내지 도 8, 도 18 내지 도 27, 도 29, 및 도 30은 다중 fin들/FET들을 제외하고, 도 1에 예시된 기준 단면(A-A)을 예시한다. 도 9는 평면도를 예시한다. 도 10a 내지 도 17c 및 도 28a 내지 도 28c에서, 다중 fin들/FET들을 제외하고, "A" 표시로 끝나는 도면들은 도 1에 예시된 기준 단면(A-A)을 따라 예시되고, "B" 표시로 끝나는 도면들은 도 1에 예시된 것과 유사한 단면(B-B)을 따라 예시되며, "C" 표시로 끝나는 도면들은 도 1에 예시된 것과 유사한 단면(C-C)을 따라 예시된다. 또한, 도 17d 및 도 28d는 도 1에 예시된 기준 단면(A-A)을 따라 예시되고, 도 17e, 도 14d, 및 도 28e는 도 1에서의 기준 단면(B-B)을 따라 예시되며, 도 17f 및 도 27f는 도 1에서의 기준 단면(C-C)을 따라 예시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 [예를 들어, p형(p-type) 또는 n형(n-type) 도펀트로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 재료층이다. 절연체층은, 예를 들어 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 글래스 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬화물(antimonide)을 포함하는 화합물(compound) 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 영역(50C) 및 영역(50D)을 갖는다. 영역(50C)은 NMOS 트랜지스터들, 예를 들어 n형 FinFET들과 같은 n형 디바이스들을 형성하기 위한 것일 수 있다. 영역(50D)은 PMOS 트랜지스터들, 예를 들어 p형 FinFET들과 같은 p형 디바이스들을 형성하기 위한 것일 수 있다. 영역(50C)은 [예시된 바와 같이 디바이더(divider)(51)에 의해] 영역(50D)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예를 들어, 다른 활성 디바이스들, 도핑 영역들, 격리 구조물들 등)이 영역(50C)과 영역(50D) 사이에 배치될 수 있다. 일부 실시예들에서, 영역(50C) 및 영역(50D) 둘 다는 n형 디바이스들 또는 p형 디바이스들을 위한 영역들 둘 다와 같은 동일한 유형의 디바이스들을 형성하는데 사용된다. 후속 설명에서, 하나의 영역[영역(50C 또는 50D)]만이 예시되고, 다른 영역들 내에 상이한 피처들을 형성하는데 있어서의 임의의 차이점들이 설명된다.
도 3에서, 기판(50) 내에 핀들(52)이 형성된다. 핀들(52)은 반도체 스트립들이다. 일부 실시예들에서, 핀들(52)은 기판(50) 내에 트렌치들을 에칭함으로써 기판(50) 내에서 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 그러한 실시예에서, 마스크층(54)이 핀들(52)의 패턴을 규정하는데 사용될 수 있다. 일부 실시예들에서, 마스크층(54)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다. 일부 실시예들에서, 마스크층(54)은 실리콘 산화물의 서브층 위의 실리콘 질화물의 서브층과 같은 다중 서브층들을 포함할 수 있다.
핀들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함하여, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스들을 결합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되도록 한다. 예를 들어, 일 실시예에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들이 이어서 핀들을 패터닝하는데 사용될 수 있다.
도 4에서, 핀들(52)의 측벽들 위에 그리고 핀들(52)의 측벽들을 따라 유전체 라이너(liner)(56)가 퇴적된다. 유전체 라이너(56)는 핀들(52)의 최상면들 및 핀들(52) 사이의 기판(50)의 최상면들을 따라 더 연장될 수 있다. 유전체 라이너(56)의 퇴적은 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD) 등과 같은 컨포멀(conformal) 퇴적 프로세스를 사용하여 수행될 수 있다. 유전체 라이너(56)는 실리콘 산화물 등과 같은 임의의 적절한 절연 재료를 포함할 수 있다.
도 5에서, 유전체 라이너(56) 위에 선택적 유전체 라이너(58)가 퇴적되어 핀들(52)의 측벽들 및 최상면들을 따라 유전체 라이너(58)가 배치된다. 유전체 라이너(58)는 핀들(52) 사이의 기판(50)의 최상면들을 따라 더 연장될 수 있다. 유전체 라이너(58)의 퇴적은 CVD, ALD 등과 같은 컨포멀 퇴적 프로세스를 사용하여 수행될 수 있다. 유전체 라이너(58)는 탄소 함유 유전체막(예를 들어, SiOC와 같은 탄소 함유 산화물), 금속 함유 유전체막(예를 들어, SiO와 금속의 조합물과 같은 금속 함유 산화물), 이들의 조합들 등을 포함할 수 있다. 다른 실시예들에서, 유전체 라이너(58)가 생략될 수 있다(예를 들어, 도 17c 내지 도 17e를 보라).
도 6에서, 유전체막들(56 및 58) 위에 유전체 재료(60)가 퇴적된다. 유전체 재료(60)가 핀들(52) 사이에 퇴적되어 핀들(52) 사이의 영역들을 충전하거나 또는 과충전할 수 있다. 일부 실시예들에서, 유전체 재료(60)는 유동가능(flowable) 퇴적 프로세스, 스핀 온(spin-on) 프로세스 등을 사용하여 퇴적될 수 있다. 일부 실시예들에서, 유전체 재료(60)의 퇴적은 핀들(52) 중 인접한 핀들(52) 사이의 그리고 유전체 재료(60)와 유전체막들(56/58) 사이의 보이드(void)들(61)을 규정할 수 있다. 보이드들(61)은, 예를 들어 핀들(52) 중 인접한 핀들(52) 사이의 높은 애스펙트비로 인해 형성될 수 있다. 보이드들(61)의 높이는 후속하여 형성되는 더미 핀들의 최종 높이보다 작을 수 있다[예를 들어, 보이드들(61)의 최상부들이 더미 핀들(62)의 최상부들보다 낮을 수 있음, 도 8을 보라]. 이 높이 관계를 관찰함으로써, 보이드들(61)의 존재에 의해 디바이스 성능이 부정적으로 영향받지 않는다는 점이 관찰되었다. 다른 실시예들에서, 보이드들(61)이 형성되지 않는다. 유전체 재료(60)는 탄소 함유 유전체막(예를 들어, SiOC와 같은 탄소 함유 산화물), 금속 함유 유전체막(예를 들어, SiO와 금속의 조합물과 같은 금속 함유 산화물) 등을 포함할 수 있다. 일부 실시예들에서, 유전체 재료(60)의 탄소 및/또는 금속 중량 백분율(percentage by weight)은 (존재한다면) 유전체 라이너(58)의 대응하는 탄소/금속 중량 백분율보다 작다. 예를 들어, 유전체 라이너(58)는 10 중량 %보다 많은 탄소를 갖는 SiOC를 포함할 수 있고, 유전체 재료(60)는 10 중량 %보다 작은 탄소를 갖는 SiOC를 포함할 수 있다.
도 7a에서, 핀들(52)의 상면들을 노출시키기 위해 평탄화[예를 들어, 화학적 기계적 폴리싱(chemical mechanical polish; CMP)] 및/또는 에치백(etch back) 프로세스(예를 들어, 건식 에칭 프로세스)가 사용된다. 특히, 유전체 재료(60), (존재한다면) 유전체 라이너(58), 유전체 라이너(56), 및 마스크층(54)의 상단 부분들이 제거되어 핀들(52)이 노출된다. 일부 실시예들에서, 핀들(52)을 노출시키는 것은, 유전체 재료(60), 유전체 라이너(58), 유전체 라이너(56), 및 핀들(52)의 상면들이 실질적으로 동일 평면 상에 있는 것을 초래한다. 다른 실시예들에서, 핀들(52)을 노출시키는 것은, 유전체 재료(60), 유전체 라이너(58), 유전체 라이너(56), 및 핀들(52)의 상면들이 동일 평면 상에 있지 않는 것을 초래한다(예를 들어, 도 7b를 보라). 높이에 있어서의 격차들은, 상이한 재료 조성들의 핀들(52), 유전체 라이너(56), (존재한다면) 유전체 라이너(58), 및 유전체 재료(60)가 적용가능한 평탄화 프로세스 동안 상이한 레이트(rate)들로 폴리싱/에칭된 것으로 인한 것일 수 있다. 후속 도면들이 예시의 편의를 위해 이들 상면들이 동일 평면 상에 있는 것으로서 예시하지만, 도 7b에 예시된 바와 같이 상면들이 동일 평면 상에 있지 않는 실시예들이 또한 후속 프로세싱 단계들 및/또는 후속하여 설명되는 실시예들에서 고려된다는 점이 이해되어야 한다.
도 8에서, 유전체 라이너(56) 상에 추가 에치백 프로세스가 수행된다. 유전체 라이너(56)가 리세싱되어 반도체 핀들(52) 및 더미 핀들(62)의 부분들이 유전체 라이너(56)의 최상면들 위로 돌출된다. 일부 실시예들에서, 리세싱 후, 반도체 핀들(52)의 높이는 더미 핀들(62)의 높이와 실질적으로 동일할 수 있다. 더미 핀들(62)은 (존재한다면) 유전체 라이너(58)의 상단 부분들, 및 유전체 라이너(56)의 최상면 위로 연장된 유전체 재료(60)의 상단 부분들로 이루어진다. 따라서, 더미 핀들(62)은 반도체 핀들(52)과는 상이한 재료 조성을 가질 수 있고, 더미 핀들(62)은 절연 핀들일 수 있다. 또한, 유전체 라이너(56)의 남아있는 부분들, 유전체 라이너(58)의 저부 부분들, 및 유전체 재료(60)의 저부 부분들[집합적으로 격리 영역(64)으로 지칭됨]은 인접한 핀들(52) 사이의 전기적 격리를 제공하고, 핀들(52) 사이에 얕은 트렌치 격리(shallow trench isolation; STI) 영역들을 또한 제공할 수 있어서 별도의 STI 영역이 형성될 필요가 없다.
다른 실시예들에서, [예를 들어, 유전체막(56)의 바닥면과 기판(50) 사이에] 별도의 STI 영역이 형성된다. 예를 들어, 도 29는 유전체막(56)의 바닥면들과 기판(50)의 최상면들(50A로 라벨링됨) 사이에 별도의 STI 영역(204)이 형성된 실시예를 예시한다. STI 영역(204)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 이들의 조합들 등과 같은 적절한 절연 재료를 포함할 수 있다. 도 29의 실시예에서, 개개의 핀들(52)이 메사(mesa)(50A)[때로는 크라운(crown)으로 지칭됨]에 의해 연결될 수 있다. 메사(50A)는 기판(50)의 일부이다. 기판(50)의 저부 부분[50B로 라벨링됨]에 연결된 단일 메사(50A)로부터 다중 핀들(52)이 연장될 수 있다. 메사(50A)는 높은 애스펙트비 핀들[예를 들어, 핀들(52)]의 형성에 있어서 향상된 구조적 안정성을 제공할 수 있다. STI 영역(204)은 핀들(52)의 저부 부분들을 따라서 뿐만 아니라 메사(50A)의 측벽들을 따라 연장되도록 형성될 수 있다. 다양한 실시예들에서 메사(50A)가 패터닝될 수 있고 유전체막(56)의 퇴적 전에 STI 영역(204)이 형성될 수 있다. 후속 도면들이 메사(50A) 및 STI 영역(204)이 배제된 실시예들을 예시하지만, 이는 단지 예시의 편의를 위한 것이다. 도 29의 실시예가 후속 프로세스 단계들에 통합될 수 있고 후속 설명들과 결합될 수 있다는 점이 인식되어야 한다. 예를 들어, 도 30a, 도 30b, 도 30c는, 예를 들어 도 10a 내지 도 17c에서의 아래에서 설명되는 프로세스와 유사한 프로세스들을 사용하는 추가 프로세싱 후의 finFET 디바이스를 예시하고, 여기서 동일한 참조 번호들은 동일한 프로세스들을 사용하여 형성된 동일한 엘리먼트들을 나타내며, 도 29에 대해 설명되는 바와 같은 별도의 STI 영역을 포함한다. 도 30a는 도 1의 기준 단면(A-A)을 따라 취해지고, 도 30b는 도 1의 기준 단면(B-B)을 따라 취해지며, 도 30c는 도 1의 기준 단면(C-C)을 따라 취해진다.
도 8을 다시 참조하면, 유전체 라이너(56)를 패터닝하는 것은, 유전체 라이너(56)를 유전체 라이너(58), 유전체 재료(60), 및 핀들(52)보다 빠른 레이트로 선택적으로 에칭하는 선택적 에칭 프로세스를 사용할 수 있다. 예를 들어, 에칭 프로세스는 불소 및 질소 함유 화학물들 등을 사용할 수 있고, 에칭은 약 30°C 내지 약 120°C의 온도로 수행될 수 있다. 그러한 선택적 에칭은, 예를 들어 유전체 라이너(58) 및 유전체 재료(60) 내의 탄소 및/또는 금속의 포함에 의해 가능해질 수 있다.
일부 실시예들에서, PMOS 영역 내의 재료와는 상이한 NMOS 영역 내의 재료를 에피택셜방식으로(epitaxially) 성장시키는 것이 바람직할 수 있다. 다양한 실시예들에서, 핀들(52)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 0 내지 1 범위 내에 있을 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 이용가능한 재료들은, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들에 제한되는 것은 아니다.
또한 도 8에서, 핀들(52) 및/또는 기판(50) 내에 적절한 웰들(도시 생략)이 형성될 수 있다. 일부 실시예들에서, 영역(50C) 내에 P 웰이 형성될 수 있고, 영역(50D) 내에 N 웰이 형성될 수 있다. 일부 실시예들에서, 영역(50C) 및 영역(50D) 둘 다 내에 P 웰 또는 N 웰이 형성된다.
웰 유형들이 상이한 실시예들에서, 포토레지스트 또는 다른 마스크들(도시 생략)을 사용하여 영역(50C) 및 영역(50D)(도 2를 보라)에 대한 상이한 주입 단계들이 달성될 수 있다. 예를 들어, 영역(50C) 내의 핀들(52) 및 더미 핀들(62) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 영역(50D)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50D) 내에 n형 불순물 주입이 수행되고, 포토레지스트는, n형 불순물들이 NMOS 영역과 같은 영역(50C) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 역할할 수 있다. n형 불순물들은 약 1017cm-3 내지 약 1018cm-3 사이와 같이 1018cm-3 이하의 농도로 영역 내에 주입되는 인, 비소 등일 수 있다. 주입 후, 가령 허용가능한 애싱(ashing) 프로세스에 의해 포토레지스트가 제거된다.
영역(50D)의 주입에 이어서, 영역(50D) 내의 핀들(52) 및 더미 핀들(62) 위에 포토레지스트가 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 영역(50C)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50C) 내에 p형 불순물 주입이 수행될 수 있고, 포토레지스트는, p형 불순물들이 PMOS 영역과 같은 영역(50D) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 역할할 수 있다. p형 불순물들은 약 1017cm-3 내지 약 1018cm-3 사이와 같이 1018cm-3 이하의 농도로 영역 내에 주입되는 붕소, BF2 등일 수 있다. 주입 후, 가령 허용가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
영역(50C) 및 영역(50D)의 주입들 후, 주입된 p형 및/또는 n형 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예들에서, 에피택셜 핀들의 성장된 재료들이 성장 동안 인 시츄(in situ) 도핑될 수 있고, 이는 주입들을 배제시킬 수 있지만, 인 시츄 및 주입 도핑이 함께 사용될 수 있다.
도 9는 핀들(52) 및 더미 핀들(62)의 평면도를 예시한다. 예시된 바와 같이, 핀들(52)은 절연 재료들[예를 들어, 유전체막(56), 유전체막(58), 및 유전체 재료(60)의 조합]에 의해 둘러싸인다. 또한, 더미 핀들(62) 내에서, 유전체 재료(60)가 유전체막(58)에 의해 둘러싸일 수 있다. 도 9는 후속 도면들에서 기준이 되는 다양한 단면들을 예시한다. 단면(D-D)은 도 1의 단면(A-A)에 대응하고, 단면(E-E)은 도 1의 단면(B-B)에 대응하며, 단면(F-F)은 도 1의 단면(C-C)에 대응한다.
도 10a, 도 10b, 및 도 10c에서, 핀들(52) 및 더미 핀들(62) 상에 더미 유전체층(66)이 형성된다. 도 10a는 도 9의 라인(D-D) 및 도 1의 라인(A-A)을 따라 취해진 단면도를 예시하고, 도 10b는 도 9의 라인(E-E) 및 도 1의 라인(B-B)을 따라 취해진 단면도를 예시하며, 도 10c는 도 9의 라인(F-F) 및 도 1의 라인(C-C)을 따라 취해진 단면도를 예시한다. 더미 유전체층(66)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용가능한 기술들에 따라 퇴적되거나 또는 열적으로 성장될 수 있다. 예를 들어, 도 10a 내지 도 10c는 예시적인 열 산화 프로세스를 사용하여 형성된 더미 유전체층(66)을 예시하고, 여기서 더미 유전체층(66)은 더미 핀들(62) 상에 성장되지 않고 반도체 핀들(52) 상에 선택적으로 성장된다. [예를 들어, 더미 유전체층(66)이 퇴적되는] 다른 실시예들에서, 더미 유전체층(66)은 반도체 핀들(52)뿐만 아니라 더미 핀들(62) 상에 형성된다. 더미 유전체층(66) 위에 더미 게이트층(68)이 형성되고, 더미 게이트층(68) 위에 마스크층(70)이 형성된다. 더미 게이트층(68)이 더미 유전체층(66) 위에 퇴적될 수 있고, 이어서 가령 CMP에 의해 평탄화될 수 있다. 마스크층(70)이 더미 게이트층(68) 위에 퇴적될 수 있다. 더미 게이트층(68)은 도전성 재료일 수 있고, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리SiGe), 금속성 질화물들, 금속성 규화물들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 일 실시예에서, 비정질(amorphous) 실리콘이 퇴적되고 재결정화되어 폴리실리콘을 생성한다. 더미 게이트층(68)은 물리적 기상 증착(PVD), CVD, 스퍼터 증착, 또는 도전성 재료들을 퇴적시키기 위해 본 기술분야에 알려지고 사용되는 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트층(68)은 격리 영역들의 에칭으로부터 높은 에칭 선택비(selectivity)를 갖는 다른 재료들로 제조될 수 있다. 마스크층(70)은, 예를 들어 SiN, SiON 등을 포함할 수 있다. 이 예시에서, 단일 더미 게이트층(68) 및 단일 마스크층(70)이 영역(50C) 및 영역(50D)(도 2를 보라)을 가로질러 형성된다. 일부 실시예들에서, 별도의 더미 게이트층들이 영역(50C) 및 영역(50D) 내에 형성될 수 있고, 별도의 마스크층들이 영역(50C) 및 영역(50D) 내에 형성될 수 있다.
도 11a 내지 도 17c는 예시적인 디바이스들의 제조에서의 다양한 추가 단계들을 예시한다. 도 11a 내지 도 16c는 영역(50C) 및 영역(50D) 중 하나 내의 피처들을 예시한다. 예를 들어, 도 11a 내지 도 16c에 예시된 구조물들은 영역(50C) 및 영역(50B) 둘 다에 적용가능할 수 있다. 영역(50C) 및 영역(50D)의 구조물들에서의 (존재하는 경우의) 차이점들은 각각의 도면을 수반하는 텍스트에서 설명된다.
도 11a, 도 11b, 도 11c, 및 도 11d에서, 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 마스크층(70)이 패터닝되어 마스크들(70)을 형성한다. 도 11d는 반도체 디바이스의 평면도를 예시한다. 도 11d는 후속 도면들에서 기준이 되는 다양한 단면들을 예시한다. 단면(D-D)은 도 1의 단면(A-A)에 대응하고, 단면(E-E)은 도 1의 단면(B-B)에 대응하며, 단면(F-F)은 도 1의 단면(C-C)에 대응한다. 도 11a는 도 1의 라인(A-A) 및 도 11d의 라인(D-D)을 따라 취해진 단면도를 예시하고, 도 11b는 도 1의 라인(B-B) 및 도 11d의 라인(E-E)을 따라 취해진 단면도를 예시하며, 도 11c는 도 1의 라인(C-C) 및 도 11d의 라인(F-F)을 따라 취해진 단면도를 예시한다.
이어서 허용가능한 에칭 기술에 의해 마스크들(70)의 패턴이 더미 게이트층(68) 및 더미 유전체층(66)에 전사되어 더미 게이트들(72)을 형성한다. 더미 게이트들(72)은 핀들(52)의 각각의 채널 영역들을 커버한다. 마스크들(70)의 패턴은 더미 게이트들(72) 각각을 인접한 더미 게이트들로부터 물리적으로 분리시키는데 사용될 수 있다. 더미 게이트들(72)은 또한 각각의 에피택셜 핀들(52) 및 더미 핀들(62)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 또한, 더미 핀들(62)은, 더미 핀들(62) 위에 그리고 더미 핀들(62)의 측벽들을 따라 형성되는 더미 게이트들(72)에 대한 추가 구조적 지지력을 제공할 수 있다. 예를 들어, 더미 핀들(62)이 없으면, 핀들(52) 위에 배치되지 않은 더미 게이트들(72)은 평탄한 바닥면들로 형성될 수 있다. [예를 들어, 더미 핀들(62)이 없는] 그러한 실시예들에서, 평탄한 바닥면들을 갖는 더미 게이트들(72)은 더 적은 구조적 지지력을 갖고, 특히 더미 게이트들(72)이 높은 애스펙트비들(예를 들어, 약 130 nm 내지 약 160 nm 범위 내의 높이들 및 약 10 nm 내지 약 20nm 범위 내의 폭들)을 가질 때 붕괴될 수 있어서, 제조 결함들을 초래한다. 따라서, 다양한 실시예들에서의 더미 핀들(62)의 포함은, 바람직하게 더미 게이트들(72)에 대한 구조적 지지력을 향상시킬 수 있고 제조 결함들을 감소시킬 수 있다.
또한, 더미 게이트들(72), 마스크들(70), 및/또는 핀들(52)의 노출된 표면들 상에 게이트 시일(seal) 스페이서들(명확하게 예시되지는 않음)이 형성될 수 있다. 열 산화 또는 퇴적에 이은 이방성 에칭이 게이트 시일 스페이서들을 형성할 수 있다.
게이트 시일 스페이서들의 형성 후, 경도핑 소스/드레인(lightly doped source/drain; LDD) 영역들(명확하게 예시되지는 않음)에 대한 주입들이 수행될 수 있다. 디바이스 유형들이 상이한 실시예들에서, 도 8에서 위에서 논의된 주입들과 유사하게, 포토레지스트와 같은 마스크가 영역(50C) 위에 형성되면서 영역(50D)을 노출시킬 수 있고, 적절한 유형(예를 들어, n형 또는 p형) 불순물들이 영역(50D) 내의 노출된 핀들(58) 내로 주입될 수 있다. 이어서, 마스크가 제거될 수 있다. 후속하여, 포토레지스트와 같은 마스크가 영역(50D) 위에 형성되면서 영역(50C)을 노출시킬 수 있고, 적절한 유형의 불순물들이 영역(50C) 내의 노출된 핀들(52) 내에 주입될 수 있다. 이어서, 마스크가 제거될 수 있다. n형 불순물들은 이전에 논의된 n형 불순물들 중 임의의 n형 불순물일 수 있고, p형 불순물들은 이전에 논의된 p형 불순물들 중 임의의 p형 불순물일 수 있다. 경도핑 소스/드레인 영역들은 약 1015cm-3 내지 약 1016cm-3의 불순물들의 농도를 가질 수 있다. 주입된 불순물들을 활성화시키기 위해 어닐링이 사용될 수 있다.
도 12a, 도 12b, 및 도 12c에서, 더미 게이트들(72)의 측벽들을 따라 게이트 시일 스페이서들(명확하게 예시되지는 않음) 상에 게이트 스페이서들(74)이 형성된다. 게이트 스페이서들(74)은 재료들 컨포멀하게(conformally) 퇴적시키고 후속하여 재료를 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서들(74)의 재료는 실리콘 질화물, SiCN, 이들의 조합 등일 수 있다.
도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 및 도 14c에서, 핀들(52) 내에 에피택셜 소스/드레인 영역들(82)이 형성된다. 에피택셜 소스/드레인 영역들(82)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(82)의 각각의 이웃하는 쌍들 사이에 배치되도록 핀들(58) 내에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 핀들(52) 내로 연장될 수 있다. 일부 실시예들에서, 게이트 스페이서들(74)이 에피택셜 소스/드레인 영역들(82)을 더미 게이트들(72)로부터 적절한 측방 거리만큼 분리시키기 위해 사용되어, 에피택셜 소스/드레인 영역들(82)이 결과적인 FinFET들의 후속하여 형성되는 게이트들을 단락(short out)시키지 않는다.
도 13a, 도 13b, 및 도 13c를 먼저 참조하면, 도 1의 단면들(B-B 및 C-C)에 있어서 더미 게이트들(72)에 의해 마스킹되지 않은 핀들(52)의 부분들과 같은 반도체 핀들(52)의 부분들이 에칭된다(도 13b 및 도 13c를 보라). 반도체 핀들(52)을 에칭하는 것은 유전체막(56)의 최상면 아래로 반도체 핀들(52)을 리세싱할 수 있다. 핀들(52)을 리세싱하는 것은 더미 게이트들(72) 또는 더미 핀들(62)을 크게 에칭하지 않고 핀들(52)을 에칭하는 선택적 에칭 프로세스를 사용할 수 있다. 다양한 실시예들에서, 핀들(52)은, 예를 들어 영역들(50B 및 50C)에 있어서 다른 하나의 영역이 마스킹되면서 분리적으로 리세싱될 수 있다.
도 14a, 도 14b, 및 도 14c에서, 영역(50C) 내의 에피택셜 소스/드레인 영역들(82), 예를 들어 NMOS 영역은 영역(50D), 예를 들어 PMOS 영역을 마스킹하고 영역(50C) 내의 핀들(58)의 소스/드레인 영역들을 에칭하여 핀들(58) 내에 리세스들을 형성함으로써 형성될 수 있다. 이어서, 영역(50C) 내의 에피택셜 소스/드레인 영역들(82)이 리세스들에서 에피택셜방식으로 성장된다. 에피택셜 소스/드레인 영역들(82)은 가령 n형 finFET들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(58)이 실리콘이면, 영역(50C) 내의 에피택셜 소스/드레인 영역들(82)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 영역(50C) 내의 에피택셜 소스/드레인 영역들(82)은 핀들(58)의 각각의 표면들로부터 융기된(raised) 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다. 일부 실시예들에서, 더미 핀들(62)은 영역(50C) 내의 에피택셜 소스/드레인 영역들(82) 중 인접한 에피택셜 소스/드레인 영역들(82) 사이의 물리적 분리를 제공하고, 에피택시 동안 영역(50C) 내의 인접한 에피택셜 소스/드레인 영역들(82)의 병합(merging)을 방지한다.
영역(50D) 내의 에피택셜 소스/드레인 영역들(82), 예를 들어 PMOS 영역은 영역(50C), 예를 들어 NMOS 영역을 마스킹하고 영역(50D) 내의 핀들(58)의 소스/드레인 영역들을 에칭하여 핀들(58) 내에 리세스들을 형성함으로써 형성될 수 있다. 이어서, 영역(50D) 내의 에피택셜 소스/드레인 영역들(82)이 리세스들에서 에피택셜방식으로 성장된다. 에피택셜 소스/드레인 영역들(82)은 가령 p형 finFET들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(58)이 실리콘이면, 영역(50D) 내의 에피택셜 소스/드레인 영역들(82)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 영역(50D) 내의 에피택셜 소스/드레인 영역들(82)은 또한 핀들(58)의 각각의 표면들로부터 융기된 표면들을 가질 수 있고, 패싯들을 가질 수 있다. 일부 실시예들에서, 더미 핀들(62)은 영역(50D) 내의 에피택셜 소스/드레인 영역들(82) 중 인접한 에피택셜 소스/드레인 영역들(82) 사이의 물리적 분리를 제공하고, 에피택시 동안 영역(50D) 내의 인접한 에피택셜 소스/드레인 영역들(82)의 병합을 방지한다.
경도핑 소스/드레인 영역들을 형성하기 위해 이전에 논의된 프로세스와 유사하게, 에피택셜 소스/드레인 영역들(82) 및/또는 핀들(52)이 도펀트들로 주입되어 소스/드레인 영역들을 형성하고, 어닐링이 이어진다. 소스/드레인 영역들은 약 1019cm-3 내지 약 1021cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n형 및/또는 p형 불순물들은 이전에 논의된 불순물들 중 임의의 불순물일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 성장 동안 인 시츄 도핑될 수 있다.
영역(50C) 및 영역(50D) 내에 에피택셜 소스/드레인 영역들(82)을 형성하기 위해 사용된 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들(82)의 상면들이 핀들(52)의 측벽들을 넘어 외측으로 측방으로 확장된 패싯들을 갖는다. 도 14b에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(82)의 상면들은 더미 핀들(62)의 측벽들과 접촉할 수 있고, 더미 핀들(62)은 인접한 에피택셜 소스/드레인 영역들(82)이 병합되는 것을 방지할 수 있다. 이는, 특히 상이한 디바이스들이 함께 근접하여 이격된 칩의 미세 피치 영역들(예를 들어, 메모리 영역들)에 이로울 수 있고, 더미 핀들(62)은 서로 인접한 상이한 디바이스들(예를 들어, n형 디바이스 및 p형 디바이스)의 에피택셜 소스/드레인 영역들(82)의 병합을 방지하는데 사용될 수 있다. 대안적으로 도 14d에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(82)을 형성하기 전에 더미 핀들(62)이 에치백될 수 있다. 예를 들어, 도 14d에서의 더미 핀들(52)의 높이(H2)는 도 13b 및 도 14b에서의 더미 핀들(52)의 높이(H1)보다 작을 수 있다. 에칭의 결과로서, 더미 핀들(62)은 인접한 에피택셜 소스/드레인 영역들의 병합을 방지하지 않는다. 따라서, 도 14d에서, 일부 에피택셜 소스/드레인 영역들(82)은 더미 핀들(52) 위로 연장되고 병합된 프로파일을 갖는다. 병합된 에피택셜 소스/드레인 영역들은 디바이스의 전류 전달 영역을 확대시키기에 이로울 수 있고, 이는 저항을 낮춘다. 일부 실시예들에서, 도 14b 및 도 14d에서의 에피택셜 소스/드레인 영역들(82) 및 더미 핀들(62)의 상이한 프로파일들이 단일 다이 내에서 결합될 수 있다. 예를 들어, 도 14b에 예시된 구성(예를 들어, 병합되지 않은 소스/드레인 영역들)을 갖는 에피택셜 소스/드레인 영역들(82) 및 더미 핀들(62)이 다이의 제 1 영역 내에 구축될 수 있고, 도 14d에 예시된 구성(예를 들어, 병합된 소스/드레인 영역들)을 갖는 에피택셜 소스/드레인 영역들(82) 및 더미 핀들(62)이 다이의 제 2 영역 내에 구축될 수 있다. 특정 예시에서, 다이의 제 1 영역은 메모리 영역이고, 다이의 제 2 영역은 논리 영역이다. 후속 실시예들이 병합되지 않은 에피택셜 소스/드레인 영역들(82)만을 예시하지만, 도 14d와 관련하여 설명된 병합된 에피택셜 소스/드레인 영역들(82)이 또한 병합되지 않은 에피택셜 소스/드레인 영역들 대신에 또는 병합되지 않은 에피택셜 소스/드레인 영역들과 조합하여 후속 실시예들에 적용될 수 있다.
도 15a, 도 15b, 도 15c에서, 도 14a, 도 14b, 도 14c에 예시된 구조물 위에 ILD(88)가 퇴적된다. ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, ILD(88)와, 에피택셜 소스/드레인 영역들(82), 하드 마스크(70) 및 게이트 스페이서들(74) 사이에 예시되지 않은 접촉 에칭 저지층(contact etch stop layer; CESL)이 배치된다.
후속하여, CMP와 같은 평탄화 프로세스가 수행되어 ILD(88)의 최상면을 더미 게이트 전극들(68)의 최상면들과 동일한 높이가 되도록 할 수 있다. 실시예에서, 평탄화 시스템(200)을 사용하여 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한 더미 게이트 전극들(68) 상의 마스크들(70), 및 마스크들(70)의 측벽들을 따르는 게이트 시일 스페이서들 및 게이트 스페이서들(74)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트 전극들(68), 게이트 스페이서들(74), 및 ILD(88)의 최상면들이 동일한 높이가 된다. 따라서, ILD(88)가 관통되어 더미 게이트 전극들(68)의 최상면들이 노출된다.
평탄화 후, 더미 게이트 전극들(68), 및 노출된 더미 게이트 전극들(68) 바로 아래의 더미 유전체층(60)의 부분들이 에칭 단계(들)에서 제거되어 리세스들이 형성된다. 일부 실시예들에서, 더미 게이트 전극들(68)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 ILD(88) 또는 게이트 스페이서들(74)을 에칭하지 않고 더미 게이트 전극들(68)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스는 각각의 핀(52)의 채널 영역을 노출시킨다. 각각의 채널 영역은 에피택셜 소스/드레인 영역들(82)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 유전체층(60)은 더미 게이트 전극들(68)이 에칭될 때 에칭 저지층으로서 사용될 수 있다. 더미 게이트 전극들(68)의 제거 후 이어서 더미 유전체층(60)이 제거될 수 있다.
도 16a, 도 16b, 및 도 16c에서, 대체 게이트들용으로 게이트 유전체층들(92) 및 게이트 전극들(94)이 형성된다. 게이트 유전체층들(92)은 리세스들 내에, 가령 핀들(52)/더미 핀들(62)의 최상면들 및 측벽들 상에 그리고 게이트 시일 스페이서들(74)의 측벽들 상에 컨포멀하게 퇴적된다. 게이트 유전체층들(92)은 또한 ILD(88)의 최상면 상에 형성될 수 있다. 일부 실시예들에 따르면, 게이트 유전체층들(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 일부 실시예들에서, 게이트 유전체층들(92)은 하이 k(high-k) 유전체 재료이고, 이러한 실시예들에서, 게이트 유전체층들(92)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체층들(92)의 형성 방법들은 분자 빔 증착(Molecular-Beam Deposition; MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 유전체층들(92) 위에 게이트 전극들(94)이 각각 배치된다. 게이트 전극들(94)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합들, 또는 이들의 다중층들과 같은 금속 함유 재료일 수 있다. 예를 들어, 단일 게이트 전극(94)이 예시되지만, 리세스들(90) 내에 임의의 수의 일함수 튜닝층들이 퇴적될 수 있다. 게이트 전극들(94)의 충전 후, 과잉 부분들이 ILD(88)의 최상면 위에 있는 게이트 유전체층들(92)의 과잉 부분들 및 게이트 전극들의 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 게이트 전극들(94) 및 게이트 유전체층들(92)의 재료의 남아있는 부분들이 따라서 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(94) 및 게이트 유전체층들(92)은 집합적으로 "게이트" 또는 "게이트 스택"으로 지칭될 수 있다. 게이트 및 게이트 스택들은 핀들(52)의 채널 영역의 측벽들을 따라 그리고 더미 핀들(62)의 측벽들을 따라 연장될 수 있다.
영역(50C) 및 영역(50D) 내의 게이트 유전체층들(92)의 형성은, 각각의 영역 내의 게이트 유전체층들(92)이 동일한 재료들로 형성되도록 동시에 일어날 수 있고, 게이트 전극들(94)의 형성은, 각각의 영역 내의 게이트 전극들(94)이 동일한 재료들로 형성되도록 동시에 일어날 수 있다. 일부 실시예들에서, 각각의 영역 내의 게이트 유전체층들(92)은, 게이트 유전체층들(92)이 상이한 재료들일 수 있도록 개별 프로세스들에 의해 형성될 수 있고, 각각의 영역 내의 게이트 전극들(94)은, 게이트 전극들(94)이 상이한 재료들일 수 있도록 개별 프로세스들에 의해 형성될 수 있다. 개별 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 17a, 도 17b, 및 도 17c에서, ILD(88) 위에 ILD(108)가 퇴적된다. 실시예에서, ILD(108)는 유동가능 CVD 방법에 의해 형성되는 유동가능 막이다. 일부 실시예들에서, ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
또한 도 17a, 도 17b, 및 도 17c에서, 예시적인 접촉부 형성 프로세스들을 사용하여 ILD(108) 및 ILD(88)를 관통하여 접촉부들(110 및 112)이 형성된다. 일부 실시예들에서, 접촉부들(112)이 형성되기 전에, 에피택셜 소스/드레인 영역들(82)과 접촉부들(112) 사이의 계면에 규화물을 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 접촉부(110)는 게이트 전극(94)에 물리적으로 또한 전기적으로 연결되고, 접촉부들(112)은 에피택셜 소스/드레인 영역들(82)에 물리적으로 또한 전기적으로 연결된다. 도 17c는 동일한 단면의 접촉부들(110 및 112)을 예시하지만, 다른 실시예들에서 접촉부들(110 및 112)은 상이한 단면들로 배치될 수 있다. 또한, 도 17a, 도 17b, 및 도 17c에서의 접촉부들(110 및 112)의 위치는 단지 예시적이며 임의의 방식에 제한되도록 의도되지 않는다. 예를 들어, 접촉부(110)는 예시된 바와 같이 반도체 핀(52)과 수직으로 정렬될 수 있거나 또는 게이트 전극(94) 상의 상이한 위치에 배치될 수 있다. 또한, 접촉부들(112)은 접촉부들(110)을 형성하기 전에, 접촉부들(110)과 동시에, 또는 접촉부들(110)을 형성한 후에 형성될 수 있다.
도 17d, 도 17e, 및 도 17f는 유전체막(58)이 생략된 디바이스를 예시한다. 그러한 실시예들에서, 더미 핀들(62)은 유전체막(56) 위로 연장되는 유전체막(60)의 부분들에 의해 규정된다. 더미 핀들(62)이 단일 막에 의해 규정되기 때문에, 더미 핀들(62)은 전체적으로 동일한 재료 조성을 가질 수 있다. 또한, 유전체막(56), 유전체막(60)의 저부 부분들, 및 (존재한다면) 보이드들(61)의 조합이 인접한 반도체 핀들(52) 사이의 격리를 제공할 수 있다.
도 18 내지 도 22는 다른 실시예들에 따른 디바이스 제조의 중간 단계들의 단면도들을 예시한다. 도 2 내지 도 9의 실시예들과 달리, 도 18 내지 도 22에서, 유전체막(56)의 형성 전에 (예를 들어, 적절한 평탄화 또는 에치백 프로세스를 사용하여) 마스크층(54)이 제거된다. 그러한 실시예들에서, 유전체막(56)은 임의의 개재되는 마스크층들(54) 없이 반도체 핀들(52)의 최상면 바로 위에 형성될 수 있다. 후속 프로세싱은 도 2 내지 도 9의 실시예와 실질적으로 유사할 수 있고, 여기서 동일한 참조 번호들은 동일한 프로세스들을 사용하여 형성되는 동일한 엘리먼트들을 나타낸다. 예를 들어, 도 19에서, 유전체막(56) 위에 선택적 유전체막(58)이 퇴적된다. 도 20에서, 유전체막(56) 및 (존재한다면) 유전체막(58) 위에 유전체 재료(60)가 퇴적된다. 유전체 재료(60)는 반도체 핀들(52) 사이의 영역들을 적어도 부분적으로 충전하도록 퇴적되고, 유전체 재료(60)는 또한 유전체막(56) 및 (존재한다면) 유전체막(58)을 과충전하고 커버하도록 퇴적된다. 도 21에서, 유전체 재료(60)에 평탄화 프로세스가 적용되어 핀들(52), 유전체막(56), 및 (존재한다면) 유전체막(58)의 최상면들을 노출시킨다. 도 21이, 핀들(52), 유전체막(56), 유전체막(58), 및 유전체 재료(60)의 최상면들이 평탄화 후 동일 평면 상에 있는 것으로서 예시하지만, 다른 실시예들에서 이 최상면들은 (예를 들어, 도 7b에 예시된 바와 같이) 동일 평면 상에 있지 않을 수 있다. 후속하여, 도 22에서, 유전체막(56) 상에 에치백 프로세스가 수행되어 반도체 핀들(52) 및 [예를 들어, (존재한다면) 유전체막(58) 및 유전체 재료(60)의 상단 부분들을 포함하는] 더미 핀들(62)을 규정한다. 반도체 핀들(52) 및 더미 핀들(62)이 형성된 후(도 22를 보라), 기능적 finFET 디바이스들을 형성하기 위해 도 10a 내지 도 17c에 대해 위에서 논의된 프로세스 단계들과 유사한 추가 프로세스 단계들이 수행될 수 있다. 도 18 내지 도 22가 선택적 유전체막(58)의 포함을 예시하지만, 다른 실시예들에서 유전체막(58)이 배제될 수 있고, 유전체막(56) 바로 위에 유전체 재료(60)가 퇴적될 수 있다.
도 23 내지 도 27는 다른 실시예들에 따른 디바이스 제조의 중간 단계들의 단면도들을 예시한다. 도 23은 도 6과 유사한 제조 스테이지에서의 단면을 예시하며, 여기서 동일한 참조 번호들은 동일한 프로세스들을 사용하여 형성되는 동일한 엘리먼트들을 나타낸다. 도 23이 유전체막(58)의 포함을 예시하지만, 유전체막(58)은 선택적이다. 다른 실시예들에서, 유전체막(58)이 배제된다(예를 들어, 도 28d, 도 28e, 및 도 28f를 보라).
도 24에서, (존재한다면) 유전체막(58) 또는 [선택적 유전체막(58)이 배제되었으면] 유전체막(56)이 노출되도록 유전체 재료(60)를 패터닝하기 위해 에치백 프로세스가 사용된다. 도 25에서, 유전체막(56) 및 (존재한다면) 유전체막(58) 위에 유전체 재료(202)가 퇴적된다. 일부 실시예들에서, 유전체 재료(202)는 유동가능 퇴적 프로세스, 스핀 온 프로세스 등을 사용하여 퇴적될 수 있다. 유전체 재료(202)는 탄소 함유 유전체막(예를 들어, SiOC와 같은 탄소 함유 산화물), 금속 함유 유전체막(예를 들어, SiO와 금속의 조합물과 같은 금속 함유 산화물) 등을 포함할 수 있다. 일부 실시예들에서, 유전체 재료(60)의 탄소 및/또는 금속 중량 백분율은 유전체 라이너(58)의 대응하는 탄소/금속 중량 백분율보다 작다. 예를 들어, 유전체 라이너(58)는 10 중량 %보다 많은 탄소를 갖는 SiOC를 포함할 수 있고, 유전체 재료(60)는 10 중량 %보다 작은 탄소를 갖는 SiOC를 포함할 수 있다. 유전체 재료(202) 및 유전체 재료(60)의 재료 조성은 동일하거나 상이할 수 있다. 예를 들어, 유전체 재료(202) 및 유전체 재료(60)는 동일한 중량 백분율의 탄소/금속 또는 상이한 중량 백분율의 탄소/금속을 가질 수 있다. 일부 실시예들에서, 유전체 재료(202)는 유전체 재료(60)에 대한 추가 보호를 제공하고 유전체 재료(60)를 캡슐화한다.
도 26에서, 유전체막(56)의 상면들을 노출시키기 위해 평탄화[예를 들어, CMP 및/또는 에치백 프로세스(예를 들어, 건식 에칭 프로세스)]가 사용된다. 일부 실시예들에서, 유전체막(56)을 노출시키는 것은, 유전체 재료(202) 및 유전체막(56)의 상면들이 실질적으로 동일 평면 상에 있는 것을 초래한다.
도 27에서, 유전체 라이너(56) 상에 추가 에치백 프로세스가 수행된다. 유전체 라이너(56)가 리세싱되어 반도체 핀들(52) 및 더미 핀들(62)이 에칭된 유전체 라이너(56)의 최상면들 위로 돌출된다. 유전체 라이너(56)가 리세싱된 후, 예를 들어 허용가능한 에칭 프로세스를 사용하여 핀들(52)의 최상면들로부터 하드 마스크(54)가 또한 제거될 수 있다. 일부 실시예들에서, 리세싱 후, 반도체 핀들(52)의 높이는 더미 핀들(62)의 높이보다 작을 수 있다. 더미 핀들(62)은 (존재한다면) 유전체 라이너(58)의 상단 부분들, 유전체 재료(60)의 상단 부분들, 및 유전체 재료(202)의 남아있는 부분들로 이루어진다. 따라서, 더미 핀들(62)은 반도체 핀들(52)과는 상이한 재료 조성을 가질 수 있고, 절연 핀들일 수 있다. 또한, 유전체 라이너(56)의 남아있는 부분들, 유전체 라이너(58)의 저부 부분들, 및 유전체 재료(60)의 저부 부분들[집합적으로 격리 영역(64)으로 지칭됨]은 인접한 핀들(52) 사이의 전기적 격리를 제공하고, 핀들(52) 사이에 STI 영역들을 또한 제공할 수 있어서 별도의 STI 영역이 형성될 필요가 없다.
다른 실시예들에서, [예를 들어, 유전체막(56)의 바닥면과 기판(50) 사이에] 별도의 STI 영역이 형성된다. 예를 들어, 도 31은 유전체막(56)의 바닥부들과 기판(50)(50A로 라벨링됨) 사이에 별도의 STI 영역(204)이 형성된 실시예를 예시한다. 도 30a, 도 30b, 및 도 30c의 실시예에서, 개개의 핀들(52)이 메사(50A)[때로는 크라운으로 지칭됨]에 의해 연결될 수 있다. 메사(50A)는 기판(50)의 일부이다. 기판(50)의 저부 부분[50B로 라벨링됨]에 연결된 단일 메사(50A)로부터 다중 핀들(52)이 연장될 수 있다. 메사(50A)는 높은 애스펙트비 핀들[예를 들어, 핀들(52)]의 형성에 있어서 향상된 구조적 안정성을 제공할 수 있다. STI 영역(204)은 핀들(52)의 저부 부분들을 따라서 뿐만 아니라 메사(50A)의 측벽들을 따라 연장되도록 형성될 수 있다. 후속 도면들이 메사(50A) 및 STI 영역(204)이 배제된 실시예들을 예시하지만, 이는 단지 예시의 편의를 위한 것이다. 도 31의 실시예가 후속 프로세스 단계들에 통합될 수 있고 후속 설명들과 결합될 수 있다는 점이 인식되어야 한다. 예를 들어, 도 32a, 도 32b, 도 32c는, 예를 들어 도 10a 내지 도 17c에서의 아래에서 설명되는 프로세스와 유사한 프로세스들을 사용하는 추가 프로세싱 후의 finFET 디바이스를 예시하고, 여기서 동일한 참조 번호들은 동일한 프로세스들을 사용하여 형성된 동일한 엘리먼트들을 나타내며, 도 31에 대해 설명되는 바와 같은 별도의 STI 영역 및 유전체막(202)을 포함한다. 도 32a는 도 1의 기준 단면(A-A)을 따라 취해지고, 도 32b는 도 1의 기준 단면(B-B)을 따라 취해지며, 도 32c는 도 1의 기준 단면(C-C)을 따라 취해진다.
일부 실시예들에서, 유전체 라이너(56)를 에치백하는 것은, 유전체 라이너(56)를 유전체 라이너(58), 유전체 재료(60), 및 핀들(52)보다 빠른 레이트로 선택적으로 에칭하는 선택적 에칭 프로세스를 사용할 수 있다. 그러한 선택적 에칭은, 예를 들어 유전체 라이너(58) 및 유전체 재료(60) 내의 탄소 및/또는 금속의 포함에 의해 가능해질 수 있다.
반도체 핀들(52) 및 더미 핀들(62)이 형성된 후(도 27를 보라), 기능적 finFET 디바이스들을 형성하기 위해 도 10a 내지 도 17c에 대해 위에서 논의된 프로세스 단계들과 유사한 추가 프로세스 단계들이 수행될 수 있다. 결과적인 구조물들이 [도 1에서의 A-A와 유사한 단면을 따라 디바이스를 예시하는] 도 28a, [도 1에서의 B-B와 유사한 단면을 따라 디바이스를 예시하는] 도 28b 및 [도 1에서의 C-C와 유사한 단면을 따라 디바이스를 예시하는] 도 28c에 예시되고, 여기서 동일한 참조 번호들은 동일한 프로세스들을 사용하여 형성되는 동일한 엘리먼트들을 나타낸다. 또한, 더미 핀들(62)이 반도체 핀들(62) 위로 연장되기 때문에, 더미 핀들(62)은 인접한 소스/드레인 에피택셜 영역들(82)의 병합을 감소시키는데 있어서 훨씬 더 효과적일 수 있다. 도 23 내지 도 27이 유전체 재료(202)를 형성한 후의 마스크층(54)의 제거를 예시하지만, 다른 실시예들에서 마스크층(54)은 (예를 들어, 도 18에 도시된 바와 같이) 유전체막(56)의 퇴적 전에 제거될 수 있다. 그러한 실시예들에서, 유전체막(56)은 핀들(52)의 측벽들 및 최상면 바로 위에 형성될 수 있다(도 18을 보라).
도 28d, 도 28e, 및 도 28f는 도 28a, 도 28b, 및 도 28c에 도시된 디바이스와 유사한 디바이스를 예시하고, 여기서 유전체막(58)이 생략된다. 도 28d, 도 28e, 및 도 28f에서, 동일한 참조 번호들은 도 28a, 도 28b, 및 도 28c과 동일한 프로세스들에 의해 형성된 동일한 엘리먼트들을 나타낸다. 그러한 실시예들에서, 더미 핀들(62)은 유전체막(56) 및 유전체 재료(202) 위로 연장되는 유전체막(60)의 부분들에 의해 규정된다. 또한, 유전체막(56), 유전체막(60)의 저부 부분들, 및 (존재한다면) 보이드들(61)의 조합이 인접한 반도체 핀들(52) 사이의 격리를 제공할 수 있다.
실시예에 따르면, 방법은, 반도체 핀 위에 그리고 반도체 핀의 측벽들을 따라 제 1 유전체막을 퇴적시키는 단계로서, 반도체 핀은 반도체 기판으로부터 상방으로 연장되는 것인, 제 1 유전체막을 퇴적시키는 단계; 제 1 유전체막 위에 유전체 재료를 퇴적시키는 단계; 반도체 핀의 최상면 아래로 제 1 유전체막을 리세싱하여 더미 핀을 규정하는, 제 1 유전체막을 리세싱하는 단계; 및 반도체 핀 및 더미 핀 위에, 그리고 반도체 핀 및 더미 핀의 측벽들을 따라 게이트 스택을 형성하는 단계를 포함한다. 실시예에서, 유전체 재료를 퇴적시키는 단계는 유전체 재료로 제 1 유전체막의 최상면을 커버하는 단계를 포함하고, 방법은 유전체 재료를 평탄화하여 제 1 유전체막을 노출시키는, 유전체 재료를 평탄화하는 단계를 더 포함한다. 실시예에서, 유전체 재료를 퇴적시키는 단계는 반도체 핀과 제 2 반도체 핀 사이의 유전체 재료 아래의 보이드를 규정하는 단계를 포함한다. 실시예에서, 제 1 유전체막을 리세싱하는 단계는 유전체 재료보다 빠른 레이트로 제 1 유전체막을 에칭하는 단계를 포함한다. 실시예에서, 방법은, 유전체 재료를 퇴적시키기 전에, 제 1 유전체막 위에 제 2 유전체막을 퇴적시키는 단계를 더 포함하고, 더미 핀은 제 2 유전체막으로 형성된 상단 부분을 포함한다. 실시예에서, 방법은, 제 1 유전체막을 리세싱하기 전에, 제 1 유전체막의 최상면 아래로 유전체 재료를 리세싱하는 단계; 유전체 재료 및 제 1 유전체막 위에 제 2 유전체 재료를 퇴적시키는 단계; 및
제 2 유전체 재료를 평탄화하여 제 1 유전체막을 노출시키는, 제 2 유전체 재료를 평탄화하는 단계를 더 포함한다. 실시예에서, 방법은, 마스크층을 사용하여 반도체 기판을 패터닝하여 반도체 핀을 규정하는, 반도체 기판을 패터닝하는 단계를 더 포함하고, 제 1 유전체막은 마스크층 위에 그리고 마스크층의 측벽들을 따라 퇴적된다. 실시예에서, 방법은, 마스크층을 사용하여 반도체 기판을 패터닝하여 반도체 핀을 규정하는, 반도체 기판을 패터닝하는 단계; 및 제 1 유전체막을 퇴적시키기 전에, 마스크층을 제거하는 단계를 더 포함한다.
실시예에 따르면, 디바이스는, 반도체 기판으로부터 상방으로 연장되는 제 1 반도체 핀 및 제 2 반도체 핀; 제 1 유전체막을 포함하고 제 1 반도체 핀과 제 2 반도체 핀 사이에 배치되는 격리 영역; 격리 영역으로부터 상방으로 연장되는 더미 핀으로서, 더미 핀은 제 1 유전체막의 최상면 아래로부터 제 1 유전체막의 최상면 위로 연장되는 제 1 유전체 재료를 포함하는 것인, 더미 핀; 및 제 1 반도체 핀 위에 배치되고 제 1 반도체 핀의 측벽들을 따라 연장되며, 제 2 반도체 핀 위에 그리고 제 2 반도체 핀의 측벽들을 따라 배치되고, 더미 핀 위에 그리고 더미 핀의 측벽들을 따라 배치되는 게이트 스택을 포함한다. 실시예에서, 제 1 유전체막은 실리콘 산화물을 포함하고, 제 1 유전체 재료는 탄소 함유 산화물, 금속 함유 산화물, 또는 이들의 조합을 포함한다. 실시예에서, 더미 핀은 제 1 유전체막과 제 1 유전체 재료 사이에 배치되는 제 2 유전체막을 포함한다. 실시예에서, 제 2 유전체막의 탄소 중량 백분율은 제 1 유전체 재료의 탄소 중량 백분율보다 크다. 실시예에서, 제 2 유전체막의 금속 중량 백분율은 제 1 유전체 재료의 금속 중량 백분율보다 크다. 실시예에서, 더미 핀은 제 1 유전체 재료의 최상면을 커버하는 제 2 유전체 재료를 포함한다. 실시예에서, 더미 핀의 최상면 및 제 1 반도체 핀의 최상면은 동일한 높이에 있다. 실시예에서, 더미 핀은 제 1 반도체 핀보다 높이 연장된다. 실시예에서, 디바이스는, 제 1 반도체 핀과 제 2 반도체 핀을 연결하는 반도체 메사를 더 포함하고, 격리 영역은 제 1 유전체막과 반도체 메사 사이에 배치되는 제 3 유전체 재료를 더 포함하며, 제 3 유전체 재료는 반도체 메사의 측벽들을 따라 더 연장된다. 실시예에서, 디바이스는, 제 1 반도체 핀의 양 측부 상에 더미 핀으로서 배치되는 제 2 더미 핀으로서, 제 2 더미 핀은 격리 영역으로부터 상방으로 연장되고, 제 2 더미 핀은 제 1 유전체 재료를 포함하는 것인, 제 2 더미 핀; 및 더미 핀과 제 2 더미 핀 사이에 배치되는 소스/드레인 영역을 더 포함한다.
실시예에 따르면, 방법은, 복수의 반도체 핀들 위에 그리고 복수의 반도체 핀들의 측벽들을 따라 제 1 유전체막을 퇴적시키는 단계; 제 1 유전체막 위에 유전체 재료를 퇴적시키는 단계로서, 유전체 재료는 탄소, 금속, 또는 이들의 조합을 포함하고, 유전체 재료는 복수의 핀들 각각 사이에 퇴적되는 것인, 유전체 재료를 퇴적시키는 단계; 유전체 재료를 평탄화하여 제 1 유전체막을 노출시키는, 유전체 재료를 평탄화하는 단계; 유전체 재료보다 빠른 레이트로 제 1 유전체막을 에칭하는 에천트를 사용하여 제 1 유전체막을 에칭하는 단계로서, 제 1 유전체막을 에칭하는 단계는 제 1 유전체막의 최상면 위로 연장되는 복수의 더미 핀들을 규정하고, 복수의 더미 핀들은 유전체 재료의 적어도 일부를 포함하는 것인, 제 1 유전체막을 에칭하는 단계; 및 복수의 반도체 핀들 위에 그리고 복수의 반도체 핀들의 측벽들을 따라, 복수의 더미 핀들 위에 그리고 복수의 더미 핀들의 측벽들을 따라 게이트 스택을 형성하는 단계를 포함한다. 실시예에서, 방법은 유전체 재료를 퇴적시키기 전에, 제 1 유전체막 위에 제 2 유전체막을 퇴적시키는 단계를 더 포함하고, 제 2 유전체막은 탄소, 금속 또는 이들의 조합을 포함하며, 복수의 반도체 핀들은 제 2 유전체막의 적어도 일부를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
반도체 핀 위에 그리고 상기 반도체 핀의 측벽들을 따라 제 1 유전체막을 퇴적시키는 단계로서, 상기 반도체 핀은 반도체 기판으로부터 상방으로 연장되는 것인, 상기 제 1 유전체막을 퇴적시키는 단계;
상기 제 1 유전체막 위에 유전체 재료를 퇴적시키는 단계;
상기 반도체 핀의 최상면 아래로 상기 제 1 유전체막을 리세싱하여 더미 핀을 규정하는 단계로서, 상기 더미 핀은 상기 유전체 재료의 상단 부분을 포함하는 것인, 상기 제 1 유전체막을 리세싱하는 단계; 및
상기 반도체 핀 및 상기 더미 핀 위에, 그리고 상기 반도체 핀 및 상기 더미 핀의 측벽들을 따라 게이트 스택을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 유전체 재료를 퇴적시키는 단계는 상기 유전체 재료로 상기 제 1 유전체막의 최상면을 커버하는 단계를 포함하고, 상기 방법은 상기 유전체 재료를 평탄화하여 상기 제 1 유전체막을 노출시키는, 상기 유전체 재료를 평탄화하는 단계를 더 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 유전체 재료를 퇴적시키는 단계는 상기 반도체 핀과 제 2 반도체 핀 사이의 상기 유전체 재료 아래의 보이드(void)를 규정하는 단계를 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 제 1 유전체막을 리세싱하는 단계는 상기 유전체 재료보다 빠른 레이트(rate)로 상기 제 1 유전체막을 에칭하는 단계를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 유전체 재료를 퇴적시키기 전에, 상기 제 1 유전체막 위에 제 2 유전체막을 퇴적시키는 단계를 더 포함하고, 상기 더미 핀은 상기 제 2 유전체막으로 형성된 상단 부분을 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 제 1 유전체막을 리세싱하기 전에, 상기 제 1 유전체막의 최상면 아래로 상기 유전체 재료를 리세싱하는 단계;
상기 유전체 재료 및 상기 제 1 유전체막 위에 제 2 유전체 재료를 퇴적시키는 단계; 및
상기 제 2 유전체 재료를 평탄화하여 상기 제 1 유전체막을 노출시키는, 상기 제 2 유전체 재료를 평탄화하는 단계
를 더 포함하는, 방법.
실시예 7. 실시예 1에 있어서, 마스크층을 사용하여 상기 반도체 기판을 패터닝하여 상기 반도체 핀을 규정하는, 상기 반도체 기판을 패터닝하는 단계를 더 포함하고, 상기 제 1 유전체막은 상기 마스크층 위에 그리고 상기 마스크층의 측벽들을 따라 퇴적되는 것인, 방법.
실시예 8. 실시예 1에 있어서,
마스크층을 사용하여 상기 반도체 기판을 패터닝하여 상기 반도체 핀을 규정하는, 상기 반도체 기판을 패터닝하는 단계; 및
상기 제 1 유전체막을 퇴적시키기 전에, 상기 마스크층을 제거하는 단계
를 더 포함하는, 방법.
실시예 9. 디바이스에 있어서,
반도체 기판으로부터 상방으로 연장되는 제 1 반도체 핀 및 제 2 반도체 핀;
제 1 유전체막을 포함하고 상기 제 1 반도체 핀과 상기 제 2 반도체 핀 사이에 배치되는 격리 영역;
상기 격리 영역으로부터 상방으로 연장되는 더미 핀으로서, 상기 더미 핀은 상기 제 1 유전체막의 최상면 아래로부터 상기 제 1 유전체막의 최상면 위로 연장되는 제 1 유전체 재료를 포함하는 것인, 상기 더미 핀; 및
상기 제 1 반도체 핀 위에 배치되고 상기 제 1 반도체 핀의 측벽들을 따라 연장되며, 상기 제 2 반도체 핀 위에 배치되고 상기 제 2 반도체 핀의 측벽들을 따라 연장되며, 상기 더미 핀 위에 배치되고 상기 더미 핀의 측벽들을 따라 연장되는 게이트 스택
을 포함하는, 디바이스.
실시예 10. 실시예 9에 있어서, 상기 제 1 유전체막은 실리콘 산화물을 포함하고, 상기 제 1 유전체 재료는 탄소 함유 산화물, 금속 함유 산화물, 또는 이들의 조합을 포함하는 것인, 디바이스.
실시예 11. 실시예 9에 있어서, 상기 더미 핀은 상기 제 1 유전체막과 상기 제 1 유전체 재료 사이에 배치되는 제 2 유전체막을 포함하는 것인, 디바이스.
실시예 12. 실시예 11에 있어서, 상기 제 2 유전체막의 탄소 중량 백분율(percentage by weight)은 상기 제 1 유전체 재료의 탄소 중량 백분율보다 큰 것인, 디바이스.
실시예 13. 실시예 11에 있어서, 상기 제 2 유전체막의 금속 중량 백분율은 상기 제 1 유전체 재료의 금속 중량 백분율보다 큰 것인, 디바이스.
실시예 14. 실시예 9에 있어서, 상기 더미 핀은 상기 제 1 유전체 재료의 최상면을 커버하는 제 2 유전체 재료를 포함하는 것인, 디바이스.
실시예 15. 실시예 9에 있어서, 상기 더미 핀의 최상면 및 상기 제 1 반도체 핀의 최상면은 동일한 높이에 있는 것인, 디바이스.
실시예 16. 실시예 9에 있어서, 상기 더미 핀은 상기 제 1 반도체 핀보다 높이 연장되는 것인, 디바이스.
실시예 17. 실시예 9에 있어서, 상기 제 1 반도체 핀과 상기 제 2 반도체 핀을 연결하는 반도체 메사(mesa)를 더 포함하고, 상기 격리 영역은 상기 제 1 유전체막과 상기 반도체 메사 사이에 배치되는 제 3 유전체 재료를 더 포함하며, 상기 제 3 유전체 재료는 상기 반도체 메사의 측벽들을 따라 더 연장되는 것인, 디바이스.
실시예 18. 실시예 9에 있어서,
상기 제 1 반도체 핀의 양 측부 상에 더미 핀으로서 배치되는 제 2 더미 핀으로서, 상기 제 2 더미 핀은 상기 격리 영역으로부터 상방으로 연장되고, 상기 제 2 더미 핀은 상기 제 1 유전체 재료를 포함하는 것인, 상기 제 2 더미 핀; 및
상기 더미 핀과 상기 제 2 더미 핀 사이에 배치되는 소스/드레인 영역
을 더 포함하는, 디바이스.
실시예 19. 방법에 있어서,
복수의 반도체 핀들 위에 그리고 상기 복수의 반도체 핀들의 측벽들을 따라 제 1 유전체막을 퇴적시키는 단계;
상기 제 1 유전체막 위에 유전체 재료를 퇴적시키는 단계로서, 상기 유전체 재료는 탄소, 금속, 또는 이들의 조합을 포함하고, 상기 유전체 재료는 상기 복수의 핀들 각각 사이에 퇴적되는 것인, 상기 유전체 재료를 퇴적시키는 단계;
상기 유전체 재료를 평탄화하여 상기 제 1 유전체막을 노출시키는, 상기 유전체 재료를 평탄화하는 단계;
상기 유전체 재료보다 빠른 레이트로 상기 제 1 유전체막을 에칭하는 에천트를 사용하여 상기 제 1 유전체막을 에칭하는 단계로서, 상기 제 1 유전체막을 에칭하는 단계는 상기 제 1 유전체막의 최상면 위로 연장되는 복수의 더미 핀들을 규정하고, 상기 복수의 더미 핀들은 상기 유전체 재료의 적어도 일부를 포함하는 것인, 상기 제 1 유전체막을 에칭하는 단계; 및
상기 복수의 반도체 핀들 위에 그리고 상기 복수의 반도체 핀들의 측벽들을 따라, 상기 복수의 더미 핀들 위에 그리고 상기 복수의 더미 핀들의 측벽들을 따라 게이트 스택을 형성하는 단계
를 포함하는, 방법.
실시예 20. 실시예 19에 있어서, 상기 유전체 재료를 퇴적시키기 전에, 상기 제 1 유전체막 위에 제 2 유전체막을 퇴적시키는 단계를 더 포함하고, 상기 제 2 유전체막은 탄소, 금속 또는 이들의 조합을 포함하며, 상기 복수의 반도체 핀들은 상기 제 2 유전체막의 적어도 일부를 포함하는 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    반도체 핀 위에 그리고 상기 반도체 핀의 측벽들을 따라 제 1 유전체막을 퇴적시키는 단계로서, 상기 반도체 핀은 반도체 기판으로부터 상방으로 연장되는 것인, 상기 제 1 유전체막을 퇴적시키는 단계;
    상기 제 1 유전체막 위에 유전체 재료를 퇴적시키는 단계;
    상기 반도체 핀의 최상면 아래로 상기 제 1 유전체막을 리세싱하여 더미 핀을 규정하는 단계로서, 상기 더미 핀은 상기 유전체 재료의 상단 부분을 포함하는 것인, 상기 제 1 유전체막을 리세싱하는 단계 -상기 제 1 유전체막을 리세싱하는 단계는 상기 유전체 재료보다 빠른 레이트로 상기 제 1 유전체막을 에칭하는 단계를 포함함-; 및
    상기 반도체 핀 및 상기 더미 핀 위에, 그리고 상기 반도체 핀 및 상기 더미 핀의 측벽들을 따라 게이트 스택을 형성하는 단계
    를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 유전체 재료를 퇴적시키는 단계는 상기 유전체 재료로 상기 제 1 유전체막의 최상면을 커버하는 단계를 포함하고, 상기 방법은 상기 유전체 재료를 평탄화하여 상기 제 1 유전체막을 노출시키는, 상기 유전체 재료를 평탄화하는 단계를 더 포함하는 것인, 방법.
  3. 제 2 항에 있어서, 상기 유전체 재료를 퇴적시키는 단계는 상기 반도체 핀과 제 2 반도체 핀 사이의 상기 유전체 재료 아래의 보이드(void)를 규정하는 단계를 포함하는 것인, 방법.
  4. 제 1 항에 있어서, 상기 제 1 유전체막을 리세싱하는 단계는 상기 유전체 재료보다 빠른 레이트(rate)로 상기 제 1 유전체막을 에칭하는 단계를 포함하는 것인, 방법.
  5. 제 1 항에 있어서, 상기 유전체 재료를 퇴적시키기 전에, 상기 제 1 유전체막 위에 제 2 유전체막을 퇴적시키는 단계를 더 포함하고, 상기 더미 핀은 상기 제 2 유전체막으로 형성된 상단 부분을 포함하는 것인, 방법.
  6. 제 1 항에 있어서,
    상기 제 1 유전체막을 리세싱하기 전에, 상기 제 1 유전체막의 최상면 아래로 상기 유전체 재료를 리세싱하는 단계;
    상기 유전체 재료 및 상기 제 1 유전체막 위에 제 2 유전체 재료를 퇴적시키는 단계; 및
    상기 제 2 유전체 재료를 평탄화하여 상기 제 1 유전체막을 노출시키는, 상기 제 2 유전체 재료를 평탄화하는 단계
    를 더 포함하는, 방법.
  7. 제 1 항에 있어서, 마스크층을 사용하여 상기 반도체 기판을 패터닝하여 상기 반도체 핀을 규정하는, 상기 반도체 기판을 패터닝하는 단계를 더 포함하고, 상기 제 1 유전체막은 상기 마스크층 위에 그리고 상기 마스크층의 측벽들을 따라 퇴적되는 것인, 방법.
  8. 제 1 항에 있어서,
    마스크층을 사용하여 상기 반도체 기판을 패터닝하여 상기 반도체 핀을 규정하는, 상기 반도체 기판을 패터닝하는 단계; 및
    상기 제 1 유전체막을 퇴적시키기 전에, 상기 마스크층을 제거하는 단계
    를 더 포함하는, 방법.
  9. 삭제
  10. 방법에 있어서,
    복수의 반도체 핀들 위에 그리고 상기 복수의 반도체 핀들의 측벽들을 따라 제 1 유전체막을 퇴적시키는 단계;
    상기 제 1 유전체막 위에 유전체 재료를 퇴적시키는 단계로서, 상기 유전체 재료는 탄소, 금속, 또는 이들의 조합을 포함하고, 상기 유전체 재료는 상기 복수의 핀들 각각 사이에 퇴적되는 것인, 상기 유전체 재료를 퇴적시키는 단계;
    상기 유전체 재료를 평탄화하여 상기 제 1 유전체막을 노출시키는, 상기 유전체 재료를 평탄화하는 단계;
    상기 유전체 재료보다 빠른 레이트로 상기 제 1 유전체막을 에칭하는 에천트를 사용하여 상기 제 1 유전체막을 에칭하는 단계로서, 상기 제 1 유전체막을 에칭하는 단계는 상기 제 1 유전체막의 최상면 위로 연장되는 복수의 더미 핀들을 규정하고, 상기 복수의 더미 핀들은 상기 유전체 재료의 적어도 일부를 포함하는 것인, 상기 제 1 유전체막을 에칭하는 단계; 및
    상기 복수의 반도체 핀들 위에 그리고 상기 복수의 반도체 핀들의 측벽들을 따라, 상기 복수의 더미 핀들 위에 그리고 상기 복수의 더미 핀들의 측벽들을 따라 게이트 스택을 형성하는 단계
    를 포함하는, 방법.
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