KR102515293B1 - 반도체 디바이스 제조 방법 및 반도체 디바이스 - Google Patents

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유-리 린
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Abstract

방법에서, 제1 유전체 층이 반도체 핀 위에 형성되고, 제2 유전체 층이 제1 유전체 층 위에 형성되고, 제2 유전체 층이 반도체 핀 각각의 상단 아래로 리세싱되고, 제3 유전체 층이 리세싱된 제2 유전체 층 위에 형성되며, 제3 유전체 층은 반도체 핀의 상단 아래로 리세싱되어, 벽 핀을 형성한다. 벽 핀은 리세싱된 제3 유전체 층, 및 리세싱된 제3 유전체 층 위에 배치된 리세싱된 제2 유전체 층을 포함한다. 제1 유전체 층은 벽 핀의 상단 아래로 리세싱되고, 핀 라이너 층이 형성되고, 핀 라이너 층이 리세싱되고, 반도체 핀이 리세싱되며, 소스/드레인 에피택셜 층이 리세싱된 반도체 핀 위에 각각 형성된다. 소스/드레인 에피택셜 층은 벽 핀에 의해 서로 분리된다.

Description

반도체 디바이스 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
관련 출원
본 출원은 2019년 12월 30일자로 출원된 미국 가출원 제62/955,404호에 대한 우선권을 주장하며, 이 문헌의 전체 내용은 본원에 참조로 포함된다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능 및 보다 낮은 비용을 추구하는 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 디자인 문제 모두로부터의 과제로 인해, 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)와 같은 3 차원 디자인이 개발되었다. Fin FET 디바이스는 전형적으로 높은 종횡비를 갖고 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역이 형성되는 반도체 핀을 포함한다. 보다 신속하고 보다 신뢰성있고 보다 양호하게 제어되는 반도체 트랜지스터 디바이스를 생성하기 위해, 채널 및 소스/드레인 영역의 증가된 표면적의 장점을 이용하여 핀 구조체(예를 들어, 래핑)의 측면 위에 그리고 측면을 따라 게이트가 형성된다. 일부 디바이스에서, 캐리어 이동도를 향상시키기 위해, 예를 들어 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC) 및/또는 실리콘 인화물(SiP)을 이용하는 Fin FET의 소스/드레인(S/D) 부분에서 변형된 재료(strained material)가 사용될 수 있다.
본 개시는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 당업계의 표준 관행에 따르면, 다양한 피처가 동일한 축척으로 도시되어 있지 않고 설명 목적으로만 사용된다는 점이 강조된다. 사실상, 다양한 피처의 치수는 논의의 명확화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 2는 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 3은 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 4는 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 5는 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 6은 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 7은 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 8a, 도 8b, 도 8c, 도 8d 및 도 8e는 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 9는 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 10은 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 11은 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 12a 및 도 12b는 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 13a 및 도 13b는 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 14의 (a) 및 (b)는 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 15의 (a) 및 (b)는 본 개시의 다른 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 16의 (a) 및 (b)는 본 개시의 다른 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 17의 (a) 및 (b)는 본 개시의 일 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 18의 (a) 및 (b)는 본 개시의 다른 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 19의 (a) 및 (b)는 본 개시의 다른 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
도 20a 및 도 20b는 본 개시의 다른 실시예에 따른 반도체 FET 디바이스의 순차적인 제조 동작의 다양한 단계 중 하나를 도시한다.
하기의 개시는 본 개시의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다는 것이 이해되어야 한다. 본 개시를 단순화하기 위해 구성요소 및 배열의 특정 실시예 또는 예가 하기에 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 제한되지 않으며, 디바이스의 프로세스 조건 및/또는 원하는 특성에 따라 달라질 수 있다. 또한, 하기의 설명에서 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 개재되어 형성될 수 있는 실시예를 포함할 수 있다. 단순화 및 명확화를 위해 다양한 피처가 상이한 축척으로 임의로 도시될 수 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적인 상대 용어는 본원에서 설명의 편의를 위해 도면에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 사용될 수 있다. 공간적인 상대 용어는 도면에 도시된 배향에 부가하여 사용 또는 작동 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있으며(90 도 또는 다른 배향으로 회전됨), 본원에 사용된 공간적인 상대 설명자도 마찬가지로 그에 맞춰 해석될 수 있다. 또한, 용어 "제조되는"은 "포함하는" 또는 "구성되는"을 의미할 수 있다. 본 개시에서, 문구 "A, B 및 C 중 하나"는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하고, 달리 설명되지 않는 한, A로부터의 하나의 요소, B로부터의 하나의 요소 및 C로부터의 하나의 요소를 의미하지 않는다.
핀 FET(FinFET)와 같은 전계 효과 트랜지스터(FET)의 디바이스 성능을 결정하기 위한 요인 중 하나는 에피택셜 소스/드레인 구조체의 형상이다. 특히, FinFET의 소스/드레인 영역이 리세싱된 후에, 그 내에 에피택셜 소스/드레인 층이 형성될 때, 에칭은 실질적으로 에피택셜 소스/드레인 구조체의 형상을 한정한다. 또한, 2 개의 인접한 핀 구조체가 서로 보다 근접한 경우, 에피택셜 층은 바람직하지 않게 서로 병합된다.
본 개시에서, 벽 핀(wall fin) 구조체(유전체 더미 핀 구조체)는 인접한 소스/드레인 에피택셜 층을 물리적으로 그리고 전기적으로 분리하고 소스/드레인 에피택셜 층의 형상을 한정하는 데 사용된다. 최적의 소스/드레인 형상은 FinFET의 Ion/Ioff 전류비를 향상시키고 디바이스 성능을 향상시킬 수 있다.
도 1 내지 도 13b는 본 발명에 따른 반도체 디바이스의 순차적인 제조 동작의 다양한 단계를 도시한다. 추가 동작이 도 1 내지 도 13b에 도시된 프로세스 이전에, 동안에 및 이후에 제공될 수 있으며, 하기에 설명되는 동작 중 일부가 방법의 추가 실시예를 위해 대체되거나 제거될 수 있는 것으로 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수 있다.
도 1에 도시된 바와 같이, 하나 이상의 핀 구조체(20)가 기판(10) 위에 제조된다. 기판(10)은, 예를 들어 약 1×1015 ㎝-3 내지 약 1×1018 ㎝-3 범위의 불순물 농도를 갖는 p-형 실리콘 기판이다. 다른 실시예에서, 기판(10)은 약 1×1015 ㎝-3 내지 약 1×1018 ㎝-3 범위의 불순물 농도를 갖는 n-형 실리콘 기판이다. 대안적으로, 기판(10)은 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 Ⅳ-Ⅳ족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판(10)은 반도체-온-절연체(silicon-on insulator; SOI) 기판의 실리콘 층이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로 사용될 수 있다. 기판(10)은 불순물(예를 들어, p-형 또는 n-형 전도도)이 적절하게 도핑된 다양한 영역을 포함할 수 있다.
핀 구조체(20)는 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조체(20)는 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 프로세스는 포토리소그래피와 자체-정렬 프로세스를 조합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자체-정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 다음에, 희생 층이 제거되고, 그 후에 남아있는 스페이서는 핀 구조체(20)를 패터닝하는 데 사용될 수 있다. 일부 실시예에서, 기판(10)을 에칭하는 데 사용된 하드 마스크 패턴(hard mask pattern)(22)이 핀 구조체(20)의 상단 상에 남아있다. 일부 실시예에서, 하드 마스크 패턴(22)은 실리콘 산화물, 실리콘 질화물, SiON 및 다른 적합한 재료의 하나 이상의 층을 포함한다. 특정 실시예에서, 하드 마스크 패턴(22)은 실리콘 질화물을 포함한다.
도 1에 도시된 바와 같이, 4 개의 핀 구조체(20)가 기판(10)으로부터 Z 방향으로 돌출되고 Y 방향으로 연장되며, 일정한 피치로 X 방향으로 서로 인접하게 배치된다. 그러나, 핀 구조체의 개수는 4 개로 제한되지 않는다. 개수는 1 개, 2 개, 3 개 또는 5 개 이상일 수 있다. 또한, 패터닝 프로세스에서의 패턴 충실도(pattern fidelity)를 향상시키기 위해, 하나 이상의 더미 핀 구조체가 핀 구조체(20)의 양측에 인접하게 배치될 수 있다. 핀 구조체(20)의 폭은 일부 실시예에서 약 5 ㎚ 내지 약 40 ㎚의 범위 내이고, 특정 다른 실시예에서 약 7 ㎚ 내지 약 15 ㎚의 범위 내이다. 핀 구조체(20)의 높이는 일부 실시예에서 약 100 ㎚ 내지 약 300 ㎚의 범위 내이고, 다른 실시예에서 약 50 ㎚ 내지 100 ㎚의 범위 내이다. 핀 구조체(20) 사이의 공간은 일부 실시예에서 약 5 ㎚ 내지 약 80 ㎚의 범위 내이고, 다른 실시예에서 약 7 ㎚ 내지 20 ㎚의 범위 내일 수 있다. 일부 실시예에서, 핀 구조체의 피치는 약 10 ㎚ 내지 120 ㎚의 범위 내이고, 다른 실시예에서 약 14 ㎚ 내지 약 35 ㎚의 범위 내이다. 그러나, 당업자는 설명 전체에 걸쳐 기재된 치수 및 값이 단지 예일 뿐이며, 집적 회로의 상이한 스케일에 적합하도록 변경될 수 있다는 것을 인식할 것이다. 일부 실시예에서, Fin FET 디바이스는 n-형 Fin FET이다. 다른 실시예에서, Fin FET 디바이스는 p-형 Fin FET이다.
핀 구조체(20)가 형성된 후에, 제1 유전체 층(30)이 도 2에 도시된 바와 같이 핀 구조체(20) 위에 형성된다. 제1 유전체 층(30)은 LPCVD(low pressure chemical vapor deposition; 저압 화학 기상 퇴적), 플라즈마-CVD 또는 원자 층 퇴적(atomic layer deposition; ALD), 또는 임의의 다른 적합한 막 형성 방법에 의해 형성된, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, SiOC, SiCN 또는 SiOCN과 같은 절연 재료의 하나 이상의 층을 포함한다. 특정 실시예에서, 실리콘 산화물이 제1 유전체 층(30)으로서 사용된다. 일부 실시예에서, 도 2에 도시된 바와 같이, 제1 유전체 층(30)은 인접한 핀 구조체 사이에 제1 공간(25)이 형성되도록 핀 구조체(20) 위에 컨포멀(conformal)하게 형성된다. 제1 유전체 층(30)의 두께는, 공간(S1)이 일부 실시예에서 약 5 ㎚ 내지 약 40 ㎚의 범위 내이고, 특정 실시예에서는 약 7 ㎚ 내지 약 15 ㎚의 범위 내이도록 조정된다.
제1 유전체 층(30)이 형성된 후에, 제2 유전체 층(35)이 도 3에 도시된 바와 같이 제1 유전체 층(30) 위에 형성된다. 제2 유전체 층(35)의 재료는 제1 유전체 층(30)의 재료와는 상이하다. 일부 실시예에서, 제2 유전체 층(35)은 LPCVD, 플라즈마-CVD 또는 ALD, 또는 임의의 다른 적합한 막 형성 방법에 의해 형성된, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, SiOC, SiCN 또는 SiOCN과 같은 절연 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 제2 유전체 층(35)은 실리콘 질화물로 제조된다. 도 3에 도시된 바와 같이, 일부 실시예에서, 제2 유전체 층(35)은 제1 공간(25)을 완전히 충전하고 제1 유전체 층(30)의 상단을 덮는다. 다른 실시예에서, 제1 공간(25)의 하부 부분에 보이드(void)가 형성된다. 일부 실시예에서, 하나 이상의 추가 유전체 층이 제1 유전체 층(30)과 제2 유전체 층(35) 사이에 형성된다. 일부 실시예에서, 제2 유전체 층(35)이 형성된 후에, 제2 유전체 층(35)의 상부면을 평탄화하기 위해 에치백 프로세스(etch-back process) 또는 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스와 같은 평탄화 동작이 수행된다.
다음으로, 제2 유전체 층(35)은 도 4에 도시된 바와 같이 적합한 건식 및/또는 습식 에칭 동작을 사용함으로써 핀 구조체(20)의 상단 아래로 리세싱된다. 제2 유전체 층(35)은 제1 유전체 층(30)과 상이한 재료로 제조되기 때문에, 제2 유전체 층(35)은 제1 유전체 층(30)에 대해 선택적으로 에칭된다. 도 4에 도시된 바와 같이, 제2 공간(37)이 리세싱된 제2 유전체 층(35) 위에 형성된다. 일부 실시예에서, 리세싱된 제2 유전체 층(35)의 상부면은 V-자형 또는 U-자형을 갖는다.
또한, 제2 유전체 층(35)이 리세싱된 후에, 제3 유전체 층(40)이 도 5에 도시된 바와 같이 제1 유전체 층(30) 및 리세싱된 제2 유전체 층(35) 위에 형성된다. 제3 유전체 층(40)의 재료는 제1 유전체 층(30) 및 제2 유전체 층(35)의 재료와는 상이하다. 일부 실시예에서, 제3 유전체 층(40)은 폴리실리콘 에칭에 대해 제2 유전체 층보다 낮은 에칭 속도를 갖는 재료를 포함한다. 일부 실시예에서, 제3 유전체 층(40)은 고유전율(high-k) 유전체 재료를 포함한다. 일부 실시예에서, 제3 유전체 층(40)은 제2 유전체 층(35) 및/또는 제1 유전체 층(30)보다 높은 유전 상수(k)를 갖는 유전체 재료를 포함한다. 리세싱된 제2 유전체 층(35)의 상부면이 V-자형 또는 U-자형을 갖는 경우, 제3 유전체 층(40)의 하부는 V-자형 또는 U-자형을 갖는다.
일부 실시예에서, 제3 유전체 층(40)은 도핑되지 않은 하프늄 산화물(예를 들어, HfOx, 0 ＜ x ≤ 2), 하나 이상의 다른 원소(예를 들어, HfSiO, HfSiON, HfTaO, HfTiO 또는 HfZrO)로 도핑된 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 및 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금 중 하나 이상을 포함한다. 특정 실시예에서, 하프늄 산화물(HfOx)이 제3 유전체 층(40)으로서 사용된다. 제3 유전체 층은 LPCVD, 플라즈마-CVD 또는 ALD, 또는 임의의 다른 적합한 막 형성 방법에 의해 형성될 수 있다. 일부 실시예에서, 제2 유전체 층(35)은 실리콘 질화물로 제조된다. 도 5에 도시된 바와 같이, 일부 실시예에서, 제3 유전체 층(40)은 제2 공간(37)을 완전히 충전하고 제1 유전체 층(30)의 상단을 덮는다. 일부 실시예에서, 제3 유전체 층(40)이 형성된 후에, 제3 유전체 층(40)의 상부면을 평탄화하기 위해 에치백 프로세스 또는 CMP 프로세스와 같은 평탄화 동작이 수행된다.
다음으로, 제3 유전체 층(40)은 도 6에 도시된 바와 같이, 벽 핀(50)(더미 유전체 핀)을 형성하기 위해 적합한 건식 및/또는 습식 에칭 동작을 사용함으로써 핀 구조체(20)의 상단 아래로 리세싱된다. 제3 유전체 층(40)은 제1 유전체 층(30)과 상이한 재료로 제조되기 때문에 제3 유전체 층(40)은 제1 유전체 층(30)에 대해 선택적으로 에칭된다. 도 6에 도시된 바와 같이, 제3 공간(42)이 벽 핀(50)(리세싱된 제3 유전체 층(40)) 위에 형성된다. 도 6에 도시된 바와 같이, 벽 핀(50)은 하이브리드 핀 구조체로서, 리세싱된 제2 유전체 층(35) 상에 형성된 리세싱된 제3 유전체 층(40)을 포함한다. 일부 실시예에서, 리세싱된 제3 유전체 층(30)의 상부면은 V-자형 또는 U-자형을 갖는다.
다음에, 제1 유전체 층(30)은 적합한 건식 및/또는 습식 에칭 동작을 사용함으로써 핀 구조체(20)의 상단 아래로 리세싱되고, 그에 따라 도 7에 도시된 바와 같이 벽 핀(50)의 상부 부분이 노출된다. 제1 유전체 층(30)은 제2 유전체 층(35) 및 제3 유전체 층(40)과는 상이한 재료로 제조되기 때문에, 제1 유전체 층(30)은 제2 및 제3 유전체 층에 대해 선택적으로 에칭된다. 리세싱된 제1 유전체 층(30)은 하나의 핀 구조체를 인접한 핀 구조체로부터 전기적으로 격리시키기 위해 격리 절연 층(예를 들어, 얕은 트렌치 격리(shallow trench isolation; STI))으로서 기능한다.
이어서, 희생 게이트 구조체(60)가 도 8a 내지 도 8c에 도시된 바와 같이, 벽 핀(50) 및 핀 구조체(20)의 채널 영역 위에 형성된다. 도 8b는 평면도이고, 도 8a는 도 8b의 선 X1-X1에 대응하는 단면도이며, 도 8c는 도 8b의 선 Y1-Y1에 대응하는 단면도이다. 희생 게이트 구조체(60)는 희생 게이트 유전체 층(62) 및 희생 게이트 전극 층(64)을 포함한다. 일부 실시예에서, 희생 게이트 구조체(60)는 희생 게이트 전극 층(64) 위에 하드 마스크 층을 더 포함한다. 일부 실시예에서, 하드 마스크 층은 제1 하드 마스크 층(66A) 및 제2 하드 마스크 층(66B)을 포함한다.
희생 게이트 유전체 층을 위한 블랭킷 층(blanket layer) 및 블랭킷 폴리실리콘 층이 격리 절연 층(30), 핀 구조체(20) 및 벽 핀 구조체(50) 위에 형성되고, 다음에, 도 8a 및 도 8b에 도시된 바와 같이 희생 게이트 구조체(60)를 얻기 위해 패터닝 동작이 수행된다. 일부 실시예에서, 폴리실리콘 층의 패터닝은 제1 하드 마스크 층(66A)으로서 실리콘 질화물 층을 포함하고 제2 하드 마스크 층(66B)으로 산화물 층을 포함하는 하드 마스크를 사용함으로써 수행된다. 다른 실시예에서, 제1 하드 마스크 층(66A)은 실리콘 산화물일 수 있고, 제2 하드 마스크 층(66B)은 실리콘 질화물일 수 있다. 희생 게이트 유전체 층(62)은 일부 실시예에서 산화에 의해 형성된다. 다른 실시예에서, 희생 게이트 유전체 층(62)은 CVD, PVD, ALD, e-빔 퇴적, 또는 다른 적합한 막 퇴적 프로세스에 의해 형성된다. 그러한 경우에, 도 8d에 도시된 바와 같이, 희생 게이트 유전체 층(62)은 또한 격리 절연 층(30) 및 벽 핀 구조체(50) 상에 형성되고, 측벽 스페이서(65)와 핀 구조체(20) 사이에 형성된다. 일부 실시예에서, 희생 게이트 유전체 층(62)의 두께는 약 1 ㎚ 내지 약 5 ㎚의 범위 내이다.
도 8b에 도시된 바와 같이, X 방향으로 연장되는 2 개의 희생 게이트 구조체(60)가 Y 방향으로 서로 인접하게 배치된다. 그러나, 희생 게이트 구조체의 개수는 2 개로 제한되지 않는다. 개수는 1 개, 3 개, 4 개 또는 5 개 이상일 수 있다. 또한, 패터닝 프로세스에서의 패턴 충실도를 향상시키기 위해, 하나 이상의 더미 게이트 구조체가 희생 게이트 구조체(60)의 양측에 인접하게 배치될 수 있다. 희생 게이트 구조체(60)의 폭은 일부 실시예에서 약 5 ㎚ 내지 약 40 ㎚의 범위 내이고, 특정 실시예에서는 약 7 ㎚ 내지 약 15 ㎚의 범위 내일 수 있다.
도 8b에 도시된 바와 같이, 벽 핀 구조체(50)는 일부 실시예에서 핀 구조체를 둘러싼다. Y 방향을 따른 핀 구조체(20) 사이의 공간에 따라, Y 방향을 따른 벽 핀 구조체(50)의 폭은 X 방향을 따른 벽 핀 구조체(50)의 폭보다 작거나 동일하거나 크다. Y 방향을 따른 핀 구조체(20) 사이의 공간이 작은 경우, 일부 실시예에서, 핀 구조체의 단부 사이에는 벽 핀 구조체가 형성되지 않는다. Y 방향을 따른 핀 구조체(20) 사이의 공간이 큰 경우, 일부 실시예에서, 제2 및 제3 유전체 층 중 하나를 갖지 않는 벽 핀 구조체가 형성되거나, 핀 구조체의 단부 사이에는 벽 핀 구조체가 형성되지 않는다. 일부 실시예에서, 더미 게이트 구조체가 Y 방향을 따른 핀 구조체(20) 사이의 공간 위에 형성된다.
또한, 도 8b 및 도 8c에 도시된 바와 같이, 게이트 측벽 스페이서(65)가 희생 게이트 구조체(60)의 측면 상에 형성된다. 게이트 측벽 스페이서(65)를 위한 절연 재료 층이 희생 게이트 구조체(60) 위에 형성된다. 절연 재료 층은 각각 희생 게이트 구조체(60)의 수직면, 예컨대 측벽, 수평면 및 상단 상에 실질적으로 동일한 두께를 갖도록 형성되도록 컨포멀 방식으로 퇴적된다. 일부 실시예에서, 절연 재료 층은 약 5 ㎚ 내지 약 20 ㎚ 범위의 두께를 갖는다. 절연 재료 층은 SiN, SiON 및 SiCN 또는 임의의 다른 적합한 유전체 재료 중 하나 이상을 포함한다. 절연 재료 층은 ALD 또는 CVD, 또는 임의의 다른 적합한 방법에 의해 형성될 수 있다. 다음으로, 절연 재료 층의 수평 부분이 이방성 에칭에 의해 제거되고, 이에 의해 게이트 측벽 스페이서(65)를 형성한다. 일부 실시예에서, 게이트 측벽 스페이서(65)는 상이한 절연 재료의 2 개 내지 4 개의 층을 포함한다.
또한, 일부 실시예에서, 도 8e에 도시된 바와 같이, 희생 게이트 구조체(60)는 희생 게이트 구조체의 다수의 피스(piece)로 절단된다. 희생 게이트 구조체의 인접한 다수의 피스 사이에 절연 분리 플러그(insulating separation plug)(69)가 형성된다. 일부 실시예에서, 도 8e에 도시된 바와 같이, 분리 플러그(69)는 벽 핀 구조체(50)를 덮는다. 다른 실시예에서, 적어도 제3 유전체 층(40)이 제거된 후에, 분리 플러그(69)가 형성된다. 특정 실시예에서, 제3 유전체 층(40) 및 제2 유전체 층(35)의 적어도 일부가 제거된 후에, 분리 플러그(69)가 형성된다. 분리 플러그(69)는 LPCVD, 플라즈마-CVD 또는 원자 층 퇴적(ALD) 또는 임의의 다른 적합한 막 형성 방법에 의해 형성된, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, SiOC, SiCN 또는 SiOCN과 같은 유전체 재료의 하나 이상의 층을 포함한다.
이어서, 도 9에 도시된 바와 같이, 핀 라이너 층(70)이 벽 핀 구조체(50) 및 핀 구조체(20)의 소스/드레인 영역 위에 형성된다. 도 9는 도 8b의 선 X2-X2에 대응하는 단면도이다.
핀 라이너 층(70)은 LPCVD, 플라즈마-CVD 또는 원자 층 퇴적(ALD), 또는 임의의 다른 적합한 막 형성 방법에 의해 형성된, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, SiOC, SiCN 또는 SiOCN과 같은 절연 재료의 하나 이상의 층을 포함한다. 특정 실시예에서, 실리콘 질화물이 핀 라이너 층(70)으로서 사용된다. 일부 실시예에서, 핀 라이너 층(70)은 약 5 ㎚ 내지 약 20 ㎚ 범위의 두께를 갖는다.
다음에, 도 10에 도시된 바와 같이, 핀 라이너 층(70)의 수평 부분이 이방성 에칭에 의해 제거된다. 이러한 에칭에 의해, 핀 구조체(20)의 소스/드레인 영역의 상단 및 벽 핀 구조체(50)의 상단이 노출되고, 핀 라이너 층(70)은 핀 측벽으로서 핀 구조체(20)의 측면 상에 남아있다.
또한, 도 11에 도시된 바와 같이, 핀 구조체(20)의 소스/드레인 영역은 적합한 에칭 동작을 사용함으로써 리세싱된다. 에칭 동작 동안에, 핀 측벽(70)도 또한 도 11에 도시된 바와 같이 벽 핀 구조체(50)의 상단 아래로 리세싱된다. 벽 핀 구조체(50)의 상부 부분(예를 들어, 하프늄 산화물로 제조되는 리세싱된 제3 유전체 층(40))은 핀 측벽(70)(예를 들어, 실리콘 질화물)과는 상이한 재료로 제조되기 때문에, 벽 핀 구조체(50)는 리세싱되지 않는다. 일부 실시예에서, 하부 부분(리세싱된 제2 유전체 층(35))은 핀 측벽(70)과 동일한 재료로 제조되지만, 리세스 에칭은 이방성 에칭이기 때문에, 리세싱된 제2 유전체 층(35)은 실질적으로 에칭되지 않는다.
이어서, 하나 이상의 소스/드레인 에피택셜 층(80)이 도 12a 및 도 12b에 도시된 바와 같이 리세싱된 핀 구조체(20) 위에 형성된다. 도 12b는 도 8b의 선 Y1-Y1에 대응하는 단면도이다.
일부 실시예에서, 소스/드레인 에피택셜 층(80)은 n-형 FET를 위한 SiP, SiAs, SiCP, SiPAs 및 SiC와, p-형 FET를 위한 SiGe, GeSn 및 SiGeSn 중 하나 이상을 포함한다. p-형 FET의 경우, 소스/드레인 에피택셜 층(80)은 일부 실시예에서 B(붕소)로 도핑된다. 일부 실시예에서, 소스/드레인 에피택셜 층은 다중 층을 포함한다. 일부 실시예에서, 소스/드레인 에피택셜 층(80)은 LPCVD 프로세스, 분자 빔 에피택시(molecular beam epitaxy), 원자 층 퇴적, 또는 임의의 다른 적합한 방법에 의해 에피택셜 성장된다. LPCVD 프로세스는 SiH4, Si2H6 또는 Si3H8과 같은 실리콘 소스 가스; GeH4 또는 Ge2H6과 같은 게르마늄 소스 가스; CH4 또는 SiH3CH와 같은 탄소 소스 가스; 및 PH3과 같은 인 소스 가스를 사용하여, 약 1 내지 200 Torr의 압력하에서 약 400 내지 800 ℃의 온도로 수행된다.
도 11에서, H1은 리세스 에칭 이전의 격리 절연 층(30)의 상부면으로부터의 핀 구조체(20)의 소스/드레인 영역의 높이이고, H2는 리세스 에칭 이후의 격리 절연 층(30)의 상부면으로부터의 핀 측벽(70)의 높이이고, H3은 리세스 에칭 이전의 핀 구조체(20)의 소스/드레인 영역의 상단과 리세스 에칭 이후의 핀 구조체(20)의 소스/드레인 영역의 상단 사이의 거리이다. H4는 격리 절연 층(30)의 상부면으로부터의 벽 핀 구조체(50)의 높이이고, H5는 벽 핀 구조체(50)의 리세싱된 제3 유전체 층(40)의 높이이다. 또한, 도 10에 도시된 바와 같이, S2는 핀 라이너 층(70)을 갖는 핀 구조체(20)와 핀 라이너 층(70)을 갖는 벽 핀 구조체(50) 사이의 공간이다.
일부 실시예에서, 비 H2/H1은 반도체 디바이스의 디자인 및/또는 프로세스 요건에 따라, 약 0.13 내지 0.17의 범위 내이다. 일부 실시예에서, 비 H2/H1은 약 0.13 내지 0.144의 범위(제1 경우), 약 0.144 내지 0.156의 범위(제2 경우), 또는 약 0.156 내지 0.17의 범위(제3 경우) 내이다. 일부 실시예에서, 비 H3/H1은 반도체 디바이스의 디자인 및/또는 프로세스 요건에 따라, 약 0.88 내지 1.0의 범위 내이다. 일부 실시예에서, 비 H3/H1은 약 0.88 내지 0.92의 범위(제1 경우), 약 0.92 내지 0.96의 범위(제2 경우), 또는 약 0.96 내지 1.0의 범위(제3 경우) 내이다.
H2/H1 및/또는 H3/H1이 상한을 초과하는 경우, 리세싱된 핀 구조체 상에 형성된 소스/드레인 에피택셜 층(80)은 상대적으로 작은 체적을 가지며, H2/H1 및/또는 H3/H1이 하한 미만인 경우, 소스/드레인 에피택셜 층의 성장 방향이 제어되기 어렵고, 그리고/또는 인접한 소스/드레인 에피택셜 층(80)이 병합될 수 있다.
일부 실시예에서, 비 H4/H1은 약 0.6 내지 약 0.9의 범위 내이고, 다른 실시예에서 약 0.7 내지 0.8의 범위 내이다. H4/H1이 상한을 초과하는 경우, 소스/드레인 에피택셜 층(80)의 체적은 작아지고, H4/H1이 하한 미만인 경우, 인접한 소스/드레인 에피택셜 층(80)이 병합될 수 있다.
일부 실시예에서, 비 H4/S2는 약 1.5 내지 약 4.5의 범위 내이고, 다른 실시예에서 약 2.0 내지 3.5의 범위 내이다. H4/S2가 상한을 초과하는 경우, 소스/드레인 에피택셜 층(80)의 체적은 작아지고, H4/S2가 하한 미만인 경우, 인접한 소스/드레인 에피택셜 층(80)이 병합될 수 있다.
벽 핀 구조체의 높이 H4를 제어함으로써, 핀 측벽의 높이 H2가 제어될 수 있다는 점이 주목된다. 후술하는 바와 같이, 높이 H2는 소스/드레인 에피택셜 층(80)의 체적에 영향을 미친다. 즉, 벽 핀 높이(H4)(예를 들어, 리세싱된 제2 및/또는 제3 유전체 층의 두께)를 제어함으로써, 소스/드레인 에피택셜 층(80)의 체적이 제어될 수 있다.
다음에, 하나 이상의 층간 유전체(interlayer dielectric; ILD) 층(90)이 소스/드레인 에피택셜 층(80) 및 희생 게이트 구조체(60) 위에 형성된다. ILD 층(90)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은 Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 중합체와 같은 유기 재료가 ILD 층(90)에 사용될 수 있다. ILD 층(90)이 형성된 후에, 희생 게이트 전극 층(64)의 상단 부분이 노출되도록, CMP와 같은 평탄화 동작이 수행된다. 일부 실시예에서, ILD 층(90)이 형성되기 전에, 실리콘 질화물 층 또는 실리콘 산질화물 층과 같은 접촉 에칭 정지 층(contact etch stop layer)이 형성된다.
다음에, 희생 게이트 전극 층(64) 및 희생 게이트 유전체 층(62)이 제거되고, 이에 의해 게이트 공간을 형성한다. 희생 게이트 구조체는 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극 층(64)이 폴리실리콘이고 ILD 층(90)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에칭액이 희생 게이트 전극 층(64)을 선택적으로 제거하는 데 사용될 수 있다. 그 후에, 희생 게이트 유전체 층(62)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
희생 게이트 전극 층(64) 및 희생 게이트 유전체 층(62)이 제거된 후에, 금속 게이트 구조체(100)가 도 13a 및 도 13b에 도시된 바와 같이 게이트 공간에 형성된다. 도 13b는 도 8b의 선 Y1-Y1에 대응하는 단면도이다. 금속 게이트 구조체(100)는 게이트 유전체 층(102) 및 금속 게이트 전극 층(106)을 포함한다. 일부 실시예에서, 게이트 유전체 층(102)은 실리콘 산화물, 실리콘 질화물, 또는 고유전율 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 고유전율 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고유전율 유전체 재료, 및/또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(102)은 화학적 산화를 사용함으로써, 채널 층과 유전체 재료 사이에 형성된 계면 층을 포함한다. 게이트 유전체 층(102)은 CVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(102)은 각 채널 층 주위에 균일한 두께를 갖는 게이트 유전체 층을 형성하는 것을 보장하기 위해 ALD와 같은 매우 컨포멀한 퇴적 프로세스를 사용하여 형성된다. 게이트 유전체 층(102)의 두께는 일 실시예에서 약 1 ㎚ 내지 약 10 ㎚의 범위 내이다.
이어서, 금속 게이트 전극 층(106)이 게이트 유전체 층(102) 위에 형성된다. 게이트 전극 층(106)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 전도성 재료의 하나 이상의 층을 포함한다. 게이트 전극 층(106)은 CVD, ALD, 전기 도금, 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 유전체 층(102) 및 게이트 전극 층(106)을 위한 재료는 또한 ILD 층(90)의 상부면 위에 퇴적된다. 다음에, ILD 층(90) 위에 형성된 게이트 전극 층을 위한 재료는 ILD 층(90)의 상단면이 노출될 때까지, 예를 들어 CMP를 사용함으로써 평탄화된다.
본 개시의 일부 실시예에서, 하나 이상의 일 함수 조정 층(work function adjustment layer)(104)이 도 13a 및 도 13b에 도시된 바와 같이, 게이트 유전체 층(102)과 게이트 전극 층(106) 사이에 개재된다. 일 함수 조정 층(104)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이들 재료의 2 개 이상의 다중 층과 같은 전도성 재료로 제조된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일 함수 조정 층으로서 사용되고, p-채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일 함수 조정 층(104)으로서 사용된다. 일 함수 조정 층(104)은 ALD, PVD, CVD, e-빔 증착, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 또한, 일 함수 조정 층(104)은 상이한 금속 층을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 별도로 형성될 수 있다.
일부 실시예에서, 평탄화 동작 후에, 금속 게이트 구조체(100)가 리세싱되고, 캡 절연 층(cap insulating layer)(도시되지 않음)이 리세싱된 게이트 전극 층 위에 형성된다. 캡 절연 층은 SiN과 같은 실리콘 질화물계 재료의 하나 이상의 층을 포함한다. 캡 절연 층은 절연 재료를 퇴적한 후에 평탄화 동작에 의해 형성될 수 있다.
FET는 접점/비아(via), 상호연결 금속 층, 유전체 층, 패시베이션 층(passivation layer) 등과 같은 다양한 피처를 형성하기 위해 추가 CMOS 프로세스를 거치는 것으로 이해된다.
도 14의 (a) 내지 도 16의 (b) 및 도 17의 (a) 내지 도 19의 (b)는 H1, H2 및 H3에 대해 상이한 치수를 갖는 경우들 사이의 비교이다.
도 14의 (a) 및 (b)와, 도 17의 (a) 및 (b)는 비 H2/H1이 약 0.13 내지 0.144의 범위 내이고 비 H3/H1이 약 0.88 내지 0.92의 범위 내인 상기의 제1 경우에 대응한다. 도 15의 (a) 및 (b)와, 도 18의 (a) 및 (b)는 비 H2/H1이 약 0.144 내지 0.156의 범위 내이고 비 H3/H1이 약 0.92 내지 0.96의 범위 내인 상기의 제2 경우에 대응한다. 도 16의 (a) 및 (b)와, 도 19의 (a) 및 (b)는 비 H2/H1이 약 0.156 내지 0.17의 범위 내이고 비 H3/H1이 약 0.96 내지 1.0의 범위 내인 상기의 제3 경우에 대응한다.
제1 경우에, 소스/드레인 에피택셜 층(80)의 단면 형상은 도 17의 (a)에 도시된 바와 같이 실질적으로 전체적으로 원형(예를 들어, 타원형)이고, 3 가지 경우 중 가장 큰 체적을 갖는다. 핀 구조체(20)의 상단(채널 영역)으로부터 소스/드레인 에피택셜 층의 상단까지의 거리인 돌출량 C1은 일부 실시예에서 약 1 ㎚ 내지 약 5 ㎚의 범위 내이다. 소스/드레인 에피택셜 층(80)의 폭 W1 및 높이 L1은 3 가지 경우 중 가장 크다.
제2 경우에, 소스/드레인 에피택셜 층(80)의 단면 형상은 도 18의 (a)에 도시된 바와 같이 반-타원형 상부 형상 및 반-다이아몬드형 하부 형상을 갖는다. 돌출량 C1은 일부 실시예에서 약 ±1 ㎚의 범위 내이다. C1의 음의 값은 소스/드레인 에피택셜 층의 상단이 핀 구조체(20)의 상단(채널 영역) 아래에 있음을 의미한다.
제3 경우에, 소스/드레인 에피택셜 층(80)의 단면 형상은 도 19a에 도시된 바와 같이 실질적으로 다이아몬드형이고, 3 가지 경우 중 가장 작은 체적을 갖는다. 돌출량 C1은 일부 실시예에서 약 -5 ㎚ 내지 약 -1 ㎚의 범위 내이다.
일부 실시예에서, 벽 핀 구조체의 리세싱된 제2 유전체 층(35)과 리세싱된 제3 유전체 층(40) 사이의 계면은 리세싱된 제1 유전체 층(격리 절연 층)(30)의 상부면 위에 위치한다. 다른 실시예에서, 도 20a에 도시된 바와 같이, 벽 핀 구조체의 리세싱된 제2 유전체 층(35)과 리세싱된 제3 유전체 층(40) 사이의 계면은 격리 절연 층(30)의 상부면 아래에 있다. 특정 실시예에서, 도 20b에 도시된 바와 같이, 벽 핀 구조체의 리세싱된 제2 유전체 층(35)과 리세싱된 제3 유전체 층(40) 사이의 계면은 리세싱된 제1 유전체 층(격리 절연 층)(30)의 상부면과 실질적으로 동일한 높이(±2 ㎚)에 있다. 리세싱된 제3 유전체 층(40)이 제1 유전체 층(30)의 상부면 위로 너무 멀리 연장되는 경우, 리세싱된 제3 유전체 층(40)이 휘어질 수 있다. 리세싱된 제2 유전체 층이 격리 절연 층(30)에 완전히 매립되는 경우, 라이너 층(70)의 에칭은 벽 핀 구조체에 영향을 미치지 않는다.
본 개시의 실시예들에 따르면, 상이한 재료로 제조된 적어도 2 개의 층을 갖는 하이브리드 벽 핀 구조체를 이용함으로써, 벽 핀 구조체의 높이를 조정하는 것이 보다 용이해진다. 또한, 제3 유전체 층에 고유전율 유전체 재료를 사용함으로써, 핀 라이너 에칭 및/또는 핀 리세스 에칭 동안에 벽 핀 구조체를 보호하는 것이 가능하다. 벽 핀 구조체의 높이를 조정함으로써, 소스/드레인 에피택셜 층의 체적 및/또는 형상이 제어될 수 있다.
모든 장점이 본원에서 반드시 논의된 것은 아니며, 모든 실시예 또는 예에 대해 특별한 장점이 요구되지 않으며, 다른 실시예 또는 예가 상이한 장점을 제공할 수 있다는 것이 이해될 것이다.
본 개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 제1 유전체 층이 반도체 기판 위에 배치된 반도체 핀 위에 형성되고, 제2 유전체 층이 제1 유전체 층 위에 형성되고, 제2 유전체 층은 반도체 핀 각각의 상단 아래로 리세싱되고, 제3 유전체 층이 리세싱된 제2 유전체 층 위에 형성되며, 제3 유전체 층은 반도체 핀 각각의 상단 아래로 리세싱되어, 반도체 핀 사이에 배치된 벽 핀을 형성한다. 벽 핀은 리세싱된 제3 유전체 층, 및 리세싱된 제3 유전체 층 아래에 배치된 리세싱된 제2 유전체 층을 포함한다. 제1 유전체 층은 벽 핀의 상단 아래로 리세싱되고, 핀 라이너 층은 리세싱된 제1 유전체 층으로부터 돌출되는, 반도체 핀 각각의 상부 부분 및 벽 핀의 상부 부분 위에 형성되고, 핀 라이너 층이 리세싱되고 반도체 핀이 리세싱되며, 소스/드레인 에피택셜 층이 리세싱된 반도체 핀 위에 각각 형성된다. 소스/드레인 에피택셜 층은 벽 핀에 의해 서로 분리된다. 상기 또는 하기 실시예들 중 하나 이상에서, 제1 유전체 층, 제2 유전체 층 및 제3 유전체 층은 서로 상이한 유전체 재료로 제조된다. 상기 또는 하기 실시예들 중 하나 이상에서, 제3 유전체 층은 하프늄 산화물을 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 제2 유전체 층은 실리콘 질화물을 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 제1 유전체 층은 실리콘 산화물을 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 핀 라이너 층의 에칭 시에, 반도체 핀 각각의 상부 부분 위에 형성된 핀 라이너 층의 일부는 남아있다. 상기 또는 하기 실시예들 중 하나 이상에서, 핀 라이너 층의 에칭 시에, 벽 핀의 상부 부분 위에 형성된 핀 라이너 층은 완전히 제거된다. 상기 또는 하기 실시예들 중 하나 이상에서, 핀 라이너 층은 실리콘 질화물을 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 소스/드레인 에피택셜 층은 벽 핀의 리세싱된 제3 유전체 층과 접촉한다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 제1 유전체 층이 반도체 기판 위에 배치된 복수의 반도체 핀 위에 형성되고, 그에 따라 인접한 반도체 핀 사이에 제1 공간이 남아있으며, 제2 유전체 층이 제1 유전체 층 위에 형성되고, 그에 따라 제1 공간이 제2 유전체 층에 의해 완전히 충전되며, 제2 유전체 층이 복수의 반도체 핀 각각의 상단 아래로 리세싱되고, 그에 따라 제1 유전체 층에 의해 덮인 인접한 반도체 핀 사이에서 리세싱된 제2 유전체 층 위에 제2 공간이 형성되며, 제3 유전체 층이 리세싱된 제2 유전체 층 위에 형성되고, 그에 따라 제2 공간이 제3 유전체 층에 의해 완전히 충전되며, 제3 유전체 층이 복수의 반도체 핀 각각의 상단 아래로 리세싱되어, 인접한 반도체 핀 사이에 배치된 벽 핀을 형성하며, 제1 유전체 층이 벽 핀 각각의 상단 아래로 리세싱되며, 리세싱된 제1 유전체 층으로부터 돌출되는, 복수의 반도체 핀 각각의 상부 부분 및 벽 핀 각각의 상부 부분 위에 희생 게이트 구조체가 형성되며, 리세싱된 제1 유전체 층으로부터 돌출되고 희생 게이트 구조체에 의해 덮이지 않은, 복수의 반도체 핀 각각의 상부 부분 및 벽 핀 각각의 상부 부분 위에 핀 라이너 층이 형성되며, 핀 라이너 층이 에칭되고 복수의 반도체 핀이 리세싱되며, 소스/드레인 에피택셜 층이 복수의 리세싱된 반도체 핀 위에 각각 형성되며, 희생 게이트 구조체가 금속 게이트 구조체로 대체된다. 소스/드레인 에피택셜 층은 벽 핀에 의해 서로 분리된다. 상기 또는 하기 실시예들 중 하나 이상에서, 제1 유전체 층, 제2 유전체 층 및 제3 유전체 층은 서로 상이한 유전체 재료로 제조된다. 상기 또는 하기 실시예들 중 하나 이상에서, 제3 유전체 층은 하프늄 산화물, 알루미늄 산화물, 아연 산화물 및 지르코늄 산화물로 구성된 그룹으로부터 선택된 적어도 하나를 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 제1 유전체 층은 실리콘 산화물을 포함하고, 제2 유전체 층은 실리콘 질화물을 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 핀 라이너 층의 에칭 시에, 복수의 반도체 핀 각각의 상부 부분 위에 형성된 핀 라이너 층의 일부는 남아있고, 벽 핀 각각의 상부 부분 위에 형성된 핀 라이너 층은 완전히 제거된다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀 각각의 리세싱된 제2 유전체 층과 리세싱된 제3 유전체 층 사이의 계면은 리세싱된 제1 유전체 층의 상부면 위에 위치한다. 상기 또는 하기 실시예들 중 하나 이상에서, 제1 유전체 층이 형성되기 전에, 복수의 반도체 핀 각각의 상단 상에 하드 마스크 패턴이 형성된다. 상기 또는 하기 실시예들 중 하나 이상에서, 제1 공간은 제2 유전체 층에 의해 완전히 충전된다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 제1 유전체 층이 반도체 기판 위에 배치된 반도체 핀 위에 형성되고, 제2 유전체 층이 제1 유전체 층 위에 형성되고, 제2 유전체 층은 반도체 핀 각각의 상단 아래로 리세싱되고, 제3 유전체 층이 리세싱된 제2 유전체 층 위에 형성되며, 제3 유전체 층은 반도체 핀의 상단 아래로 리세싱되어, 반도체 핀 사이에 배치된 벽 핀을 형성한다. 벽 핀은 리세싱된 제3 유전체 층, 및 리세싱된 제3 유전체 층 위에 배치된 리세싱된 제2 유전체 층을 포함한다. 제1 유전체 층은 벽 핀의 상단 아래로 리세싱된다. 희생 게이트 구조체가 형성되고, 희생 게이트 구조체에 의해 덮이지 않은 반도체 핀이 리세싱되며, 소스/드레인 에피택셜 층이 리세싱된 반도체 핀 위에 각각 형성된다. 소스/드레인 에피택셜 층은 벽 핀에 의해 서로 분리된다. 상기 또는 하기 실시예들 중 하나 이상에서, 소스/드레인 에피택셜 층은 벽 핀의 리세싱된 제3 유전체 층과 접촉한다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀의 리세싱된 제2 유전체 층과 리세싱된 제3 유전체 층 사이의 계면은 리세싱된 제1 유전체 층의 상부면 아래에 위치한다.
본 개시의 일 양태에 따르면, 반도체 디바이스는, 반도체 기판 위에 배치되고 제1 방향으로 연장되는 제1 반도체 핀 및 제2 반도체 핀, 제1 반도체 핀과 제2 반도체 핀 사이에 배치된 격리 절연 층, 제1 방향으로 연장되는 벽 핀으로서, 벽 핀의 하부 부분은 격리 절연 층에 매립되고, 벽 핀의 상부 부분은 격리 절연 층으로부터 돌출되는 것인, 상기 벽 핀, 제1 반도체 핀의 채널 영역 및 제2 반도체 핀의 채널 영역 위에 배치되고 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체, 및 제1 반도체 핀의 소스/드레인 영역 위에 배치된 제1 소스/드레인 에피택셜 층 및 제2 반도체 핀의 소스/드레인 영역 위에 배치된 제2 소스/드레인 에피택셜 층을 포함한다. 제1 소스/드레인 에피택셜 층 및 제2 소스/드레인 에피택셜 층은 벽 핀에 의해 분리된다. 벽 핀은 하부 유전체 층, 및 하부 유전체 층 위에 배치되고 하부 유전체 층과는 상이한 재료로 제조된 상부 유전체 층을 포함한다. 상부 유전체 층은 하부 유전체 층 및 격리 절연 층보다 높은 유전 상수를 갖는 유전체 재료를 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 상부 유전체 층은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 및 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금으로 구성된 그룹으로부터 선택된 적어도 하나를 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 하부 유전체 층은 실리콘 질화물, 실리콘 산질화물, SiOC 및 SiOCN으로 구성된 그룹으로부터 선택된 적어도 하나를 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀의 하부 유전체 층과 상부 유전체 층 사이의 계면은 격리 절연 층의 상부면 위에 위치한다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀의 하부 유전체 층과 상부 유전체 층 사이의 계면은 제1 소스/드레인 에피택셜 층 및 제2 소스/드레인 에피택셜 층 중 적어도 하나가 제2 방향을 따라 가장 넓은 폭을 갖는 레벨 아래에 위치한다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀의 하부 유전체 층과 상부 유전체 층 사이의 계면은 격리 절연 층의 상부면 아래에 위치한다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀의 상단은 제1 반도체 핀 및 제2 반도체 핀 각각의 채널 영역의 상단 아래에 위치한다. 상기 또는 하기 실시예들 중 하나 이상에서, 제1 반도체 핀의 소스/드레인 영역과 제1 소스/드레인 에피택셜 층 사이의 계면은 격리 절연 층의 상부면 아래에 위치한다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는, 반도체 기판 위에 배치된 제1 반도체 핀 및 제2 반도체 핀, 제1 반도체 핀과 제2 반도체 핀 사이에 배치된 격리 절연 층, 제1 방향으로 연장되는 벽 핀으로서, 벽 핀의 하부 부분은 격리 절연 층에 매립되고 벽 핀의 상부 부분은 격리 절연 층으로부터 돌출되는 것인, 상기 벽 핀, 제1 반도체 핀의 채널 영역 및 제2 반도체 핀의 채널 영역 위에 배치된 게이트 구조체, 제1 반도체 핀의 소스/드레인 영역 위에 배치된 제1 소스/드레인 에피택셜 층 및 제2 반도체 핀의 소스/드레인 영역 위에 배치된 제2 소스/드레인 에피택셜 층, 및 제1 소스/드레인 에피택셜 층의 하부 부분 상에 배치된 제1 핀 라이너 층 및 제2 소스/드레인 에피택셜 층의 하부 부분 상에 배치된 제2 핀 라이너 층을 포함한다. 제1 소스/드레인 에피택셜 층 및 제2 소스/드레인 에피택셜 층은 벽 핀에 의해 분리되고, 벽 핀은 하부 유전체 층, 및 하부 유전체 층 위에 배치되고 하부 유전체 층과는 상이한 재료로 제조된 상부 유전체 층을 포함하며, 상부 유전체 층, 하부 유전체 층 및 격리 절연 층은 서로 상이한 재료로 제조된다. 상기 또는 하기 실시예들 중 하나 이상에서, 상부 유전체 층은 도핑되거나 도핑되지 않은 하프늄 산화물을 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 하부 유전체 층은 실리콘 질화물을 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 핀 라이너 층은 실리콘 질화물을 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀의 하부 유전체 층과 상부 유전체 층 사이의 계면은 격리 절연 층의 상부면 위에 위치한다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀의 하부 유전체 층과 상부 유전체 층 사이의 계면은 핀 라이너 층의 상단 위에 위치한다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀의 하부 유전체 층과 상부 유전체 층 사이의 계면은 제1 소스/드레인 에피택셜 층 및 제2 소스/드레인 에피택셜 층 중 적어도 하나가 게이트 연장 방향을 따라 가장 넓은 폭을 갖는 레벨 아래에 위치한다. 상기 또는 하기 실시예들 중 하나 이상에서, 제1 및 제2 소스/드레인 에피택셜 층은 벽 핀의 상부 부분과 접촉한다. 상기 또는 하기 실시예들 중 하나 이상에서, 벽 핀의 하부 유전체 층 아래에는 보이드가 형성되지 않는다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는, 반도체 기판 위에 배치되고 제1 방향으로 연장되는 반도체 핀, 반도체 기판 위에 배치된 격리 절연 층, 기판 위에 배치된 벽 핀으로서, 벽 핀 각각의 하부 부분은 격리 절연 층에 매립되고, 벽 핀의 상부 부분은 격리 절연 층으로부터 돌출되는 것인, 상기 벽 핀, 반도체 핀 각각의 채널 영역 위에 배치된 게이트 구조체, 및 반도체 핀의 소스/드레인 영역 위에 각각 배치된 소스/드레인 에피택셜 층을 포함한다. 소스/드레인 에피택셜 층은 각각 벽 핀에 의해 인접한 소스/드레인 에피택셜 층으로부터 분리되며, 벽 핀 각각은 하부 유전체 층, 및 하부 유전체 층 위에 배치되고 하부 유전체 층과는 상이한 재료로 제조된 상부 유전체 층을 포함하며, 상부 유전체 층은 하부 유전체 층 및 격리 절연 층보다 높은 유전 상수를 갖는 유전체 재료를 포함한다. 상기 또는 하기 실시예들 중 하나 이상에서, 게이트 구조체는 벽 핀 위에 배치된다. 상기 또는 하기 실시예들 중 하나 이상에서, 상부 유전체 층은 도핑되거나 도핑되지 않은 하프늄 산화물을 포함한다.
상기는 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇 가지 실시예 또는 예의 특징을 개략적으로 기술한다. 당업자는 동일한 목적을 수행하고 그리고/또는 본원에 소개된 실시예 또는 예의 동일한 장점을 달성하기 위해 다른 프로세스 및 구조체를 설계하거나 변형하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 또한 그러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어남이 없이 본원의 다양한 변화, 대체 및 변경을 이룰 수 있다는 것을 인식해야 한다.
<부기>
1. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에 배치된 반도체 핀 위에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 반도체 핀 각각의 상단 아래로 상기 제2 유전체 층을 리세싱하는 단계;
리세싱된 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계;
상기 반도체 핀 각각의 상단 아래로 상기 제3 유전체 층을 리세싱하여, 상기 반도체 핀 사이에 배치된 벽 핀(wall fin)을 형성하는 단계로서, 상기 벽 핀은 리세싱된 제3 유전체 층, 및 상기 리세싱된 제3 유전체 층 아래에 배치된 상기 리세싱된 제2 유전체 층을 포함하는 것인, 상기 벽 핀을 형성하는 단계;
상기 벽 핀의 상단 아래로 상기 제1 유전체 층을 리세싱하는 단계;
리세싱된 제1 유전체 층으로부터 돌출되는, 상기 반도체 핀 각각의 상부 부분 및 상기 벽 핀의 상부 부분 위에 핀 라이너 층을 형성하는 단계;
상기 핀 라이너 층을 에칭하고 상기 반도체 핀을 리세싱하는 단계; 및
리세싱된 반도체 핀 위에 소스/드레인 에피택셜 층을 각각 형성하는 단계를 포함하며,
상기 소스/드레인 에피택셜 층은 상기 벽 핀에 의해 서로 분리되는 것인, 반도체 디바이스 제조 방법.
2. 제1항에 있어서, 상기 제1 유전체 층, 상기 제2 유전체 층 및 상기 제3 유전체 층은 서로 상이한 유전체 재료로 제조되는 것인, 반도체 디바이스 제조 방법.
3. 제2항에 있어서, 상기 제3 유전체 층은 하프늄 산화물을 포함하는 것인, 반도체 디바이스 제조 방법.
4. 제3항에 있어서, 상기 제2 유전체 층은 실리콘 질화물을 포함하는 것인, 반도체 디바이스 제조 방법.
5. 제4항에 있어서, 상기 제1 유전체 층은 실리콘 산화물을 포함하는 것인, 반도체 디바이스 제조 방법.
6. 제2항에 있어서, 상기 핀 라이너 층의 에칭 시에, 상기 반도체 핀 각각의 상부 부분 위에 형성된 상기 핀 라이너 층의 일부는 남아있는 것인, 반도체 디바이스 제조 방법.
7. 제6항에 있어서, 상기 핀 라이너 층의 에칭 시에, 상기 벽 핀의 상부 부분 위에 형성된 상기 핀 라이너 층은 완전히 제거되는 것인, 반도체 디바이스 제조 방법.
8. 제6항에 있어서, 상기 핀 라이너 층은 실리콘 질화물을 포함하는 것인, 반도체 디바이스 제조 방법.
9. 제2항에 있어서, 상기 소스/드레인 에피택셜 층은 상기 벽 핀의 리세싱된 제3 유전체 층과 접촉하는 것인, 반도체 디바이스 제조 방법.
10. 반도체 디바이스를 제조하는 방법에 있어서,
인접한 반도체 핀 사이에 제1 공간이 남아있도록, 반도체 기판 위에 배치된 복수의 반도체 핀 위에 제1 유전체 층을 형성하는 단계;
상기 제1 공간이 제2 유전체 층에 의해 완전히 충전되도록 상기 제1 유전체 층 위에 상기 제2 유전체 층을 형성하는 단계;
상기 제1 유전체 층에 의해 덮인 인접한 반도체 핀 사이에서 리세싱된 제2 유전체 층 위에 제2 공간이 형성되도록 상기 복수의 반도체 핀 각각의 상단 아래로 상기 제2 유전체 층을 리세싱하는 단계;
상기 제2 공간이 상기 제3 유전체 층에 의해 완전히 충전되도록 상기 리세싱된 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계;
상기 복수의 반도체 핀 각각의 상단 아래로 상기 제3 유전체 층을 리세싱하여, 상기 인접한 반도체 핀 사이에 배치된 벽 핀을 형성하는 단계;
상기 벽 핀 각각의 상단 아래로 상기 제1 유전체 층을 리세싱하는 단계;
리세싱된 제1 유전체 층으로부터 돌출되는, 상기 복수의 반도체 핀 각각의 상부 부분 및 상기 벽 핀 각각의 상부 부분 위에 희생 게이트 구조체를 형성하는 단계;
상기 리세싱된 제1 유전체 층으로부터 돌출되고 상기 희생 게이트 구조체에 의해 덮이지 않은, 상기 복수의 반도체 핀 각각의 상부 부분 및 상기 벽 핀 각각의 상부 부분 위에 핀 라이너 층을 형성하는 단계;
상기 핀 라이너 층을 에칭하고 상기 복수의 반도체 핀을 리세싱하는 단계;
복수의 리세싱된 반도체 핀 위에 소스/드레인 에피택셜 층을 각각 형성하는 단계; 및
상기 희생 게이트 구조체를 금속 게이트 구조체로 대체하는 단계를 포함하며,
상기 소스/드레인 에피택셜 층은 상기 벽 핀에 의해 서로 분리되는 것인, 반도체 디바이스 제조 방법.
11. 제10항에 있어서, 상기 제1 유전체 층, 상기 제2 유전체 층 및 상기 제3 유전체 층은 서로 상이한 유전체 재료로 제조되는 것인, 반도체 디바이스 제조 방법.
12. 제11항에 있어서, 상기 제3 유전체 층은 하프늄 산화물, 알루미늄 산화물, 아연 산화물 및 지르코늄 산화물로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스 제조 방법.
13. 제12항에 있어서, 상기 제1 유전체 층은 실리콘 산화물을 포함하고, 상기 제2 유전체 층은 실리콘 질화물을 포함하는 것인, 반도체 디바이스 제조 방법.
14. 제10항에 있어서, 상기 핀 라이너 층의 에칭 시에, 상기 복수의 반도체 핀 각각의 상부 부분 위에 형성된 상기 핀 라이너 층의 일부는 남아있고, 상기 벽 핀 각각의 상부 부분 위에 형성된 상기 핀 라이너 층은 완전히 제거되는 것인, 반도체 디바이스 제조 방법.
15. 제10항에 있어서, 상기 벽 핀 각각의 상기 리세싱된 제2 유전체 층과 상기 리세싱된 제3 유전체 층 사이의 계면은 상기 리세싱된 제1 유전체 층의 상부면 위에 위치하는 것인, 반도체 디바이스 제조 방법.
16. 제10항에 있어서, 상기 제1 유전체 층이 형성되기 전에, 상기 복수의 반도체 핀 각각의 상단 상에 하드 마스크 패턴이 형성되는 것인, 반도체 디바이스 제조 방법.
17. 제10항에 있어서, 상기 제1 공간은 상기 제2 유전체 층에 의해 완전히 충전되는 것인, 반도체 디바이스 제조 방법.
18. 반도체 디바이스에 있어서,
반도체 기판 위에 배치되고 제1 방향으로 연장되는 제1 반도체 핀 및 제2 반도체 핀;
상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 배치된 격리 절연 층;
상기 제1 방향으로 연장되는 벽 핀으로서, 상기 벽 핀의 하부 부분은 상기 격리 절연 층에 매립되고, 상기 벽 핀의 상부 부분은 상기 격리 절연 층으로부터 돌출되는 것인, 상기 벽 핀;
상기 제1 반도체 핀의 채널 영역 및 상기 제2 반도체 핀의 채널 영역 위에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체; 및
상기 제1 반도체 핀의 소스/드레인 영역 위에 배치된 제1 소스/드레인 에피택셜 층 및 상기 제2 반도체 핀의 소스/드레인 영역 위에 배치된 제2 소스/드레인 에피택셜 층을 포함하며,
상기 제1 소스/드레인 에피택셜 층 및 상기 제2 소스/드레인 에피택셜 층은 상기 벽 핀에 의해 분리되고,
상기 벽 핀은 하부 유전체 층, 및 상기 하부 유전체 층 위에 배치되고 상기 하부 유전체 층과는 상이한 재료로 제조된 상부 유전체 층을 포함하고,
상기 상부 유전체 층은 상기 하부 유전체 층 및 상기 격리 절연 층보다 높은 유전 상수를 갖는 유전체 재료를 포함하는 것인, 반도체 디바이스.
19. 제18항에 있어서, 상기 상부 유전체 층은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 및 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스.
20. 제18항에 있어서, 상기 하부 유전체 층은 실리콘 질화물, 실리콘 산질화물, SiOC 및 SiOCN으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 배치된 반도체 핀 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 반도체 핀 각각의 상단 아래로 상기 제2 유전체 층을 리세싱하는 단계;
    리세싱된 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계;
    상기 반도체 핀 각각의 상단 아래로 상기 제3 유전체 층을 리세싱하여, 상기 반도체 핀 사이에 배치된 벽 핀(wall fin)을 형성하는 단계로서, 상기 벽 핀은 리세싱된 제3 유전체 층, 및 상기 리세싱된 제3 유전체 층 아래에 배치된 상기 리세싱된 제2 유전체 층을 포함하는 것인, 상기 벽 핀을 형성하는 단계;
    상기 벽 핀의 상단 아래로 상기 제1 유전체 층을 리세싱하는 단계;
    리세싱된 제1 유전체 층으로부터 돌출되는, 상기 반도체 핀 각각의 상부 부분 및 상기 벽 핀의 상부 부분 위에 핀 라이너 층을 형성하는 단계;
    상기 핀 라이너 층을 에칭하고 상기 반도체 핀을 리세싱하는 단계; 및
    리세싱된 반도체 핀 위에 소스/드레인 에피택셜 층을 각각 형성하는 단계를 포함하며,
    상기 소스/드레인 에피택셜 층은 상기 벽 핀에 의해 서로 분리되는 것인, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 제1 유전체 층, 상기 제2 유전체 층 및 상기 제3 유전체 층은 서로 상이한 유전체 재료로 제조되는 것인, 반도체 디바이스 제조 방법.
  3. 제2항에 있어서, 상기 핀 라이너 층의 에칭 시에, 상기 반도체 핀 각각의 상부 부분 위에 형성된 상기 핀 라이너 층의 일부는 남아있는 것인, 반도체 디바이스 제조 방법.
  4. 제3항에 있어서, 상기 핀 라이너 층의 에칭 시에, 상기 벽 핀의 상부 부분 위에 형성된 상기 핀 라이너 층은 완전히 제거되는 것인, 반도체 디바이스 제조 방법.
  5. 제2항에 있어서, 상기 소스/드레인 에피택셜 층은 상기 벽 핀의 리세싱된 제3 유전체 층과 접촉하는 것인, 반도체 디바이스 제조 방법.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    인접한 반도체 핀 사이에 제1 공간이 남아있도록, 반도체 기판 위에 배치된 복수의 반도체 핀 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 공간이 제2 유전체 층에 의해 완전히 충전되도록, 상기 제1 유전체 층 위에 상기 제2 유전체 층을 형성하는 단계;
    상기 제1 유전체 층에 의해 덮인 인접한 반도체 핀 사이에서 리세싱된 제2 유전체 층 위에 제2 공간이 형성되도록, 상기 복수의 반도체 핀 각각의 상단 아래로 상기 제2 유전체 층을 리세싱하는 단계;
    상기 제2 공간이 제3 유전체 층에 의해 완전히 충전되도록, 상기 리세싱된 제2 유전체 층 위에 상기 제3 유전체 층을 형성하는 단계;
    상기 복수의 반도체 핀 각각의 상단 아래로 상기 제3 유전체 층을 리세싱하여, 상기 인접한 반도체 핀 사이에 배치된 벽 핀을 형성하는 단계;
    상기 벽 핀 각각의 상단 아래로 상기 제1 유전체 층을 리세싱하는 단계;
    리세싱된 제1 유전체 층으로부터 돌출되는, 상기 복수의 반도체 핀 각각의 상부 부분 및 상기 벽 핀 각각의 상부 부분 위에 희생 게이트 구조체를 형성하는 단계;
    상기 리세싱된 제1 유전체 층으로부터 돌출되고 상기 희생 게이트 구조체에 의해 덮이지 않은, 상기 복수의 반도체 핀 각각의 상부 부분 및 상기 벽 핀 각각의 상부 부분 위에 핀 라이너 층을 형성하는 단계;
    상기 핀 라이너 층을 에칭하고 상기 복수의 반도체 핀을 리세싱하는 단계;
    복수의 리세싱된 반도체 핀 위에 소스/드레인 에피택셜 층을 각각 형성하는 단계; 및
    상기 희생 게이트 구조체를 금속 게이트 구조체로 대체하는 단계를 포함하며,
    상기 소스/드레인 에피택셜 층은 상기 벽 핀에 의해 서로 분리되는 것인, 반도체 디바이스 제조 방법.
  7. 제6항에 있어서, 상기 벽 핀 각각의 상기 리세싱된 제2 유전체 층과 상기 리세싱된 제3 유전체 층 사이의 계면은 상기 리세싱된 제1 유전체 층의 상부면 위에 위치하는 것인, 반도체 디바이스 제조 방법.
  8. 반도체 디바이스에 있어서,
    반도체 기판 위에 배치되고 제1 방향으로 연장되는 제1 반도체 핀 및 제2 반도체 핀;
    상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 배치된 격리 절연 층;
    평면도에서, 상기 제1 반도체 핀 및 상기 제2 반도체 핀을 각각 둘러싸는 벽 핀 구조체로서, 상기 벽 핀 구조체의 하부 부분은 상기 격리 절연 층에 매립되고, 상기 벽 핀 구조체의 상부 부분은 상기 격리 절연 층으로부터 돌출되는 것인, 상기 벽 핀 구조체;
    상기 제1 반도체 핀의 채널 영역 및 상기 제2 반도체 핀의 채널 영역 위에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체; 및
    상기 제1 반도체 핀의 소스/드레인 영역 위에 배치된 제1 소스/드레인 에피택셜 층 및 상기 제2 반도체 핀의 소스/드레인 영역 위에 배치된 제2 소스/드레인 에피택셜 층을 포함하며,
    상기 제1 소스/드레인 에피택셜 층 및 상기 제2 소스/드레인 에피택셜 층은 상기 벽 핀 구조체에 의해 분리되고,
    상기 벽 핀 구조체는 하부 유전체 층, 및 상기 하부 유전체 층 위에 배치되고 상기 하부 유전체 층과는 상이한 재료로 제조된 상부 유전체 층을 포함하고,
    상기 상부 유전체 층은 상기 하부 유전체 층 및 상기 격리 절연 층보다 높은 유전 상수를 갖는 유전체 재료를 포함하는 것인, 반도체 디바이스.
  9. 제8항에 있어서, 상기 상부 유전체 층은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 및 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스.
  10. 제8항에 있어서, 상기 하부 유전체 층은 실리콘 질화물, 실리콘 산질화물, SiOC 및 SiOCN으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스.
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