CN220233202U - 半导体装置 - Google Patents

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戴安闳
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邱诗航
卢昱宏
陈蕙祺
游国丰
陈建豪
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Abstract

一种半导体装置，包括垂直配置在第一底鳍结构上方的第一组半导体层和垂直配置在第二底鳍结构上方的第二组半导体层，设置在基板上方的隔离绝缘层，包括设置在第一组半导体层和第二组半导体层之间的介电层的壁鳍，以及栅极结构。栅极结构包括环绕第一组半导体层中的每一个的第一栅极介电层，以及环绕第二组半导体层中的每一个的第二栅极介电层、设置在第一栅极介电层上方的多个第一导电层，以及设置在第二栅极介电层上方的多个第二导电层，以及设置在第一导电层和第二导电层上方的栅电极。

Description

半导体装置
技术领域
本实用新型涉及半导体装置，尤其涉及场效晶体管装置。
背景技术
随着半导体产业为了追求更高的装置密度、更高的性能和更低的成本而进入纳米技术工艺节点，制造和设计问题的挑战导致了三维设计的发展，例如鳍式场效晶体管(鳍式FET)或全绕式栅极(GAA)场效晶体管。鳍式场效晶体管装置通常包括具有高深宽比并且其中形成半导体晶体管装置的通道和源/漏极区的半导体鳍，并且全绕式栅极场效晶体管装置包括作为通道区的半导体纳米片或纳米线以及围绕每一个通道区的栅极结构。金属栅极结构用于生产更快、更可靠和更好控制的半导体晶体管装置。
实用新型内容
本公开的目的在于提出一种半导体装置，以解决上述至少一个问题。
为实现上述目的，本公开采用如下技术方案：
根据本公开的一个方面，提供一种半导体装置，包括：一第一组半导体层，垂直配置在一第一底鳍结构上方，一第二组半导体层，垂直配置在一第二底鳍结构上方；一隔离绝缘层，设置在一基板上方；一壁鳍，包括设置在该第一组半导体层和该第二组半导体层之间的多个介电层；以及一栅极结构，其中该栅极结构包括：一第一栅极介电层，环绕该第一组半导体层中的每一个，以及一第二栅极介电层，环绕该第二组半导体层中的每一个；多个第一导电层，设置在该第一栅极介电层上方，以及多个第二导电层，设置在该第二栅极介电层上方；以及一栅电极，设置在多个所述第一导电层和多个所述第二导电层上方。
根据本公开其中的一个实施方式，多个所述第一导电层和多个所述第二导电层被该壁鳍分开。
根据本公开其中的一个实施方式，该栅电极设置在该壁鳍上。
根据本公开其中的一个实施方式，该壁鳍包括一第一部分和一第二部分，且该第二部分的一顶部低于该第一部分的一顶部。
根据本公开其中的一个实施方式，该栅电极设置在该壁鳍的该第二部分上。
根据本公开其中的一个实施方式，该壁鳍的该第一部分被一层间介电层覆盖。
根据本公开其中的一个实施方式，还包括：一第一源/漏极外延层，与该第一组半导体层接触；以及一第二源/漏极外延层，与该第二组半导体层接触，其中该第一源/漏极外延层和该第二源/漏极外延层由该壁鳍隔开。
根据本公开其中的一个实施方式，该壁鳍包括：一下介电层；以及一上介电层，设置在该下介电层上方并且由与该下介电层不同的材料制成，并且该上介电层包括一介电材料，该介电材料的介电常数高于该下介电层和该隔离绝缘层的介电常数。
根据本公开其中的一个实施方式，该上介电层包括二氧化铪(HfO2)、硅氧化铪(HfSiO)、氮氧硅化铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化铝、氧化钛或二氧化铪-氧化铝(HfO2-Al2O3)合金。
根据本公开其中的一个实施方式，该下介电层包括氮化硅、氮氧化硅、碳氧化硅(SiOC)或氮碳氧化硅(SiOCN)。
附图说明
由以下的详细叙述配合所附附图，可更加理解本公开实施例的观点。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，为了讨论的清晰，可任意地放大或缩小各种特征的尺寸。
图1、图2、图3、图4、图5、图6、图7、图8A、图8B和图9显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段。
图10A、图10B和图10C显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段之一。
图11和图12显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段。
图13A和图13B显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段之一。
图14A和图14B显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段之一。
图15A和图15B显示根据本公开的其他实施例的半导体场效晶体管装置的顺序制造操作的各个阶段中之一。
图16A和图16B显示根据本公开的其他实施例的半导体场效晶体管装置的顺序制造操作的各个阶段中之一。
图17A和图17B显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段之一。
图18A、图18B和图18C显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段之一。
图19、图20、图21、图22、图23、图24、图25和图26显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段。
图27A、图27B和图27C显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段之一。
图28A和图28B显示根据本公开实施例的半导体场效晶体管装置的顺序制造操作的各个阶段之一。
图29A、图29B、图30A和图30B显示根据本公开实施例的半导体场效晶体管装置的各种视图。
附图标记如下：
10:基板
12:底部结构
14:通道区
15:硬掩模图案
20:第一半导体层
25:第二半导体层
29:鳍结构
30:第一介电层
32:第一间隙
35:第二介电层
35-1,40-1:第一层
35-2,40-2:第二层
37:第二间隙
40:第三介电层
45:栅极介电层
50:壁鳍结构
60:牺牲栅极结构
62:牺牲栅极介电层
64:牺牲栅极电极层
65:栅极侧壁间隔物
66A:第一硬掩模层
66B:第二硬掩模层
70:鳍衬垫层
79:源/漏极间隙
80:源/漏极外延层
82:内间隔物
89,109:栅极间隙
90:层间介电层
92:绝缘衬垫层
94:主层间介电层
96:附加介电层
99:填充材料层
101:界面层
102:栅极介电层
104:导电层
104A,104B:功函数调整层
104C:附加层
106:体栅电极层
106L,106A:毯覆导电层
110:盖绝缘层
S1:第一间隙
X1-X1,X2-X2,Y1-Y1:切线
具体实施方式
以下的公开内容提供了许多不同实施例或范例，以便实施不同部件。下文描述了组件及排列的特定实例以简化本公开。当然，此些范例仅为示例而非局限本公开。举例来说，元件的尺寸不限于所公开的范围或值，而是可能取决于工艺条件及/或装置的所需特性。此外，在若是说明书叙述第一部件形成于第二部件上方或之上，即表示其可能包含上述第一部件与上述第二部件是直接接触的实施例，亦可能包含了有额外部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。为了简单和清晰，可以不同的比例任意绘制各种特征。
此外，其与空间相关用语，例如“在…下方”、“之下”、“下部”、“在…上方”、“上部”及类似的用语，为了便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被参考不同方位(旋转90度或其他方位)，且在此使用的空间相关词也可依此对应地解释。此外，用语“由……制成”可表示“包括”或“由……组成”。在本公开中，用语“A、B和C之一”是指“A、B及/或C”(A、B、C、A和B、A和C、B和C，或A、B和C)，除非另有说明，否则不表示A中的一种元件、B中的一种元件和C中的一种元件。在以下实施例中，如针对一个实施例(例如，一或多个附图)所描述的材料、构造、尺寸、工艺及/或操作可在其他实施例中采用，并且可省略其详细描述。
在半导体制造工艺中，采用各种金属填充工艺来填充在介电材料中或由介电材料形成的间隙、孔洞或开口。在一些实施例中，金属填充工艺用于形成连接下导电层和上导电层的通孔或接触。在一些实施例中，金属填充工艺用于在栅极取代技术中形成金属栅电极。
在栅极取代技术中，首先在通道区上方形成包括牺牲栅电极(例如由多晶硅制成)的牺牲栅极结构，随后用金属栅极结构取代。在金属栅极鳍式场效晶体管或全绕式栅极场效晶体管中，各种金属材料，例如阻挡层、功函数调整层、黏着层或体金属层，填充在移除牺牲栅极结构的间隙中。在一些场效晶体管装置中，在形成金属栅极结构的栅极取代工艺之后，凹陷金属栅极结构的上部并且在凹陷栅极结构上方形成盖绝缘层以确保金属栅电极和金属栅电极和相邻的导电接触之间的隔离区。此外，在先进的场效晶体管装置中，在一个装置制造中具有不同临界电压的各种场效晶体管(n通道和p通道场效晶体管)，并且场效晶体管可具有不同的金属(例如，功函数调整金属)结构。
在本公开中，公开了用于场效晶体管装置的一种新颖的栅极取代工艺，其通过一个或多个导电层改善底部覆盖率并改善工艺容许范围。
图1-图28B(图1、图2、图3、图4、图5、图6、图7、图8A、图8B、图9、图10A、图10B、图10C、图11、图12、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图19、图20、图21、图22、图23、图24、图25、图26、图27A、图27B、图27C、图28A、图28B)显示根据本公开的半导体装置的顺序制造操作的各个阶段的视图。应当理解，可在图1-图28B(图1、图2、图3、图4、图5、图6、图7、图8A、图8B、图9、图10A、图10B、图10C、图11、图12、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图19、图20、图21、图22、图23、图24、图25、图26、图27A、图27B、图27C、图28A、图28B)所示的工艺之前、期间和之后提供额外操作，且对于上述方法的附加实施例，可替换或消除下面描述的一些操作。操作/工艺的顺序可互换。
如图1所示，第一半导体层20和第二半导体层25交替地形成在基板10上方。在一些实施例中，基板10至少在其表面部分上包括晶体半导体层。基板10可包括晶体半导体材料，例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铝铟(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、锑化镓砷(GaAsSb)和磷化铟(InP)。在一些实施例中，基板10例如是p型硅基板，其杂质浓度在约1×1015atoms·cm-3至约1×1016atoms·cm-3的范围内。在其他实施例中，基板是n型硅基板或锗基板，杂质浓度在约1×1015atoms·cm-3至约1×1016atoms·cm-3的范围内。在一些实施例中，在形成叠层之前，将杂质离子(掺质)注入到硅基板(基板)10中以形成p型及/或n型井区。执行离子注入以防止穿隧效应。在一些实施例中，井区中的掺质浓度在约1×1019atoms·cm-3至约1×1021atoms·cm-3的范围内。
在一些实施例中，第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铝铟(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、锑化镓砷(GaAsSb)或磷化铟(InP)中的一层或多层。
在一些实施例中，第一半导体层20和第二半导体层25由硅(Si)、硅(Si)化合物、硅锗(SiGe)、锗(Ge)或锗(Ge)化合物制成。在一个实施例中，第一半导体层20为Si1-xGex，其中x约等于或大于0.1且约等于或小于0.6，并且第二半导体层25为硅(Si)或Si1-yGey，其中y是小于x且约等于或小于0.2。在本公开中，“M”化合物”或“M基化合物”是指上述化合物的大部分是M。
第一半导体层20和第二半导体层25外延形成在基板10上方。第一半导体层20的厚度可等于或大于第二半导体层25的厚度，且第一半导体层20的厚度在一些实施例中为约5nm至约60nm的范围内，在其他实施例中为约10nm至约30nm的范围内。第二半导体层25的厚度在一些实施例中为约5nm至约60nm的范围内，在其他实施例中为约10nm至约30nm的范围内。第一半导体层20的厚度可与第二半导体层25的厚度相同或不同。尽管在图1中显示三层第一半导体层20和三层第二半导体层25，如图1所示，数量不限于3，可为1、2或大于3且小于20。在一些实施例中，第一半导体层20的数量比第二半导体层25的数量(顶层和底层是第一半导体层)多1。在一些实施例中，至少随后用作通道区的第二半导体层25为未掺杂或掺杂有比井区更少量的杂质。在一些实施例中，第二半导体层25中的掺质浓度约小于1×1017atoms·cm-3。
在形成堆叠的半导体层之后，在堆叠的半导体层上方形成用于硬掩模图案的一层或多层。图案化硬掩模层成为硬掩模图案15，如图2所示。在一些实施例中，硬掩模图案15包括一层或多层氧化硅、氮化硅、氮氧化硅(SiON)和其他合适的材料。在一些实施例中，硬掩模图案15包括氮化硅。
然后，图案化堆叠的第一半导体层20、第二半导体层25和部分基板成为鳍结构29，如图3所示。可通过任何合适的方法图案化鳍结构29。举例来说，可使用一个或多个光刻工艺图案化鳍结构29，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合了光刻工艺和自对准工艺，从而允许产生具有例如比使用单次、直接的光刻工艺可获得的间距更小的间距的图案。举例来说，在一个实施例中，牺牲层形成在基板上方并使用光刻工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隔物。然后移除牺牲层，然后可将剩余的间隔物用作硬掩模图案15以图案化鳍结构29。在一些实施例中，在鳍结构29的两侧形成一个或多个虚置鳍结构以改善图案化操作中的图案保真度。如图3所示，鳍结构29包括由堆叠的第一半导体层20、第二半导体层25构成的上部和底鳍结构12(井区)。如图3所示，鳍结构29沿Y方向延伸(图未显示)并沿X方向排列。鳍结构29的数量不限于如图3所示，可能小到一个和五个或更多。
鳍结构29的上部沿X方向的宽度在从约5nm至约40nm的范围内，并且在其他实施例中在从约10nm至约20nm的范围内。在一些实施例中，鳍结构29的高度在约50nm至约300nm的范围内，并且在其他实施例中在约20nm到100nm的范围内。在一些实施例中，鳍结构29之间的间隔在约5nm至约80nm的范围内，并且在其他实施例中可在约10nm到40nm的范围内。在一些实施例中，鳍结构的间距在从约10nm到120nm的范围内，并且在其他实施例中在从约14nm至约35nm的范围内。然而，所属技术领域中技术人员将认识到，本文描述所列举的尺寸和数值仅仅是示例，并且可改变以适应集成电路的不同规模。在一些实施例中，鳍式场效晶体管装置是n型鳍式场效晶体管。在其他实施例中，鳍式场效晶体管装置是p型鳍式场效晶体管。在一些实施例中，半导体装置是互补式金属氧化物半导体(CMOS)装置。
如图4所示，在形成鳍结构29之后，的鳍结构29上方形成第一介电层30。第一介电层30包括一层或多层绝缘材料，例如氧化硅、氮氧化硅、氮化硅、碳氧化硅(SiOC)、氮碳化硅(SiCN)或氮碳氧化硅(SiOCN)，且通过低压化学气相沉积(LPCVD)、等离子体化学气相沉积或原子层沉积(ALD)或任何其他合适的成膜方法形成介电层30。在一些实施例中，使用氧化硅作为第一介电层30。在一些实施例中，如图4所示，第一介电层30共形地形成在鳍结构29上方，使得在相邻鳍结构29之间形成第一间隙32。调整第一介电层30的厚度，使得第一间隙S1在一些实施例中在约5nm至约40nm的范围内，并且在一些实施例中在约7nm至约15nm的范围内。
在形成第一介电层30之后，在第一介电层30上方形成第二介电层35，如图5所示。第二介电层35的材料与第一介电层30的材料不同。在一些实施例中，第二介电层35包括一层或多层绝缘材料，例如氧化硅、氮氧化硅或氮化硅、碳氧化硅(SiOC)、氮碳化硅(SiCN)或氮碳氧化硅(SiOCN)，且通过低压化学气相沉积、等离子体化学气相沉积或原子层沉积或任何其他合适的成膜方法形成。如图8B所示，在一些实施例中，第二介电层35包括由氮化硅制成的第一层35-1和由氧化硅制成的第二层35-2。如图5和图8B所示，在一些实施例中，第二介电层35，特别是第二层35-2，完全填充第一间隙32并覆盖第一介电层30的顶部。在其他实施例中，在第一间隙32的底部形成孔洞。在一些实施例中，在形成第二介电层35之后，执行平坦化操作，例如回蚀刻工艺或化学机械研磨(CMP)工艺，以平坦化第二介电层35的上表面。
接着，通过使用合适的干蚀刻及/或湿蚀刻操作，将第二介电层35向下凹陷到鳍结构29的顶部下方，如图6所示。如图6所示，在凹陷的第二介电层35上方形成第二间隙37。在一些实施例中，凹陷的第二介电层35的上表面具有V形或U形(见图8B)。
进一步地，凹陷第二介电层35之后，在第一介电层30和凹陷的第二介电层35上方形成第三介电层40，如图7所示。在一些实施例中，第三介电层40的材料不同于第一介电层30和第二介电层35的材料。在一些实施例中，第三介电层40包括一个或多个绝缘材料层。在一些实施例中，绝缘材料层中的至少一个具有比第二介电层35更低的蚀刻速率来抵抗多晶硅蚀刻。在一些实施例中，第三介电层40包括高k介电材料。在一些实施例中，第三介电层40包括具有比第二介电层35及/或第一介电层30更高的介电常数(k)的介电材料。当凹陷的第二介电层35的上表面具有V形或U形，第三介电层40的底部呈V形或U形。
在一些实施例中，第三介电层40包括一种或多种未掺杂的氧化铪(例如，二氧化铪(HfO2)，0<x≤2)、掺杂有一种或多种其他元素(例如，硅氧化铪(HfSiO)、氮氧硅化铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)或氧化铪锆(HfZrO))的氧化铪、氧化锆、氧化铝、氧化钛和二氧化铪-氧化铝(HfO2-Al2O3)合金。在一些实施例中，氧化铪(HfOx)用作第三介电层40。第三介电层可通过低压化学气相沉积(LPCVD)、等离子体化学气相沉积或原子层沉积(ALD)或任何其他合适的成膜方法形成。在一些实施例中，第二介电层35由氮化硅制成。如图7所示，在一些实施例中，第三介电层40完全填充第二间隙37并覆盖第一介电层30的顶部。在一些实施例中，在形成第三介电层40之后，进行平坦化操作，例如回蚀刻工艺或化学机械研磨(CMP)工艺，以平坦化第三介电层40的上表面。在一些实施例中，第三介电层层40包括由高k材料(例如氧化铪)制成的第一层40-1、由硅基绝缘材料(例如氧化硅)制成的第二层40-2和如图8B所示的高k材料(例如，氧化铪)制成的第三层40-3。
接着，利用适当的干蚀刻及/或湿蚀刻操作，将第三介电层40平坦化至鳍结构29的顶部，以形成壁鳍结构50(虚置介电鳍或混合介电鳍)，如图8A和图8B所示。如图8A和图8B所示，壁鳍结构50包括形成在凹陷的第二介电层35上的第三介电层40，作为混合鳍结构。在一些实施例中，凹陷的第三介电层30的上表面具有V形或U形。
然后，通过使用合适的干及/或湿蚀刻操作，将第一介电层30向下凹陷到鳍结构29的顶部下方，使得壁鳍结构50的上部和鳍结构39的上部暴露出来，如图9所示。凹陷的第一介电层30用作隔离绝缘层(例如，浅沟槽隔离(STI))以将一个鳍结构与相邻鳍结构电性隔离。在一些实施例中，也移除硬掩模图案15。
随后，在鳍结构29和壁鳍结构50的通道区域之上形成牺牲栅极结构60，如图10A-图10C所示。图10B是平面图(布局图或俯视图)。图10A是对应于图10B的X1-X1切线的剖面图。图10C是对应于图10B的Y1-Y1切线的剖面图。牺牲栅极结构60包括牺牲栅极介电层62和牺牲栅电极层64。在一些实施例中，牺牲栅极结构60还包括在牺牲栅电极层64上方的硬掩模层。在一些实施例中，硬掩模层包括第一硬掩模层66A和第二硬掩模层66B。
在隔离绝缘层30、鳍结构29和壁鳍结构50上方形成用于牺牲栅极介电层的毯覆层和毯覆多晶硅层，然后执行图案化操作以获得如图10A和图10B所示的牺牲栅极结构60。在一些实施例中，通过使用包括氮化硅层作为第一硬掩模层66A和氧化物层作为第二硬掩模层66B的硬掩模来执行多晶硅层的图案化。在其他实施例中，第一硬掩模层66A为氧化硅，且第二硬掩模层66B为氮化硅。在一些实施例中，牺牲栅极介电层62通过氧化形成。在其他实施例中，牺牲栅极介电层62通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电子束蒸镀或其他合适的薄膜沉积工艺形成。
如图10B所示，沿X方向延伸的三个牺牲栅极结构60在Y方向上彼此相邻设置。然而，牺牲栅极结构的数量不限于三个。数字可是一、二、四或五或更多。此外，可邻近牺牲栅极结构60的两侧设置一个或多个虚置栅极结构，以提高图案化工艺中的图案保真度。牺牲栅极结构60的宽度在一些实施例中在约5nm至约40nm的范围内，并且在一些实施例中在约7nm至约15nm的范围内。在一些实施例中，壁鳍结构50围绕鳍结构29。
此外，如图10B和图10C所示，在牺牲栅极结构60的侧面上形成栅极侧壁间隔物65。在牺牲栅极结构60上方形成用于栅极侧壁间隔物65的绝缘材料层。绝缘材料层以保形方式沉积，使得其形成为分别在例如牺牲栅极结构60的侧壁、水平表面和顶部的垂直表面上具有大致相等的厚度。在一些实施例中，绝缘材料层具有约5nm至约20nm范围内的厚度。绝缘材料层包括氮化硅(SiN)、氮氧化硅(SiON)和氮碳化硅(SiCN)、或任何其他合适的介电材料。绝缘材料层可通过原子层沉积(ALD)或化学气相沉积(CVD)、或任何其他合适的方法形成。接着，通过异向性蚀刻移除绝缘材料层的水平部分，从而形成栅极侧壁间隔物65。在一些实施例中，栅极侧壁间隔物65包括两到四层不同的绝缘材料。
随后，如图11所示，在鳍结构29和壁鳍结构50的源/漏极区域上形成鳍衬垫层70。图11是对应于图10B的X2-X2切线(源/漏极区)的剖面图。鳍衬垫层70包括一层或多层绝缘材料，例如氧化硅、氮氧化硅、氮化硅、碳氧化硅(SiOC)、氮碳化硅(SiCN)或氮碳氧化硅(SiOCN)，且通过低压化学气相沉积(LPCVD)、等离子体化学气相沉积或原子层沉积(ALD)或任何其他合适的成膜法形成。在一些实施例中，使用氮化硅作为鳍衬垫层70。在一些实施例中，鳍衬垫层70具有约5nm至约20nm范围内的厚度。
之后，如图12所示，通过异向性蚀刻移除鳍衬垫层70的水平部分。通过上述蚀刻，暴露鳍结构29的源/漏极区的顶部和壁鳍结构50的顶部，并且残留在鳍结构29的侧面上的鳍衬垫层70作为鳍侧壁。
此外，如图13A和图13B所示，通过使用合适的蚀刻操作凹陷鳍结构29的源/漏极区，以形成源/漏极间隙79。如图13A所示，在蚀刻操作期间，鳍衬垫层(鳍侧壁)70也被凹陷到壁鳍结构50的顶部下方。图13B是对应于图10B的Y1-Y1切线的剖面图。
随后，如图14A和图14B所示，在源/漏极间隙79中形成一个或多个源/漏极外延层80。图14B是对应于图10B的Y1-Y1切线的剖面图。在一些实施例中，在形成源/漏极外延层80之前，在源/漏极间隙79内沿Y方向横向蚀刻第一半导体层20，从而形成空腔。当第一半导体层20为硅锗(SiGe)且第二半导体层25为硅(Si)时，可使用湿式蚀刻剂选择性蚀刻第一半导体层20，例如但不限于过氧化氢(H2O2)、醋酸(CH3COOH)和氢氟酸(HF)的混合溶液，然后用水(H2O)清洗。接下来，在源/漏极间隙79中和牺牲栅极结构60上方的第一半导体层20的蚀刻的横向末端上以及第二半导体层25的端面上共形形成绝缘层。绝缘层包括氮化硅和氧化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮碳化硅(SiCN)和氮碳氧化硅(SiOCN)中的一种，或任何其他合适的介电材料。在一些实施例中，绝缘层由与栅极侧壁间隔物65不同的材料制成。绝缘层通过原子层沉积(ALD)或任何其他合适的方法形成。通过保形地形成绝缘层，空腔被绝缘层完全填充。在一些实施例中，绝缘层包括由彼此不同的材料制成的两层或三层。保形地形成绝缘层之后，执行蚀刻操作以部分移除绝缘层，从而形成内间隔物82，如图14B所示。在一些实施例中，内间隔物82的端面比第二半导体层25的端面凹陷得更多。凹陷量在从约0.1nm至约2nm的范围内，且在其他实施例中为从约0.2nm至约1nm的范围内。
在一些实施例中，源/漏极外延层80包括用于n型场效晶体管的一层或多层磷化硅(SiP)、碳磷化硅(SiCP)、碳化硅(SiC)、砷碳化硅(SiCAs)、砷化硅(SiAs)和磷砷化硅(SiAsP)，以及用于p型场效晶体管的一层或多层硅(Si)、硅锗(SiGe)、锗(Ge)、硅锗锡(SiGeSn)或锗锡(GeSn)。对于p型场效晶体管，在一些实施例中，源/漏极外延层80掺杂有B(硼)及/或碳。在一些实施例中，源/漏极外延层80包括具有不同磷(P)(及/或砷(As))浓度的第一外延层和第二外延层。在一些实施方案中，磷(P)(及/或砷(As))的量在从约1×1020atoms·cm-3到约1×1021atoms·cm-3的范围内，且在其他实施例中在从约2×1020atoms·cm-3至约6×1020atoms·cm-3的范围内。在一些实施例中，第二外延层中磷(P)(及/或砷(As))的量大于第一外延层中磷(P)的量。第二外延层中磷(P)的量在一些实施例中在从约1×1021atoms·cm-3到约5×1021atoms·cm-3的范围内，且在其他实施例中在从约2×1021atoms·cm-3至约4×1021atoms·cm-3的范围内。在其他实施例中，源/漏极外延层80包括具有不同锗(Ge)(及/或B(硼))浓度的第一外延层和第二外延层。在一些实施例中，第二外延层的锗量大于第一外延层的锗量。在一些实施例中，第一外延层的锗(Ge)量在约20原子百分比(atomic％)至约40原子百分比(atomic％)的范围内，第二外延层的锗(Ge)量在约35原子百分比(atomic％)至约50原子百分比(atomic％)的范围内。在一些实施例中，硅锗(SiGe)外延层包含硼作为掺质。在一些实施例中，第二外延层的硼浓度大于第一外延层的硼浓度。在其他实施例中，第一外延层中的硼(B)量在从约1×1020atoms·cm-3至约5×1020atoms·cm-3的范围内，且第二外延层中的硼(B)量在从约5×1020atoms·cm-3至约1×1021atoms·cm-3的范围内。
在一些实施例中，源/漏极外延层80与壁鳍结构50分离，而在其他实施例中，源/漏极外延层80接触壁鳍结构50。
如图15A和图15B所示，在源/漏极外延层80和牺牲栅极结构60上方形成一个或多个层间介电(ILD)层90。层间介电层90的材料包括包含硅(Si)、氧(O)、碳(C)及/或氢(H)的化合物，例如氧化硅、碳氢氧化硅(SiCOH)和碳氧化硅(SiOC)。例如聚合物的有机材料可用于层间介电层90。如图19所示，在一些实施例中，层间介电层90包括用作蚀刻停止层的绝缘衬垫层92、主层间介电层94和附加介电层96。在一些实施例中，绝缘衬垫层92和附加介电层96包括氮化硅，并且主层间介电层94包括包含硅(Si)、氧(O)、碳(C)及/或氢(H的化合物，例如氧化硅、碳氢氧化硅(SiCOH)和碳氧化硅(SiOC)。
在形成层间介电层90之后，执行平坦化操作，例如化学机械研磨(CMP)，从而暴露出牺牲栅电极层64的顶部。然后，移除牺牲栅电极层64和牺牲栅极介电层62，从而形成栅极间隙89，如图16A和图16B所示。图16A对应于图10B的切线X1-X1。
可使用等离子体干蚀刻及/或湿蚀刻移除牺牲栅极结构。当牺牲栅电极层64是多晶硅并且层间介电层90是氧化硅时，可使用例如四甲基氢氧化铵(TMAH)溶液的湿蚀刻剂来选择性地移除牺牲栅电极层64。之后使用等离子体干蚀刻及/或湿蚀刻移除牺牲栅极介电层62。
在移除牺牲栅电极层64和牺牲栅极介电层62之后，移除第一半导体层20，从而形成第二半导体层25的纳米片或纳米线(通道区)，如图17A和图17B所示。可使用前述对第二半导体层25选择性蚀刻第一半导体层20的蚀刻剂移除或蚀刻第一半导体层20。如图17B所示，由于形成了第一绝缘层(内间隔物)82，所以第一半导体层20的蚀刻停止在内间隔物82处。换句话说，内间隔物82用作蚀刻第一半导体层20的蚀刻停止层。
在形成第二半导体层25的半导体纳米片或纳米线(通道区)之后，在每一个通道区周围形成栅极介电层102，如图18A和图18B所示。在一些实施例中，栅极介电层102包括一层或多层介电材料，例如氧化硅、氮化硅、或高k介电材料、其他合适的介电材料及/或上述的组合。高k介电材料的示例包括二氧化铪(HfO2)、硅氧化铪(HfSiO)、氮氧硅化铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料，及/或上述的组合。在一些实施例中，栅极介电层102包括通过化学氧化形成在通道层和介电材料之间的界面层。栅极介电层102可由化学气相沉积(CVD)、原子层沉积(ALD)或任何合适的方法。在一个实施例中，栅极介电层102使用例如原子层沉积(ALD)的高度共形沉积工艺形成，以确保在每一个通道层周围形成具有均匀厚度的栅极介电层。在一实施例中，栅极介电层102的厚度在从约1nm至约10nm的范围内。如图19所示，在一些实施例中，在形成栅极介电层102之前，通过对第二半导体层(通道区)25化学氧化形成界面层101。
此外，在栅极介电层102上方形成一个或多个导电层104，如图18A和图18B所示。在一些实施例中，导电层104包括一个或多个功函数调整层104A和104B，如图18C所示。功函数调整层由导电材料制成，例如氮化钛(TiN)、氮化钽(TaN)、碳化钽铝(TaAlC)、碳化钛(TiC)、碳化钽(TaC)、钴(Co)、铝(Al)、钛铝(TiAl)、钛铪(HfTi)、硅化钛(TiSi)、硅化钽(TaSi)或碳化钛铝(TiAlC)的单层、或这些导电材料的两种或多种的多层构成。对于n通道场效晶体管，使用氮化钽(TaN)、碳化钽铝(TaAlC)、氮化钛(TiN)、碳化钛(TiC)、钴(Co)、钛铝(TiAl)、钛铪(HfTi)、硅化钛(TiSi)和硅化钽(TaSi)中的一种或多种作为功函数调整层，对于p通道场效晶体管，使用碳化钽铝(TaAlC)、铝(Al)、钛铝(TiAl)、氮化钽(TaN)、碳化钛铝(TiAlC)、氮化钛(TiN)、碳化钛(TiC)和钴(Co)中的一种或多种作为功函数调整层。在一些实施例中，功函数调整层104A是p型功函数材料层并且功函数调整层104B是n型功函数材料层，或反之亦然。在一些实施例中，仅形成功函数调整层104A或104B的其中之一。功函数调整层可通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、电子束蒸镀、电镀或其他合适的工艺形成。此外，对于可使用不同金属层的n通道场效晶体管和p通道场效晶体管，可分别形成功函数调整层。在一些实施例中，导电层104还包括一个或多个附加层104C，例如形成在功函数调整层下方或之内的阻挡层(例如，钛(Ti)、氮化钛(TiN)、钽(Ta)及/或氮化钽(TaN))及/或形成在功函数调整层上方的胶层(例如，氮化钛(TiN))。导电层104可通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、电子束蒸镀、电镀或其他合适的工艺形成。
在一些实施例中，导电层104完全填充栅极间隙，如图18A和图18B所示。在一些实施例中，在栅极间隙中和层间介电层90上方形成一个或多个导电层，并且执行一个或多个平坦化操作，例如化学机械研磨(CMP)，以移除层间介电层90上方的多余材料。
图19-图27A显示根据本公开的场效晶体管装置的顺序制造操作的各个阶段的等轴视图或透视图。图27B和图28A是沿图10B的切线X1-X1的剖面图，且图27C和图28B是沿图10B的切线Y1-Y1的剖面图。
如图18A、图18B和图19所示，导电层104形成在由界面层101和栅极介电层102包裹的通道区(第二半导体层)25周围，并覆盖壁鳍结构50。如图19所示，包括作为蚀刻停止层的第一层(绝缘衬垫层)92、第二层(主层间介电层)94和第三层(附加介电层)96的层间介电层90设置在源/漏极外延层80上方。壁鳍结构50设置在相邻的堆叠通道区25之间以及在相邻的源/漏极外延层80之间(见图15A)。在一些实施例中，在形成导电层104之前，向下凹陷栅极侧壁间隔物65至层间介电层90的顶部下方。
然后，如图20所示，凹陷导电层104以形成栅极间隙109。在一些实施例中，也凹陷壁鳍结构50的第三介电层40。在一些实施例中，也凹陷形成在栅极侧壁间隔物65上方的栅极介电层102。在一些实施例中，导电层104是凹陷的，使得在最上面的通道区25之上的导电层104的剩余厚度在从约1nm至约10nm的范围内。在一些实施例中，壁鳍结构50的第三介电层40凹陷到与导电层104相同的水平。在其他实施例中，导电层104比第三介电层40和凹陷(蚀刻)更多，且栅极间隙109的底部是不平整的。在一些实施例中，导电层104和第三介电层40的凹陷包括两个或多个蚀刻操作，其中之一是用于蚀刻导电层104，另一个是用于蚀刻第三介电层40。通过凹陷蚀刻，部分栅极介电层45暴露于栅极间隙109中。
接下来，如图21所示，在凹陷的导电层104、栅极侧壁间隔物65和层间介电层90(第一层(绝缘衬垫层)92和第三层(附加介电层)96)上方形成用于体栅电极层的毯覆导电层106L。在一些实施例中，毯覆导电层106L由物理气相沉积(PVD)形成，例如溅镀工艺。在一些实施例中，毯覆导电层106L沉积在凹陷的导电层104上的厚度大于在栅极侧壁间隔物65上的厚度。在一些实施例中，毯覆导电层106L沈积在凹陷导电层104上的厚度与在栅极侧壁间隔物65上的厚度的比值在约2.3至约3.0的范围内。在一些实施例中，毯覆导电层106L沉积在凹陷的导电层104的厚度等于或小于在层间介电层90的上表面上的厚度。
在一些实施例中，毯覆导电层106L包括金属，例如钨(W)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、钼(Mo)、钌(Ru)、铜(Cu)、铝(Al)或其合金。在一些实施例中，毯覆导电层06L由钨(W)制成。
在物理气相沉积(溅镀)工艺中，当离子密度较大时，会抑制在栅极侧壁间隔物65上的沉积。在一些实施例中，在约25℃至约500℃范围内的温度、约20mTorr至约500mTorr范围内的压力、约2kW至约4kW范围内的射频(RF)功率，在约50V至300V范围内的射频(RF)偏压执行溅镀工艺。在一些实施例中，毯覆导电层106L不含氯和氟(小于可检测极限)。如果使用金属氟化物及/或金属氯化物的化学气相沉积(CVD)或原子层沉积(ALD)来形成导电层(例如，钨(W)层)，则导电层包含例如超过0.1ppm的氟及/或氯。
然后，如图22所示，移除沉积在栅极侧壁间隔物65(垂直侧)上的部分毯覆导电层106L。在一些实施例中，利用使用去离子水、臭氧水、过氧化氢(H2O2)、酸(氢氟酸(HF)、盐酸(HCl)、硫酸(H2SO4)、磷酸(H3PO4)等)及/或氨水的湿蚀刻工艺。在一些实施例中，湿蚀刻剂为氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的混合物或盐酸(HCl)、过氧化氢(H2O2)和水(H2O)的混合物。在一些实施例中，利用使用含氟气体(例如四氟化碳(CF4))、含氯气体(三氯化硼(BCl3))等的干蚀刻工艺，然后进行上述湿蚀刻工艺。在一些实施例中，使用定向蚀刻工艺来移除栅极侧壁间隔物65上的毯覆导电层106L的部分。在定向蚀刻工艺中，以相对于层间介电层90的上表面约10度至约60度的角度施加活性物质。
如图22所示，移除在栅极侧壁间隔物65上的毯覆导电层106L的部分之后，毯覆导电层106L的部分残留在导电层104(体栅电极层106)上和层间介电层90(导电层106A)的上表面上。在一些实施例中，导电层104上残留的导电层，即体栅电极层106的厚度在约2nm至约8nm的范围内，并且在其他实施例中在约3nm至约6nm的范围内。在一些实施例中，体栅电极层106的上表面的平坦度(上表面的高峰到底部)在从约0.1nm至约1nm的范围内。
接着，如图23所示，在栅极间隙109中以及在其上残留有毯覆导电层106A的层间介电层90的上表面上形成填充材料层99。在一些实施例中，填充材料层99包括有机材料，例如聚合物。在一些实施例中，填充材料层99是光刻胶层或底部抗反射涂层(BARC)层。
然后，如图24所示，通过回蚀刻操作凹陷填充材料层99以暴露层间介电层90的上表面上的残留的毯覆导电层106A，同时通过填充材料层99保护体栅电极层106。
此外，如图25所示，通过前述的湿蚀刻操作及/或干蚀刻操作移除层间介电层90的上表面上的残留的毯覆导电层106A。然后，如图26所示，移除栅极间隙109中的填充材料99。
此外，如图27A-图27C所示，图案化体栅电极层106成为栅极间隙109内的分离的栅电极层。在一些实施例中，分离的体栅电极层106的一用于互补式金属氧化物半导体(CMOS)装置的栅电极(举例来说，在图27B中，左边的两个场效晶体管是p型场效晶体管，右边的两个场效晶体管是n型场效晶体管)。在一些实施例中，分离的体栅电极层106的一用于具有相同导电性的两个或更多个场效晶体管。在一些实施例中，体栅电极层106的切割点位于壁鳍结构50的第三介电层40上方。在一些实施例中，在切割点处暴露部分体栅电极层106。在一些实施例中，在切割点处没有暴露体栅电极层106的任何部分。
如图27A-图27C所示的栅极切割工艺之后，在体栅电极层106上形成一个或多个介电层(盖绝缘层)110(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)等)作为栅极的盖绝缘层，如图28A和图28B所示。可通过沉积绝缘材料然后进行平坦化操作形成盖绝缘层110。
应当理解，场效晶体管经过进一步的互补式金属氧化物半导体(CMOS)工艺以形成各种部件，例如接触/通孔、内连线金属层、介电层、保护层等。
在一些实施例中，当凹陷如图20所示的导电层104和第三介电层40时，导致不平整的表面，举例来说，导电层104比第三介电层40凹陷更多，体栅电极层106会形成在不平整表面上方，如图29A所示。
在一些实施例中，当凹陷如图9所示的第一介电层30时，第一介电层30凹陷在底鳍结构12的顶部下方，栅极介电层102和导电层104形成在底鳍结构12的顶部下方，如图29B所示。
在一些实施例中，场效晶体管为如图30A和图30B所示的鳍式场效晶体管，其具有连续设置在底鳍结构12上方的通道区14(底鳍结构(区域)12和通道区(区域)14之间没有界面)。除了形成纳米片或纳米线通道区域之外，如上文关于全绕式栅极场效晶体管装置描述的材料、配置、尺寸、工艺及/或操作应用于鳍式场效晶体管装置。
在本公开的实施例中，通过物理气相沉积(PVD)以非保形方式形成然后选择性地移除一个或多个导电层(举例来说，体栅电极层)，可提高工艺灵活性并抑制导电层中形成空隙或接缝。此外，可通过使用物理气相沉积(PVD)形成不含氟及/或氯的钨层，从而抑制对栅电极的损坏。此外，由于物理气相沉积(PVD)通常比化学气相沉积(CVD)及/或原子层沉积(ALD)更经济，因此可降低制造成本并提高产量。
应当理解，并非所有优点都必须在本文中讨论，所有实施例或示例不需要特定的优点，并且其他实施例或示例可提供不同的优点。
根据本公开的一个方面，在一种半导体装置的制造方法中，在形成于介电层中的开口中形成下导电层，凹陷下导电层以形成间隙，在间隙中的凹陷的下导电层上方、间隙的侧壁及介电层的上表面上形成毯覆导电层，移除形成于间隙的侧壁及介电层上表面的毯覆导电层的一部分，从而在下导电层上形成上导电层，以及在间隙中的上导电层上方形成盖绝缘层。毯覆导电层由物理气相沉积形成。在上述或以下实施例中的一个或多个实施例中，形成在间隙的侧壁和介电层的上表面上的毯覆导电层的部分由以下方式移除。移除形成于间隙的侧壁上的毯覆导电层的第一部分，在间隙中和形成于介电层上表面上的毯覆导电层的第二部分上方形成保护层，凹陷保护层，使得毯覆导电层的第二部分暴露出来，且形成在下导电层上的毯覆导电层的第三部分被保护层覆盖，移除毯覆导电层的第二部分，以及移除覆盖毯覆导电层的第三部分的保护层。在上述或以下实施例中的一个或多个中，通过使用定向蚀刻工艺移除毯覆导电层的第一部分。在上述或以下实施例中的一个或多个中，由湿蚀刻工艺移除毯覆导电层的第一部分。在一个或多个前述或以下实施例中，上导电层不含氟和氯。在前述或以下实施例中的一个或多个中，上导电层由钨制成。
根据本公开的另一方面，在一种半导体装置的制造方法中，在基板上方形成多个半导体鳍，在相邻的两个半导体鳍之间形成壁鳍，上述壁鳍包括多个介电层，形成隔离绝缘层，使得每一个半导体鳍的上部和壁鳍的上部从隔离绝缘层突出，在半导体鳍的上部和壁鳍的上部的上方形成牺牲栅极结构，在牺牲栅极结构的侧壁上形成栅极侧壁间隔物，在半导体鳍和壁鳍上方形成层间介电(ILD)层，移除牺牲栅极结构，从而形成栅极间隙，在栅极间隙中形成栅极介电层，在栅极介电层上形成一个或多个导电层，凹陷一个或多个导电层，使得壁鳍的一部分暴露出来，在一个或多个导电层和壁鳍上方，在栅极侧壁间隔物和层间介电层的上表面上方形成毯覆导电层，移除形成在栅极侧壁间隔物和层间介电层的上表面上方的毯覆导电层的一部分，从而在一个或多个导电层和壁鳍上形成金属栅电极层，以及图案化金属栅电极层为多个栅电极。在上述或以下实施例中的一个或多个实施例中，形成在栅极侧壁间隔物和层间介电层的上表面上方的毯覆导电层的部分由以下方式移除。移除形成在间隙的侧壁上的毯覆导电层的第一部分，在一个或多个导电层和形成在层间介电层的上表面上的毯覆导电层的第二部分上方形成保护层，凹陷保护层，使得毯覆导电层的第二部分暴露出来，而形成在一个或多个导电层上的毯覆导电层的第三部分被保护层覆盖，移除毯覆导电层的第二部分以及移除覆盖毯覆导电层第三部分的保护层。在上述或以下实施例中的一个或多个实施例中，在形成多个栅电极之后，在多个栅电极上方形成盖绝缘层。在一个或多个前述或以下实施例中，毯覆导电层覆盖物理气相沉积形成的。在前述或以下实施例中的一个或多个中，壁鳍由以下方式形成。在半导体鳍上方形成第一介电层，在第一介电层上方形成第二介电层，凹陷在每一个半导体鳍的顶部下方的第二介电层，在凹陷的第二介电层上方形成第三介电层，以及凹陷第三介电层至每一个半导体鳍的顶部下方(平坦化第三介电层至每一个半导体鳍的顶部或在每一个半导体鳍的顶部下方)。在前述或以下实施例中的一个或多个中，壁鳍包括凹陷的第三介电层和设置在凹陷的第三介电层下方的凹陷的第二介电层(壁鳍包括平坦化的第三介电层和设置在平坦化的三介电层下方的凹陷的该第二介电层)。在上述或以下实施例中的一个或多个实施例中，在形成壁鳍之后，凹陷第一介电层至壁鳍的顶部下方，从而形成隔离绝缘层。在上述或以下实施例中的一个或多个中，第一介电层、第二介电层和第三介电层包括彼此不同的介电材料。在上述或以下实施例中的一个或多个中，第三介电层包括一个或多个氧化铪层。在上述或以下实施例中的一个或多个实施例中，第二介电层包括氧化硅，第一介电层包括氮化硅。
根据本公开的另一方面，在一种半导体装置的制造方法中，在基板上方形成半导体鳍。每一个半导体鳍包括在从基板突出的底鳍结构上方交替堆叠的第一半导体层和第二半导体层。在相邻的两个半导体鳍之间形成壁鳍，壁鳍包括多个介电层。形成隔离绝缘层，使得每一个半导体鳍的上部和壁鳍的上部从隔离绝缘层突出。在半导体鳍的上部和壁鳍的上部的上方形成牺牲栅极结构。在牺牲栅极结构的侧壁上形成多个栅极侧壁间隔物。形成层间介电(ILD)层。移除牺牲栅极结构，从而形成栅极间隙。在栅极间隙中移除第一半导体层。形成栅极介电层以环绕栅极间隙中的每一个第二半导体层。在栅极介电层上方形成一个或多个导电层。凹陷一个或多个导电层，使得壁鳍的一部分暴露出来。在一个或多个导电层和壁鳍上方、栅极侧壁间隔物和层间介电层的上表面上形成毯覆导电层。移除形成在栅极侧壁间隔物和层间介电层上表面上的毯覆导电层的一部分，从而在一个或多个导电层和壁鳍上形成金属栅电极层。金属栅电极层被图案化为多个栅电极。在上述或以下实施例中的一个或多个中，形成一个或多个导电层，与层间介电层的顶部相同的水平，然后凹陷一个或多个导电层。在上述或以下实施例中的一个或多个中，多个栅电极中的相邻两个栅电极之间的间隙设置在壁鳍上方。在上述或以下实施例中的一个或多个中，壁鳍包括第一介电层、设置在第一介电层上的第二介电层、设置在第一介电层和第二介电层上的第三介电层以及第三介电层包括设置在两个氧化铪层之间的氧化硅层。在一个或多个前述或以下实施例中，毯覆导电层由不含氯和氟的钨制成。
根据本公开的另一方面，在一种半导体装置的制造方法中，形成从设置在基板上方的隔离绝缘层突出的鳍结构，在鳍结构上方形成牺牲栅极介电层，在牺牲栅极介电层上方形成牺牲栅电极层，形成多个栅极侧壁间隔物，在栅极侧壁间隔物上方形成一个或多个介电层，移除牺牲栅电极层和牺牲栅极介电层形成栅极间隙，在栅极间隙形成后，凹陷栅极侧壁间隔物，在栅极间隙中形成栅极介电层，在栅极介电层上形成导电层以完全填充栅极间隙，凹陷栅极介电层和导电层形成凹陷的导电层，在栅极间隙中的凹陷的导电层上形成上导电层，在栅极间隙中图案化上导电层，从而形成多个栅电极层，以及层在多个栅电极层上方形成盖绝缘层。在上述或以下实施例中的一个或多个中，一个或多个介电层包括共形地形成在栅极侧壁间隔物的多个侧面上的蚀刻停止层和形成在蚀刻停止层上的层间介电(ILD)层。在上述或以下实施例中的一个或多个实施例中，层间介电层包括氧化硅层和氮化硅层，两者均与蚀刻停止层接触。在前述或以下实施例中的一个或多个中，蚀刻停止层包括氮化硅。在上述或以下实施例中的一个或多个中，上导电层是不含氯和氟的钨(W)、钽(Ta)、锡(Sn)、铌(Nb)或钼(Mo)中的一种。在上述或以下实施例中的一个或多个中，上导电层由以下方式形成。在导电层上方、栅极侧壁间隔物和一个或多个介电层的上表面上形成毯覆导电层，且移除形成在栅极侧壁间隔物和一个或多个介电层的上表面上毯覆导电层的一部分。
根据本公开的另一方面，一种半导体装置包括垂直配置在第一底鳍结构上方的第一组半导体层和垂直配置在第二底鳍结构上方的第二组半导体层，设置在基板上方的隔离绝缘层，包括设置在第一组半导体层和第二组半导体层之间的介电层的壁鳍，以及栅极结构。栅极结构包括环绕第一组半导体层中的每一个的第一栅极介电层，以及环绕第二组半导体层中的每一个的第二栅极介电层、设置在第一栅极介电层上方的多个第一导电层，以及设置在第二栅极介电层上方的多个第二导电层，以及设置在第一导电层和第二导电层上方的栅电极。在上述或以下实施例中的一个或多个实施例中，第一导电层和第二导电层被壁鳍隔开。在上述或以下实施例中的一个或多个实施例中，栅电极设置在壁鳍上。在上述或以下的一个或多个实施例中，所述壁鳍包括第一部分和第二部分，第二部分的顶部低于第一部分的顶部。在上述或以下实施例中的一个或多个实施例中，栅电极设置在壁鳍的第二部分上。在前述或以下实施例中的一个或多个中，壁鳍的第一部分被层间介电层覆盖。在上述或以下实施例中的一个或多个中，半导体装置还包括与第一组半导体层接触的第一源/漏极外延层和与第二组半导体层接触的第二源/漏极外延层。第一源/漏极外延层和第二源/漏极外延层由壁鳍隔开。在前述或以下实施例中的一个或多个中，壁鳍包括下介电层和设置在下介电层上方并且由与下介电层不同的材料制成的上介电层，并且上介电层包括介电常数高于下介电层和隔离绝缘层的介电材料。在前述或以下实施例中的一个或多个中，上介电层包括选自由二氧化铪(HfO2)、硅氧化铪(HfSiO)、氮氧硅化铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金所组成的群组中的至少一种(上介电层包括二氧化铪(HfO2)、硅氧化铪(HfSiO)、氮氧硅化铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化铝、氧化钛或二氧化铪-氧化铝(HfO2-Al2O3)合金)。在上述或以下实施例中的一个或多个中，下介电层包括选自由氮化硅、氮氧化硅、碳氧化硅(SiOC)和氮碳氧化硅(SiOCN)所组成的群组中的至少一种(下介电层包括氮化硅、氮氧化硅、碳氧化硅(SiOC)或氮碳氧化硅(SiOCN))。在上述或以下实施例中的一个或多个中，栅电极层接触上介电层。
根据本公开的另一方面，一种半导体装置包括垂直配置在第一底鳍结构上方的第一组半导体层、垂直配置在第二底鳍结构上方的第二组半导体层以及垂直布置在第三底鳍结构上方的第三组半导体层，设置在基板上方的隔离绝缘层，第一壁鳍包括配置在第一组半导体层和第二组半导体层之间的多个介电层，第二壁鳍包括配置在第二组半导体层和第三组半导体层之间的多个介电层，和第一栅极结构以及第二栅极结构。第一栅极结构包括环绕第一组半导体层中的每一个的第一栅极介电层和环绕第二组半导体层中的每一个的第二栅极介电层、设置在第一栅极介电层上方的多个第一导电层以及设置在第二栅极介电层上方的多个第二导电层，以及设置在第一导电层和第二导电层上方的第一栅电极。第二栅极结构包括环绕第三组半导体层中的每一个的第三栅极介电层、设置在第三栅极介电层上方的多个第三导电层、以及设置在第三导电层上方的第二栅电极。第二栅电极与第一栅电极隔开。在上述或以下实施例中的一个或多个中，半导体装置还包括连续设置在第一栅电极和第二栅电极上方的栅极盖绝缘层。在上述或以下实施例中的一个或多个中，栅极盖绝缘层接触第二壁鳍的顶部。在前述或以下实施例中的一个或多个中，半导体装置还包括接触第一组半导体层的第一源/漏极外延层、接触第二组半导体层的第二源/漏极外延层以及接触第三组半导体层的第三源/漏极外延层。第一源/漏极外延层与第二源/漏极外延层由第一壁鳍分隔，第二源/漏极外延层与第三源/漏极外延层由第二壁鳍分隔。在上述或以下实施例中的一个或多个中，第一和第二壁鳍中的每一个包括第一介电层、设置在第一介电层上的第二介电层、设置在第一介电层和第二介电层上的第三介电层，第三介电层包括设置在两个氧化铪层之间的氧化硅层。
根据本公开的另一方面，一种半导体装置包括第一鳍结构和第二鳍结构、设置在基板上方的隔离绝缘层、包括设置在第一鳍结构和第二鳍结构之间的多个介电层的壁鳍，以及栅极结构。栅极结构包括配置在第一鳍结构的上部上方的第一栅极介电层和设置在第二鳍结构的上部上方的第二栅极介电层、设置在第一栅极介电层上方的多个第一导电层和设置在第二栅极介电层上方的多个第二导电层，以及设置在第一导电层和第二导电层上方的栅电极。在上述或以下实施例中的一个或多个实施例中，第一导电层和第二导电层被壁鳍隔开。在上述或以下实施例中的一个或多个中，所述壁鳍包括第一介电层、设置在第一介电层上的第二介电层、设置在第一介电层和第二介电层上的第三介电层，以及第三介电层的底部具有V形剖面。在上述或以下实施例中的一个或多个中，栅电极接触第三介电层并通过第三介电层与第二介电层和第一介电层隔开。
以上概述数个实施例的特征，以使所属技术领域中技术人员可以更加理解本公开实施例的观点。所属技术领域中技术人员应理解，可轻易地以本公开实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在所属技术领域中技术人员也应理解，此类均等的结构并无悖离本公开的精神与范围，且可在不违背本公开的精神和范围下，做各式各样的改变、取代和替换。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一第一组半导体层，垂直配置在一第一底鳍结构上方，一第二组半导体层，垂直配置在一第二底鳍结构上方；
一隔离绝缘层，设置在一基板上方；
一壁鳍，包括设置在该第一组半导体层和该第二组半导体层之间的多个介电层；以及
一栅极结构，其中该栅极结构包括：
一第一栅极介电层，环绕该第一组半导体层中的每一个，以及一第二栅极介电层，环绕该第二组半导体层中的每一个；
多个第一导电层，设置在该第一栅极介电层上方，以及多个第二导电层，设置在该第二栅极介电层上方；以及
一栅电极，设置在多个所述第一导电层和多个所述第二导电层上方。
2.如权利要求1所述的半导体装置，其特征在于，多个所述第一导电层和多个所述第二导电层被该壁鳍分开。
3.如权利要求1或2所述的半导体装置，其特征在于，该栅电极设置在该壁鳍上。
4.如权利要求1或2所述的半导体装置，其特征在于，
该壁鳍包括一第一部分和一第二部分，且该第二部分的一顶部低于该第一部分的一顶部。
5.如权利要求4所述的半导体装置，其特征在于，该栅电极设置在该壁鳍的该第二部分上。
6.如权利要求4所述的半导体装置，其特征在于，该壁鳍的该第一部分被一层间介电层覆盖。
7.如权利要求1或2所述的半导体装置，其特征在于，还包括：
一第一源/漏极外延层，与该第一组半导体层接触；以及
一第二源/漏极外延层，与该第二组半导体层接触，其中该第一源/漏极外延层和该第二源/漏极外延层由该壁鳍隔开。
8.如权利要求7所述的半导体装置，其特征在于，该第一源/漏极外延层和该第二源/漏极外延层与该壁鳍分离。
9.如权利要求1或2所述的半导体装置，其特征在于，该壁鳍包括：
一下介电层，其中该下介电层的一上表面具有V形或U形；以及
一上介电层，设置在该下介电层上方。
10.如权利要求9所述的半导体装置，其特征在于，该上介电层的一底部具有V形或U形。
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