CN220021120U - 半导体结构 - Google Patents

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吴以雯
黄柏瑜
李振铭
杨复凯
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Abstract

本公开提供一种半导体结构。根据本公开的一个范例性半导体结构包括有源区，位于基板上方并且在第一方向上呈纵向指向；金属栅极堆叠，设置于有源区的通道区域上方，并且在实质上垂直于第一方向的第二方向上呈纵向指向；多个源极/漏极特征，耦接至通道区域；以及隔离结构，自基板突出，其中金属栅极堆叠设置于多个源极/漏极特征之间，并且隔离结构沿着第二方向呈纵向指向，而且沿着第一方向与金属栅极堆叠间隔。上述半导体结构亦包括设置于金属栅极堆叠正上方的第一介电覆盖层，以及设置于隔离结构正上方的第二介电覆盖层。

Description

半导体结构
技术领域
本实用新型实施例涉及一种半导体结构，尤其涉及一种具有连续式扩散边缘上多晶硅(CPODE)结构与自我对准覆盖层的组合的半导体结构。
背景技术
半导体集成电路(integrated circuit,IC)工业已经历了指数性的成长。技术在IC材料以及设计上的进步已经产生了好几世代的IC，其中每一世代相较于先前世代都具有更小且更复杂的电路。在IC的进化过程中，功能密度(即：每单位芯片面积的互连装置的数量)通常会增加，同时几何尺寸(即：使用制造工艺所能创建的最小组件(或线段))则会降低。这种微缩(scaling down)通常通过增加生产效率以及减少相关成本的方式来提供益处。此种微缩亦增加了处理以及制造IC的复杂性，并且，为了实现这些进展，需要在IC的工艺与制造上有着相似的发展。
此种微缩亦增加了处理以及制造IC的复杂性，并且，为了实现这些进展，需要在IC的工艺与制造上有着相似的发展。举例来说，已发展了多种方法来形成隔离结构，以将有源区分割为多个片段。尽管现行的隔离特征通常足以隔离有源区的片段，但它们并非在所有方面都是令人满意的。
实用新型内容
本公开的目的在于提出一种半导体结构，以解决上述至少一个问题。
本公开实施例提供一种半导体结构。上述半导体结构包括有源区，位于基板上方并且在第一方向上呈纵向指向；金属栅极堆叠，设置于有源区的通道区域上方，并且在实质上垂直于第一方向的第二方向上呈纵向指向；多个源极/漏极特征，耦接至通道区域；以及隔离结构，自基板突出，其中金属栅极堆叠设置于多个源极/漏极特征之间，并且隔离结构沿着第二方向呈纵向指向，而且沿着第一方向与金属栅极堆叠间隔。上述半导体结构亦包括设置于金属栅极堆叠正上方的第一介电覆盖层，以及设置于隔离结构正上方的第二介电覆盖层。
根据本公开其中的一个实施方式，上述第二介电覆盖层的一顶部表面，与上述第一介电覆盖层的一顶部表面共平面。
根据本公开其中的一个实施方式，上述第二介电覆盖层的一厚度，不小于上述第一介电覆盖层的一厚度。
根据本公开其中的一个实施方式，还包括一金属层，设置于上述金属栅极堆叠与上述第一介电覆盖层之间。
根据本公开其中的一个实施方式，沿着上述第一方向，上述金属层的宽度等于上述金属栅极堆叠的宽度。
根据本公开其中的一个实施方式，还包括一栅极间隔物，沿着上述金属栅极堆叠的一侧壁表面以及上述金属层的一侧壁表面延伸。
根据本公开其中的一个实施方式，还包括多个源极/漏极接点，设置于上述源极/漏极特征上方并耦接至上述源极/漏极特征。
根据本公开其中的一个实施方式，还包括多个硅化物层，设置于上述源极/漏极接点与上述源极/漏极特征之间。
根据本公开其中的一个实施方式，还包括多个介电阻挡层，沿着上述源极/漏极接点的多个侧壁延伸。
根据本公开其中的一个实施方式，上述隔离结构还包括设置于其中的一气隙。
附图说明
本公开自后续实施方式及附图可以得到更佳的理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制，并且仅用于说明的目的。事实上，各种特征的尺寸可能任意增加或减少以使论述清晰易懂。
图1为根据本公开多种实施例所示，用于制造半导体结构的范例性方法的流程图。
图2为根据本公开多种方式所示，将要经历图1的方法的多种制造阶段的范例性工作件的局部俯视图。
图3、图4、图5、图6、图7、图8以及图9为根据本公开多种方式所示，在根据图1的方法的制造工艺期间，工作件沿着图2所示的线段A-A’截取的局部截面图。
图10为根据本公开多种实施例所示，图9所示的半导体结构的局部俯视图。
图11、图12、图13、图14、图15、图16、图17、图18、图19、图20以及图21为根据本公开多种方式所示，在根据图1的方法的制造工艺期间，工作件沿着图2所示的线段A-A’截取的局部截面图。
附图标记如下：
100:方法
102～126:方块
200:工作件/半导体结构
202:基板
204:垂直堆叠
205:鳍状有源区
205C:通道区域
205SD:源极/漏极区域
206:半导体层/牺牲层
208:半导体层/通道层
212a～212c:虚拟栅极结构
214,214’:栅极间隔物
216:内部间隔物特征
218:源极/漏极特征
220:接触蚀刻停止层
222:ILD层
224,226:硬掩模层
228:开口
230:沟槽
232:隔离沟槽
234:介电材料层
235:隔离结构/CPODE结构
235’:CPODE结构
236:细缝
238:栅极沟槽
239:凹槽
240:开口
241:凹槽
242,242’:栅极堆叠
244:覆盖凹槽
245:凹槽
246:金属层
247:蚀刻工艺
248:覆盖凹槽
250:覆盖材料层
252:自我对准覆盖层
254:自我对准覆盖层
256:蚀刻工艺
258:源极/漏极接点开口
260:介电阻挡层
262:硅化物层
264:源极/漏极接点
266:蚀刻工艺
268:自我对准覆盖层
270:自我对准覆盖层
A-A’:线段
D1,D2:距离
H:距离差
P1:栅极间距
T1,T2:厚度
W1:宽度
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述附图中一个元件或特征与其他元件或特征间的关系。除了附图所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。
进一步地，当使用“约”、“大约”等用语描述数字的范围时，该用语的目的在于涵盖合理范围中的数字，其中该合理范围考虑了本技术领域具通常知识者所能理解之于制造期间固有地产生的变化。举例来说，基于与制造一特征有关的已知制造公差且该特征具有与一数字相关的特性，数字的数值或范围涵盖包含所述数字的合理范围，例如所述数字的+/-10％内。举例来说，一材料层所具有“约5纳米(nm)”的厚度，可涵盖的尺寸范围为自4.25nm至5.75nm，其中为本本领域技术人员已知的与沉积该材料层有关的制造公差为+/-15％。再进一步来说，本公开在各种范例中可重复参考数字及/或字母。这种重复的目的在于简化及明确，其本身并不规定所讨论的各种实施例及/或配置之间的关系。
多重栅极装置被导入，以通过增加栅极通道耦合(gate-channel coupling)、降低截止状态(off-state)电流以及减少短通道效应(short-channel effect,SCE)来改善栅极控制。多重栅极装置通常是指一装置其所具有的栅极结构或栅极结构的一部分被设置在通道区域的多于一个侧面上。鳍式场效晶体管(FinFET)以及多桥通道(multi-bridge-channel,MBC)晶体管均为多重栅极装置的范例，并且它们在高性能与低漏电(leakage)应用方面已成为广受欢迎且备受期待的候选者。FinFET具有在多于一个侧面上被栅极所包裹(wrap)的升高的通道(例如：栅极包裹自基板延伸的半导体材料“鳍片”的顶部与侧壁)。MBC晶体管所具有的栅极结构可以部分地或是完全地延伸环绕通道区域，以在两个或更多个的侧面上提供对通道区域的存取。由于其栅极结构围绕通道区域，因此MBC晶体管亦可被称为环绕栅极晶体管(surrounding gate transistor,SGT)或是栅极全环(gate-all-around,GAA)晶体管。MBC晶体管的通道区域可以由纳米线、纳米片、其他纳米结构及/或其他合适的结构形成。通道区域的形状也赋予了MBC晶体管替代性的名称，例如纳米片晶体管或是纳米线晶体管。
连续式扩散边缘上多晶硅(continuous poly on diffusion edge,CPODE)工艺已被发展来形成隔离结构(亦可被称为CPODE结构或是介电栅极)，以将有源区分割为多个片段。为了在维持适当的装置功能(例如：避免电性短路)的同时达成所期望的微缩效果，CPODE结构可被形成在这些装置的边界之间(即：例如介于随后被形成在外延源极/漏极(S/D)特征上方的S/D接点之间)，使得相邻装置之间的分隔距离可以被减少或是最小化，同时不会连累到装置的性能。然而，在形成CPODE结构之后，后续的工艺(例如：用于形成源极/漏极接点开口的工艺)可能会伤害CPODE结构，导致CPODE结构的高度降低。作为结果，相邻的源极/漏极接点可能会合并，导致意外的电性短路。
本实施例直指于CPODE结构上方形成自我对准(self-aligned)覆盖层(cappinglayer)的方法，以在源极/漏极接点开口的形成期间保护CPODE结构。在一些实施例中，范例性的方法包括提供工作件，此工作件包括自基板突出的半导体鳍片、位于半导体鳍片的通道区域上方的第一占位栅极(placeholder gate)与第二占位栅极、以及设置于通道区域之间的源极/漏极特征。上述方法还包括移除第一占位栅极的一部分以及基板的设置于其正下方的一部分以形成隔离沟槽、在隔离沟槽中形成CPODE结构、以金属栅极堆叠取代第二占位栅极、选择性地掘入(recess)CPODE结构、在金属栅极堆叠上方形成第一覆盖层并且在被掘入的CPODE结构上方形成第二覆盖层、以及形成位于源极/漏极特征上方并且电性耦接至源极/漏极特征的源极/漏极接点。通过提供具有覆盖层的CPODE结构，CPODE结构与覆盖层的组合隔离了两个相邻的源极/漏极接点，并且防止了它们之间出现意外的电性短路。
现在将参照附图更加详细地描述本公开的多种方式。就这方面而言，图1系根据本公开实施例所示的流程图，显示了形成半导体结构的方法100。方法100在下文中结合图2至图21进行描述，图2至图21系工作件200在根据方法100的实施例的不同制造阶段中的局部截面图或俯视图。方法100仅为范例，且并非旨于将本公开限制在本文所明确说明的内容。附加的操作可被提供于方法100之前、之中或是之后，并且对于方法100的附加实施例，所述的一些操作可被取代、消除或是移动。基于使说明简化的理由，并非所有的操作都在本文中进行详细的描述。因为在制造工艺结束时，工作件200将被制造为半导体结构200，因此根据上下文的需要，工作件200亦可被称为半导体结构200。为了免生疑义，附图中的X、Y与Z方向彼此垂直，并且以一致的方式使用。纵观本公开，除非另有说明，否则相似的参考符号用于标记相似的特征。
参照图1、图2及图3，方法100包括方块102，在方块102中，接收工作件200。工作件200包括基板202(显示于图3)。在一个实施例中，基板202为体(bulk)硅基板(即：包括体单晶硅)。在各种实施例中，基板202可包括其他半导体材料，例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、或其组合。在一些替代性的实施例中，基板202可以是绝缘层上半导体(semiconductor-on-insulator)基板，例如绝缘层上硅(SOI)基板、绝缘层上硅锗基板或是绝缘层上锗基板，并且包括承载体、承载体上的绝缘体以及绝缘体上的半导体层。
工作件200亦包括设置于基板202上方的多个鳍状有源区205。每个鳍状有源区205沿着X方向纵向延伸，并且分割为通道区域205C以及源极/漏极区域205SD。源极/漏极区域可指源极或是漏极，单独地或者共同地取决于文意。鳍状有源区205可以使用光刻与蚀刻操作的组合，自基板202的一部分以及交替的半导体层206与208的垂直堆叠204(显示于图3)形成。于所绘实施例中，交替的半导体层206与208的垂直堆叠204，包括由多个半导体层206(亦称为牺牲层206)插入其间的多个半导体层208(亦称为通道层208)。每个通道层208可包括半导体材料，例如硅、锗、碳化硅、硅锗、GeSn、SiGeSn、SiGeCSn、其他合适的半导体材料、或其组合，而每个牺牲层206具有不同于通道层208的成分。在一个实施例中，通道层208包括硅(Si)，而牺牲层206包括硅锗(SiGe)。通道层208与牺牲层206在基板202上的外延沉积，可以使用分子束外延(molecular beam epitaxy,MBE)、气相外延(vapor-phase epitaxy,VPE)、超高真空CVD(ultra-high vacuum CVD,UHV-CVD)及/或其他合适的外延生长工艺。在一些范例中，每个鳍状有源区205可包括总数为三到十对的交替的牺牲层206与通道层208；理所当然的，根据具体的设计需求，其他的配置也是可以应用的。在需要鳍式场效晶体管(FinFET)的替代性实施例中，鳍状有源区205可以包括沿着Z轴的均匀的半导体成分，并且不具有如本文所绘的垂直堆叠204。
工作件200亦可包括形成于鳍状有源区205周围的隔离特征(未图示)，用以隔离两个相邻的鳍状有源区。隔离特征亦可被称为浅沟槽隔离(shallow trench isolation,STI)特征。在一些实施例中，STI特征可包括氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低k值电介质、其组合及/或其他合适的材料。
仍旧参照图2以及图3，工作件200亦包括虚拟(dummy)栅极结构，例如设置在鳍状有源区205的通道区域205C上方的虚拟栅极结构212a-212c。在一些实施例中，虚拟栅极结构212a-212c可共享实质上相同的成分与尺寸。通道区域205C及虚拟栅极结构212a-212c还定义了源极/漏极区域205SD，源极/漏极区域205SD并未被虚拟栅极结构212a-212c所垂直地重叠。每个通道区域205C沿着X方向设置于两个源极/漏极区域205SD之间。图2及图3显示了三个虚拟栅极结构，但工作件200可包括其他数量的虚拟栅极结构。在此实施例中，采用了栅极替换工艺(或栅极后制(gate-last)工艺)，其中虚拟栅极结构212a-212c中的一些被用作功能性栅极堆叠及/或CPODE结构的占位符。用于形成功能性栅极堆叠的其他工艺也是可以接受的。在本实施例中，尽管并未独立显示，但每个虚拟栅极结构(例如：虚拟栅极结构212a-212c)包括虚拟栅极介电层(例如：氧化硅)，以及设置于拟栅极介电层上方的虚拟栅极电极(例如：多晶硅)。如同下文所详细讨论的，虚拟栅极结构212a-212c的至少一些部分配置为被以对应的功能性的栅极堆叠242取代(显示于图14)，而虚拟栅极结构212b的至少一些部分将被以CPODE结构235取代(显示于图13)，以在相邻的有源区之间提供隔离。工作件200具有栅极间距P1。
仍旧参照图3，工作件200亦包括沿着虚拟栅极结构212a-212c的侧壁延伸的栅极间隔物214。在一些实施例中，栅极间隔物214可包括氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、氮化硅、氧化锆、氧化铝或是合适的介电材料。栅极间隔物214可为单层结构或是多层结构。此外，工作件200还包括内部间隔物特征216，内部间隔物特征216设置于两个相邻的通道层208之间，并且与通道区域205C中的牺牲层206直接接触。内部间隔物特征216可包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅、氮氧化硅、其他合适的材料、或其组合。
在图2及图3所示的实施例中，工作件200亦包括源极/漏极特征218，源极/漏极特征218形成于源极/漏极区域205SD之中及/或上方，并且耦接至通道区域205C中的通道层208。根据将形成的晶体管的导电性类型，源极/漏极特征218可为n型源极/漏极特征或是p型源极/漏极特征。范例性的n型源极/漏极特征可包括硅、磷掺杂的硅、砷掺杂的硅、锑掺杂的硅或是其他合适的材料，并且可以在外延工艺期间通过导入诸如磷、砷或锑的n型掺杂物进行原位(in-situ)掺杂，或者是使用接面注入(junction implant)工艺进行异位(ex-situ)掺杂。范例性的p型源极/漏极特征可包括锗、镓掺杂的硅锗、硼掺杂的硅锗或是其他合适的材料，并且可以在外延工艺期间通过导入诸如硼或镓的p型掺杂物进行原位掺杂，或者是使用接面注入工艺进行异位掺杂。
仍旧参照图3，工作件200亦包括接触蚀刻停止层(contact etch stop layer,CESL)220以及层间介电(interlayer dielectric,ILD)层222。接触蚀刻停止层220被配置以在后续的制造工艺期间保护下方的各种组件，并且可以包括氮化硅、氮氧化硅及/或其他合适的材料，而且可通过原子层沉积(ALD)、化学气相沉积(chemical vapor deposition,CVD)、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)工艺及/或其他合适的沉积或氧化工艺来形成。如图3所示，接触蚀刻停止层220可被形成在源极/漏极特征218的顶部表面以及栅极间隔物214的侧壁上。在沉积接触蚀刻停止层220之后，通过CVD工艺、PECVD工艺或是其他合适的沉积技术，将ILD层222沉积在工作件200上方。ILD层222可以包括氧化硅、低k值介电材料、正硅酸乙酯(TEOS)、掺杂的氧化硅(例如：硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)等)、其他合适的介电材料、或其组合。在沉积接触蚀刻停止层220及ILD层222之后，可执行一或多个化学机械研磨(chemical mechanical planarization,CMP)工艺以平坦化工作件200的顶部表面。应注意的是，为使说明简化，图2所示的工作件200的俯视图省略了诸如接触蚀刻停止层220、ILD层、栅极间隔物214以及其他特征等的特征。
现在参照图1及图4，方法100包括方块104，在方块104中，ILD层222被掘入，并且硬掩模层224被形成在被掘入的ILD层222上方。可执行蚀刻工艺以选择性地移除ILD层222的顶部部分，同时不会移除或是实质上不会移除虚拟栅极结构212a-212c、接触蚀刻停止层220或是栅极间隔物214，以在两个相邻的虚拟栅极结构之间形成沟槽。蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺、反应式离子蚀刻(RIE)工艺、其他合适的工艺、或其组合。可接着将硬掩模层224沉积在工作件200上方，以填充两个相邻的虚拟栅极结构之间的沟槽。硬掩模层224可包括氧化铝、氧化硅、氮化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅、其他合适的材料或其组合，并且可以通过CVD、ALD、物理气相沉积(PVD)、其他合适的方法或其组合来形成。在本实施例中，硬掩模层224包括SiN，并且通过ALD工艺进行沉积。随后，可以接着进行平坦化工艺(例如：一或多个CMP工艺)，以移除硬掩模层224的形成在虚拟栅极结构212a-212c的顶部表面上方的多余部分。也就是说，在CMP工艺之后，硬掩模层224的顶部表面与虚拟栅极结构212a-212c的顶部表面共平面。
参照图1及图5至图7，方法100包括方块106，在方块106中，虚拟栅极结构212b、设置于虚拟栅极结构212b正下方的鳍状有源区205的一部分以及基板202的一部分被移除，以形成隔离沟槽232(如图7所示)。在图5所示的实施例中，硬掩模层226被形成在工作件200上方。硬掩模层226可包括氧化硅、SiN、SiCN、SiOC、SiON、SiOCN、Si、其他合适的材料或其组合，并且可以通过CVD、ALD、PVD、其他合适的方法或其组合来形成。在本实施例中，硬掩模层226以及硬掩模层224包括实质上相同的成分，例如SiN。硬掩模层226随后被图案化，以形成开口228，开口228被配置以选择性地暴露虚拟栅极结构212b的至少一些部分。举例来说，包含光刻胶层的遮蔽元件(未图示)可被形成在硬掩模层226上方，经由图案化光掩膜暴露于辐射源中，并且随后被显影以形成图案化的遮蔽元件。接着，可以使用图案化的掩模元件作为蚀刻掩模来蚀刻硬掩模层226，以形成开口228，开口228暴露虚拟栅极结构212b的至少一些部分，但并未暴露虚拟栅极结构210a及210c。在一些实施例中，开口228沿着X方向跨越的宽度，大于虚拟栅极结构212b沿着X方向的宽度。在一些实施例中，硬掩模层226被图案化为沿着Y轴暴露整个虚拟栅极结构210b，也就是说，开口228暴露了其上设置有虚拟栅极结构210b的全部鳍状有源区205。因此，开口228沿着Y轴的尺寸，对应于将被形成以对虚拟栅极结构210b取而代之的CPODE结构的尺寸。在一些其他实施例中，开口228可以部分地暴露虚拟栅极结构210b(例如：暴露虚拟栅极结构210b的设置于第一鳍状有源区上方的部分，但不暴露设置于第二鳍状有源区上方的部分)。
在图6所示的实施例中，在使用图案化的硬掩模层226作为蚀刻掩模的同时，由开口228所暴露的虚拟栅极结构210b被选择性地移除，以在栅极间隔物214之间形成沟槽230。蚀刻工艺可被实施为选择性地移除虚拟栅极结构210b，并且实质上不会蚀刻栅极间隔物214。蚀刻工艺可为施用合适的蚀刻剂的干式蚀刻工艺、湿式蚀刻工艺、RIE工艺、或其组合。沟槽230暴露了鳍状有源区205的被虚拟栅极结构210b所覆盖的部分。
在形成沟槽230之后，如图7所示，沟槽230正下方的鳍状有源区205的一部分以及基板202的一部分被移除。蚀刻工艺被执行为将沟槽230垂直地向下延伸，以暴露基板202。在本实施例中，于执行操作106中的操作之后，形成了延伸至基板202的隔离沟槽232。因为隔离沟槽232是通过延伸沟槽230所形成的，因此隔离沟槽232亦可被称为延伸的沟槽230。在一个实施例中，隔离沟槽232延伸至低于最底部的牺牲层206的底部表面。在图7所示的实施例中，隔离沟槽232垂直地延伸超过外延的源极/漏极特征218的底部表面。在一些实施例中，隔离沟槽232可具有实质上垂直的侧壁。在一个实施例中，隔离沟槽232为锥形(tapered)沟槽，并且鳍状有源区205的通道区域205C并未被完全地移除，使得与通道区域205C相邻的源极/漏极特征218实质上未受损害。
参照图1及图8至图10，方法100包括方块108，在方块108中，隔离结构235被形成在工作件200上方以实质上填充隔离沟槽232。在图8至图10所示的实施例中，隔离结构235的形成包括在工作件200上方形成介电材料层234以实质上填充隔离沟槽232。在一些实施例中，介电材料层234可通过任何合适的方法形成，包括CVD、流动式化学气相沉积(FCVD)、ALD、PVD、其他方法或其组合。在介电材料层234的沉积期间，举例来说，由于隔离沟槽232的深宽比，可形成一或多个细缝(seam)236(即：空隙(void)或气隙(air gap))。介电材料层234经过选择，以具有不同于硬掩模层224以及接触蚀刻停止层220的成分，以确保将被形成的隔离结构235相对于这些材料层具有高蚀刻选择性。此外，为了降低工作件200的最终结构的寄生电容，介电材料层234可由低k值材料形成。举例来说，介电材料层234可包括氧化硅、TEOS、经掺杂的氧化硅(例如：BPSG、FSG、PSG、BSG等)、其组合或是其他合适的材料。在一些实施例中，介电材料层234由氧化物层形成。在一个实施例中，硬掩模层224以及接触蚀刻停止层220由氮化硅形成，而介电材料层234由氧化硅形成。
随后，在形成介电材料层234之后，如图9所示，执行平坦化工艺(例如：CMP)来移除多余的材料，以暴露硬掩模层224的顶部表面以在隔离沟槽232中形成隔离结构235。隔离结构235可被称为CPODE结构235。在本实施例中，平坦化工艺在硬掩模层224以及虚拟栅极结构212a与212c的顶部面暴露时停止。也就是说，硬掩模层226以及介电材料层234的位于硬掩模层224的顶部表面上方的部分被移除。在平坦化工艺之后，CPODE结构235的顶部表面，与硬掩模层224以及虚拟栅极结构212a与212c的顶部表面共平面。图10描绘了图9的工作件200的局部俯视图。在图10所示的实施例中，CPODE结构235沿着Y方向纵向延伸，并且所具有的长度实质上等于虚拟栅极结构212a沿着Y方向的尺寸。尽管并未描绘于本文中，但CPODE结构235沿着Y方向的长度，可以小于虚拟栅极结构212a沿着Y方向的尺寸。
参照图1及图11，方法100包括方块110，在方块110中，虚拟栅极结构212a与212c被选择性地移除，以形成栅极沟槽238。在一个实施例中，可执行第一蚀刻工艺以选择性地移除虚拟栅极结构210a与210c的虚拟栅极电极，并且可以执行第二蚀刻工艺以选择性地移除虚拟栅极结构210a与210c的虚拟栅极介电层。第一蚀刻工艺可以用干式蚀刻工艺、湿式蚀刻工艺、RIE或其组合来执行。举例来说，第一蚀刻工艺可包括执行利用合适的蚀刻剂的干式蚀刻工艺与湿式蚀刻工艺的组合。在一些实施例中，如同本文所描绘的，第一蚀刻工艺还移除了栅极间隔物214的顶部部分，使得栅极间隔物214的顶部表面低于硬掩模层224的顶部表面。被部分掘入的栅极间隔物214可被称为栅极间隔物214’。接着，可执行第二蚀刻工艺以选择性地移除虚拟栅极结构210a与210c的虚拟栅极介电层。在虚拟栅极结构210a及210c的虚拟栅极介电层与CPODE结构235由相同的材料(例如：氧化硅)所形成的实施例中，CPODE结构235的顶部部分同样通过第二蚀刻工艺移除。在图11所示的实施例中，由于虚拟栅极结构210a与210c的选择性移除，凹槽239被形成在CPODE结构235上方。
参照图1及图12，方法100包括方块112，在方块112中，牺牲层206被选择性地移除以形成多个开口240。在虚拟栅极结构212a与212c的选择性移除之后，参照图12，执行蚀刻工艺以自垂直堆叠204选择性地移除牺牲层206，以释放(release)通道层208作为通道构件，此后的通道层208亦称为通道构件208。牺牲层206的选择性移除，沿着Z方向在通道层208之间并且沿着X方向在内部间隔物特征216之间形成开口240。在本实施例中，通道释放工艺选择性地移除牺牲层206，同时不会移除或者实质上不会移除通道层208。换句话说，开口240插入于通道层208之间。在一些实施例中，通道释放工艺以一系列的蚀刻与修整(trimming)工艺实施。在一个范例中，可以执行采用了诸如臭氧(O3；溶于水)、硝酸(HNO3)、过氧化氢(H2O2)、其他合适的氧化剂的氧化剂(或氧化器)，以及诸如氢氟酸(HF)、氟化铵(NH4F)、其他合适的蚀刻剂或其组合的氟基蚀刻剂的湿式蚀刻工艺，以选择性地移除牺牲层206。用于通道释放工艺中的一系列蚀刻与修整工艺，可以轻度地蚀刻CPODE结构235。在图12所示的实施例中，形成在CPODE结构235上方的凹槽239被扩大，扩大后的凹槽239可被称为凹槽241。
参照图1及图13至图14，方法100包括方块114，在方块114中，栅极堆叠242被形成于多个开口240中以及栅极沟槽238中，以包裹环绕每个通道构件208并位于每个通道构件208上方。如此一来，栅极堆叠242的形成于开口240中的部分，被通道层208插入其间，或是包裹环绕通道层208。在本实施例中，栅极堆叠242包括栅极介电层(未图示)以及位于栅极介电层上方的金属栅极电极(未图示)。栅极介电层可包括高k值介电材料(所具有的介电常数大于氧化硅的介电常数(约为3.9))，例如氧化铪、氧化镧、其他合适的材料、或其组合。金属栅极电极包括至少一个功函数金属层以及设置于其上的体导电层。功函数金属层可为p型或n型功函数金属层。范例性的功函数金属包括TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的功函数金属、或其组合。体导电层可包括Cu、W、Al、Co、Ru、其他合适的材料、或其组合。栅极堆叠242可进一步包括其他的材料层(未图示)。栅极堆叠242的材料层可通过各种方法形成，包括ALD、CVD、PVD、电镀、其他合适的方法、或其组合。在工作件200包括凹槽241的实施例中，栅极堆叠242也实质上填充了凹槽241，如图13所示。接着，执行平坦化工艺以通过实施一或多个CMP工艺来平坦化工作件200的顶部表面。平坦化工艺可以在硬掩模层224的顶部表面暴露时停止。也就是说，在平坦化工艺之后，栅极堆叠242的顶部表面与硬掩模层224的顶部表面共平面。因此，与图3至图4中所绘的工作件200相比，至少一个虚拟栅极结构(即：虚拟栅极结构210a与210c)已经整个被替换为栅极堆叠(即：栅极堆叠242)，而另一个虚拟栅极结构(即：虚拟栅极结构210b)已经至少部分地被CPODE结构235所取代。
随后，执行蚀刻工艺以掘入或回蚀刻(etch back)栅极堆叠242的顶部部分，以在被掘入的栅极堆叠242上方形成覆盖凹槽244，并移除栅极堆叠242的形成在凹槽241中的部分。被掘入的栅极堆叠242可被称为栅极堆叠242’。在本实施例中，蚀刻工艺选择性地移除栅极堆叠242的顶部部分，包括栅极介电层与栅极电极的至少一些部分，同时不会移除或是实质上不会移除硬掩模层224以及栅极间隔物214’。在一些实施例中，蚀刻工艺进一步蚀刻CPODE结构235，进而在CPODE结构235上方形成更进一步扩大的凹槽245。
蚀刻工艺可通过任何合适的方法来进行，包括干式蚀刻工艺、湿式蚀刻工艺、RIE、其他合适的方法或其组合，它们利用被配置以蚀刻栅极堆叠242的组件的一或多种蚀刻剂。在本实施例中，覆盖凹槽244的深度通过调整一或多个参数(例如：蚀刻持续时间)来控制，其中较长的蚀刻持续时间会增加覆盖凹槽244的深度。在一个实施例中，于蚀刻工艺之后，栅极堆叠242’的高度小于栅极间隔物214’的高度。也就是说，栅极堆叠242’的顶部表面低于栅极间隔物214’的顶部表面。在一些实施例中，可选用的金属层246(例如：钨)可被形成在栅极堆叠242’上，以降低工作件200的栅极电阻。
参照图1及图15，方法100包括方块116，在方块116中，CPODE结构235被选择性地掘入，以在被掘入的CPODE结构235上方形成覆盖凹槽248。于此实施例中，执行蚀刻工艺247以选择性地掘入CPODE结构235，同时实质上不会蚀刻栅极间隔物214’、硬掩模层224、接触蚀刻停止层220、栅极堆叠242以及金属层246。在执行蚀刻工艺247之后，剩余的CPODE结构235可被称为CPODE结构235’。蚀刻工艺247可以用干式蚀刻工艺、湿式蚀刻工艺、RIE或其组合来进行。在一些实施例中，CPODE结构235’由氧化硅形成，而栅极间隔物214’、硬掩模层224以及接触蚀刻停止层220由氮化硅形成，并且蚀刻工艺247能够以类似于参照图11所述的用于选择性移除虚拟栅极介电层的第二蚀刻工艺的方法执行。在一些实施例中，由于蚀刻工艺247的蚀刻持续时间，由凹槽245所暴露的栅极间隔物214可被轻度地掘入，进而形成锥形的覆盖凹槽248。在执行蚀刻工艺247之后，CPODE结构235’的顶部表面，与被掘入的栅极堆叠242的顶部表面实质上共平面或是低于被掘入的栅极堆叠242的顶部表面，并且高于最顶部的通道层208的顶部表面。在工作件200包括金属层246的实施例中，CPODE结构235’的顶部表面，与金属层246的顶部表面实质上共平面或是低于金属层246的顶部表面，使得将被形成在CPODE结构235’上方的自我对准覆盖层254(显示于图17)，于自我对准覆盖层252(显示于图17)的形成期间并未被完全地移除。也就是说，即使在执行了被配置以移除覆盖材料层250的多余部分的平坦化工艺之后，还是会有形成在CPODE结构235’上的自我对准覆盖层254。凹槽245的深度以及CPODE结构235’的高度，可以通过蚀刻工艺247的持续时间来进行控制。在一个实施例中，最顶部的通道层208的顶部表面与CPODE结构235’的顶部表面之间的距离D1，可介于约2nm与约30nm之间。在一个实施例中，最顶部的通道层208的顶部表面与金属层246的顶部表面之间的距离D2，可以等于或大于距离D1。换句话说，距离D1与距离D2之间的距离差H不小于0nm。在一些实施例中，距离D2可介于约8nm与约35nm之间。
参照图1及图16至图17，方法100包括方块118，在方块118中，自我对准覆盖层252被形成在覆盖凹槽244中，并且自我对准覆盖层254被形成在覆盖凹槽248中。自我对准覆盖层252与254的形成，包括在工作件200上方形成覆盖材料层250，以实质上填充覆盖凹槽244与覆盖凹槽248。在一些实施例中，覆盖材料层250可通过任何合适的方法形成，包括CVD、FCVD、ALD、PVD、其他方法、或其组合。覆盖材料层250经过选择，以使所具有的成分不同于接触蚀刻停止层220及ILD层222的成分，以确保由覆盖材料层250所形成的自我对准覆盖层252与254，相对于接触蚀刻停止层220及ILD层222具有高蚀刻选择性。如此一来，在源极/漏极接点的形成期间，自我对准覆盖层252与254能够实质上保持完整，并且CPODE结构235’可以在那些蚀刻工艺期间受到保护。在一些实施例中，接触蚀刻停止层220由氮化硅形成，而ILD层222由氧化硅形成，并且覆盖材料层250可以由硅、氮化硼、碳氧化硅或是相对于氮化硅及氧化硅具有高蚀刻选择性的其他合适材料形成。在一个实施例中，覆盖材料层250由硅形成。
随后，在形成覆盖材料层250之后，如图17所示，执行平坦化工艺(例如：CMP)来移除多余的材料以暴露ILD层222的顶部表面，以在覆盖凹槽244中形成自我对准覆盖层252并且在覆盖凹槽248中形成自我对准覆盖层254。自我对准覆盖层252被形成在栅极堆叠242’上方，而自我对准覆盖层254被形成在CPODE结构235’上方。在本实施例中，平坦化工艺在ILD层222的顶部表面暴露时停止。也就是说，硬掩模层224以及覆盖材料层250的位于ILD层222的顶部表面上方的部分被移除。在平坦化工艺之后，自我对准覆盖层254的顶部表面，与ILD层222还有自我对准覆盖层252的顶部表面共平面。自我对准覆盖层254遵循覆盖凹槽248的形状，而自我对准覆盖层252遵循覆盖凹槽244的形状。也就是说，自我对准覆盖层254的沿着Z方向的厚度，实质上等于或是大于自我对准覆盖层252的沿着Z方向的厚度。在一些实施例中，若CPODE结构235’的顶部表面高于金属层246的顶部表面，则在用于移除覆盖材料层250的多余部分的平坦化工艺之后，工作件200仍可包括形成在栅极堆叠242’正上方的自我对准覆盖层252，但并未包括形成在CPODE结构235’正上方的自我对准覆盖层254，这导致氧化物的CPODE结构235’在后续的蚀刻工艺(例如：蚀刻工艺256)中容易受到伤害。因此，关键是CPODE结构235'的顶部表面不得高于金属层246的顶部表面或是栅极堆叠242’的顶部表面。换句话说，自我对准覆盖层254的底部表面，低于自我对准覆盖层252的底部表面或是与自我对准覆盖层252的底部表面共平面。
参照图1及图18，方法100包括方块120，在方块120中，ILD层222以及接触蚀刻停止层220的形成在源极/漏极特征218正上方的部分被选择性地移除，以形成源极/漏极接点开口258。执行蚀刻工艺256以选择性地移除ILD层222及接触蚀刻停止层220，同时实质上不会蚀刻自我对准覆盖层252与254。在一些实施例中，蚀刻工艺256可包括干式蚀刻、湿式蚀刻、RIE及/或其他蚀刻方法。在一个实施例中，使用各向异性干式蚀刻并使用适当的蚀刻剂，以高于蚀刻自我对准覆盖层252与254的速率选择性地移除ILD层222及接触蚀刻停止层220，适当的蚀刻剂例如一或多种含氟气体或含氯气体。由于自我对准覆盖层252及254与源极/漏极特征218上方的介电层(即：ILD层222及接触蚀刻停止层220)之间的高蚀刻选择性，因此在源极/漏极接点开口258的形成期间，自我对准覆盖层254及其下方的CPODE结构235’的整体高度将实质上不变。倘若CPODE结构235’由相对于ILD层222以及接触蚀刻停止层220具有低蚀刻选择性的材料所形成且并未被自我对准覆盖层254所覆盖，举例来说，若是CPODE结构235’包括嵌入氮化硅层中的氧化硅层且并未受到自我对准覆盖层254的保护，则在形成源极/漏极接点开口258之后，CPODE结构235’将被掘入为具有降低的高度，这会导致将于后续工艺中形成的两个相邻源极/漏极接点之间出现意外的电性短路。
在形成源极/漏极接点开口258之后，于图18所示的实施例中，可形成介电阻挡层260，介电阻挡层260沿着源极/漏极接点开口258的侧壁表面延伸。于此所描绘的范例中，介电层被顺应性地(conformally)形成在工作件200上方(包括自我对准覆盖层252与254以及源极/漏极特征218的顶部表面上，还有暴露的栅极间隔物214以及自我对准覆盖层252与254的侧壁表面上)，且接着被回蚀刻以仅仅覆盖源极/漏极接点开口258的侧壁并暴露源极/漏极特征218。在一些实施例中，介电阻挡层260可包括氮化硅或是其他合适的材料。在剩余的栅极间隔物214’将能在栅极堆叠242’与将形成的源极/漏极接点264之间提供令人满意的隔离的实施例中，工作件200可以不包括介电阻挡层260。
参照图1及图19，方法100包括方块122，在方块122中，硅化物层262以及源极/漏极接点264被形成。在源极/漏极特征218的暴露表面上形成硅化物层262，可以降低源极/漏极特征218与将形成的源极/漏极接点264之间的接触电阻。为了形成硅化物层262，在源极/漏极特征218的暴露表面上沉积金属层，并执行退火工艺以引起金属层与源极/漏极特征218之间的硅化反应。合适的金属层可包括钛、钽、镍、钴或是钨。在金属层包括镍且源极/漏极特征218包括硅锗的实施例中，硅化物层262包括硅化镍、锗化镍以及硅锗化镍。硅化物层262通常遵循暴露的源极/漏极特征218的形状。金属层的未形成硅化物层262的多余部分可被移除。在自我对准覆盖层252与254由硅所形成的实施例中，对应的硅化物层亦可被形成于自我对准覆盖层252与254的暴露表面上方。在形成硅化物层262之后，源极/漏极接点264可被形成在源极/漏极接点开口258中。源极/漏极接点264可包括铝、铑、钌、铜、铱或是钨。可接着进行诸如CMP的平坦化工艺，以移除多余的材料并提供平坦的表面。举例来说，可以执行平坦化工艺以移除金属层、硅化物层(例如：硅化物层的形成在自我对准覆盖层252与254上方的部分)及/或自我对准覆盖层252与254的多余部分，以定义自我对准覆盖层252与254的最终形状。源极/漏极接点264经由硅化物层262电性耦接至源极/漏极特征218。换句话说，硅化物层262夹设于源极/漏极特征218与源极/漏极接点264之间。在平坦化工艺之后，自我对准覆盖层252的顶部表面沿着X方向跨越宽度W1。工作件200具有栅极间距P1(显示于图3及图19)。在一些实施例中，宽度W1对栅极间距P1的比值，可介于约0.3与约0.7之间。如果此比值大于0.7，则源极/漏极接点开口258可能会具有不甚令人满意的体积(例如：与此比值介于约0.3与约0.7之间的工作件的体积相比更小的体积)，进对间隙填充能力造成不利的影响。此外，形成于源极/漏极接点开口258中的源极/漏极接点264，可能会因此具有不甚令人满意的体积，这导致寄生电阻的增加。如果此比值小于约0.3，则自我对准覆盖层252正下方的栅极沟槽(由栅极堆叠242’所填充)所具有的尺寸，可能会对间隙填充能力造成不利的影响。在一个实施例中，宽度W1可介于约10nm与约40nm之间。在平坦化工艺之后，自我对准覆盖层252具有沿着Z方向的厚度T1，而源极/漏极接点264具有沿着Z方向的厚度T2。在一些实施例中，厚度T1可介于约5nm与约30nm之间，而厚度T2可介于约25nm与约50nm之间。
参照图1及图20至图21，方法100包括方块124，在方块124中，自我对准覆盖层252与254分别由自我对准覆盖层268与270所取代。在自我对准覆盖层252与254由具有相对较高的介电常数的材料(例如：硅)所形成的实施例中，为了降低工作件200的寄生电容，硅所形成的自我对准覆盖层252与254可被以低k值材料取代。如图20所示，取代的过程可包括执行蚀刻工艺266以选择性地移除自我对准覆盖层252与254，并且实质上不会蚀刻源极/漏极接点264、金属层246(或是栅极堆叠242’)、可选用的介电阻挡层260以及栅极间隔物214’。自我对准覆盖层252与254的选择性移除分别释放了凹槽244与248。在一些实施例中，蚀刻工艺266可为干式蚀刻工艺或是合适的蚀刻工艺。范例性的干式蚀刻工艺可实施含氧气体、氢气、含氟气体(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如：Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如：HBr及/或CHBr3)、含碘气体、其他合适的气体及/或等离子体及/或其组合。
参照图21，自我对准覆盖层268接着被形成在凹槽244中以及栅极堆叠242’上方，并且自我对准覆盖层270被形成在凹槽248中以及CPODE结构235’上方。在一些实施例中，自我对准覆盖层268与270的形成，可以类似于形成自我对准覆盖层252与254的方法。举例来说，低k值介电材料可通过任何合适的工艺(例如：ALD、FCVD、CVD)而被形成在工作件200上方以填充凹槽244与248，并且可以接着进行平坦化工艺以移除低k值介电材料的多余部分(例如：低k值介电材料的设置于源极/漏极接点264上方的部分)。也就是说，自我对准覆盖层270的顶部表面，与自我对准覆盖层268的顶部表面以及源极/漏极接点264的顶部表面共平面。低k值介电材料可包括碳氧化硅、氮化硼、氧化硅、其他合适的材料、或其组合。在一些实施例中，自我对准覆盖层268与270可由氮化硅形成。自我对准覆盖层268与270分别遵循凹槽244与248的形状。也就是说，自我对准覆盖层270的厚度不小于(即：大于或等于)自我对准覆盖层268的厚度。通过形成自我对准覆盖层270，其中自我对准覆盖层270所具有的顶部表面与自我对准覆盖层268的顶部表面以及源极/漏极接点264的顶部表面共平面，两个相邻的源极/漏极接点264由自我对准覆盖层270及其下方的CPODE结构235’的组合所电性隔离，进而防止两个相邻的源极/漏极接点264之间出现意外的电性短路。通过进一步地以低k值介电材料形成自我对准覆盖层270，可以有利地降低工作件200的寄生电容，进而为半导体结构200提供经过改善的装置性能。应注意的是，在自我对准覆盖层252与254由诸如SiOC的低k值介电材料形成的实施例中，方块124中的操作可被省略。
参照图1及图21，方法100包括方块126，在方块126中，执行进一步的工艺。这些进一步的工艺可包括在工作件200上方形成多层互连(multi-layer interconnect,MLI)结构(未图示)。MLI可包括设置在介电层(例如：蚀刻停止层及ILD层)中的各种互连特征，例如通孔及导线。在一些实施例中，通孔是被配置以互连装置层级(level)接点的垂直互连特征，装置层级接点例如形成在源极/漏极特征218上方的源极/漏极接点264，以及形成在栅极堆叠242’上方的栅极接点(未图示)。在上述实施例中，应用了方法100以在GAA晶体管中形成CPODE结构235’以及自我对准覆盖层268与270。在一些实施例中，可以应用方法100以在FinFET或是平面晶体管中形成CPODE结构以及自我对准覆盖层。
尽管并非旨于进行限制，但本公开的一或多个实施例为半导体结构及其形成提供了诸多益处。举例来说，本公开提供了一种隔离结构及其形成方法，此隔离结构设置在两个装置区域之间，并且经过配置以隔离两个相邻的源极/漏极接点。在本实施例中，除了提供微缩能力以适应先进技术节点的装置制造之外，CPODE结构以及形成于其上的自我对准覆盖层的组合，于源极/漏极接点开口的形成期间防止CPODE结构出现意外的损害，并且允许降低装置的寄生电容，进而改善装置的整体性能。
本公开提供许多不同的实施例。本文公开了半导体结构及其制造方法。在一个范例性方式中，本公开直指一种半导体结构的制造方法。上述半导体结构的制造方法包括提供一工作件，工作件包括自基板突出的有源区、位于有源区的多个通道区域上方的第一占位栅极与第二占位栅极、以及设置于多个通道区域之间的源极/漏极特征。上述半导体结构的制造方法亦包括移除第一占位栅极的一部分以及其下方的基板的一部分以形成隔离沟槽、在隔离沟槽中形成介电特征、以金属栅极堆叠取代第二占位栅极、选择性地掘入介电特征进而形成经掘入介电特征、在金属栅极堆叠正上方形成第一覆盖层并且在经掘入介电特征正上方形成第二覆盖层、以及形成源极/漏极接点，源极/漏极接点位于源极/漏极特征上方并且电性耦接至源极/漏极特征。
在一些实施例中，介电特征的形成可包括在工作件上方沉积氧化物介电层，以及对工作件执行平坦化工艺以形成介电特征。在执行平坦化工艺之后，介电特征的顶部表面可以与第二占位栅极的顶部表面共平面。
在一些实施例中，以金属栅极堆叠取代第二占位栅极可包括选择性地移除第二占位栅极以形成栅极沟槽、在工作件上方形成金属栅极结构以填充栅极沟槽、对工作件执行平坦化工艺，以移除金属栅极结构的设置于介电特征的顶部表面上方的部分；以及掘入栅极沟槽中的金属栅极结构以形成金属栅极堆叠。
在一些实施例中，于选择性地掘入介电特征之后，介电特征的顶部表面可以与金属栅极堆叠的顶部表面共平面，或者是低于金属栅极堆叠的顶部表面。
在一些实施例中，在移除第一占位栅极的上述部分之前，工作件亦可包括设置于源极/漏极特征上方并且介于第一占位栅极与第二占位栅极之间的层间介电层、沿着层间介电层的侧壁与底部表面延伸的接触蚀刻停止层、以及位于层间介电层的顶部表面上的硬掩模层。
在一些实施例中，第一覆盖层与第二覆盖层的形成可包括在工作件上方沉积覆盖材料层，以及对工作件执行平坦化工艺，以移除硬掩模层以及覆盖材料层的设置于硬掩模层上方的部分。
在一些实施例中，源极/漏极接点的形成可包括选择性地移除层间介电层以及接触蚀刻停止层并且实质上不蚀刻第一覆盖层与第二覆盖层，以形成源极/漏极接点开口、形成硅化物层、以及形成经由硅化物层耦接至源极/漏极特征的源极/漏极接点。
在一些实施例中，覆盖材料层可包括Si、BN或是SiOC。
在一些实施例中，上述半导体结构的制造方法亦可包括在形成源极/漏极接点之后，选择性地移除第一覆盖层及第二覆盖层，以分别形成第一覆盖凹槽及第二覆盖凹槽；在工作件上方沉积低k值介电层，以填充第一覆盖凹槽及第二覆盖凹槽；以及对工作件执行平坦化工艺，以移除低k值介电层的设置于源极/漏极接点的顶部表面上的部分。
在另一个范例性方式中，本公开直指一种半导体结构的制造方法。上述半导体结构的制造方法包括提供一工作件，工作件包括设置于有源区的通道区域上方的栅极结构、耦接至通道区域的源极/漏极特征、以及设置为横向地相邻于源极/漏极特征，并且所具有的顶部表面高于栅极结构的顶部表面的隔离特征。上述半导体结构的制造方法亦包括选择性地移除隔离特征的上方部分，直到隔离特征的顶部表面不高于栅极结构的顶部表面，进而形成一经掘入隔离特征；在栅极结构正上方形成第一覆盖层并且在经掘入隔离特征正上方形成第二覆盖层；在形成第一覆盖层以及第二覆盖层之后，于源极/漏极特征上方形成源极/漏极接点；以及在形成源极/漏极接点之后，分别以第三覆盖层以及第四覆盖层取代第一覆盖层以及第二覆盖层。
在一些实施例中，工作件可进一步包括设置于栅极结构上的金属层，以及沿着栅极结构的侧壁表面与金属层的侧壁表面延伸的栅极间隔物。
在一些实施例中，于栅极结构正上方形成第一覆盖层以及于经掘入隔离特征正上方形成第二覆盖层，可包括在栅极结构与经掘入隔离特征上方沉积第一材料层，以及对工作件执行第一平坦化工艺，以在栅极结构上方形成第一覆盖层并且在经掘入隔离特征上形成第二覆盖层。
在一些实施例中，以第三覆盖层以及第四覆盖层取代第一覆盖层以及第二覆盖层可包括选择性地移除第一覆盖层以及第二覆盖层、在工作件上方沉积第二材料层、以及执行第二平坦化工艺。
在一些实施例中，工作件可进一步包括设置于源极/漏极特征正上方的层间介电层。层间介电层与第一材料层之间的蚀刻选择性，可以高于层间介电层与第二材料层之间的一蚀刻选择性。
在一些实施例中，第一材料层可包括硅，而第二材料层可包括氮化硅、氧化硅、碳氧化硅或是氮化硼。
在还有一个范例性方式中，本公开直指一种半导体结构的制造方法。上述半导体结构的制造方法包括提供一工作件，工作件包括设置于有源区的通道区域上方的栅极结构、耦接至通道区域的源极/漏极特征、以及设置为横向地相邻于源极/漏极特征，并且所具有的顶部表面低于栅极结构的顶部表面的隔离特征。上述半导体结构的制造方法亦包括同时在栅极结构正上方形成第一覆盖层以及在隔离特征正上方形成第二覆盖层；在形成第一覆盖层以及第二覆盖层之后，于源极/漏极特征上方形成源极/漏极接点；以及在形成源极/漏极接点之后，分别以第三覆盖层以及第四覆盖层取代第一覆盖层以及第二覆盖层。
在一些实施例中，于栅极结构正上方形成第一覆盖层以及于隔离特征正上方形成第二覆盖层，可包括在栅极结构与隔离特征上方沉积第一材料层，以及对工作件执行第一平坦化工艺，以在栅极结构上方形成第一覆盖层并且在隔离特征上形成第二覆盖层。
在又一个范例性方式中，本公开直指一种半导体结构。上述半导体结构包括有源区，位于基板上方并且在第一方向上呈纵向指向；金属栅极堆叠，设置于有源区的通道区域上方，并且在实质上垂直于第一方向的第二方向上呈纵向指向；多个源极/漏极特征，耦接至通道区域；以及隔离结构，自基板突出，其中金属栅极堆叠设置于多个源极/漏极特征之间，并且隔离结构沿着第二方向呈纵向指向，而且沿着第一方向与金属栅极堆叠间隔。上述半导体结构亦包括设置于金属栅极堆叠正上方的第一介电覆盖层，以及设置于隔离结构正上方的第二介电覆盖层。
在一些实施例中，隔离结构可由氧化物层形成。
在一些实施例中，第二介电覆盖层的顶部表面可以与第一介电覆盖层的顶部表面共平面，以及第二介电覆盖层的厚度可以不小于第一介电覆盖层的厚度。
在一些实施例中，第一介电覆盖层的成分可以与第二介电覆盖层的成分相同。
在一些实施例中，上述半导体结构亦可包括金属层，设置于金属栅极堆叠与第一介电覆盖层之间。沿着第一方向，金属层的宽度等于金属栅极堆叠的宽度。
前述内文概述多项实施例的特征，如此可使于本技术领域中技术人员更佳地了解本公开的方式。本技术领域中技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (10)

1.一种半导体结构，其特征在于，包括：
一有源区，位于一基板上方，并且在一第一方向上呈纵向指向；
一金属栅极堆叠，设置于上述有源区的一通道区域上方，并且在垂直于上述第一方向的一第二方向上呈纵向指向；
多个源极/漏极特征，耦接至上述通道区域，其中上述金属栅极堆叠设置于上述源极/漏极特征之间；
一隔离结构，自上述基板突出，其中上述隔离结构沿着上述第二方向呈纵向指向，并且沿着上述第一方向与上述金属栅极堆叠间隔；
一第一介电覆盖层，设置于上述金属栅极堆叠正上方；以及
一第二介电覆盖层，设置于上述隔离结构正上方。
2.如权利要求1所述的半导体结构，其特征在于，上述第二介电覆盖层的一顶部表面，与上述第一介电覆盖层的一顶部表面共平面。
3.如权利要求2所述的半导体结构，其特征在于
上述第二介电覆盖层的一厚度，不小于上述第一介电覆盖层的一厚度。
4.如权利要求1所述的半导体结构，其特征在于，还包括一金属层，设置于上述金属栅极堆叠与上述第一介电覆盖层之间。
5.如权利要求4所述的半导体结构，其特征在于，
其中沿着上述第一方向，上述金属层的宽度等于上述金属栅极堆叠的宽度。
6.如权利要求5所述的半导体结构，其特征在于，还包括一栅极间隔物，沿着上述金属栅极堆叠的一侧壁表面以及上述金属层的一侧壁表面延伸。
7.如权利要求1所述的半导体结构，其特征在于，还包括多个源极/漏极接点，设置于上述源极/漏极特征上方并耦接至上述源极/漏极特征。
8.如权利要求7所述的半导体结构，其特征在于，还包括多个硅化物层，设置于上述源极/漏极接点与上述源极/漏极特征之间。
9.如权利要求7所述的半导体结构，其特征在于，还包括多个介电阻挡层，沿着上述源极/漏极接点的多个侧壁延伸。
10.如权利要求1所述的半导体结构，其特征在于，上述隔离结构还包括设置于其中的一气隙。
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