KR20180000518A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20180000518A
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양문승
서동찬
김철
송우빈
윤지언
이승렬
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

반도체 물질을 포함하는 맨드럴(mandrel) 및 맨드럴의 양측에 배치되는 에피택셜 채널 패턴을 포함하는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판으로부터 돌출되고, 제1 높이를 갖는 제1 다채널 액티브 패턴, 상기 기판 상에, 상기 기판과 이격되고, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 다채널 액티브 패턴, 및 상기 기판 상에, 상기 제1 다채널 액티브 패턴 및 상기 제2 다채널 액티브 패턴과 교차하는 게이트 전극을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 반도체 물질을 포함하는 맨드럴(mandrel) 및 맨드럴의 양측에 배치되는 에피택셜 채널 패턴을 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 반도체 물질을 포함하는 맨드럴 및 맨드럴 상의 하드 마스크 패턴을 따라 연장되는 에피택셜막을 이용하여 에피택셜 채널 패턴을 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판으로부터 돌출되고, 제1 높이를 갖는 제1 다채널 액티브 패턴; 상기 기판 상에, 상기 기판과 이격되고, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 다채널 액티브 패턴; 및 상기 기판 상에, 상기 제1 다채널 액티브 패턴 및 상기 제2 다채널 액티브 패턴과 교차하는 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 제1 높이를 갖는 제1 다채널 액티브 패턴; 상기 기판 상에, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 다채널 액티브 패턴; 상기 기판 상에, 상기 제1 다채널 액티브 패턴의 측벽의 일부 및 상기 제2 다채널 액티브 패턴의 측벽의 일부를 덮는 필드 절연막; 및 상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴 및 상기 제2 다채널 액티브 패턴과 교차하는 게이트 전극을 포함하고, 상기 기판으로부터 상기 제1 다채널 액티브 패턴의 최상부까지의 높이는 상기 기판으로부터 상기 제2 다채널 액티브 패턴의 최상부까지의 높이와 같거나 작다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 트렌치와, 상기 제1 트렌치보다 얕은 제2 트렌치를 포함하는 필드 절연막; 상기 제1 트렌치 내에 배치되고, 상기 필드 절연막의 상면보다 위로 돌출되는 상면을 포함하는 제1 다채널 액티브 패턴; 상기 제2 트렌치 내에 배치되고, 상기 필드 절연막의 상면보다 위로 돌출되는 상면을 포함하는 제2 다채널 액티브 패턴; 및 상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴 및 상기 제2 다채널 액티브 패턴과 교차하는 게이트 전극을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 하드 마스크 패턴을 이용하여, 기판 상에 핀형 패턴을 형성하고, 상기 기판 상에, 상기 핀형 패턴의 측벽의 일부를 덮는 하부 필드 절연막을 형성하고, 상기 하부 필드 절연막 상에, 상기 핀형 패턴의 측벽과, 상기 하드 마스크 패턴을 따라 연장되는 제1 반도체막을 형성하고, 상기 하부 필드 절연막 상에, 상기 제1 반도체막을 덮는 지지 절연막을 형성하고, 상기 지지 절연막의 일부를 제거하여 상기 핀형 패턴의 상면을 노출시켜, 상기 핀형 패턴의 측벽 상에 다채널 액티브 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 2에서 제1 게이트 전극 및 제1 게이트 절연막을 제외하고 도시한 도면이다.
도 4는 도 1의 B - B를 따라서 절단한 단면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 10은 도 9의 C - C를 따라서 절단한 단면도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 12는 도 11의 A - A 및 도 D - D를 따라서 절단한 단면도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 16은 도 15의 A - A 및 도 D - D를 따라서 절단한 단면도이다.
도 17 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 27 내지 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 31 및 도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 33a 내지 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 38 내지 도 43은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 2에서 제1 게이트 전극 및 제1 게이트 절연막을 제외하고 도시한 도면이다. 도 4는 도 1의 B - B를 따라서 절단한 단면도이다.
도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 필드 절연막(105)과, 제1 에피택셜 채널 패턴(110)과, 제2 에피택셜 채널 패턴(115)과, 제1 맨드럴 채널 패턴(120)과, 제1 게이트 전극(130)을 포함할 수 있다.
기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 맨드럴 채널 패턴(120)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 맨드럴 채널 패턴(120)은 제1 방향(X1)으로 길게 연장될 수 있다.
도 2 및 도 3에서, 제1 맨드럴 채널 패턴(120)은 기판(100)과 직접 연결되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 맨드럴 채널 패턴(120)과 기판(100) 사이에, 제1 맨드럴 채널 패턴(120)과 기판(100)을 연결하는 반도체 영역이 더 배치될 수 있다.
제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 각각 기판(100)과 공간적으로 이격되어 있을 수 있다. 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 기판(100)과 직접 연결되지 않는다. 또한, 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 반도체 영역을 매개로 기판(100)과 연결되지 않는다.
제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 각각 제1 방향(X1)으로 길게 연장될 수 있다. 제1 맨드럴 채널 패턴(120)은 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115) 사이에 위치한다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피택셜 채널 패턴(110)과 제1 맨드럴 채널 패턴(120) 사이의 거리(L1)는 제2 에피택셜 채널 패턴(115)과 제1 맨드럴 채널 패턴(120) 사이의 거리(L2)와 실질적으로 동일할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 맨드럴 채널 패턴(120), 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 각각 다채널 액티브 패턴일 수 있다. 예를 들어, 제1 맨드럴 채널 패턴(120), 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 각각 핀형 패턴일 수 있다.
제1 맨드럴 채널 패턴(120)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 맨드럴 채널 패턴(120)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 맨드럴 채널 패턴(120)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 맨드럴 채널 패턴(120)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 맨드럴 채널 패턴(120)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 각각 제1 맨드럴 채널 패턴(120)과 동일한 반도체 물질을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 맨드럴 채널 패턴(120)의 측벽의 일부를 덮을 수 있다. 필드 절연막(105)은 제1 맨드럴 채널 패턴(120)과 기판(100) 사이에 개재되지 않는다. 즉, 제1 맨드럴 채널 패턴(120)의 최하부와 기판(100) 사이에, 필드 절연막(105)은 개재되지 않는다.
제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 각각 필드 절연막(105) 상에 형성된다. 다르게 설명하면, 필드 절연막(105)은 제1 에피택셜 채널 패턴(110) 및 기판(100) 사이와, 제2 에피택셜 채널 패턴(115) 및 기판(100) 사이에 개재된다.
필드 절연막(105)은 제1 에피택셜 채널 패턴(110)의 측벽의 일부 및 제2 에피택셜 채널 패턴(115)의 측벽의 일부를 덮을 수 있다.
제1 맨드럴 채널 패턴(120)의 상면, 제1 에피택셜 채널 패턴(110)의 상면 및 제2 에피택셜 채널 패턴(115)의 상면은 각각 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
또한, 필드 절연막(105)은 제1 맨드럴 채널 패턴(120) 및 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다.
필드 절연막(105)이 필드 라이너막을 더 포함하고, 제1 맨드럴 채널 패턴(120)이 실리콘을 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다. 필드 라이너막은 제1 맨드럴 채널 패턴(120)에 포함된 물질에 따라 달라질 수 있음은 물론이다.
도 3을 이용하여, 제1 맨드럴 채널 패턴(120), 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)의 높이 및 폭에 대해 설명한다. 덧붙여, 제1 맨드럴 채널 패턴(120), 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)과 필드 절연막(105) 사이의 위치 관계 등에 대해서도 설명한다.
제1 맨드럴 채널 패턴(120)의 높이(h3)는 제1 에피택셜 채널 패턴(110)의 높이(h1) 및 제2 에피택셜 채널 패턴(115)의 높이(h2)보다 크다. 제1 에피택셜 채널 패턴(110)의 높이(h1)는 제2 에피택셜 채널 패턴(115)의 높이(h2)와 실질적으로 동일할 수 있다.
필드 절연막(105)은 제1 에피택셜 채널 패턴(110) 및 기판(100) 사이와, 제2 에피택셜 채널 패턴(115) 및 기판(100) 사이에 개재되지만, 제1 맨드럴 채널 패턴(120)과 기판(100) 사이에 개재되지 않는다. 이에 따라, 필드 절연막(105)이 제1 에피택셜 채널 패턴(110)의 측벽을 덮는 높이(h12) 및 필드 절연막(105)이 제2 에피택셜 채널 패턴(115)의 측벽을 덮는 높이(h22)는 필드 절연막(105)이 제1 맨드럴 채널 패턴(120)의 측벽을 덮는 높이(h32)보다 작다.
한편, 필드 절연막(105)이 제1 에피택셜 채널 패턴(110)의 측벽을 덮는 높이(h12)는 필드 절연막(105)이 제2 에피택셜 채널 패턴(115)의 측벽을 덮는 높이(h22)와 실질적으로 동일할 수 있다.
덧붙여, 기판(100)으로부터 제1 맨드럴 채널 패턴(120)의 최상부까지의 높이(h3)는 기판(100)으로부터 제1 에피택셜 채널 패턴(110)의 최상부까지의 높이(h1＋h13)과, 기판(100)으로부터 제2 에피택셜 채널 패턴(115)의 최상부까지의 높이(h2＋h23)와 같거나 작을 수 있다.
이로 인해, 필드 절연막(105)의 상면보다 위로 돌출된 제1 맨드럴 채널 패턴(120)의 높이(h31)는 필드 절연막(105)의 상면보다 위로 돌출된 제1 에피택셜 채널 패턴(110)의 높이(h11) 및 제2 에피택셜 채널 패턴(115)의 높이(h21)과 같거나 작을 수 있다.
한편, 필드 절연막(105)의 상면보다 위로 돌출된 제1 에피택셜 채널 패턴(110)의 높이(h11)는 필드 절연막(105)의 상면보다 위로 돌출된 제2 에피택셜 채널 패턴(115)의 높이(h21)와 실질적으로 동일할 수 있다.
제1 에피택셜 채널 패턴(110)과 기판(100) 사이에 위치하는 필드 절연막(105)의 두께(h13)는 제2 에피택셜 채널 패턴(115)과 기판(100) 사이에 위치하는 필드 절연막(105)의 두께(h23)와 실질적으로 동일할 수 있다.
제1 에피택셜 채널 패턴(110)의 폭(W1)은 제2 에피택셜 채널 패턴(115)의 폭(W2)와 실질적으로 동일할 수 있다. 하지만, 제1 에피택셜 채널 패턴(110)의 폭(W1)은 제1 맨드럴 채널 패턴(120)의 폭(W3)과 동일할 수도 다를 수도 있다.
필드 절연막(105)은 제1 내지 제3 필드 트렌치(105ta, 105tb, 105tc)를 포함할 수 있다. 제1 필드 트렌치(105ta) 및 제2 필드 트렌치(105tb) 사이에, 제3 필드 트렌치(105tc)가 배치될 수 있다.
제3 필드 트렌치(105tc)의 깊이(h32)는 제1 필드 트렌치(105ta)의 깊이(h12) 및 제2 필드 트렌치(105tb)의 깊이(h22)보다 크다.
제1 에피택셜 채널 패턴(110)은 제1 필드 트렌치(105ta) 내에 배치되고, 제2 에피택셜 채널 패턴(115)은 제2 필드 트렌치(105tb) 내에 배치될 수 있다. 제1 맨드럴 채널 패턴(120)은 제3 필드 트렌치(105tc) 내에 배치될 수 있다.
제1 게이트 전극(130)은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 전극(130)은 기판(100) 상에 형성된 필드 절연막(105) 상에 형성될 수 있다.
도 1 및 도 2에서, 제1 게이트 전극(130)은 제1 에피택셜 채널 패턴(110), 제2 에피택셜 채널 패턴(115) 및 제1 맨드럴 채널 패턴(120)과 교차하도록 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 전극(130)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 에피택셜 채널 패턴(110), 제2 에피택셜 채널 패턴(115) 및 제1 맨드럴 채널 패턴(120)을 감쌀 수 있다.
제1 게이트 전극(130)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(130) 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 전극(130)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(140)는 제1 게이트 전극(130)의 측벽 상에 형성될 수 있다. 게이트 스페이서(140)는 게이트 트렌치(130t)를 정의할 수 있다.
게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(135)은 필드 절연막(105)보다 위로 돌출된 제1 에피택셜 채널 패턴(110), 제2 에피택셜 채널 패턴(115) 및 제1 맨드럴 채널 패턴(120)의 프로파일을 따라 형성될 수 있다. 제1 게이트 절연막(135)은 게이트 트렌치(130t)의 측벽 및 바닥면을 따라 연장될 수 있다.
제1 게이트 전극(130)은 제1 게이트 절연막(135)이 형성된 게이트 트렌치(130t) 내에 형성될 수 있다.
또한, 제1 게이트 절연막(135) 및 제1 에피택셜 채널 패턴(110) 사이와, 제1 게이트 절연막(135) 및 제2 에피택셜 채널 패턴(115) 사이와, 제1 게이트 절연막(135) 및 제1 맨드럴 채널 패턴(120) 사이에, 계면막(interfacial layer)이 더 형성될 수 있다.
제1 게이트 절연막(135)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(135)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
소오스/드레인 영역(150)은 제1 게이트 전극(130)의 양측에 형성될 수 있다. 소오스/드레인 영역(150)은 제1 에피택셜 채널 패턴(110) 상에 형성될 수 있다.
소오스/드레인 영역(150)은 에피택셜 패턴을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(130)의 양측에 제2 에피택셜 채널 패턴(115) 상과, 제1 게이트 전극(130)의 양측에 제1 맨드럴 채널 패턴(120) 상에, 별도의 소오스/드레인 영역이 각각 형성될 수 있다.
층간 절연막(190)은 필드 절연막(105) 상에 형성될 수 있다. 층간 절연막(190)은 소오스/드레인 영역(150)을 덮을 수 있다 층간 절연막(190)은 게이트 스페이서(140)의 측벽을 감쌀 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 필드 절연막(105)은 제1 에피택셜 채널 패턴(110)의 측벽 및 제2 에피택셜 채널 패턴(115)의 측벽을 덮지 않을 수 있다.
제1 에피택셜 채널 패턴(110)의 최하부 및 제2 에피택셜 채널 패턴(115)의 최하부는 필드 절연막(105)의 상면 상에서, 필드 절연막(105)과 접할 수 있다.
도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피택셜 채널 패턴(110)의 하면은 제1 패싯(110fb)을 포함할 수 있다.
또한, 제2 에피택셜 채널 패턴(115)의 하면은 제2 패싯(115fb)을 포함할 수 있다.
도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(135)은 제1 에피택셜 채널 패턴(110)의 둘레 및 제2 에피택셜 채널 패턴(115)의 둘레를 따라 형성될 수 있다.
제1 게이트 전극(130)은 제1 에피택셜 채널 패턴(110)의 둘레 및 제2 에피택셜 채널 패턴(115)의 둘레를 감싸도록 형성될 수 있다. 제1 게이트 전극(130)은 제1 에피택셜 채널 패턴(110) 및 필드 절연막(105) 사이와, 제2 에피택셜 채널 패턴(115) 및 필드 절연막(105) 사이에 개재될 수 있지만, 이에 제한되는 것은 아니다.
제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 필드 절연막(105)과 공간적으로 이격되어 있다. 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 각각 필드 절연막(105)과 접하지 않는다.
제1 맨드럴 채널 패턴(120)은 핀형 패턴이지만, 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 필드 절연막(105)의 상면과 평행한 와이어 패턴일 수 있다.
도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 하부 기판(101)과 하부 기판(101)의 일면 상에 형성된 상부 기판(102)을 포함할 수 있다.
예를 들어, 하부 기판(101)은 반도체 기판일 수 있고, 상부 기판(102)은 절연막 기판일 수 있다.
기판(100)은 반도체 기판과, 반도체 기판의 일면 상에 형성된 절연막 기판을 포함할 수 있고, 예를 들어, SOI(silicon on insulator), SGOI(silicon-germanium on insulator)일 수 있지만, 이에 제한되는 것은 아니다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 10은 도 9의 C - C를 따라서 절단한 단면도이다.
도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 수직형 맨드럴 채널 패턴(120_1), 제1 수직형 에피택셜 채널 패턴(110_1) 및 제2 수직형 에피택셜 채널 패턴(115_1)은 각각 필드 절연막(105)의 상면에 수직인 와이어 패턴일 수 있다.
복수의 제1 수직형 맨드럴 채널 패턴(120_1)은 제1 방향(X1)으로 배열될 수 있다. 복수의 제1 수직형 에피택셜 채널 패턴(110_1) 및 복수의 제2 수직형 에피택셜 채널 패턴(115_1)은 제1 방향(X1)으로 배열될 수 있다.
도 9에 도시된 복수의 제1 수직형 에피택셜 채널 패턴(110_1) 및 복수의 제2 수직형 에피택셜 채널 패턴(115_1)은 도 1의 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)을 패터닝하여 형성될 수 있다.
도 9에서, 복수의 제1 수직형 맨드럴 채널 패턴(120_1)은 서로 연결되고, 복수의 제1 수직형 에피택셜 채널 패턴(110_1)은 서로 분리되고, 복수의 제2 수직형 에피택셜 채널 패턴(115_1)은 서로 분리되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 제1 수직형 에피택셜 채널 패턴(110_1)의 양단에는 제1 수직 배열 소오스/드레인 영역(151)이 형성되고, 각각의 제2 수직형 에피택셜 채널 패턴(115_1)의 양단에는 제2 수직 배열 소오스/드레인 영역(152)이 형성되고, 각각의 제1 수직형 맨드럴 채널 패턴(120_1)의 양단에는 제3 수직 배열 소오스/드레인 영역(153)이 형성될 수 있다.
각각의 제1 수직 배열 소오스/드레인 영역(151), 제2 수직 배열 소오스/드레인 영역(152) 및 제3 수직 배열 소오스/드레인 영역(153) 사이에, 제1 수직형 맨드럴 채널 패턴(120_1), 제1 수직형 에피택셜 채널 패턴(110_1) 및 제2 수직형 에피택셜 채널 패턴(115_1)을 감싸는 제1 게이트 절연막(135_1)과 제1 게이트 전극(130_1)이 형성될 수 있다.
층간 절연막(190)은 제1 게이트 전극(130_1)과 필드 절연막(105) 사이에 형성되는 하부 층간 절연막(191)과, 제1 게이트 전극(130_1) 상에 형성되는 상부 층간 절연막(192)을 포함할 수 있다.
도 10에서, 제1 게이트 절연막(135_1)이 형성된 모양은 예시적인 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 게이트 절연막(135_1)은 하부 층간 절연막(191) 및 상부 층간 절연막(192)을 따라 연장되지 않을 수도 있다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 12는 도 11의 A - A 및 도 D - D를 따라서 절단한 단면도이다.
참고적으로, 도 11의 제1 영역(I)에 대한 설명은 도 1 내지 도 4를 이용하여 설명한 것과 중복될 수 있으므로, 간략하게 설명한다.
도 11 및 도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 에피택셜 채널 패턴(110)과, 제2 에피택셜 채널 패턴(115)과, 제3 에피택셜 채널 패턴(210)과, 제4 에피택셜 채널 패턴(215)과, 제1 맨드럴 채널 패턴(120)과, 제1 게이트 전극(130)과, 제2 게이트 전극(230)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(I) 및 제2 영역(II)에는, 서로 다른 형의 트랜지스터가 형성될 수 있다. 제1 영역(I)에 제1 도전형의 트랜지스터가 형성되면, 제2 영역(II)에는 제1 도전형과 다른 제2 도전형의 트랜지스터가 형성될 수 있다.
제1 에피택셜 채널 패턴(110)과, 제2 에피택셜 채널 패턴(115)과, 제1 맨드럴 채널 패턴(120)과, 제1 게이트 전극(130)은 제1 영역(I)에 형성될 수 있다.
제3 에피택셜 채널 패턴(210)과, 제4 에피택셜 채널 패턴(215)과, 제2 게이트 전극(230)은 제2 영역(II)에 형성될 수 있다.
제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)은 각각 제3 방향(X2)으로 길게 연장될 수 있다. 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)은 각각 기판(100)과 공간적으로 이격되어 있을 수 있다.
제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)은 서로 동일한 물질을 포함할 수 있다. 하지만, 제3 에피택셜 채널 패턴(210)은 제1 에피택셜 채널 패턴(110)과 다른 물질을 포함할 수 있다.
제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수도 있고, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다.
제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)은 각각 다채널 액티브 패턴일 수 있다. 예를 들어, 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)은 각각 핀형 패턴일 수 있다.
제1 핀형 돌출 패턴(220p)은 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215) 사이에 위치할 수 있다. 제3 에피택셜 채널 패턴(210)과 제4 에피택셜 채널 패턴(215)이 이격된 거리는 제1 핀형 돌출 패턴(220p)의 폭과 실질적으로 동일할 수 있다.
도 12에서, 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)은 제1 핀형 돌출 패턴(220p)과 접하지 않는다. 즉, 제3 에피택셜 채널 패턴(210)의 하면 및 제4 에피택셜 채널 패턴(215)의 하면은 각각 제1 핀형 돌출 패턴(220p)의 상면보다 높을 수 있다.
제1 핀형 돌출 패턴(220p)은 제3 에피택셜 채널 패턴(210)과 다른 물질을 포함한다. 제1 핀형 돌출 패턴(220p)은 반도체 물질을 포함한다.
제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)은 각각 필드 절연막(105) 상에 형성된다. 필드 절연막(105)은 제3 에피택셜 채널 패턴(210) 및 기판(100) 사이와, 제4 에피택셜 채널 패턴(215) 및 기판(100) 사이에 개재된다.
제3 에피택셜 채널 패턴(210)의 상면 및 제4 에피택셜 채널 패턴(215)의 상면은 각각 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 필드 절연막(105)은 제3 에피택셜 채널 패턴(210)의 측벽의 일부 및 제4 에피택셜 채널 패턴(215)의 측벽의 일부를 덮을 수 있다.
필드 절연막(105)은 제1 핀형 돌출 패턴(220p)의 상면을 덮을 수 있다. 제1 핀형 돌출 패턴(220p)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되지 않는다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 맨드럴 채널 패턴(120)의 높이(h3)는 제3 에피택셜 채널 패턴(210)의 높이(h4) 및 제4 에피택셜 채널 패턴(215)의 높이(h5)보다 크다.
제3 에피택셜 채널 패턴(210)의 높이(h4)는 제4 에피택셜 채널 패턴(215)의 높이(h5)와 실질적으로 동일할 수 있다.
필드 절연막(105)은 제3 에피택셜 채널 패턴(210) 및 기판(100) 사이와, 제4 에피택셜 채널 패턴(215) 및 기판(100) 사이에 개재되지만, 제1 핀형 돌출 패턴(220p)과 기판(100) 사이에 개재되지 않는다.
제3 에피택셜 채널 패턴(210)의 폭(W4)은 제4 에피택셜 채널 패턴(215)의 폭(W5)와 실질적으로 동일할 수 있다.
도 33 내지 도 37을 이용하여 설명하는 제조 방법을 이용할 경우, 제3 에피택셜 채널 패턴(210)의 폭(W4)은 제1 에피택셜 채널 패턴(110) 및 제1 맨드럴 채널 패턴(120) 사이의 이격 거리와 동일하고, 제4 에피택셜 채널 패턴(215)의 폭(W5)은 제2 에피택셜 채널 패턴(115) 및 제1 맨드럴 채널 패턴(120) 사이의 이격 거리와 동일할 수 있다.
제2 게이트 전극(230)은 제4 방향(Y2)으로 연장될 수 있다. 제2 게이트 전극(230)은 기판(100) 상에 형성된 필드 절연막(105) 상에 형성될 수 있다.
제2 게이트 전극(230)은 필드 절연막(105)의 상면보다 위로 돌출된 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)을 감쌀 수 있다.
제2 게이트 절연막(235)은 필드 절연막(105)보다 위로 돌출된 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)의 프로파일을 따라 형성될 수 있다. 제2 게이트 절연막(235)은 필드 절연막(105)과 제2 게이트 전극(230) 사이에 형성된다.
도 11의 A - A의 단면도는 도 2와 유사한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 11의 A - A의 단면도는 도 5 내지 도 8 중 어느 하나와 유사할 수 있다. 이와 같은 경우, 도 11의 D - D의 단면도는 도 11의 A - A의 단면도에 따라 변경될 수 있음은 물론이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11 및 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)은 제1 핀형 돌출 패턴(220p)과 접할 수 있다.
제3 에피택셜 채널 패턴(210)의 하면 및 제4 에피택셜 채널 패턴(215)의 하면은 각각 제1 핀형 돌출 패턴(220p)의 상면보다 낮을 수 있다.
도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215) 사이에, 기판(100)으로부터 돌출된 핀형 돌출 패턴이 없다.
반도체 장치를 제조하는 과정에서, 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)을 형성하는데 이용된 맨드럴 패턴이 모두 제거된 경우, 제1 핀형 돌출 패턴(도 12의 220p)가 없을 수 있다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 16은 도 15의 A - A 및 도 D - D를 따라서 절단한 단면도이다. 설명의 편의상, 도 11 및 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15 및 도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 에피택셜 채널 패턴(110)과, 제2 에피택셜 채널 패턴(115)과, 제3 에피택셜 채널 패턴(210)과, 제4 에피택셜 채널 패턴(215)과, 제1 게이트 전극(130)과, 제2 게이트 전극(230)과, 제1 핀형 돌출 패턴(220p)과, 제2 핀형 돌출 패턴(120p)을 포함할 수 있다.
제1 에피택셜 채널 패턴(110)과, 제2 에피택셜 채널 패턴(115)과, 제2 핀형 돌출 패턴(120p)과, 제1 게이트 전극(130)은 제1 영역(I)에 형성될 수 있다.
제3 에피택셜 채널 패턴(210)과, 제4 에피택셜 채널 패턴(215)과, 제1 핀형 돌출 패턴(220p)과, 제2 게이트 전극(230)은 제2 영역(II)에 형성될 수 있다.
제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 각각 기판(100)과 공간적으로 이격되어 있을 수 있다.
제2 핀형 돌출 패턴(120p)은 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115) 사이에 위치할 수 있다. 제1 에피택셜 채널 패턴(110)과 제2 에피택셜 채널 패턴(115)이 이격된 거리는 제2 핀형 돌출 패턴(120p)의 폭과 실질적으로 동일할 수 있다.
제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 제2 핀형 돌출 패턴(120p)과 접하지 않을 수 있다. 제1 에피택셜 채널 패턴(110)의 하면 및 제2 에피택셜 채널 패턴(115)의 하면은 각각 제2 핀형 돌출 패턴(120p)의 상면보다 높을 수 있다.
제2 핀형 돌출 패턴(120p)은 제1 에피택셜 채널 패턴(110)과 다른 물질을 포함한다.
또한, 제1 핀형 돌출 패턴(220p)은 제3 에피택셜 채널 패턴(210) 및 기판(100)과 다른 물질을 포함한다. 제1 핀형 돌출 패턴(220p)은 제2 핀형 돌출 패턴(120p)과 다른 물질을 포함한다.
필드 절연막(105)은 제1 핀형 돌출 패턴(220p)의 상면 및 제2 핀형 돌출 패턴(120p)의 상면을 덮을 수 있다. 제1 핀형 돌출 패턴(220p)의 상면 및 제2 핀형 돌출 패턴(120p)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되지 않는다.
제1 에피택셜 채널 패턴(110)의 높이(h1)는 제2 에피택셜 채널 패턴(115)의 높이(h2)와 동일하고, 제3 에피택셜 채널 패턴(210)의 높이(h4)는 제4 에피택셜 채널 패턴(215)의 높이(h5)와 동일할 수 있다.
도 16에서, 제1 에피택셜 채널 패턴(110)은 제2 핀형 돌출 패턴(120p)과 접하지 않고, 제3 에피택셜 채널 패턴(210)은 제1 핀형 돌출 패턴(220p)과 접하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 에피택셜 채널 패턴(110)이 제2 핀형 돌출 패턴(120p)과 접하거나, 제3 에피택셜 채널 패턴(210)이 제1 핀형 돌출 패턴(220p)과 접할 수도 있다.
또는, 도 14에서 설명한 것과 유사하게, 제1 핀형 돌출 패턴(220p) 및 제2 핀형 돌출 패턴(120p)이 형성되지 않을 수도 있다.
도 17 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 18은 도 17의 E - E를 따라 절단한 단면도이다.
도 17 및 도 18을 참고하면, 기판(100) 상에, 제1 방향(X1)으로 연장되는 제1 하드 마스크 패턴(2001)이 형성될 수 있다.
제1 하드 마스크 패턴(2001)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
이 후의 설명은 단면도인 도 18을 이용하여 설명한다.
도 19를 참고하면, 제1 하드 마스크 패턴(2001)을 이용하여, 기판(100) 상에 제1 맨드럴 채널 패턴(120)이 형성될 수 있다.
제1 하드 마스크 패턴(2001)을 식각 마스크로 이용하여, 기판(100)의 일부를 제거할 수 있다. 이를 통해, 기판(100)으로부터 돌출되고, 제1 방향(X1)으로 길게 연장되는 제1 맨드럴 채널 패턴(120)이 형성된다. 제1 맨드럴 채널 패턴(120)은 핀형 패턴의 형태를 가질 수 있다.
기판(100)의 일부를 식각하여 형성된 제1 맨드럴 채널 패턴(120)은 예를 들어, 실리콘 핀형 패턴일 수 있다. 기판(100) 상에 다른 에피택셜층이 형성되어 있다면, 제1 맨드럴 채널 패턴(120)은 에피택셜층에 포함된 물질을 포함할 수 있음은 물론이다.
도 20을 참고하면, 기판(100) 상에, 하부 필드 절연막(105b)이 형성된다. 하부 필드 절연막(105b)은 제1 맨드럴 채널 패턴(120)의 측벽의 일부를 덮는다.
제1 맨드럴 채널 패턴(120)의 일부 및 제1 하드 마스크 패턴(2001)은 하부 필드 절연막(105b)의 상면보다 위로 돌출되어 있다.
하부 필드 절연막(105b)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
예를 들어, 기판(100) 상에 제1 맨드럴 채널 패턴(120) 및 제1 하드 마스크 패턴(2001)을 덮는 프리(pre) 하부 필드 절연막을 형성한다. 제1 맨드럴 채널 패턴(120)의 일부 및 제1 하드 마스크 패턴(2001)이 노출되도록, 프리 하부 필드 절연막의 일부를 제거한다. 이를 통해, 기판(100) 상에 하부 필드 절연막(105b)이 형성된다.
제1 맨드럴 채널 패턴(120)의 상면 상에, 제1 하드 마스크 패턴(2001)이 남아 있다.
도 21을 참고하면, 하부 필드 절연막(105b) 상에, 제1 반도체막(111)이 형성된다. 제1 반도체막(111)은 하부 필드 절연막(105b)의 상면보다 위로 돌출된 제1 맨드럴 채널 패턴(120)의 측벽과, 제1 하드 마스크 패턴(2001)을 따라 연장된다.
제1 반도체막(111)은 제1 맨드럴 채널 패턴(120)의 측벽 상에 형성되고, 제1 하드 마스크 패턴(2001)의 프로파일을 따라 형성된다. 즉, 제1 반도체막(111)은 하부 필드 절연막(105b)의 상면보다 위로 돌출된 제1 맨드럴 채널 패턴(120) 및 제1 하드 마스크 패턴(2001)의 프로파일을 따라 형성될 수 있다.
제1 반도체막(111)은 예를 들어, 에피택셜 성장법을 이용하여 형성될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 반도체막(111)은 제1 맨드럴 채널 패턴(120)과 식각 선택비를 갖는 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘 게르마늄을 포함할 수 있다.
제1 맨드럴 채널 패턴(120)의 물질에 따라 제1 반도체막(111)은 다른 물질을 포함할 수 있음은 물론이다.
도 21에서, 제1 반도체막(111)과 하부 필드 절연막(105b)의 상면 사이에서, 제1 반도체막(111)은 패싯이 발달되지 않은 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 반도체막(111)과 하부 필드 절연막(105b)의 상면 사이에서, 제1 반도체막(111)은 패싯을 포함할 수 있음은 물론이다.
제1 반도체막(111)은 절연 물질인 제1 하드 마스크 패턴(2001) 상에는 형성되지만, 절연 물질인 하부 필드 절연막(105b)의 상면을 따라 형성되지 않을 수 있다. 즉, 제1 하드 마스크 패턴(2001) 및 하부 필드 절연막(105b)은 절연 물질이지만, 제1 반도체막(111)은 제1 하드 마스크 패턴(2001) 상에는 형성되지만, 하부 필드 절연막(105b)의 상면 상에는 형성되지 않을 수 있다.
이와 같은 차이가 발생하는 이유는 예를 들어, 다음과 같을 수 있다.
예를 들어, 하부 필드 절연막(105b)는 산화물을 포함하고, 제1 하드 마스크 패턴(2001)은 질화물을 포함할 수 있다. 절연 물질의 차이로 인해, 제1 반도체막(111)은 제1 하드 마스크 패턴(2001) 상에는 형성되지만, 하부 필드 절연막(105b)의 상면 상에는 형성되지 않을 수 있다.
또는, 제1 하드 마스크 패턴(2001)의 디멘전(dimension)은 하부 필드 절연막(105b)의 디멘전보다 작다. 즉, 디멘전의 차이로 인해, 제1 반도체막(111)은 제1 하드 마스크 패턴(2001) 상에는 형성되지만, 하부 필드 절연막(105b)의 상면 상에는 형성되지 않을 수 있다.
상술한 것은 제1 반도체막(111)의 성장이 달라질 수 예시적인 이유일 뿐이므로, 이에 제한되지 않음은 물론이다.
도 22를 참고하면, 하부 필드 절연막(105b) 상에, 제1 반도체막(111)을 덮는 지지 절연막(50)이 형성된다.
지지 절연막(50)은 이 후에 형성되는 제1 및 제2 에피택셜 채널 패턴(110, 115)을 형성하기 위한 희생 절연막일 수도 있고, 필드 절연막(도 25의 105)의 일부가 될 수도 있다.
도 23a 및 도 23b를 참고하면, 제1 맨드럴 채널 패턴(120)의 상면을 노출시켜, 제1 맨드럴 채널 패턴(120)의 측벽 상에 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)이 형성될 수 있다.
도 23a에서, 제1 하드 마스크 패턴(2001)을 식각 정지막으로 사용하여, 지지 절연막(50)의 일부를 제거하여 평탄화할 수 있다.
지지 절연막(50)의 평탄화를 통해, 제1 하드 마스크 패턴(2001)을 따라 형성된 제1 반도체막(111)의 적어도 일부가 제거될 수 있다. 또한, 제1 하드 마스크 패턴(2001)이 노출될 수 있다.
도 23b에서, 제1 하드 마스크 패턴(2001)을 제거하여, 제1 맨드럴 채널 패턴(120)의 상면이 노출될 수 있다. 제1 하드 마스크 패턴(2001)이 제거되는 동안, 제1 에피택셜 채널 패턴(110)의 일부, 제2 에피택셜 채널 패턴(115)의 일부 및 지지 절연막(50)의 일부도 제거될 수 있다.
이를 통해, 제1 맨드럴 채널 패턴(120)의 상면, 제1 에피택셜 채널 패턴(110)의 상면 및 제2 에피택셜 채널 패턴(115)의 상면이 동일 평면 상에 놓일 수 있다. 즉, 기판(100)으로부터 제1 에피택셜 채널 패턴(110)의 상면까지의 높이 및 기판(100)으로부터 제2 에피택셜 채널 패턴(115)의 상면까지의 높이는, 기판(100)으로부터 제1 맨드럴 채널 패턴(120)의 상면까지의 높이와 실질적으로 동일할 수 있다.
상술한 것과 달리, 도 23a와 같은 상태에서, 제1 에피택셜 채널 패턴(110)의 일부 및 제2 에피택셜 채널 패턴(115)의 일부가 제거되지 않거나, 제1 하드 마스크 패턴(2001)의 두께만큼 제1 에피택셜 채널 패턴(110)의 일부 및 제2 에피택셜 채널 패턴(115)의 일부가 제거되지 않고, 제1 하드 마스크 패턴(2001)이 제거될 수도 있다.
이와 같은 경우, 제1 에피택셜 채널 패턴(110)의 상면 및 제2 에피택셜 채널 패턴(115)의 상면은 제1 맨드럴 채널 패턴(120)의 상면보다 높을 수 있다. 즉, 기판(100)으로부터 제1 에피택셜 채널 패턴(110)의 상면까지의 높이 및 기판(100)으로부터 제2 에피택셜 채널 패턴(115)의 상면까지의 높이는, 기판(100)으로부터 제1 맨드럴 채널 패턴(120)의 상면까지의 높이보다 클 수 있다.
이 후의 설명은 도 23b를 이용하여 설명한다.
도 24를 참고하면, 제1 맨드럴 채널 패턴(120)의 적어도 일부를 제거하여, 기판(100) 상에 제2 핀형 돌출 패턴(120p)이 형성될 수 있다.
제1 맨드럴 채널 패턴(120)의 일부는 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)과의 식각 선택비를 이용하여 제거될 수 있다.
도 24에서, 제2 핀형 돌출 패턴(120p)은 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)과 접하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 제1 맨드럴 채널 패턴(120)이 모두 제거되어, 제2 핀형 돌출 패턴(120p)이 형성되지 않을 수도 있다.
도 25를 참고하면, 기판(100) 상에 제1 에피택셜 채널 패턴(110)의 측벽의 일부 및 제2 에피택셜 채널 패턴(115)의 측벽의 일부를 덮는 필드 절연막(105)가 형성될 수 있다. 필드 절연막(105)는 제2 핀형 돌출 패턴(120p)의 상면을 덮을 수 있다.
필드 절연막(105)는 하부 필드 절연막(105b)과, 하부 필드 절연막(105b) 상의 추가적인 절연막을 포함할 수 있다.
도 25에서, 필드 절연막(105)은 제1 에피택셜 채널 패턴(110)의 측벽의 일부 및 제2 에피택셜 채널 패턴(115)의 측벽의 일부를 덮는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 필드 절연막(105)는 제1 에피택셜 채널 패턴(110)의 측벽 및 제2 에피택셜 채널 패턴(115)의 측벽을 덮지 않을 수 있음은 물론이다.
도 26을 참고하면, 필드 절연막(105)의 상면보다 위로 돌출된 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)과, 필드 절연막(105)의 상면을 따라 제1 게이트 절연막(135)이 형성된다.
제1 게이트 절연막(135)는 필드 절연막(105), 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115) 상에 형성된다.
제1 게이트 절연막(135) 상에, 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)과 교차하는 제1 게이트 전극(130)이 형성된다.
제1 게이트 절연막(135)을 형성하기 전에, 필드 절연막(105)의 일부를 제거할 경우, 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)은 필드 절연막(105)의 상면과 이격되어, 와이어 패턴과 유사한 모양이 될 수 있다.
도 27 내지 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 27은 도 21 이후에 진행되는 제조 공정일 수 있다.
도 27을 참고하면, 제1 반도체막(111) 상에, 제2 반도체막(112)이 형성된다.
제2 반도체막(112)은 제1 반도체막(111)의 프로파일을 따라 형성될 수 있다. 제2 반도체막(112)은 제1 맨드럴 채널 패턴(120)의 측벽 상에 형성되고, 제1 하드 마스크 패턴(2001)의 프로파일을 따라 형성된다.
제2 반도체막(112)은 예를 들어, 에피택셜 성장법을 이용하여 형성될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제2 반도체막(112)은 제1 반도체막(111)과 식각 선택비를 갖는 반도체 물질을 포함할 수 있다. 또한, 제2 반도체막(112)은 예를 들어, 제1 맨드럴 채널 패턴(120)과 동일한 반도체 물질을 포함할 수 있다.
제1 반도체막(111) 및 제2 반도체막(112)은 하부 필드 절연막(105b)의 상면보다 위로 돌출된 제1 맨드럴 채널 패턴(120) 및 제1 하드 마스크 패턴(2001)의 프로파일을 따라 순차적으로 형성될 수 있다.
도 28을 참고하면, 하부 필드 절연막(105b) 상에, 제2 반도체막(112)을 덮는 지지 절연막(50)이 형성된다.
도 29를 참고하면, 지지 절연막(50)의 일부를 제거하여, 제1 맨드럴 채널 패턴(120)의 상면을 노출시킬 수 있다.
제1 맨드럴 채널 패턴(120)의 측벽 상에, 제1 희생 에피택셜 채널 패턴(110d) 및 제2 희생 에피택셜 채널 패턴(115d)가 형성된다. 제1 희생 에피택셜 채널 패턴(110d) 및 제2 희생 에피택셜 채널 패턴(115d) 상에, 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)이 형성된다.
즉, 제1 맨드럴 채널 패턴(120)의 일측벽 상에, 제1 희생 에피택셜 채널 패턴(110d) 및 제1 에피택셜 채널 패턴(110)이 순차적으로 형성된다. 제1 맨드럴 채널 패턴(120)의 타측벽 상에, 제2 희생 에피택셜 채널 패턴(115d) 및 제2 에피택셜 채널 패턴(115)이 순차적으로 형성된다.
제1 하드 마스크 패턴(2001)을 따라 형성된 제1 반도체막(111)의 적어도 일부가 제거되어, 제1 희생 에피택셜 채널 패턴(110d) 및 제2 희생 에피택셜 채널 패턴(115d)이 형성된다.
또한, 제1 하드 마스크 패턴(2001)을 따라 형성된 제2 반도체막(112)의 적어도 일부가 제거되어, 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)이 형성된다.
도 30을 참고하면, 제1 희생 에피택셜 채널 패턴(110d) 및 제2 희생 에피택셜 채널 패턴(115d)이 제거될 수 있다.
제1 희생 에피택셜 채널 패턴(110d)이 제거되어, 제1 맨드럴 채널 패턴(120) 및 제1 에피택셜 채널 패턴(110) 사이에 공간이 형성될 수 있다. 또한, 제2 희생 에피택셜 채널 패턴(115d)이 제거되어, 제1 맨드럴 채널 패턴(120) 및 제2 에피택셜 채널 패턴(115) 사이에 공간이 형성될 수 있다.
도 31 및 도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 31은 도 30 이후에 진행되는 제조 공정을 나타내는 평면도일 수 있다.
도 31을 참고하면, 제1 맨드럴 채널 패턴(120)의 측벽 일부, 제1 에피택셜 채널 패턴(110)의 측벽 일부 및 제2 에피택셜 채널 패턴(115)의 측벽 일부를 덮는 필드 절연막(105)이 형성될 수 있다.
도 32를 참고하면, 필드 절연막(105)보다 위로 돌출된 제1 맨드럴 채널 패턴(120), 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)이 패터닝될 수 있다.
이를 통해, 필드 절연막(105) 상에 복수의 제1 수직형 맨드럴 채널 패턴(120_1), 복수의 제1 수직형 에피택셜 채널 패턴(110_1) 및 복수의 제2 수직형 에피택셜 채널 패턴(115_1)이 형성될 수 있다.
이어서, 도 10과 같이, 복수의 제1 수직형 맨드럴 채널 패턴(120_1), 복수의 제1 수직형 에피택셜 채널 패턴(110_1) 및 복수의 제2 수직형 에피택셜 채널 패턴(115_1)을 이용하여, 수직형 트랜지스터가 만들어질 수 있다.
도 33a 내지 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 33b는 도 33a의 E - E 및 F - F를 따라서 절단한 단면도이다.
참고적으로, 도 33a 및 도 33b의 제1 영역(I)에 대한 설명은 도 17 내지 도 20을 이용하여 설명한 것과 중복될 수 있으므로, 간략하게 설명한다.
도 33a 및 도 33b를 참고하면, 제1 하드 마스크 패턴(2001)을 이용하여, 제1 영역(I)의 기판(100) 상에 제1 맨드럴 채널 패턴(120)이 형성될 수 있다. 제2 하드 마스크 패턴(2002)을 이용하여, 제2 영역(II)의 기판(100) 상에 제2 맨드럴 채널 패턴(220)이 형성될 수 있다.
제1 맨드럴 채널 패턴(120)은 제1 방향(X1)으로 길게 연장되고, 제2 맨드럴 채널 패턴(220)은 제3 방향(X2)으로 길게 연장될 수 있다.
제1 맨드럴 채널 패턴(120) 및 제2 맨드럴 채널 패턴(220)은 서로 동일한 물질을 포함할 수 있다.
이어서, 기판(100) 상에, 하부 필드 절연막(105b)이 형성된다. 하부 필드 절연막(105b)은 제1 맨드럴 채널 패턴(120)의 측벽의 일부 및 제1 맨드럴 채널 패턴(120)의 측벽의 일부를 덮는다.
도 34를 참고하면, 하부 필드 절연막(105b) 상에, 제1 반도체막(111) 및 제3 반도체막(211)이 형성된다.
제3 반도체막(211)은 하부 필드 절연막(105b)의 상면보다 위로 돌출된 제2 맨드럴 채널 패턴(220)의 측벽과, 제2 하드 마스크 패턴(2002)을 따라 연장된다.
제3 반도체막(211)은 제2 맨드럴 채널 패턴(220)의 측벽 상에 형성되고, 제2 하드 마스크 패턴(2002)의 프로파일을 따라 형성된다.
제1 반도체막(111) 및 제3 반도체막(211)은 예를 들어, 에피택셜 성장법을 이용하여 형성될 수 있다. 제1 반도체막(111) 및 제3 반도체막(211)은 서로 동일한 물질을 포함할 수 있다.
이어서, 제1 반도체막(111) 상에, 제2 반도체막(112)이 형성된다. 또한, 제3 반도체막(211) 상에, 제4 반도체막(212)이 형성된다.
제4 반도체막(212)은 제1 반도체막(111)의 프로파일을 따라 형성될 수 있다. 제4 반도체막(212)은 제2 맨드럴 채널 패턴(220)의 측벽 상에 형성되고, 제2 하드 마스크 패턴(2002)의 프로파일을 따라 형성된다.
제2 반도체막(112) 및 제4 반도체막(212)은 예를 들어, 에피택셜 성장법을 이용하여 형성될 수 있다. 제2 반도체막(112) 및 제4 반도체막(212)은 서로 동일한 물질을 포함할 수 있다. 제4 반도체막(212)은 예를 들어, 제2 맨드럴 채널 패턴(220)과 동일한 반도체 물질을 포함할 수 있다.
이어서, 하부 필드 절연막(105b) 상에, 제2 반도체막(112) 및 제4 반도체막(212)을 덮는 지지 절연막(50)이 형성된다.
도 35를 참고하면, 지지 절연막(50)의 일부를 제거하여, 제1 맨드럴 채널 패턴(120)의 상면 및 제2 맨드럴 채널 패턴(220)의 상면을 노출시킬 수 있다.
제2 맨드럴 채널 패턴(220)의 측벽 상에, 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)가 형성된다. 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215) 상에, 제3 희생 에피택셜 채널 패턴(210d) 및 제4 희생 에피택셜 채널 패턴(215d)이 형성된다.
즉, 제2 맨드럴 채널 패턴(220)의 일측벽 상에, 제3 에피택셜 채널 패턴(210) 및 제3 희생 에피택셜 채널 패턴(210d)이 순차적으로 형성된다. 제2 맨드럴 채널 패턴(220)의 타측벽 상에, 제4 에피택셜 채널 패턴(215) 및 제4 희생 에피택셜 채널 패턴(215d)이 순차적으로 형성된다.
제2 하드 마스크 패턴(2002)을 따라 형성된 제3 반도체막(211)의 적어도 일부가 제거되어, 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)이 형성된다.
또한, 제2 하드 마스크 패턴(2002)을 따라 형성된 제4 반도체막(212)의 적어도 일부가 제거되어, 제3 희생 에피택셜 채널 패턴(210d) 및 제4 희생 에피택셜 채널 패턴(215d)이 형성된다.
도 36을 참고하면, 제2 맨드럴 채널 패턴(220), 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215) 상에 제1 마스크 패턴(2003)이 형성될 수 있다.
제1 마스크 패턴(2003)을 이용하여, 제1 희생 에피택셜 채널 패턴(110d) 및 제2 희생 에피택셜 채널 패턴(115d)이 제거될 수 있다.
이어서, 제1 마스크 패턴(2003)이 제거될 수 있다.
도 37을 참고하면, 제1 맨드럴 채널 패턴(120), 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115) 상에 제2 마스크 패턴(2004)이 형성될 수 있다.
제2 마스크 패턴(2004)을 이용하여, 제2 맨드럴 채널 패턴(220)의 적어도 일부, 제3 희생 에피택셜 채널 패턴(210d) 및 제4 희생 에피택셜 채널 패턴(215d)이 제거될 수 있다.
제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215) 사이에, 제1 핀형 돌출 패턴(220p)이 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 38 내지 도 43은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 38을 참고하면, 제2 영역(II)의 기판(100) 상에 에피택셜막(220e)가 형성된다.
에피택셜막(220e)은 예를 들어, 에피택셜 성장법을 이용하여 형성될 수 있다. 에피택셜막(220e)는 기판(100)과 다른 반도체 물질을 포함할 수 있다.
에피택셜막(220e)는 제2 영역(II)의 기판(100)의 일부를 제거한 후, 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 영역(I)의 기판(100) 상에 제1 하드 마스크 패턴(2001)이 형성하고, 제2 영역(II)의 에피택셜막(220e) 상에 제2 하드 마스크 패턴(2002)이 형성될 수 있다.
도 39를 참고하면, 제1 하드 마스크 패턴(2001)을 이용하여, 제1 영역(I)에 제1 맨드럴 채널 패턴(120)이 형성되고, 제2 하드 마스크 패턴(2002)을 이용하여, 제2 영역(II)에 제2 맨드럴 채널 패턴(220)이 형성될 수 있다.
제1 맨드럴 채널 패턴(120)은 기판(100)을 패터닝하여 형성되고, 제2 맨드럴 채널 패턴(220)은 에피택셜막(220e)을 패터닝하여 형성될 수 있다.
제1 맨드럴 채널 패턴(120) 및 제2 맨드럴 채널 패턴(220)은 서로 다른 물질을 포함할 수 있다.
이어서, 기판(100) 상에, 하부 필드 절연막(105b)이 형성된다.
도 40을 참고하면, 하부 필드 절연막(105b) 상에, 제1 반도체막(111)이 형성된다. 제1 반도체막(111)은 하부 필드 절연막(105b)의 상면보다 위로 돌출된 제1 맨드럴 채널 패턴(120)의 측벽과, 제1 하드 마스크 패턴(2001)을 따라 연장된다.
제1 반도체막(111)은 제1 맨드럴 채널 패턴(120)과 식각 선택비를 갖는 반도체 물질을 포함할 수 있다. 제1 맨드럴 채널 패턴(120)이 실리콘 패턴일 경우, 제1 반도체막(111)은 예를 들어, 실리콘 게르마늄막일 수 있지만, 이에 제한되는 것은 아니다.
또한, 하부 필드 절연막(105b) 상에, 제5 반도체막(213)이 형성된다. 제5 반도체막(213)은 하부 필드 절연막(105b)의 상면보다 위로 돌출된 제2 맨드럴 채널 패턴(220)의 측벽과, 제2 하드 마스크 패턴(2002)을 따라 연장된다.
제5 반도체막(213)은 제2 맨드럴 채널 패턴(220)과 식각 선택비를 갖는 반도체 물질을 포함할 수 있다. 제2 맨드럴 채널 패턴(220)이 실리콘 게르마늄 패턴일 경우, 제5 반도체막(213)은 예를 들어, 실리콘막일 수 있지만, 이에 제한되는 것은 아니다.
이어서, 하부 필드 절연막(105b) 상에, 제1 반도체막(111) 및 제5 반도체막(213)을 덮는 지지 절연막(50)이 형성된다.
도 41을 참고하면, 지지 절연막(50)의 일부를 제거하여, 제1 맨드럴 채널 패턴(120)의 상면 및 제2 맨드럴 채널 패턴(220)의 상면을 노출시킬 수 있다.
제1 하드 마스크 패턴(2001)을 따라 형성된 제1 반도체막(111)의 적어도 일부가 제거되어, 제1 맨드럴 채널 패턴(120)의 측벽 상에, 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115)이 형성된다.
제2 하드 마스크 패턴(2002)을 따라 형성된 제5 반도체막(213)의 적어도 일부가 제거되어, 제2 맨드럴 채널 패턴(220)의 측벽 상에, 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215)이 형성된다.
도 42를 참고하면, 제2 맨드럴 채널 패턴(220), 제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215) 상에 제1 마스크 패턴(2003)이 형성될 수 있다.
제1 마스크 패턴(2003)을 이용하여, 제1 맨드럴 채널 패턴(120)의 적어도 일부가 제거될 수 있다.
제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115) 사이에, 제2 핀형 돌출 패턴(120p)이 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 마스크 패턴(2003)이 제거될 수 있다.
도 43을 참고하면, 제1 에피택셜 채널 패턴(110) 및 제2 에피택셜 채널 패턴(115) 상에 제2 마스크 패턴(2004)이 형성될 수 있다.
제2 마스크 패턴(2004)을 이용하여, 제2 맨드럴 채널 패턴(220)의 적어도 일부가 제거될 수 있다.
제3 에피택셜 채널 패턴(210) 및 제4 에피택셜 채널 패턴(215) 사이에, 제1 핀형 돌출 패턴(220p)이 형성될 수 있지만, 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
120, 220: 맨드럴 채널 패턴 2001, 2002: 하드 마스크 패턴
110, 115, 210, 215: 에피택셜 채널 패턴

Claims (10)

  1. 기판으로부터 돌출되고, 제1 높이를 갖는 제1 다채널 액티브 패턴;
    상기 기판 상에, 상기 기판과 이격되고, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 다채널 액티브 패턴; 및
    상기 기판 상에, 상기 제1 다채널 액티브 패턴 및 상기 제2 다채널 액티브 패턴과 교차하는 게이트 전극을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 기판으로부터 상기 제1 다채널 액티브 패턴의 최상부까지의 높이는 상기 기판으로부터 상기 제2 다채널 액티브 패턴의 최상부까지의 높이와 같거나 작은 반도체 장치.
  3. 제1 항에 있어서,
    상기 기판 상의 필드 절연막을 더 포함하고,
    상기 필드 절연막은 상기 기판과 상기 제2 다채널 액티브 패턴 사이에 개재되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 기판 상에, 상기 기판과 이격되고 상기 제1 높이보다 작은 제3 높이를 갖는 제3 다채널 액티브 패턴을 더 포함하고,
    상기 제1 다채널 액티브 패턴은 상기 제2 다채널 액티브 패턴과 상기 제3 다채널 액티브 패턴 사이에 위치하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 다채널 액티브 패턴과 상기 제2 다채널 액티브 패턴 사이의 거리는 상기 제1 다채널 액티브 패턴과 상기 제3 다채널 액티브 패턴 사이의 거리와 실질적으로 동일한 반도체 장치.
  6. 제1 항에 있어서,
    상기 기판은 제1 영역 및 제2 영역을 포함하고,
    상기 제1 다채널 액티브 패턴 및 상기 제2 다채널 액티브 패턴은 상기 제1 영역에 형성되고,
    상기 제2 영역의 기판 상에, 상기 기판과 이격되고 상기 제1 높이보다 작은 제3 높이를 갖는 제3 다채널 액티브 패턴을 더 포함하는 반도체 장치.
  7. 기판 상에, 제1 높이를 갖는 제1 다채널 액티브 패턴;
    상기 기판 상에, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 다채널 액티브 패턴;
    상기 기판 상에, 상기 제1 다채널 액티브 패턴의 측벽의 일부 및 상기 제2 다채널 액티브 패턴의 측벽의 일부를 덮는 필드 절연막; 및
    상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴 및 상기 제2 다채널 액티브 패턴과 교차하는 게이트 전극을 포함하고,
    상기 기판으로부터 상기 제1 다채널 액티브 패턴의 최상부까지의 높이는 상기 기판으로부터 상기 제2 다채널 액티브 패턴의 최상부까지의 높이와 같거나 작은 반도체 장치.
  8. 제7 항에 있어서,
    상기 필드 절연막이 상기 제1 다채널 액티브 패턴의 측벽을 덮는 높이는 상기 필드 절연막이 상기 제2 다채널 액티브 패턴의 측벽을 덮는 높이보다 큰 반도체 장치.
  9. 기판 상에, 제1 트렌치와, 상기 제1 트렌치보다 얕은 제2 트렌치를 포함하는 필드 절연막;
    상기 제1 트렌치 내에 배치되고, 상기 필드 절연막의 상면보다 위로 돌출되는 상면을 포함하는 제1 다채널 액티브 패턴;
    상기 제2 트렌치 내에 배치되고, 상기 필드 절연막의 상면보다 위로 돌출되는 상면을 포함하는 제2 다채널 액티브 패턴; 및
    상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴 및 상기 제2 다채널 액티브 패턴과 교차하는 게이트 전극을 포함하는 반도체 장치.
  10. 하드 마스크 패턴을 이용하여, 기판 상에 핀형 패턴을 형성하고,
    상기 기판 상에, 상기 핀형 패턴의 측벽의 일부를 덮는 하부 필드 절연막을 형성하고,
    상기 하부 필드 절연막 상에, 상기 핀형 패턴의 측벽과, 상기 하드 마스크 패턴을 따라 연장되는 제1 반도체막을 형성하고,
    상기 하부 필드 절연막 상에, 상기 제1 반도체막을 덮는 지지 절연막을 형성하고,
    상기 지지 절연막의 일부를 제거하여 상기 핀형 패턴의 상면을 노출시켜, 상기 핀형 패턴의 측벽 상에 다채널 액티브 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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